WO2014185086A1 - 電界効果型半導体装置及びその製造方法 - Google Patents

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雄一 上牟田
佳彦 守山
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Definitions

  • Embodiments described herein relate generally to a field effect semiconductor device having a Ge channel and a SiGe source / drain region and a method of manufacturing the same.
  • MISFET field effect transistors
  • An epitaxial method is used as a method for forming buried SiGe in the source and drain regions.
  • damage to the crystal due to ion implantation is significant, and a high-temperature process is required to restore crystallinity. If the element is manufactured without recovering the crystallinity, carriers are generated due to crystal defects, which causes a leakage current.
  • a high-temperature process is introduced to recover crystallinity, desorption of germanium (II) oxide having a high vapor pressure occurs from the surface, so that device characteristics are deteriorated.
  • a method of performing n-type doping by introducing PH 3 gas or the like when epitaxially growing an embedded SiGe layer in the source and drain regions with respect to Ge can be considered.
  • P is sufficiently introduced into the SiGe layer.
  • the contact resistance with the wiring is sufficiently reduced even if n-type doping is performed on the SiGe layer.
  • the contact resistance with the wiring is sufficiently reduced even if n-type doping is performed on the SiGe layer.
  • high-temperature heat treatment is performed to reduce the contact resistance, there is a problem that device characteristics are greatly deteriorated with the occurrence of defects in the SiGe layer.
  • SiGe sources and drains doped during epitaxial growth in an n-type Ge channel MISFET have difficulty in lowering resistance without improving carrier concentration, and applying tensile strain to the channel and reducing parasitic resistance. There was an incompatible problem.
  • the problem to be solved by the present invention is that, in a configuration in which tensile strain is applied to the Ge channel by the SiGe layer, the contact resistance with the wiring can be reduced without causing defects in the SiGe layer. It is an object to provide a field effect semiconductor device that can contribute to the improvement of the above and a method for manufacturing the same.
  • a field effect semiconductor device includes a Ge-containing semiconductor layer, a gate electrode provided on the semiconductor layer via a gate insulating film, and a channel region below the gate electrode.
  • a source / drain region made of Si 1-x Ge x (0 ⁇ x ⁇ 1) is provided on the semiconductor layer, and is applied to the channel region, and is formed on the source / drain region.
  • a wiring layer in contact with the Ge layer is provided on the semiconductor layer, and is applied to the channel region, and is formed on the source / drain region.
  • the method of manufacturing a semiconductor device of the present invention includes a step of forming a gate electrode on a semiconductor layer containing Ge via a gate insulating film, and a source / surface of the surface portion of the semiconductor layer located on both sides of the gate electrode. Etching the drain region to form a trench, forming a Si 1-x Ge x (0 ⁇ x ⁇ 1) layer to fill the trench, and forming a Ge on the Si 1-x Ge x layer The method includes a step of forming a layer and a step of forming a wiring layer in contact with the Ge layer.
  • the contact resistance with the wiring can be greatly reduced without subjecting SiGe to high-temperature heat treatment. Can do. For this reason, it is possible to reduce the contact resistance with the wiring while applying a tensile strain to the Ge channel, which can contribute to an increase in driving force of the transistor.
  • FIG. 1 is a diagram showing the measurement results of resistance in the source / drain structure (Ge / SiGe) of the present invention and the conventional structure (SiGe).
  • FIG. 2A is a diagram showing measurement results of P concentration and carrier concentration of the SiGe layer.
  • FIG. 2B is a diagram showing the activation rate calculated from the measurement results of the P concentration and the carrier concentration of the SiGe layer.
  • FIG. 3 is a diagram showing the measurement results of the uniaxial tensile strain applied to the channel region when the source / drain structure of the present invention is used.
  • FIG. 4 is a sectional view showing an element structure of a field effect transistor according to an embodiment of the present invention.
  • FIG. 5 is a sectional view showing a manufacturing process of the field effect transistor of FIG.
  • the Ge layer in the source and drain regions is epitaxially grown on Ge
  • the Ge layer is epitaxially grown continuously on the SiGe layer.
  • a Ge layer is inserted between the wiring layer of the transistor and the SiGe layer that is the source and drain regions.
  • FIG. 1 is a diagram showing a change in resistance with respect to the distance of the SiGe layer from the wiring layer when the SiGe layer is in direct contact with the wiring layer and when the Ge layer is formed on the SiGe layer and in contact therewith. The resistance increases with increasing distance. The point at zero distance is the contact resistance, which is 9.2 ⁇ in Ge / SiGe, which is two orders of magnitude smaller than 900 ⁇ in SiGe.
  • FIGS. 2A and 2B show the same n-type impurity without going through a high-temperature process for electrical activation. This is because the activation rate is sufficiently high in the case of Ge with respect to the introduction amount, whereas the activation rate is nearly two orders of magnitude in the case of SiGe.
  • FIG. 2A shows the P concentration and the electron concentration with respect to the Ge concentration in SiGe
  • FIG. 2B shows the activation rate with respect to the Ge concentration in SiGe. 2A and 2B, the Ge concentration 1 corresponds to Ge.
  • the P concentration is 1 ⁇ 10 20 cm ⁇ 3
  • the electron concentration is 7 ⁇ 10 19 cm ⁇ 3
  • the activation rate is 70%.
  • the P concentration is 7 ⁇ 10 19 cm ⁇ 3
  • the electron concentration is 5 ⁇ 10 18 cm ⁇ 3
  • the activation rate is about 7%. Therefore, for the same amount of introduced n-type impurities, Ge is almost 100% electrically activated without going through a high temperature process such as electrical activation, whereas SiGe is activated. , Almost no activation. That is, it is possible to reduce the contact resistance with the wiring layer by inserting the Ge layer.
  • the contact resistance with the wiring layer is defined by the carrier concentration of the semiconductor layer and the Schottky barrier height at the metal / semiconductor interface. This is thought to have led to a significant reduction in resistance.
  • A proportionality constant
  • ⁇ B Schottky barrier height at the metal / semiconductor interface
  • Ns carrier concentration of semiconductor layer
  • ⁇ s dielectric constant of semiconductor
  • m * effective mass of electrons.
  • the amount of tensile strain introduced into the channel is sufficient for improving the driving force. Further, as shown in FIG. 3, in the case of the Ge / SiGe source / drain, the strain is larger than that of the Ge source / drain, and the strain amount is increased as the gate length is further reduced. For this reason, improvement in the driving capability of the transistor is expected.
  • FIG. 4 is a sectional view showing an element structure of a field effect transistor according to an embodiment of the present invention.
  • reference numeral 10 denotes a p-type Ge substrate (a semiconductor layer containing Ge), and an element isolation insulating film 11 is formed on a part of the Ge substrate 10 so as to surround an element formation region.
  • an oxide, oxynitride, or nitride of aluminum, titanium, zirconium, or hafnium, or a mixture thereof can be used. It is also possible to use rare earth element oxides such as yttrium and lanthanum, oxynitrides, nitrides, or mixtures thereof. Further, it is possible to use a silicate or aluminate of titanium, zirconium, or hafnium, or an insulating film in which nitrogen is added to these. It is also possible to use a rare earth element silicate or aluminate such as yttrium or lanthanum, or an insulating film in which nitrogen is added thereto.
  • a metal film such as tantalum, titanium, zirconium, hafnium, and nitrides and carbides thereof can be used.
  • a noble metal film such as chromium, molybdenum, tungsten, rhenium, ruthenium, rhodium, iridium, palladium, or platinum can be used.
  • a polycrystalline silicon film, a polycrystalline silicon germanium film, or a polycrystalline germanium film which is a semiconductor gate electrode may be used.
  • one or more types can be selected from a metal gate electrode and a semiconductor gate electrode, respectively, and used as a laminated film.
  • the thickness of the gate electrode 31 can be set to an arbitrary thickness, it is preferably set in a range of approximately 5 nm to 150 nm from the viewpoint of device variations and ease of processing.
  • Gate sidewall insulating films 33 (bottom width 10 nm) made of silicon oxide (SiO 2 ) are formed on both side surfaces of the gate stacked structure portion made up of the gate insulating film 20, the gate electrode 31, and the hard mask 32. Then, source and drain regions 60 are formed on both sides thereof.
  • the source and drain regions 60 include a thin extension diffusion layer 40 (thickness 10 nm) formed under the gate sidewall insulating film 33 and a SiGe epitaxial layer 61 (thickness 25 nm) formed outside the gate sidewall insulating film 33.
  • An n-type doped SiGe epitaxial layer 62 (thickness 25 nm), an n-type doped Ge epitaxial layer 63 (thickness 10 nm), and a Ge metal compound layer 64 (thickness 10 nm).
  • the n-type doped SiGe epitaxial layer 62 functions as a source / drain region, and the SiGe epitaxial layer 61 is for imparting sufficient strain to the channel.
  • the SiGe layer has a so-called elevated source / drain structure formed above the upper surface of the Ge channel.
  • the thickness of the SiGe epitaxial layer 61 is preferably 10 nm or more and 50 nm or less when the Ge composition of the substrate 10 is 70%, for example.
  • the Ge composition in SiGe can be set arbitrarily, but when x ⁇ 0.7, the difference in lattice constant from Ge increases, and threading dislocations due to lattice mismatch occur at the SiGe / Ge interface. The possibility increases. When x> 0.9, the difference in lattice constant is not sufficient, and sufficient strain cannot be applied to the channel. Therefore, 0.7 ⁇ x ⁇ 0.9 is desirable for the Ge composition x in SiGe.
  • the thickness of the n-type doped SiGe epitaxial layer 62 can also be arbitrarily selected, in order to efficiently suppress the short channel effect, it is desirable to set it to about 1 ⁇ 2 to 3 of the gate length.
  • the contact resistance reduction effect is not sufficient when the n-type doped Ge epitaxial layer 63 is thin, and when it is thick, the tensile strain on the channel due to the SiGe layer is alleviated and lattice mismatch occurs at the SiGe / Ge interface. Since threading dislocation due to the occurrence occurs, the thickness is preferably 11 nm or more and 20 nm or less.
  • the SiGe epitaxial layers 61 and 62 By forming the SiGe epitaxial layers 61 and 62, tensile strain can be applied to the Ge channel. Further, the formation of the Ge epitaxial layer 63 can reduce the contact resistance with the metal wiring. Further, the formation of the Ge metal compound layer 64 can increase the area of the interface between the metal and the semiconductor, and can further reduce the contact resistance.
  • the Ge metal compound layer 64 is made of an alloy of at least one metal selected from Ni, Fe, Co, Pd, Pt, and Cu and the n-type doped Ge epitaxial layer 63.
  • Ni is selected as a metal, and a part of the Ge layer 63 is formed into a NiGe alloy in order to reduce parasitic resistance by increasing the area of the metal contact, and the NiGe layer is formed to a thickness of about 10 nm.
  • an element isolation insulating film 11 made of an oxide film or the like is formed on a part of the Ge substrate 10 so as to surround an element formation region.
  • a gate insulating film 20 composed of a GeOx film 21 having a thickness of 1 nm and a high dielectric film 22 having a thickness of 2.5 nm is formed on the substrate 10, and a gate electrode 31 having a thickness of 10 nm is further formed thereon. To do.
  • the gate insulating film 20 As a method for forming the gate insulating film 20, an appropriate method is selected from MOCVD (Metal Organic Chemical Vapor Deposition), ALD (Atomic Layer Deposition), MBE (Molecular Beam Epitaxy), PVD (Physical Vapor Deposition), and the like. Can be used. Furthermore, a laminated structure can be appropriately selected from these and used. The thickness of the gate insulating film 20 can be determined as appropriate within a range of 2 nm to 10 nm. As a method of forming the gate electrode 31, a sputtering method can be used.
  • the gate electrode 31 and the gate insulating film 20 are patterned into a gate pattern using this to form a gate stacked structure portion. .
  • a method for forming a hard mask 32 As a method for forming a hard mask 32, another low pressure CVD method using SiH 4 and O 2, the use of the plasma CVD method using TEOS and O 2, SiH 4 and O 2, SiH 4 and N 2 O Can do. Further, a SiN film may be used instead of SiO 2 .
  • the source / drain extension diffusion layer 40 is formed by ion implantation or the like using the gate stacked structure portion as a mask.
  • impurity ions P, As, Sb, etc.
  • gases such as PH 3 , AsH 3 , SbH 3 are used. You may anneal and form in atmosphere.
  • gate sidewall insulating films 33 are formed on both side surfaces of the gate stacked structure portion.
  • the gate sidewall insulating film 33 may be formed by depositing an insulating film such as an oxide film on the entire surface by CVD and then etching back by RIE.
  • the non-doped SiGe layer 61, the n-SiGe layer 62, and the n-Ge layer 63 are epitaxially grown in this order using the CVD method.
  • a gas such as SiH 4 or GeH 4 is used.
  • the thickness of the SiGe layer can be arbitrarily selected, but if the thickness is small, the amount of strain applied to the channel becomes small. Further, when deposited to a thickness greater than the critical thickness, threading dislocations due to lattice mismatch occur at the SiGe / Ge interface. Therefore, for example, when the Ge composition is 70%, 10 nm or more and 50 nm or less are desirable.
  • the thickness of the n-SiGe layer 62 can also be selected arbitrarily, in order to suppress the short channel effect efficiently, it is desirable to set it to about 1/2 to 1/3 of the gate length.
  • the carrier concentration of the n-Ge layer 63 is higher than that of the n-SiGe layer 62 even when the same growth conditions are used, the contact resistance is reduced even if the contact with the wiring layer is formed. Can be kept low. Further, even in the Ge / SiGe two-layer structure, the strain to the channel is efficiently applied, and an increase in driving force of the transistor due to tensile strain can be expected.
  • the composition and thickness of the SiGe layer and the thickness of the n-type doped layer were determined in view of the above circumstances.
  • the SiGe layer 61, the n-SiGe layer 62, and the n-Ge layer 63 are formed by the CVD method, they can be continuously formed while appropriately selecting a gas flow rate or the like at the time of formation. The cost is not increased due to complicated processes.
  • a Ge metal compound layer 64 is formed on the n-Ge layer 63.
  • the Ge metal compound layer 64 is selected from one or more metals of Ni, Fe, Co, Pd, Pt, and Cu, and is deposited on the n-Ge layer 63 by using a sputtering method or a CVD method, followed by heat treatment. It is formed by performing. For example, it is possible to form a NiGe layer of about 10 nm by selecting Ni as the metal and performing annealing under conditions of a deposited film thickness of 5 nm and a heat treatment of 350 ° C. for 1 minute. At that time, the Ge layer is consumed by reacting by about 10 nm. Therefore, if the thickness of the n-type doped Ge epitaxial layer is set to 11 nm or more and 20 nm or less as described above, The thickness is 1 nm or more and 10 nm or less.
  • Unreacted Ni metal can be easily and selectively dissolved in Ge by an acid having no oxidizing power such as hydrochloric acid or dilute sulfuric acid.
  • an acid having no oxidizing power such as hydrochloric acid or dilute sulfuric acid.
  • the structure shown in FIG. 4 is obtained by forming the interlayer insulating film 71, forming the contact holes, and forming the contact vias 72 serving as wirings.
  • tensile strain can be applied to the Ge channel by embedding the SiGe layers 61 and 62 in the source / drain regions.
  • the contact resistance can be reduced by providing the n-Ge layer 63 on the n-SiGe layer 62.
  • the contact resistance can be further reduced by forming the Ge metal compound layer 64 on the n-Ge layer 63.
  • the contact resistance with the wiring can be reduced without causing defects in the n-SiGe layer 62, and the device characteristics are improved. It becomes possible to contribute to. This is effective in realizing a CMOS-LSI with high performance and low power consumption.
  • the semiconductor constituting the channel is not necessarily limited to the Ge substrate, but may be a substrate containing Ge as a main component.
  • the channel may be a SiGe substrate, and the source / drain regions may be SiGe layers having a lower Ge concentration than the channel.
  • the Ge composition x of Si 1-x Ge x constituting the source / drain region may be any as long as it is smaller than the Ge composition in the semiconductor layer and can apply strain to the semiconductor layer. A range of 7 ⁇ x ⁇ 0.9 is desirable.
  • the thickness of the Ge layer is preferably in the range of 1 nm or more and 10 nm or less from the viewpoint of obtaining a sufficient contact resistance reduction effect and further suppressing relaxation of tensile strain and occurrence of threading dislocations.
  • the SiGe layer constituting the source / drain region is not necessarily formed in two layers. If sufficient strain can be applied only by the upper n-type doped SiGe layer, the lower SiGe layer may be omitted. Is possible.

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Abstract

　ＧｅチャネルとＳｉＧｅのソース・ドレイン領域を有する電界効果型半導体装置である。電界効果型半導体装置は、半導体層（１０）、ゲート絶縁膜（２０）、ゲート電極（３１）、ソース・ドレイン領域（６０）、Ｇｅ層（６３）、及び配線層（７２）を備える。半導体層（１０）はＧｅを含む。ゲート電極（３１）は、半導体層（１０）上にゲート絶縁膜（２０）を介して設けられている。ソース・ドレイン領域（６０）は、ゲート電極（３１）下のチャネル領域を挟んで半導体層（１０）に設けられ、チャネル領域に引っ張り歪みを付与するためのＳｉ1-x Ｇｅx（０＜ｘ＜１）からなる。Ｇｅ層（６３）は、ソース・ドレイン領域（６０）上に形成されている。配線層（７２）は、Ｇｅ層（６３）にコンタクトされている。

Description

電界効果型半導体装置及びその製造方法
　本発明の実施形態は、ＧｅチャネルとＳｉＧｅのソース・ドレイン領域を有する電界効果型半導体装置及びその製造方法に関する。
　近年、電界効果トランジスタ（ＭＩＳＦＥＴ）の性能向上のために、従来用いられているＳｉよりも電子及び正孔の移動度が何れも高いＧｅチャネルを用いる試みが検討されている。この方法では、高移動度によりＭＩＳＦＥＴの電流駆動力が向上し、高速動作或いは低消費電力化が期待される。
　このようなＧｅチャネルを用いたＭＩＳＦＥＴにおいて、更なる特性向上のためにＧｅチャネルに歪みを印加する構造が提案されている。Ｓｉの場合と同様に、Ｇｅチャネルに引張り歪みを印加することによって電子移動度が増大することが知られている（非特許文献１参照）。特に、ｎ型ＭＩＳＦＥＴにおいて、Ｓｉに対して格子定数の小さなＳｉＣをソース及びドレイン領域に形成する方法と同じく、Ｇｅに対して格子定数の小さなＳｉＧｅをソース及びドレイン領域に埋め込むことにより、チャネルに対して一軸引張り歪みを印加することで電子移動度を増大させて駆動力を向上させることができる。
　ソース及びドレイン領域への埋め込みＳｉＧｅの形成方法としては、エピタキシャル法が用いられる。ところが、ＳｉＧｅ層に対してｎ型不純物ドーピングのためにイオン注入法を用いると、イオン注入による結晶への損傷が著しく、結晶性の回復に高温工程が必要となる。結晶性を回復させないまま素子を製造すると、結晶の欠陥起因でキャリアが発生しリーク電流の原因となる。また、結晶性の回復に高温工程を導入すると、蒸気圧の高い酸化ゲルマニウム（II）の脱離が表面から起きるため、素子特性に劣化が生じる。
　イオン注入による結晶への損傷を避けるために、ソース及びドレイン領域への埋め込みＳｉＧｅ層をＧｅに対してエピタキシャル成長する際に、ＰＨ3ガス等を導入してｎ型ドーピングを行う方法が考えられる。この場合、ＳｉＧｅ層にはＰが十分導入されるが、配線とのコンタクト抵抗（ソース及びドレイン領域とコンタクトビアとのコンタクト抵抗）を低減するために電気的に活性化するには、高温工程が必要となる。その場合に、ＳｉＧｅ／Ｇｅのエピタキシャル層の界面で欠陥が発生し、上記と同様、キャリアの発生によるリーク電流の原因となる。また、同様に蒸気圧の高い酸化ゲルマニウム（II）の脱離が表面から起きるため、素子特性に劣化が生じる。
Y.-J. Yang, et al., Appl. Phys. Lett. 91, 102103 (2007).
　このように、Ｇｅチャネルに引っ張り歪みを印加するためにソース・ドレイン領域にＳｉＧｅ層を埋め込んだ構成においては、ＳｉＧｅ層にｎ型ドーピングを行っても、配線とのコンタクト抵抗を十分に低減するのは困難であった。さらに、コンタクト抵抗を低減させるために高温熱処理を施すと、ＳｉＧｅ層の欠陥発生に伴って素子特性が大きく劣化する問題があった。即ち、ｎ型ＧｅチャネルのＭＩＳＦＥＴにおいてエピタキシャル成長中のドーピングを行ったＳｉＧｅソース・ドレインでは、キャリア濃度が向上せずに低抵抗化が困難であり、チャネルへの引張り歪みの印加と寄生抵抗の低減が両立できない問題があった。
　本発明が解決しようとする課題は、Ｇｅチャネルに対してＳｉＧｅ層で引張り歪みを付与した構成において、ＳｉＧｅ層の欠陥発生を招くことなく、配線とのコンタクト抵抗を低減することができ、素子特性の向上に寄与し得る電界効果型半導体装置及びその製造方法を提供することである。
　上記課題を解決するための本発明の電界効果型半導体装置は、Ｇｅを含む半導体層と、前記半導体層上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記半導体層に設けられ、前記チャネル領域に引っ張り歪みを付与するためのＳｉ1-x Ｇｅx（０＜ｘ＜１）からなるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されたＧｅ層と、前記Ｇｅ層にコンタクトされた配線層と、を具備したことを特徴とする。
　また、本発明の半導体装置の製造方法は、Ｇｅを含む半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側に位置する前記半導体層の表面部のソース・ドレイン領域をエッチングして溝部を形成する工程と、前記溝部を埋め込むようにＳｉ1-x Ｇｅx（０＜ｘ＜１）層を形成する工程と、前記Ｓｉ1-x Ｇｅx 層上にＧｅ層を形成する工程と、前記Ｇｅ層にコンタクトする配線層を形成する工程と、を含むことを特徴とする。
　本発明によれば、ＳｉＧｅからなるソース・ドレイン領域と配線層との間にＧｅ層を挿入することにより、ＳｉＧｅに対して高温熱処理を施すことなしに配線とのコンタクト抵抗を大幅に低減させることができる。このため、Ｇｅチャネルに対して引張り歪みを印加させつつ、配線とのコンタクト抵抗を低減させることができ、トランジスタの駆動力の増大等に寄与することができる。
図１は、本発明のソース・ドレイン構造（Ｇｅ／ＳｉＧｅ）と従来構造（ＳｉＧｅ）とにおける抵抗の測定結果を示す図である。 図２Ａは、ＳｉＧｅ層のＰ濃度及びキャリア濃度の測定結果を示す図である。 図２Ｂは、ＳｉＧｅ層のＰ濃度及びキャリア濃度の前記測定結果から計算される活性化率を示す図である。 図３は、本発明のソース・ドレイン構造を用いた場合のチャネル領域にかかる一軸引張りひずみ量の測定結果を示す図である。 図４は、本発明の一実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。 図５は、図４の電界効果トランジスタの製造工程を示す断面図である。
　発明の実施形態を説明する前に、本発明の基本原理について説明する。
　ソース及びドレイン領域への埋め込みＳｉＧｅ層をＧｅに対してエピタキシャル成長する際に、ＳｉＧｅ層の上に連続してＧｅ層をエピタキシャル成長させる。これにより、トランジスタの配線層とソース及びドレイン領域であるＳｉＧｅ層との間にＧｅ層が挿入された構造となる。
　ソース及びドレイン領域であるｎ型ドーピングＳｉＧｅ層と配線層との間にＧｅ層を挿入することにより、図１に示すように、配線層とのコンタクト抵抗（ソース及びドレイン領域とコンタクトビアとのコンタクト抵抗）を大幅に低減させることができる。図１は、ＳｉＧｅ層を配線層に直接コンタクトさせた場合と、ＳｉＧｅ層上にＧｅ層を形成してコンタクトさせた場合の、ＳｉＧｅ層の配線層からの距離に対する抵抗変化を示す図であり、距離が長くなるに伴って抵抗が大きくなっている。距離ゼロの点がコンタクト抵抗であり、ＳｉＧｅの９００Ωに対してＧｅ／ＳｉＧｅでは９．２Ωと２桁も小さくなっている。
　Ｇｅ層を挿入することにより配線層とのコンタクト抵抗を低減できる理由は、図２Ａ、図２Ｂに示すように、電気的に活性化させるような高温工程を経なくても、同じｎ型不純物の導入量に対して、Ｇｅの場合、活性化率が十分高いのに対して、ＳｉＧｅの場合、活性化率が２桁近く低いためである。図２ＡはＳｉＧｅ中のＧｅ濃度に対するＰ濃度及び電子濃度を示し、図２ＢはＳｉＧｅ中のＧｅ濃度に対する活性化率を示している。図２Ａ、図２Ｂにおいて、Ｇｅ濃度１はＧｅに相当している。
　Ｇｅの場合、Ｐ濃度が１×１０20ｃｍ-3に対し電子濃度が７×１０19ｃｍ-3となり、活性化率は７０％である。これに対して、Ｇｅ濃度０．８のＳｉＧｅの場合、Ｐ濃度が７×１０19ｃｍ-3に対し電子濃度が５×１０18ｃｍ-3となり、活性化率は約７％である。従って、電気的に活性化させるような高温工程を経なくても、同じｎ型不純物の導入量に対して、Ｇｅの場合、ほぼ１００％電気的に活性化するのに対して、ＳｉＧｅの場合、殆ど活性化しないことになる。即ち、Ｇｅ層を挿入することにより配線層とのコンタクト抵抗の低減をはかることが可能となる。
　配線層とのコンタクト抵抗は式(1)に示すように、半導体層のキャリア濃度と金属／半導体界面のショットキーバリアハイトで規定されるため、活性化率の高いＧｅ層を挿入することはコンタクト抵抗の大幅な低減につながったと考えられる。
Figure JPOXMLDOC01-appb-M000001
[規則91に基づく訂正 16.05.2014]　
　ここで、Ａ：比例定数、ΦB：金属／半導体界面のショットキーバリアハイト、Ｎs：半導体層のキャリア濃度、εs：半導体の誘電率、ｍ*：電子の有効質量である。
　また、チャネルに導入される引張り歪みの量も駆動力の向上に十分な量である。さらに、図３に示すように、Ｇｅ／ＳｉＧｅのソース・ドレインの場合、Ｇｅのソース・ドレインよりも歪みが大きく、更にゲート長が細くなるにつれて歪み量も増大している。このため、トランジスタの駆動力向上が期待される。
　以上の点から、従来の歪みを印加しないトランジスタ或いはソース・ドレイン領域へＳｉＧｅ層を形成した歪み印加トランジスタと比較して大幅な電流駆動力の向上が期待され、高速動作或いは低消費電力化が期待される。
　以下、実施形態の電界効果型半導体装置を、図面を参照して説明する。
　（実施形態）
　図４は、本発明の一実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。
　図中の１０はｐ型Ｇｅ基板（Ｇｅを含む半導体層）であり、このＧｅ基板１０の一部に、素子形成領域を囲むように素子分離絶縁膜１１が形成されている。素子形成領域上の一部に、ＧｅＯｘ層２１（厚さ１ｎｍ）及び高誘電体絶縁膜２２（厚さ２．５ｎｍ）からなるゲート絶縁膜２０が形成されている。さらに、ゲート絶縁膜２０上に、ゲート電極３１（厚さ１０ｎｍ）とＳｉＯ2ハードマスク（厚さ５ｎｍ）３２が形成されている。
　ゲート絶縁膜２０の高誘電体絶縁膜２２としては、アルミニウム，チタン，ジルコニウム，ハフニウムの何れかの酸化物、酸窒化物、若しくは窒化物、又はそれらの混合物を用いることができる。また、イットリウム，ランタン等の希土類元素の酸化物、酸窒化物、若しくは窒化物、又はそれらの混合物を用いることも可能である。さらに、チタン，ジルコニウム，ハフニウムのシリケート若しくはアルミネート、或いはこれらに窒素を添加した絶縁膜を用いることも可能である。また、イットリウム，ランタン等の希土類元素のシリケート若しくはアルミネート、或いはこれらに窒素を添加した絶縁膜を用いることも可能である。
　ゲート電極３１としては、タンタル，チタン，ジルコニウム，ハフニウムなどの金属膜及びそれらの窒化物、炭化物を用いることができる。さらに、クロム，モリブデン，タングステン，レニウム，ルテニウム，ロジウム，イリジウム，パラジウム，白金等の貴金属膜を用いることもできる。また、半導体ゲート電極である多結晶シリコン膜、多結晶シリコンゲルマニウム膜、多結晶ゲルマニウム膜を用いても良い。また、金属ゲート電極と半導体ゲート電極から各々１種類以上を選択して積層膜として用いることもできる。ゲート電極３１の厚さは任意の厚さを設定できるが、素子ばらつきや加工しやすさの観点から、概ね５ｎｍ～１５０ｎｍの範囲で設定するのが良い。
　ゲート絶縁膜２０、ゲート電極３１、ハードマスク３２からなるゲート積層構造部の両側面に、酸化シリコン（ＳｉＯ2）からなるゲート側壁絶縁膜３３（底部の幅１０ｎｍ）が形成されている。そして、その両脇にソース及びドレイン領域６０が形成されている。ソース及びドレイン領域６０は、ゲート側壁絶縁膜３３の下部に形成された薄いエクステンション拡散層４０（厚さ１０ｎｍ）と、ゲート側壁絶縁膜３３の外側に形成されたＳｉＧｅエピタキシャル層６１（厚さ２５ｎｍ）、ｎ型ドープＳｉＧｅエピタキシャル層６２（厚さ２５ｎｍ）、ｎ型ドープＧｅエピタキシャル層６３（厚さ１０ｎｍ）、Ｇｅ金属化合物層６４（厚さ１０ｎｍ）で構成されている。
　ここで、ソース・ドレイン領域として機能するのはｎ型ドープＳｉＧｅエピタキシャル層６２であり、ＳｉＧｅエピタキシャル層６１はチャネルに十分な歪みを与えるためのものである。効率的なチャネルへの歪み印加のため、ＳｉＧｅ層はＧｅチャネル上面より上側に形成されているいわゆるエレベーテッドソース・ドレイン構造となっている。
　ＳｉＧｅエピタキシャル層６１の厚みは、例えば基板１０のＧｅ組成７０％では１０ｎｍ以上５０ｎｍ以下が望ましい。また、ＳｉＧｅ中のＧｅ組成に関しては任意に設定できるが、ｘ＜０．７の場合、Ｇｅとの格子定数の差が大きくなり、ＳｉＧｅ／Ｇｅ界面で格子不整合に起因する貫通転位が発生する可能性が高くなる。また、ｘ＞０．９の場合は、格子定数の差が十分ではなくチャネルに十分な歪みが印加できなくなる。従って、ＳｉＧｅ中のＧｅ組成ｘに関しては０．７≦ｘ≦０．９が望ましい。ｎ型ドープＳｉＧｅエピタキシャル層６２の厚さも任意に選択できるが、短チャネル効果を効率良く抑制するためには、ゲート長さの１／２から１／３程度にするのが望ましい。
　ｎ型ドープＧｅエピタキシャル層６３の厚さに関しては、薄い場合はコンタクト抵抗低減効果が十分ではなく、また厚い場合は、ＳｉＧｅ層によるチャネルへの引張り歪みの緩和やＳｉＧｅ／Ｇｅ界面で格子不整合に起因する貫通転位が発生することから、１１ｎｍ以上で２０ｎｍ以下が望ましい。
　上記のＳｉＧｅエピタキシャル層６１，６２の形成により、Ｇｅチャネルに引っ張り歪みを与えることができる。また、Ｇｅエピタキシャル層６３の形成により、金属配線とのコンタクト抵抗の低減をはかることができる。さらに、Ｇｅ金属化合物層６４の形成により、金属と半導体との界面の面積を拡大することができ、コンタクト抵抗の更なる低減をはかることができる。
　Ｇｅ金属化合物層６４は、Ｎｉ，Ｆｅ，Ｃｏ，Ｐｄ，Ｐｔ，Ｃｕの中から選ばれた少なくとも一つの金属とｎ型ドープＧｅエピタキシャル層６３との合金で構成されている。例えば、金属としてＮｉを選択し、メタルコンタクトの面積増大による寄生抵抗低減のために、Ｇｅ層６３の一部をＮｉＧｅ合金化しており、ＮｉＧｅ層を約１０ｎｍの厚さに形成されている。
　次に、本実施形態の半導体装置の製造方法を、図５を参照して説明する。
　まず、図５（ａ）に示すように、Ｇｅ基板１０の一部に、素子形成領域を囲むように酸化膜等からなる素子分離絶縁膜１１を形成する。続いて、基板１０上に、厚さ１ｎｍのＧｅＯｘ膜２１及び厚さ２．５ｎｍの高誘電体膜２２からなるゲート絶縁膜２０を形成し、更にその上に厚さ１０ｎｍのゲート電極３１を形成する。
　ゲート絶縁膜２０の成膜方法としては、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＡＬＤ(Atomic Layer Deposition)法、ＭＢＥ（分子線エピタキシー）法、ＰＶＤ（Physical Vapor Deposition）法などから適宜選択して用いることができる。さらに、これらの中から積層構造を適宜選択して用いることができる。ゲート絶縁膜２０の膜厚は２ｎｍ～１０ｎｍの範囲で適宜決定することができる。ゲート電極３１の形成方法としては、スパッタ法を用いることができる。
　続いて、ゲート電極３１上に厚さ５ｎｍのＳｉＯ2ハードマスク３２を形成した後、これを用いてゲート電極３１及びゲート絶縁膜２０をゲートパターンにパターニングすることにより、ゲート積層構造部を形成する。
　ハードマスク３２を形成する方法としては、ＳｉＨ4とＯ2を用いた減圧ＣＶＤ法の他、ＴＥＯＳとＯ2、ＳｉＨ4とＯ2、ＳｉＨ4とＮ2Ｏを用いたプラズマＣＶＤ法を用いることができる。また、ＳｉＯ2の代わりにＳｉＮ膜を用いてもよい。この場合の形成方法としては、ＳｉＨ2Ｃｌ2とＮＨ3を用いた減圧ＣＶＤ法のほか、ＳｉＨ4とＮＨ3、ＳｉＨ2Ｃｌ2とＮＨ3を用いたプラズマＣＶＤ法を用いることができる。
　続いて、ゲート積層構造部をマスクにイオン注入等により、ソース・ドレインのエクステンション拡散層４０を形成する。薄いエクステンション拡散層４０の形成方法としては、不純物イオン（Ｐ，Ａｓ，Ｓｂ等）を低加速エネルギーにて注入し、活性化アニールを行う方法のほか、ＰＨ3、ＡｓＨ3、ＳｂＨ3等のガス雰囲気中でアニールして形成してもよい。
　続いて、ゲート積層構造部の両側面にゲート側壁絶縁膜３３を形成する。ゲート側壁絶縁膜３３の形成には、全面に酸化膜等の絶縁膜をＣＶＤで堆積した後、ＲＩＥでエッチバックすればよい。
　次いで、図５（ｂ）に示すように、ＲＩＥでＧｅ基板１０の表面のソース及びドレイン予定領域のみ選択的にエッチングした後、異方性のウェットエッチングを行うことにより、リセス構造５０を形成する。
　次いで、図５（ｃ）に示すように、ＣＶＤ法を用いてノンドープのＳｉＧｅ層６１，ｎ－ＳｉＧｅ層６２，及びｎ－Ｇｅ層６３を順にエピタキシャル成長させる。ＣＶＤ法で形成する場合は、ＳｉＨ4，ＧｅＨ4などのガスを使用する。ＳｉＧｅ層の厚さは任意に選択することができるが、厚さが薄いとチャネルに印加される歪み量が小さくなる。また、臨界膜厚以上に堆積するとＳｉＧｅ／Ｇｅ界面で格子不整合に起因する貫通転位が発生する。そのため、例えばＧｅ組成７０％では１０ｎｍ以上５０ｎｍ以下が望ましい。ｎ－ＳｉＧｅ層６２の厚さも任意に選択できるが、短チャネル効果を効率良く抑制するためには、ゲート長さの１／２から１／３程度にするのが望ましい。
　ここで、ｎ－Ｇｅ層６３のキャリア濃度は、ｎ－ＳｉＧｅ層６２と比較して同一の成長条件でも活性化したキャリア濃度が高いため、配線層とのコンタクトを形成しても、コンタクト抵抗を低く維持できる。さらに、Ｇｅ／ＳｉＧｅの２層構造であっても、チャネルへの歪みは効率良く印加されており、引っ張り歪みによるトランジスタの駆動力増大が期待できる。
　本実施形態では、上記の事情を鑑みてＳｉＧｅ層の組成、厚さ、ｎ型ドープ層の厚さを決定した。なお、ＳｉＧｅ層６１、ｎ－ＳｉＧｅ層６２、ｎ－Ｇｅ層６３の形成をＣＶＤ法で行う場合においては、形成する際のガス流量等を適宜選択しながら、連続して形成させることができるため、プロセスの煩雑化によるコストの増大は発生しない。
　次いで、図５（ｄ）に示すように、ｎ－Ｇｅ層６３上にＧｅ金属化合物層６４を形成する。Ｇｅ金属化合物層６４は、Ｎｉ，Ｆｅ，Ｃｏ，Ｐｄ，Ｐｔ，Ｃｕの中の一つ以上の金属から選択し、ｎ－Ｇｅ層６３上にスパッタ法若しくはＣＶＤ法を用いて堆積を行い、熱処理を行うことにより形成される。例えば、金属としてＮｉを選択し、堆積膜厚５ｎｍ、熱処理３５０℃、１分間の条件でアニーリングを行うことより、約１０ｎｍのＮｉＧｅ層を形成することが可能である。その際、Ｇｅ層は約１０ｎｍ反応して消費されるので、前述したようにｎ型ドープＧｅエピタキシャル層の厚さを１１ｎｍ以上２０ｎｍ以下に設定しておくと、反応せずに残存するＧｅ層の厚さは１ｎｍ以上１０ｎｍ以下となる。
　未反応のＮｉ金属については塩酸や希硫酸等の酸化力のない酸によって容易にＧｅに対して選択的に溶解することができる。Ｇｅ金属化合物層６４を形成する際には、ｎ－Ｇｅ層６３が完全に反応してしまわないような条件で形成する必要がある。堆積する金属の膜厚が厚い、若しくはアニーリングの温度が高い条件で行うと、ｎ－Ｇｅ層６３が全てＧｅ金属化合物層に反応してしまい、コンタクト界面がＳｉＧｅ層となるためである。コンタクト界面がＳｉＧｅ層になると、前述した通り、ＳｉＧｅ層の活性化率は低いため、コンタクト抵抗の著しい増大を招く。
　これ以降は、層間絶縁膜７１の形成、コンタクトホールの形成、配線となるコンタクトビア７２の形成を行うことにより、前記図４に示す構造が得られる。
　このように本実施形態によれば、ソース・ドレイン領域にＳｉＧｅ層６１，６２を埋め込むことにより、Ｇｅチャネルに引張り歪みを与えることができる。しかも、ｎ－ＳｉＧｅ層６２上にｎ－Ｇｅ層６３を設けることにより、コンタクト抵抗を低減することができる。加えて、ｎ－Ｇｅ層６３上にＧｅ金属化合物層６４を形成することにより、コンタクト抵抗を更に低減することができる。
　即ち、Ｇｅチャネルに対してＳｉＧｅ層６１，６２で引張り歪みを付与した構成において、ｎ－ＳｉＧｅ層６２の欠陥発生を招くことなく、配線とのコンタクト抵抗を低減することができ、素子特性の向上に寄与することが可能となる。そしてこれは、高性能・低消費電力のＣＭＯＳ－ＬＳＩの実現に有効である。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　チャネルを構成する半導体は必ずしもＧｅ基板に限るものではなく、Ｇｅを主成分として含む基板であればよい。例えば、チャネルがＳｉＧｅ基板でソース・ドレイン領域がチャネルよりもＧｅ濃度の低いＳｉＧｅ層であっても良い。さらに、バルク基板である必要はなく、基板上にＧｅを含む半導体層を形成したものであっても良い。
　ソース・ドレイン領域を構成するＳｉ1-x Ｇｅx のＧｅ組成ｘは、半導体層におけるＧｅ組成よりも小さく半導体層に歪みを印加できるものであれば良く、半導体層がＧｅ単体の場合は０．７≦ｘ≦０．９の範囲が望ましい。Ｇｅ層の膜厚は、十分なコンタクト抵抗低減効果が得られ、更に引張り歪みの緩和や貫通転位の発生を抑制する観点から、１ｎｍ以上１０ｎｍ以下の範囲が望ましい。
　ソース・ドレイン領域を構成するＳｉＧｅ層は必ずしも２層に形成する必要はなく、上層側のｎ型ドープのＳｉＧｅ層のみでも十分な歪みを印加できる場合は、下層側のＳｉＧｅ層を省略することも可能である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１０…ｐ型Ｇｅ基板（半導体層）
　１１…素子分離絶縁膜
　２０…ゲート絶縁膜
　２１…ＧｅＯｘ層
　２２…高誘電体絶縁膜
　３１…ゲート電極
　３２…ＳｉＯ2 ハードマスク
　３３…ゲート側壁絶縁膜
　４０…エクステンション拡散層
　５０…リセス構造
　６０…ソース・ドレイン領域
　６１…ＳｉＧｅエピタキシャル層
　６２…ｎ型ドープＳｉＧｅエピタキシャル層
　６３…ｎ型ドープＧｅエピタキシャル層
　６４…Ｇｅ金属化合物層
　７１…層間絶縁膜
　７２…コンタクトビア（配線）

Claims (10)

  1. 　Ｇｅを含む半導体層と、
    　前記半導体層上にゲート絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極下の前記半導体層に形成されたチャネル領域を挟んで前記半導体層に設けられ、前記チャネル領域に引っ張り歪みを付与するＳｉ1-x Ｇｅx（０＜ｘ＜１）層からなるソース・ドレイン領域と、
    　前記ソース・ドレイン領域上に形成されたＧｅ層と、
    　前記Ｇｅ層にコンタクトされた配線層と、
    　を具備したことを特徴とする電界効果型半導体装置。
  2. 　前記Ｇｅ層と前記Ｓｉ1-x Ｇｅx 層との界面は前記チャネル領域の上面より上側にあることを特徴とする請求項１に記載の電界効果型半導体装置。
  3. 　前記Ｓｉ1-x Ｇｅx 層のＧｅの組成ｘは０．７≦ｘ≦０．９であることを特徴とする請求項１又は２に記載の電界効果型半導体装置。
  4. 　前記Ｇｅ層の膜厚は１ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１乃至３の何れかに記載の電界効果型半導体装置。
  5. 　前記Ｇｅ層の表面上にＧｅ金属化合物領域が形成されていることを特徴とする請求項１乃至４の何れかに記載の電界効果型半導体装置。
  6. 　前記Ｇｅ金属化合物領域の金属は、Ｎｉ，Ｆｅ，Ｃｏ，Ｐｄ，Ｐｔ，Ｃｕの中から選ばれた少なくとも一つであることを特徴とする請求項５に記載の電界効果型半導体装置。
  7. 　前記半導体層はｐ型であり、前記Ｓｉ1-x Ｇｅx 層及び前記Ｇｅ層はｎ型であることを特徴とする請求項１乃至６の何れかに記載の電界効果型半導体装置。
  8. 　前記ソース・ドレイン領域は、ノンドープの第１のＳｉ1-x Ｇｅx 層とｎ型ドープの第２のＳｉ1-x Ｇｅx 層の積層構造であることを特徴とする請求項７に記載の電界効果型半導体装置。
  9. 　Ｇｅを含む半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ゲート電極の両側に位置する前記半導体層の表面部のソース・ドレイン領域をエッチングして溝部を形成する工程と、
    　前記溝部を埋め込むようにＳｉ1-x Ｇｅx（０＜ｘ＜１）層を形成する工程と、
    　前記Ｓｉ1-x Ｇｅx 層上にＧｅ層を形成する工程と、
    　前記Ｇｅ層にコンタクトする配線層を形成する工程と、
    　を含むことを特徴とする電界効果型半導体装置の製造方法。
  10. 　前記Ｓｉ1-x Ｇｅx 層及び前記Ｇｅ層を形成する工程はＣＶＤ法で連続して行うこと特徴とする請求項９に記載の電界効果型半導体装置の製造方法。
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