WO2014084006A1 - 半導体装置 - Google Patents

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WO2014084006A1
WO2014084006A1 PCT/JP2013/079872 JP2013079872W WO2014084006A1 WO 2014084006 A1 WO2014084006 A1 WO 2014084006A1 JP 2013079872 W JP2013079872 W JP 2013079872W WO 2014084006 A1 WO2014084006 A1 WO 2014084006A1
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semiconductor device
gate
bit line
diffusion layer
information storage
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PCT/JP2013/079872
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French (fr)
Inventor
内山　博之
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a three-dimensional transistor and a manufacturing method thereof.
  • a method for improving the degree of integration of a semiconductor device such as a DRAM (Dynamic Random Access Memory)
  • a method for improving the degree of integration of a semiconductor device such as a DRAM (Dynamic Random Access Memory)
  • a semiconductor substrate is three-dimensionally processed to thereby form transistors three-dimensionally.
  • Patent Document 1 describes a vertical transistor (three-dimensional transistor) that uses a silicon pillar extending in a direction perpendicular to the main surface of a semiconductor substrate as a channel.
  • One diffusion layer of the vertical transistor is provided above the silicon pillar, and the other diffusion layer is provided below the silicon pillar. Since a storage element such as a cell capacitor is located above the cell transistor, one diffusion layer is connected to the storage element as one of the source or drain of the cell transistor, and the other diffusion layer is the other of the source or drain.
  • a bit line embedded in the semiconductor substrate is connected. According to the three-dimensional transistor, since the occupied area is small, a close-packed layout of 4F 2 (F is the minimum processing dimension) is possible, and a large drain current (drive current) can be obtained by complete depletion.
  • F is the minimum processing dimension
  • the lower part of the silicon pillar is a semiconductor substrate, and a complicated process is required to embed the bit line inside the semiconductor substrate, and the memory cell structure becomes complicated and the parasitic capacitance of the bit line increases. There is. There is also a problem that it is difficult to secure a space for embedding bit lines.
  • Patent Document 2 describes a vertical transistor in which cell transistors are formed on both sides of a gate trench that divides an active field, and the side wall surface of the gate trench is used as a channel. Two cell transistors are respectively formed in the left half region and the right half region of the active field of the semiconductor substrate divided into two by the gate trench, and are connected to the first transistor above the left end of the active field. The first cell capacitor is provided, and a second cell capacitor connected to the second cell transistor is provided above the right end of the active field.
  • One diffusion layer of the vertical transistor is provided in the surface layer portion of the semiconductor substrate which is the upper portion of the side wall of the gate trench, and the other diffusion layer is provided in the bottom portion of the gate trench.
  • the diffusion layer provided at the bottom of the gate trench is connected to the bit line provided in the upper layer of the cell transistor via the bit line contact provided in the gate trench, so that the bit line is embedded in the semiconductor substrate. This is unnecessary, and the problem of the conventional three-dimensional transistor can be solved.
  • a memory cell array is configured in which two cell transistors connected to a common bit line contact are used as a repeating unit and are repeatedly arranged at a constant pitch. Since the 2-bit cell transistors are adjacent to each other with the bit line contact interposed therebetween, the active field pattern is an island pattern having an aspect ratio of about 5 that is long in the X direction, and the active field that is adjacent in the long side direction. It is necessary to provide an element isolation region between the two. However, with the miniaturization, it has become difficult to ensure the dimensions of the rectangular pattern, and there is a problem that the area of the diffusion layer connected to the capacitor contact is insufficiently secured.
  • a semiconductor device includes a first access transistor configured by connecting in parallel a first and a second field effect transistor sharing one diffusion region, A second access transistor configured by connecting in parallel a third and a fourth field effect transistor adjacent to the first access transistor and sharing one diffusion region; and the first and second field effect transistors A first information storage element electrically connected to the one diffusion region and a second information storage element electrically connected to the one diffusion region of the third and fourth field effect transistors Any one of the other diffusion regions of the first and second field effect transistors and one of the other diffusion regions of the third and fourth field effect transistors. How and it is characterized in that forming the shared diffusion regions.
  • a semiconductor device is disposed in a semiconductor substrate, and is partitioned by a plurality of gate trenches each having a bottom surface and two side surfaces facing each other across the bottom surface, and the plurality of gate trenches.
  • a plurality of upper diffusion layers formed on each of a plurality of top surfaces of the semiconductor substrate; a plurality of bottom diffusion layers formed on a bottom surface of each of the plurality of gate trenches; and a side surface of each of the plurality of gate trenches.
  • a plurality of gate insulating films covering each of the plurality of gate insulating films and forming a channel between each of the plurality of bottom diffusion layers and each of the plurality of upper diffusion layers adjacent to each other And a plurality of information storage elements electrically connected to each of the plurality of upper diffusion layers, and an access token for performing writing and reading to the information storage elements
  • the transistor includes one upper diffusion layer connected to the information storage element, two gate electrodes positioned on both sides of the one upper diffusion layer, and two bottom diffusion layers adjacent to the two gate electrodes, respectively. It is comprised from these.
  • a semiconductor device is disposed in a semiconductor substrate, and each of the first, second, and third gate trenches having two bottom surfaces facing each other across the bottom surface, A first upper diffusion layer formed in a first region on the semiconductor substrate sandwiched between the first and second gate trenches; and on the semiconductor substrate sandwiched between the second and third gate trenches.
  • a second upper diffusion layer formed in a second region; first, second and third bottom diffusion layers formed on the respective bottom surfaces of the first, second and third gate trenches;
  • a first gate electrode that covers one side surface of the first gate trench through a first gate insulating film and forms a channel between the first upper diffusion layer and the first bottom diffusion layer And the second gate insulating film through the second gate insulating film.
  • a second gate electrode which covers one side surface of the trench and forms a channel between the first upper diffusion layer and the second bottom diffusion layer, and the second gate electrode through a third gate insulating film.
  • a third gate electrode that covers the other side surface of the gate trench and forms a channel between the second upper diffusion layer and the second bottom diffusion layer, and the fourth gate insulating film through the fourth gate insulating film.
  • a fourth gate electrode is provided that covers one side surface of the third gate trench and forms a channel between the second upper diffusion layer and the third bottom diffusion layer.
  • a method for manufacturing a semiconductor device comprising: forming an active field having a line pattern on a semiconductor substrate; and forming first, second, and third gate trenches that intersect the active field.
  • a first gate electrode that covers one side surface of the first gate trench, a second gate electrode that covers one side surface of the second gate trench via a second gate insulating film, and a third gate insulating film A third gate electrode that covers one side surface of the second gate trench via a first gate electrode and a fourth gate electrode that covers one side surface of the third gate trench via a fourth gate insulating film are formed. Forming a first, second and third bottom diffusion layer at the bottom of each of the first, second and third gate trenches, and the first, second and third bottoms Forming a first, second, and third bit line contact plug connected to each of the diffusion layers; and a bit line commonly connected to the first, second, and third bit line contact plugs.
  • the step of forming the first, second and third bit line contact plugs includes forming a bit line contact trench having a line pattern passing through the intersection of the active field and the gate trench. Exposing the bottom of the first, second, and third gate trenches, embedding a bit line material in the bit line contact trench, etching back the bit line material, and And exposing the third bit line contact plug.
  • the first, second and third bottom diffusion layers are preferably formed after the bit line contact trench is formed and before the bit line material is buried.
  • a method for manufacturing a semiconductor device comprising: forming an active field on a semiconductor substrate; forming a gate trench that intersects the active field; and both sides of the gate trench.
  • a step of forming a gate electrode through a gate insulating film; a step of forming a bottom diffusion layer at the bottom of the gate trench; and a bit line contact plug embedded in the gate trench and connected to the bottom diffusion layer Forming a bit line connected to the bit line contact plug, forming an upper diffusion layer in the active field on both sides of the gate trench, and connecting to the upper diffusion layer Forming an information storage element contact plug; and Forming the bit line contact plug, the step of forming the bit line contact plug includes forming a bit line contact trench having a line pattern passing through an intersection of the active field and the gate trench. Exposing the bottom of the gate trench; embedding a bit line material in the bit line contact trench; etching back the bit line material to remove excess bit line material; and the bit line contact plug
  • the bottom diffusion layer is preferably formed after forming the bit line contact trench and before embedding the bit line material.
  • the active field is formed of a single strip pattern extending in a direction in which the bit lines extend, and the first and second access transistors are provided in a common active field. Is preferred.
  • the channel depletion operation can be performed by the double gate structure, and a large driving current comparable to that of a vertical transistor using a pillar can be obtained. Further, since element isolation in the direction parallel to the bit line is not required, the active field can be formed as a line pattern, and the processing accuracy of the active field can be improved. Therefore, a memory cell size of 4F 2 can be realized.
  • the cell capacitors can be packed most closely in a plan view, and the cell capacitor electrode area per memory cell area can be maximized. Further, since it is not a structure that is extremely difficult to process, such as a buried bit line that is essential in a memory cell using a vertical transistor, it can be manufactured relatively easily.
  • FIG. 1 is an equivalent circuit diagram of a semiconductor device 1 according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view showing the structure of the semiconductor device 1 shown in FIG. 1.
  • 2 is a plan layout diagram showing a configuration of a semiconductor device 1;
  • FIG. FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 4 is a diagram showing a step in the method for manufacturing the semiconductor device 1, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 3;
  • FIG. 6 is a plan layout diagram showing a configuration of a semiconductor device 2 according to a second embodiment of the present invention.
  • FIG. 6 is a plan layout diagram showing a configuration of a semiconductor device 3 according to a third embodiment of the present invention.
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 21 is a diagram showing a step in the method for manufacturing the semiconductor device 3, and is a cross-sectional view taken along the lines AA ′, BB ′, and CC ′ of FIG. 20;
  • FIG. 6 is an equivalent circuit diagram of a conventional semiconductor device 4.
  • FIG. 34 is a schematic cross-sectional view showing the structure of the semiconductor device 4 shown in FIG. 33.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device 1 according to the first embodiment of the present invention.
  • the semiconductor device 1 is a DRAM memory cell array, and is arranged in a matrix in a plurality of bit lines BL extending in the X direction, a plurality of word lines WL extending in the Y direction, and in the X and Y directions. And a large number of memory cells MC.
  • One memory cell MC is composed of a combination of one access transistor A and one cell capacitor C, and one access transistor A is composed of two field effect transistors Tr1 and Tr2 connected in parallel. One of the source or drain of the pair of transistors Tr1 and Tr2 is connected to one end of the cell capacitor C. The other end of the cell capacitor C is connected to a reference potential.
  • the plurality of word lines WL are arranged at a predetermined pitch in the X direction, and two adjacent word lines WLa and WLb among them are short-circuited to substantially constitute one word line.
  • the gate of one transistor Tr1 in the same memory cell MC is connected to one word line WLa, and the gate of the other transistor Tr2 is connected to the other word line WLb. Since the gates of the pair of transistors Tr1 and Tr2 are connected to the same word line WL and driven in the same way, the operation is the same as that of a general access transistor that drives one transistor with one word line.
  • the plurality of bit lines BL are arranged at a predetermined pitch in the Y direction, and the other of the sources or drains of the transistors Tr1 and Tr2 is connected to the corresponding one bit line BL.
  • the pair of transistors Tr1 and Tr2 in the same memory cell MC are connected to the same bit line BL via different bit line contacts.
  • one end of one transistor Tr1 in the memory cell MC1 is connected to the bit line BL1 via the bit line contact BC1
  • one end of the other transistor Tr2 in the memory cell MC1 is connected to the bit line contact BC2.
  • one end of two transistors that belong to different memory cells MC and are adjacent to each other in the X direction are connected to the same bit line BL via a common bit line contact.
  • one end of the other transistor Tr2 in the memory cell MC1 is connected to the bit line BL1 via the bit line contact BC2
  • one end of the one transistor Tr1 in the memory cell MC2 is connected to the same bit line contact. It is connected to the bit line BL1 via BC2.
  • FIG. 2 is a schematic cross-sectional view showing the structure of the semiconductor device 1 shown in FIG.
  • the semiconductor device 1 includes a semiconductor substrate 10, a plurality of gate trenches 14 formed in the semiconductor substrate 10, and a plurality of bottom diffusion layers 21 formed on the bottom surfaces of the plurality of gate trenches 14.
  • a plurality of upper diffusion layers 29 formed on each of a plurality of upper surfaces of the semiconductor substrate 10 partitioned by the plurality of gate trenches 14; a plurality of gate insulating films 15 covering the respective side surfaces of the plurality of gate trenches 14;
  • a plurality of gate electrodes 16 covering the respective side surfaces of the plurality of gate trenches 14 with the gate insulating film 15 interposed therebetween.
  • the semiconductor device 1 includes a plurality of bit line contact plugs 20 connected to each of the plurality of bottom diffusion layers 21 and a plurality of bit line contact plugs 20 connected to each of the plurality of bottom diffusion layers 21 via the bit line contact plugs 20.
  • Bit line 24 a plurality of capacitor contact plugs 30 connected to each of the plurality of upper diffusion layers 29, and a plurality of cell capacitors 31 connected to each of the corresponding upper diffusion layers 29 via the capacitor contact plugs 30 It has.
  • the cell capacitor 31 includes a lower electrode 32, a capacitor insulating film 33, and an upper electrode 34.
  • the access transistor A for writing to and reading from the cell capacitor 31 includes one upper diffusion layer 29 to which the cell capacitor 31 is connected, and two gate electrodes located on both sides of the one upper diffusion layer 29. 16 and two bottom diffusion layers 21 adjacent to each of the two gate electrodes 16. That is, the access transistor A is constituted by two field effect transistors sharing one upper diffusion layer 29. In addition, the two gate electrodes 16 and 16 included in one access transistor A are short-circuited to be driven as one word line WL.
  • One of the two bottom diffusion layers 21 included in the first access transistor A1 and one of the two bottom diffusion layers 21 included in the second access transistor A2 are common. That is, among the three bottom diffusion layers 21 in the figure, the central bottom diffusion layer 21 functions as the bottom diffusion layer of the first access transistor A1, and also functions as the bottom diffusion layer of the second access transistor A2. To do.
  • the left bottom diffusion layer 21 is shared with an access transistor (not shown) located further to the left of the first access transistor A1.
  • the right bottom diffusion layer 21 is connected to the second access transistor A2. Further, it is shared with an access transistor (not shown) located on the right side.
  • a unit structure of 2-bit memory cells sharing one bit line contact BC1 is repeatedly arranged at equal pitches in the X direction and the Y direction to constitute a memory cell array. It was. Therefore, as shown in FIG. 34, an element isolation structure such as STI (Shallow Trench Isolation) 13 is provided at a position opposite to the gate electrode 16 (access transistor) when viewed from the diffusion layer 29 connected to the capacitor contact plug 30. It was necessary to provide and electrically insulate from adjacent cells.
  • STI Shallow Trench Isolation
  • the access transistor is divided into two parts, which are arranged on both sides of the upper diffusion layer 29, and are connected to the common bit line 24 through the separate bit line contact plugs 20. It is structured to connect.
  • the bottom diffusion layer 21 connected to the bit line contact plug 20 is disposed between adjacent cells (between access transistors A1 and A2), and two adjacent cell transistors (word lines). Are potential-shielded by the bottom diffusion layer 21 common to them and the bit line contact plug 20 connected thereto. For this reason, element isolation in the X direction is not required.
  • FIG. 3 is a plan layout diagram showing the configuration of the semiconductor device 1.
  • the active field 10a on the semiconductor substrate is a band-like region extending straight without a break in the X direction.
  • the plurality of active fields 10a are arranged at equal pitches in the Y direction, and the adjacent active fields 10a and 10a are separated from each other by the STI 13. Both the width and pitch of the active field 10a are set to the minimum processing dimension (1F).
  • the gate trenches 14 are strip-like regions extending straight in the Y direction, and the plurality of gate trenches 14 are arranged at an equal pitch in the X direction. Both the width and pitch of the gate trench 14 are set to the minimum processing dimension (1F).
  • the gate electrode 16 extends in the Y direction along both side surfaces of the gate trench 14, and the two gate electrodes 16 in the same gate trench are short-circuited.
  • a bit line contact plug 20 is disposed at the intersection of the gate trench 14 and the active field 10a, and a capacitor contact plug 30 and a cell capacitor 31 are disposed between the bit line contact plugs 20 and 20 adjacent in the X direction. Yes.
  • the shape of the bit line 24 is a zigzag pattern that passes over the bit line contact plug 20 while avoiding the capacitor contact plug 30.
  • element isolation for dividing the active field 10a in the X direction is not necessary, and the active field 10a is formed as a straight pattern instead of an island pattern. Therefore, the problem of shrinkage of the end portion in the longitudinal direction of the island pattern does not occur, and it is not necessary to use double patterning, so that the dimensional controllability can be improved and the cost can be reduced.
  • FIGS. 4 to 18 are views showing the manufacturing process of the semiconductor device 1, and are particularly cross-sectional views taken along lines AA ′, BB ′, and CC ′ of FIG. is there.
  • the STI 13 is formed on the semiconductor substrate 10 such as a P-type silicon substrate, and a plurality of active fields 10 a insulated and separated by the STI 13 are formed.
  • a silicon oxide film 11 and a silicon nitride film (field nitride film) 12 are sequentially formed on the semiconductor substrate 10, and the field nitride film 12 is selectively formed by photolithography and dry etching.
  • the silicon oxide film 11 and the semiconductor substrate 10 are dry-etched using the field nitride film 12 as a mask to form an element isolation trench 13a having a depth of about 250 to 350 ⁇ m.
  • the semiconductor substrate 10 A silicon oxide film (field oxide film) 13b having a thickness of about 400 to 500 nm is deposited on the entire surface by CVD. After the field oxide film 13b is buried in the element isolation trench 13a in this way, the excess field oxide film 13b is removed by CMP using the field nitride film 12 as a stopper film. Thus, the STI 13 and the active field 10a are completed.
  • the active field 10a arranged with a pitch of the minimum processing dimension F can be divided into two patterns having an arrangement pitch of 2F, and each can be formed by double exposure or two exposure processes.
  • a gate trench 14 is formed on the semiconductor substrate 10 on which the active field 10a is formed.
  • a photoresist is first formed, and then patterned by exposing and developing the photoresist.
  • the field nitride film 12 is selectively removed using the resist pattern as a mask, and the silicon oxide film 11 in the active field 10a, the semiconductor substrate 10, and the field oxide film of the STI 13 are dry-etched using the field nitride film 12 as a mask. To remove selectively.
  • a gate insulating film 15 having a thickness of about 5 nm is formed on the entire inner wall surface of the gate trench 14.
  • the gate insulating film 15 is formed on the entire inner wall surface of the gate trench 14 by thermal oxidation.
  • a gate electrode 16 (word line) that covers only the left and right inner wall surfaces of the gate trench 14 in which the gate insulating film 15 is formed is formed.
  • the gate electrode 16 can be formed by forming a conductive film for a gate electrode on the entire surface of the substrate including the inside of the gate trench 14 and then etching it back. At this time, the gate electrode 16 is formed not only in the active field 10a but also in the STI 13, whereby the gate electrode 16 has a linear pattern extending in the Y direction (see FIG. 3).
  • the gate electrode conductive film is preferably a multilayer film formed by laminating a polysilicon film, a tungsten silicide film, a tungsten nitride film, and a tungsten film in this order, but may be a single layer film of polysilicon, A multilayer film containing a refractory metal such as tungsten or a compound thereof may be used.
  • a bit line contact hole 20a is formed.
  • a silicon nitride film 17 thinner than the width of the remaining gate trench 14 is formed by CVD, and an interlayer insulating film 18 having a thickness of about 100 nm is further formed.
  • a film is formed, and an interlayer insulating film 18 is embedded in the gate trench 14.
  • the interlayer insulating film 18 it is preferable to use a plasma oxide film or an SOD film (Spin OnelectricDielectric film: low dielectric constant insulating film formed by spin coating) that can ensure an etching selectivity with respect to the silicon nitride film 17. .
  • a resist pattern 19 is formed, and the interlayer insulating film 18 is dry etched using the resist pattern 19 as a mask.
  • the gate insulating film 15 at the bottom of the gate trench 14 is also removed, and the semiconductor substrate 10 is exposed.
  • the bit line contact hole 20a is completed.
  • the bottom diffusion layer 21 is formed by ion-implanting n-type impurities immediately below the bit line contact hole 20a.
  • bit line contact plug 20 is formed in the bit line contact hole 20a.
  • a conductive film for contact plug is formed, the conductive film is embedded in the bit line contact hole 20a, and the conductive film is etched back.
  • the bit line contact plug 20 is completed. By this etch back, the gate electrode 16 (word line) is also recessed to an appropriate position in the vertical direction.
  • a bit line 24 is formed.
  • a silicon nitride film 23 having a thickness that is thicker than the gate electrode 16 but does not completely fill the bit line contact hole 20a is formed.
  • the bit line contact plug 20 is exposed, and a bit line conductive film 24a and a silicon nitride film 25a are sequentially formed.
  • the silicon nitride film 25a and the bit line conductive film 24a are sequentially dry etched using a resist pattern 26 (positive pattern) having the same shape as the bit line 24 as a mask.
  • a resist pattern 26 positive pattern
  • a capacitor contact plug 30 is formed.
  • a sidewall insulating film 27 covering the side surface of the bit line 24 is formed.
  • the sidewall insulating film 27 can be formed by forming a silicon nitride film and then etching it back.
  • an interlayer insulating film 28 covering the bit line 24 is formed and patterned by photolithography and dry etching to form a capacitor contact hole penetrating the interlayer insulating film 28.
  • the silicon nitride film 12 exposed at the bottom of the capacitor contact hole is removed using the interlayer insulating film 28 as a mask, and the silicon oxide film 11 is exposed. Then, the silicon oxide film 11 is removed by etch back, and the surface of the semiconductor substrate 10 is exposed.
  • an upper diffusion layer 29 is formed by ion-implanting n-type impurities immediately below the capacitor contact hole.
  • a capacitor contact plug 30 is embedded in the capacitor contact hole.
  • the capacitor contact plug 30 is completed by forming a contact plug conductive film, burying the conductive film inside the capacitor contact hole, and further etching back the conductive film.
  • a cell capacitor 31 is formed above the capacitor contact plug 30.
  • the lower electrode 32, the capacitor insulating film 33, and the upper electrode 34 of the cell capacitor 31 can be formed by a known method. As described above, the semiconductor device 1 according to the first embodiment is completed.
  • the channel can be depleted by the double gate structure, and a large driving current comparable to the vertical transistor using the pillar can be obtained. Further, since the common bottom diffusion layer 21 is provided between adjacent cells, element isolation in the direction parallel to the bit lines is not required, and the active field 10a can be formed as a line pattern. Therefore, the processing accuracy of the active field 10a can be improved, and a memory cell size of 4F 2 can be easily realized.
  • the cell capacitors 31 can be packed most closely in a plan view, and the cell capacitor 31 electrode area per memory cell area can be maximized. Furthermore, since it is not a structure that is extremely difficult to process, such as a buried bit line that is essential in a memory cell using a conventional vertical transistor, it can be manufactured relatively easily.
  • FIG. 19 is a plan layout diagram showing the configuration of the semiconductor device 2 according to the second embodiment.
  • the feature of this semiconductor device 2 is that not only the bit line 24 but also the active field 10a has a zigzag pattern. Since other configurations are substantially the same as those of the semiconductor device 1 according to the first embodiment, the same components are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the zigzag width of the active field 10a is half the pitch (1F) of the memory cell in the Y direction, like the bit line 24.
  • the bit line contact plug 20 and the capacitor contact plug 30 are formed on the continuous bit line 24. Are shifted in the Y direction by F / 2 pitch.
  • a plurality of bit line contact plugs 20 connected to the same bit line 24 are arranged in a horizontal row. In particular, the bit line 24 and the active line so as to pass through the bit line contact plug 20 disposed immediately below the bit line 24 and the capacitor contact plug 30 disposed offset so as not to overlap the bit line 24 in plan view.
  • the field 10a has a common shape and is laid out with a minimum bending width.
  • the active field 10a is not an island pattern but a line pattern, such a zigzag pattern can be used.
  • the active field 10a has a pattern component that is oblique with respect to the X direction.
  • the active field 10a is a line pattern connected to an adjacent cell, there is no problem of contraction of the long side edge as in the rectangular pattern.
  • misalignment in the X direction and Y direction influence each other, and the interlayer alignment margin does not decrease, so that the manufacturing yield can be improved. Therefore, the workability is improved as compared with the case where an ideal bit line shape is adopted, and the bit line capacitance can be reduced, so that the characteristic margin can be improved.
  • FIG. 20 is a plan layout diagram showing the configuration of the semiconductor device 3 according to the third embodiment.
  • the semiconductor device 3 is characterized in that the opening pattern for forming the bit line contact plugs 20 arranged in a horizontal row is a line pattern extending in the same direction as the bit lines 24. There is in point.
  • the bit line contact plug 20 is an intersection of an opening pattern (hereinafter referred to as a bit line contact trench) formed of a line pattern for forming the bit line contact plug 20 and the gate trench 14 and is formed on both sides of the gate trench 14. It is formed in a self-aligned manner in the center of the gate trench 14 excluding the gate electrode 16 (word line) and the sidewall insulating film 17 to be formed.
  • the plurality of bit line contact trenches 20t are arranged at a 2F pitch in the Y direction.
  • the bit line contact trench 20t may be a zigzag pattern substantially the same as the active field 10a in addition to a linear pattern.
  • a bit line contact trench 20t having a line pattern is formed by the steps shown in FIGS. Specifically, first, as shown in FIG. 21, a sidewall insulating film 17 covering the side surface of the gate electrode 16 is formed.
  • the sidewall insulating film 17 can be formed by forming a silicon nitride film thinner than the width of the remaining gate trench 14 and then etching it back. Further, an interlayer insulating film 18 is formed and embedded in the gate trench 14.
  • the interlayer insulating film it is preferable to use a plasma oxide film or an SOD film (Spin On Dielectric film: a low dielectric constant insulating film formed by spin coating) that can ensure an etching selectivity with respect to the silicon nitride film.
  • SOD film Spin On Dielectric film: a low dielectric constant insulating film formed by spin coating
  • the interlayer insulating film 18 is etched back to expose the upper end portion of the gate electrode 16, and as shown in FIG. Reduce (recess) to an appropriate position in the direction.
  • a silicon nitride film 23 is formed, and further, the silicon nitride film 23 is etched back as shown in FIG.
  • the interlayer insulating film 18 in 14 is exposed.
  • an additional interlayer insulating film 35 is formed.
  • bit line contact trench 20t composed of a line pattern.
  • the gate insulating film 15 covering the bottom of the gate trench 14 is also removed, and the semiconductor substrate 10 is exposed.
  • the bit line contact trench 20t is completed.
  • the bottom diffusion layer 21 is formed by ion-implanting n-type impurities immediately below the bit line contact trench 20t.
  • bit line contact plug 20 is formed inside the bit line contact trench.
  • a conductive film for contact plug is formed, the conductive film is embedded in the bit line contact trench, and the excess conductive film is removed by etching back.
  • bit line 24 is formed.
  • a bit line conductive film and a silicon nitride film are sequentially formed, and patterned by a photoresist and dry etching to complete the bit line 24 extending in the X direction.
  • the upper diffusion layer 29, the capacitor contact plug 30, and the cell capacitor 31 are formed in the same manner as in the first embodiment (see FIGS. 16 to 18). As described above, the semiconductor device 3 according to the third embodiment is completed.
  • the opening pattern for forming the bit line contact plug 20 is formed as a line pattern (trench) extending in the same direction as the bit line 24. Therefore, miniaturization is facilitated, and the production yield can be improved and the cost can be reduced.
  • the bit line contact plug 20 is an intersection of the bit line contact trench 20 t and the gate trench 14, and at the center of the intersection excluding the gate electrode 16 and the sidewall insulating film 17 formed on both side surfaces of the gate trench 14. , Formed in a self-aligning manner.
  • the STI insulating film straddling between the active fields 10a is not etched, it is possible to sufficiently secure an interlayer insulating film underlying the bit line necessary for reducing the bit line capacitance. Furthermore, since there is no etching step across the STI, the bit line can be easily processed, and the manufacturing yield can be improved and the cost can be reduced.
  • the memory element is a capacitor, that is, the DRAM is exemplified as the semiconductor device.
  • the present invention is not limited to the DRAM, and the nonvolatile semiconductor memory using the phase change element is used. It is also possible to apply to a device (PRAM).
  • PRAM device
  • the present invention is applied to a PRAM, the portion of the cell capacitor 31 as a storage element is replaced with a phase change element.
  • the storage element includes a lower electrode connected to the capacitor contact plug 30, a recording layer provided in contact with the lower electrode, and a common plate electrode provided in contact with the recording layer. Phase change materials are used.
  • the phase change material is not particularly limited as long as it is a material that takes two or more phase states and has different electric resistance depending on the phase state, but it is preferable to select a so-called chalcogenide material.
  • the chalcogenide material refers to an alloy containing at least one element such as germanium (Ge), antimony (Sb), tellurium (Te), indium (In), and selenium (Se).
  • binary elements such as GaSb, InSb, InSe, Sb 2 Te 3 and GeTe
  • ternary elements such as Ge 2 Sb 2 Te 5 , InSbTe, GaSeTe, SnSb 2 Te 4 and InSbGe, AgInSbTe, (GeSn ) Quaternary elements such as SbTe, GeSb (SeTe), Te 81 Ge 15 Sb 2 S 2
  • GST Ge 2 Sb 2 Te 5
  • the lower electrode is used as a heater plug and becomes a part of a heating element when data is written. Therefore, as a material thereof, a material having a relatively high electrical resistance, for example, metal silicide, metal nitride, metal silicide, etc. It is preferable to use a nitride or the like.
  • refractory metals such as W, TiN, TaN, WN and TiAlN and nitrides thereof, or nitrides of refractory metal silicides such as TiSiN and WSiN, and materials such as TiCN Can be preferably used.
  • a material such as TiAlN, TiSiN, TiCN or the like can be preferably used as in the lower electrode.

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Abstract

【課題】縦型セルトランジスタの大きな駆動電流を得ると共に、アクティブフィールドの加工精度を高めてメモリセルサイズの縮小を図る。 【解決手段】半導体装置１は、一方の拡散領域を共有する二つの電界効果トランジスタを並列接続して構成される第１のアクセストランジスタＡ１と、第１のアクセストランジスタに隣接し、一方の拡散領域を共有する二つの電界効果トランジスタを並列接続して構成される第２のアクセストランジスタＡ２と、第１及び第２のアクセストランジスタのそれぞれに電気的に接続された第１及び第２の情報蓄積素子とを備えている。第１のアクセストランジスタＡ１が有する二つの他方の拡散領域のいずれか一方と第２のアクセストランジスタが有する二つの他方の拡散領域のいずれか一方とが共有拡散領域をなしている。共有拡散領域はビット線２４に接続されている。

Description

半導体装置
　本発明は、半導体装置に関し、特に、３次元構造のトランジスタを有する半導体装置およびその製造方法に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の集積度を向上させる方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が知られている。
　例えば、特許文献１には、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いる縦型トランジスタ（３次元トランジスタ）が記載されている。縦型トランジスタの一方の拡散層はシリコンピラーの上部に設けられており、他方の拡散層はシリコンピラーの下部に設けられている。セルキャパシタ等の記憶素子はセルトランジスタの上層に位置することから、一方の拡散層はセルトランジスタのソース又はドレインの一方として記憶素子に接続されており、他方の拡散層はソース又はドレインの他方として半導体基板の内部に埋め込まれたビット線に接続されている。３次元トランジスタによれば、占有面積が小さいので４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが可能であり、完全空乏化によって大きなドレイン電流（駆動電流）を得ることも可能である。
　しかし、シリコンピラーの下部は半導体基板であり、半導体基板の内部にビット線を埋め込むためには複雑な工程が必要であり、メモリセル構造が複雑になるとともにビット線の寄生容量が増加するという問題がある。また、ビット線の埋め込みスペースの確保が難しいという問題もある。
　上記問題を解消するため、特許文献２には、アクティブフィールドを分断するゲートトレンチの両側にそれぞれセルトランジスタを形成し、ゲートトレンチの側壁面をチャネルとして用いる縦型トランジスタが記載されている。二つのセルトランジスタは、ゲートトレンチによって二分割された半導体基板のアクティブフィールドの左半分の領域および右半分の領域にそれぞれ形成され、アクティブフィールドの左側の端部の上方には第１のトランジスタに接続された第１のセルキャパシタが設けられ、アクティブフィールドの右側の端部の上方には第２のセルトランジスタに接続された第２のセルキャパシタが設けられている。
　縦型トランジスタの一方の拡散層は、ゲートトレンチの側壁上部である半導体基板の表層部に設けられており、他方の拡散層は、ゲートトレンチの底部に設けられている。ゲートトレンチの底部に設けられた拡散層は、ゲートトレンチ内に設けられたビット線コンタクトを介して、セルトランジスタの上層に設けられたビット線に接続されているので、ビット線を半導体基板に埋め込む必要がなく、従来の３次元トランジスタの問題を解消することができる。
特開２００９－０１０３６６号公報 特開２０１０－２１９３２６号公報
　しかしながら、特許文献２の技術において、セルトランジスタのチャネルの電流制御の原理はプレーナー型のセルトランジスタと同様であり、メモリセルサイズの縮小と共にチャネル幅が縮小することから、駆動電流の確保が難しくなるという問題がある。また、メモリセル面積当たりのキャパシタ電極面積が小さく、セルキャパシタの容量の確保が難しいという問題もある。
　また、特許文献２では、共通のビット線コンタクトに接続された二つのセルトランジスタを繰り返し単位とし、一定のピッチで繰り返し配置されたメモリセルアレイが構成されている。２ビットのセルトランジスタはビット線コンタクトを挟んで隣接していることから、アクティブフィールドパターンは、Ｘ方向に長いアスペクト比が５程度の島パターンとなっており、その長辺方向に隣接するアクティブフィールドとの間に素子分離領域を設ける必要がある。しかし、微細化に伴って矩形パターンの寸法を確保することが困難になってきており、容量コンタクトに接続される方の拡散層の面積の確保が不十分になるという問題がある。
　上記課題を解決するため、本発明の第１の側面による半導体装置は、一方の拡散領域を共有する第１及び第２の電界効果トランジスタを並列接続して構成される第１のアクセストランジスタと、前記第１のアクセストランジスタに隣接し一方の拡散領域を共有する第３及び第４の電界効果トランジスタを並列接続して構成される第２のアクセストランジスタと、前記第１及び第２の電界効果トランジスタの前記一方の拡散領域に電気的に接続された第１の情報蓄積素子と、前記第３及び第４の電界効果トランジスタの前記一方の拡散領域に電気的に接続された第２の情報蓄積素子とを備え、前記第１及び第２の電界効果トランジスタの他方の拡散領域のいずれか一方と前記第３及び第４の電界効果トランジスタの他方の拡散領域のいずれか一方とが共有拡散領域をなすことを特徴とする。
　本発明の第２の側面による半導体装置は、半導体基板内に配置され、各々が底面と前記底面を挟んで対向する二つの側面を有する複数のゲートトレンチと、前記複数のゲートトレンチで区画された前記半導体基板の複数の上面のそれぞれに形成された複数の上部拡散層と、前記複数のゲートトレンチのそれぞれの底面に形成された複数の底部拡散層と、前記複数のゲートトレンチのそれぞれの側面を覆う複数のゲート絶縁膜と、前記複数のゲート絶縁膜の各々を覆い、前記複数の底部拡散層の各々と隣接する前記複数の上部拡散層の各々との間にチャネルを形成する複数のゲート電極と、前記複数の上部拡散層のそれぞれに電気的に接続された複数の情報蓄積素子とを備え、前記情報蓄積素子への書き込みおよび読み出しを行うアクセストランジスタは、前記情報蓄積素子が接続された一つの上部拡散層と、前記一つの上部拡散層の両側に位置する二つのゲート電極と、前記二つのゲート電極のそれぞれと隣接する二つの底部拡散層から構成されることを特徴とする。
　本発明の第３の側面による半導体装置は、半導体基板内に配置され、各々が底面と前記底面を挟んで対向する二つの側面を有する第１、第２および第３のゲートトレンチと、前記第１および第２のゲートトレンチに挟まれた前記半導体基板上の第１の領域に形成された第１の上部拡散層と、前記第２および第３のゲートトレンチに挟まれた前記半導体基板上の第２の領域に形成された第２の上部拡散層と、前記第１、第２および第３のゲートトレンチのそれぞれの底面に形成された第１、第２および第３の底部拡散層と、第１のゲート絶縁膜を介して前記第１のゲートトレンチの一方の側面を覆い、前記第１の上部拡散層と前記第１の底部拡散層との間にチャネルを形成する第１のゲート電極と、第２のゲート絶縁膜を介して前記第２のゲートトレンチの一方の側面を覆い、前記第１の上部拡散層と前記第２の底部拡散層との間にチャネルを形成する第２のゲート電極と、第３のゲート絶縁膜を介して前記第２のゲートトレンチの他方の側面を覆い、前記第２の上部拡散層と前記第２の底部拡散層との間にチャネルを形成する第３のゲート電極と、第４のゲート絶縁膜を介して前記第３のゲートトレンチの一方の側面を覆い、前記第２の上部拡散層と前記第３の底部拡散層との間にチャネルを形成する第４のゲート電極とを備えることを特徴とする。
　本発明の第４の側面による半導体装置の製造方法は、半導体基板上に線パターンからなるアクティブフィールドを形成する工程と、前記アクティブフィールドと交差する第１、第２及び第３のゲートトレンチを形成する工程と、前記第１、第２及び第３のゲートトレンチのそれぞれの側面を覆う第１、第２及び第３のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜を介して前記第１のゲートトレンチの一方の側面を覆う第１のゲート電極、第２のゲート絶縁膜を介して前記第２のゲートトレンチの一方の側面を覆う第２のゲート電極、第３のゲート絶縁膜を介して前記第２のゲートトレンチの一方の側面を覆う第３のゲート電極、及び第４のゲート絶縁膜を介して前記第３のゲートトレンチの一方の側面を覆う第４のゲート電極を形成する工程と、前記第１、第２及び第３のゲートトレンチのそれぞれの底部に第１、第２及び第３の底部拡散層を形成する工程と、前記第１、第２及び第３の底部拡散層のそれぞれに接続された第１、第２及び第３のビット線コンタクトプラグを形成する工程と、前記第１、第２及び第３のビット線コンタクトプラグに共通に接続されたビット線を形成する工程と、前記第１及び第２のゲートトレンチに挟まれた前記アクティブフィールドの第１の領域及び前記第２及び第３のゲートトレンチに挟まれた前記アクティブフィールドの前記第２の領域のそれぞれに第１及び第２の上部拡散層を形成する工程と、前記第１及び第２の上部拡散層のそれぞれに接続された第１及び第２の情報蓄積素子を形成する工程とを備えることを特徴とする。
　本発明において、前記第１、第２及び第３のビット線コンタクトプラグを形成する工程は、前記アクティブフィールドと前記ゲートトレンチとの交点を通過する線パターンからなるビット線コンタクトトレンチを形成して前記第１、第２及び第３のゲートトレンチの底部を露出させる工程と、前記ビット線コンタクトトレンチの内部にビット線材料を埋め込む工程と、前記ビット線材料をエッチバックして前記第１、第２及び第３のビット線コンタクトプラグを顕在化させる工程とを含むことが好ましい。この場合、前記第１、第２及び第３の底部拡散層は、前記ビット線コンタクトトレンチを形成した後であって前記ビット線材料を埋め込む前に形成することが好ましい。
　本発明の第５の側面による半導体装置の製造方法は、半導体基板上にアクティブフィールドを形成する工程と、前記アクティブフィールドと交差するゲートトレンチを形成する工程と、前記ゲートトレンチの両側面のそれぞれにゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲートトレンチの底部に底部拡散層を形成する工程と、前記ゲートトレンチの内部に埋め込まれて前記底部拡散層に接続されたビット線コンタクトプラグを形成する工程と、前記ビット線コンタクトプラグに接続されたビット線を形成する工程と、前記ゲートトレンチの両側の前記アクティブフィールドに上部拡散層を形成する工程と、前記上部拡散層に接続された情報蓄積素子コンタクトプラグを形成する工程と、前記情報蓄積素子コンタクトプラグに接続された情報蓄積素子を形成する工程とを備え、前記ビット線コンタクトプラグを形成する工程は、前記アクティブフィールドと前記ゲートトレンチとの交点を通過する線パターンからなるビット線コンタクトトレンチを形成して前記ゲートトレンチの底部を露出させる工程と、前記ビット線コンタクトトレンチの内部にビット線材料を埋め込む工程と、前記ビット線材料をエッチバックして余分なビット線材料を除去し、前記ビット線コンタクトプラグを顕在化させる工程とを含むことを特徴とする。
　本発明において、前記底部拡散層は、前記ビット線コンタクトトレンチを形成した後であって前記ビット線材料を埋め込む前に形成することが好ましい。また、前記アクティブフィールドは、前記ビット線が延在する方向に切れ目なく延在する一本の帯状パターンからなり、前記第１及び第２のアクセストランジスタは共通のアクティブフィールド内に設けられていることが好ましい。
　本発明によれば、ダブルゲート構造によりチャネルの空乏化動作が可能となり、ピラーを用いた縦型トランジスタに匹敵する大きな駆動電流を得ることができる。また、ビット線と平行方向の素子分離が不要となるため、アクティブフィールドを線パターンとして形成することができ、アクティブフィールドの加工精度を向上させることができる。したがって、４Ｆ２のメモリセルサイズを実現することができる。
　また、本発明によれば、セルキャパシタを平面視にて最密充填でき、メモリセル面積当たりのセルキャパシタ電極面積を最大化することができる。さらに、縦型トランジスタを用いたメモリセルでは必須であった埋め込みビット線のような、加工が極端に難しい構造ではないので、比較的容易に製造することができる。
本発明の第１の実施の形態による半導体装置１の等価回路図である。 図１に示した半導体装置１の構造を示す略断面図である。 半導体装置１の構成を示す平面レイアウト図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置１の製造方法の一工程を示す図であって、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 本発明の第２の実施の形態による半導体装置２の構成を示す平面レイアウト図である。 本発明の第３の実施の形態による半導体装置３の構成を示す平面レイアウト図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 半導体装置３の製造方法の一工程を示す図であって、図２０のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。 従来の半導体装置４の等価回路図である。 図３３に示した半導体装置４の構造を示す略断面図である。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の第１の実施の形態による半導体装置１の等価回路図である。
　図１に示すように、半導体装置１はＤＲＡＭのメモリセルアレイであって、Ｘ方向に延びる複数のビット線ＢＬと、Ｙ方向に延びる複数のワード線ＷＬと、Ｘ方向およびＹ方向にマトリックス配列された多数のメモリセルＭＣとを有している。
　一つのメモリセルＭＣは一つのアクセストランジスタＡと一つのセルキャパシタＣとの組み合わせからなり、一つのアクセストランジスタＡは二つの電界効果トランジスタＴｒ１、Ｔｒ２の並列接続からなる。一対のトランジスタＴｒ１，Ｔｒ２のソース又はドレインの一方は共にセルキャパシタＣの一端に接続されている。また、セルキャパシタＣの他端は基準電位に接続されている。
　複数のワード線ＷＬはＸ方向に所定のピッチで配列されており、このうち隣り合う２本のワード線ＷＬａ，ＷＬｂは互いに短絡されて実質的に一本のワード線を構成している。そして同じメモリセルＭＣ内の一方のトランジスタＴｒ１のゲートは一方のワード線ＷＬａに接続されており、他方のトランジスタＴｒ２のゲートは他方のワード線ＷＬｂに接続されている。一対のトランジスタＴｒ１，Ｔｒ２のゲートは同じワード線ＷＬに接続されて同じように駆動されるので、その動作は一つのトランジスタを一つのワード線で駆動する一般的なアクセストランジスタと同じである。
　複数のビット線ＢＬはＹ方向に所定のピッチで配列されており、各トランジスタＴｒ１，Ｔｒ２のソース又はドレインの他方は、対応する一つのビット線ＢＬにそれぞれ接続されている。ここで、同じメモリセルＭＣ内の一対のトランジスタＴｒ１，Ｔｒ２は、別々のビット線コンタクトを経由して同じビット線ＢＬにそれぞれ接続される。例えば図示のように、メモリセルＭＣ１内の一方のトランジスタＴｒ１の一端は、ビット線コンタクトＢＣ１を介してビット線ＢＬ１に接続され、メモリセルＭＣ１内の他方のトランジスタＴｒ２の一端は、ビット線コンタクトＢＣ２を介してビット線ＢＬ１に接続される。
　これに対し、異なるメモリセルＭＣにそれぞれ属しＸ方向に隣接する二つのトランジスタの一端は、共通のビット線コンタクトを経由して同じビット線ＢＬにそれぞれ接続される。例えば図示のように、メモリセルＭＣ１内の他方のトランジスタＴｒ２の一端は、ビット線コンタクトＢＣ２を介してビット線ＢＬ１に接続され、メモリセルＭＣ２内の一方のトランジスタＴｒ１の一端は、同じビット線コンタクトＢＣ２を介してビット線ＢＬ１に接続される。詳細は後述するが、異なるメモリセルに属しＸ方向に隣接する二つのトランジスタの一方の拡散層は共有化されているので、二つのトランジスタは共通のビット線コンタクトを介してビット線に接続される。
　図２は、図１に示した半導体装置１の構造を示す略断面図である。
　図２に示すように、半導体装置１は、半導体基板１０と、半導体基板１０に形成された複数のゲートトレンチ１４と、複数のゲートトレンチ１４のそれぞれの底面に形成された複数の底部拡散層２１と、複数のゲートトレンチ１４で区画された半導体基板１０の複数の上面のそれぞれに形成された複数の上部拡散層２９と、複数のゲートトレンチ１４のそれぞれの側面を覆う複数のゲート絶縁膜１５と、ゲート絶縁膜１５を介して複数のゲートトレンチ１４の側面のそれぞれを覆う複数のゲート電極１６とを備えている。
　また、半導体装置１は、複数の底部拡散層２１の各々に接続された複数のビット線コンタクトプラグ２０と、ビット線コンタクトプラグ２０を介して複数の底部拡散層２１の各々に接続された複数のビット線２４と、複数の上部拡散層２９のそれぞれに接続された複数の容量コンタクトプラグ３０と、容量コンタクトプラグ３０を介して対応する上部拡散層２９のそれぞれに接続された複数のセルキャパシタ３１とを備えている。セルキャパシタ３１は、下部電極３２、容量絶縁膜３３、および上部電極３４で構成されている。
　本実施形態において、セルキャパシタ３１への書き込みおよび読み出しを行うアクセストランジスタＡは、セルキャパシタ３１が接続された一つの上部拡散層２９と、一つの上部拡散層２９の両側に位置する二つのゲート電極１６と、二つのゲート電極１６のそれぞれと隣接する二つの底部拡散層２１から構成される。すなわち、アクセストランジスタＡは、一つの上部拡散層２９を共有する二つの電界効果トランジスタによって構成されている。また、一つのアクセストランジスタＡに含まれる二つのゲート電極１６，１６は互いに短絡されて一つのワード線ＷＬとして駆動される。
　第１のアクセストランジスタＡ１が有する二つの底部拡散層２１のうちの一方と、第２のアクセストランジスタＡ２が有する二つの底部拡散層２１のうちの一方は共通である。すなわち、図中の３つの底部拡散層２１のうち、中央の底部拡散層２１は、第１のアクセストランジスタＡ１の底部拡散層としても機能し、第２のアクセストランジスタＡ２の底部拡散層としても機能する。なお、左側の底部拡散層２１は、第１のアクセストランジスタＡ１のさらに左側に位置するアクセストランジスタ（不図示）と共有され、同様に、右側の底部拡散層２１は、第２のアクセストランジスタＡ２のさらに右側に位置するアクセストランジスタ（不図示）と共有される。
　例えば図３３に示す従来の半導体装置４では、一つのビット線コンタクトＢＣ１を共通とする２ビットのメモリセルの単位構造をＸ方向およびＹ方向に等ピッチで繰り返し配置し、メモリセルアレイが構成されていた。このため、図３４に示すように、容量コンタクトプラグ３０に接続される拡散層２９から見てゲート電極１６（アクセストランジスタ）と反対側の位置にＳＴＩ（Shallow Trench Isolation）１３等の素子分離構造を設けて隣接セルと電気的に絶縁する必要があった。
　これに対し、本実施形態による半導体装置１では、アクセストランジスタを２分割し、これらを上部拡散層２９の両側にそれぞれ配置すると共に、別々のビット線コンタクトプラグ２０を介して共通のビット線２４に接続する構造としている。図２のＸ方向の断面では、ビット線コンタクトプラグ２０に接続される底部拡散層２１が隣接セル間（アクセストランジスタＡ１，Ａ２間）に配置されており、隣接する２つのセルトランジスタ（ワード線）は、それらに共通する底部拡散層２１およびこれに接続されるビット線コンタクトプラグ２０によって電位的にシールドされる。このためＸ方向の素子分離を必要としない。
　図３は、半導体装置１の構成を示す平面レイアウト図である。
　図３に示すように、半導体基板上のアクティブフィールド１０ａはＸ方向に切れ目なく真っ直ぐ延びる帯状の領域である。複数のアクティブフィールド１０ａはＹ方向に等ピッチで配列されており、隣接するアクティブフィールド１０ａ，１０ａ間はＳＴＩ１３によって素子分離されている。アクティブフィールド１０ａの幅およびピッチはともに最小加工寸法（１Ｆ）に設定されている。
　ゲートトレンチ１４（ワード線用トレンチ）はＹ方向に真っ直ぐ延びる帯状の領域であり、複数のゲートトレンチ１４はＸ方向に等ピッチで配列されている。ゲートトレンチ１４の幅およびピッチはともに最小加工寸法（１Ｆ）に設定されている。ゲート電極１６はゲートトレンチ１４の両側面に沿ってＹ方向に延設されており、同じゲートトレンチ内の２本のゲート電極１６は短絡されている。
　ゲートトレンチ１４とアクティブフィールド１０ａとの交点にはビット線コンタクトプラグ２０が配置されており、Ｘ方向に隣接するビット線コンタクトプラグ２０，２０間には容量コンタクトプラグ３０およびセルキャパシタ３１が配置されている。ビット線２４の形状は、容量コンタクトプラグ３０を避けつつビット線コンタクトプラグ２０上を通過するジグザグパターンである。
　このように本実施形態においては、アクティブフィールド１０ａをＸ方向に分割するための素子分離が必要でなく、アクティブフィールド１０ａが島パターンではなく直線パターンとして形成されている。そのため、島パターンの長手方向の端部の縮みの問題は発生せず、またダブルパターニングを用いる必要がなくなるため寸法制御性の向上とコストダウンを図ることができる。
　次に、図４～図１８を参照しながら、上記半導体装置１の製造方法について詳細に説明する。図４～図１８は、上記半導体装置１の製造工程を示す図であって、特に、図３のＡ－Ａ'線、Ｂ－Ｂ'線、およびＣ－Ｃ'線に沿った断面図である。
　半導体装置１の製造では、まずＰ型シリコン基板等の半導体基板１０上にＳＴＩ１３を形成するとともに、ＳＴＩ１３によって絶縁分離された複数のアクティブフィールド１０ａを形成する。ＳＴＩ１３の形成では、図４に示すように、半導体基板１０上にシリコン酸化膜１１およびシリコン窒化膜（フィールド窒化膜）１２を順次成膜し、フォトリソグラフィおよびドライエッチングによりフィールド窒化膜１２を選択的に除去し、さらにフィールド窒化膜１２をマスクとしてシリコン酸化膜１１および半導体基板１０をドライエッチングすることにより深さが約２５０～３５０μｍの素子分離溝１３ａを形成する。
　続いて、図５に示すように、素子分離溝１３ａの内壁面に下地膜として厚さ約５ｎｍの薄いシリコン酸化膜（不図示）を約１０００℃の熱酸化により予め形成した後、半導体基板１０の全面に厚さ約４００～５００ｎｍのシリコン酸化膜（フィールド酸化膜）１３ｂをＣＶＤ法により堆積させる。こうして素子分離溝１３ａの内部にフィールド酸化膜１３ｂを埋め込んだ後、フィールド窒化膜１２をストッパー膜として余分なフィールド酸化膜１３ｂをＣＭＰにより除去する。以上によりＳＴＩ１３およびアクティブフィールド１０ａが完成する。
　なお、最小加工寸法Ｆのピッチで配列されるアクティブフィールド１０ａは、２Ｆの配列ピッチをもつ二つのパターンに分けて、各々を二重露光あるいは二回の露光工程によって形成することができる。
　次に、図６に示すように、アクティブフィールド１０ａが形成された半導体基板１０上にゲートトレンチ１４を形成する。ゲートトレンチ１４の形成では、まずフォトレジストを成膜後、これを露光および現像することによりパターニングする。次に、レジストパターンをマスクとしてフィールド窒化膜１２を選択的に除去し、さらにフィールド窒化膜１２をマスクとしてアクティブフィールド１０ａ内のシリコン酸化膜１１、半導体基板１０、並びにＳＴＩ１３のフィールド酸化膜をドライエッチングにより選択的に除去する。
　次に、図７に示すように、ゲートトレンチ１４の内壁面の全面に厚さ約５ｎｍのゲート絶縁膜１５を形成する。ゲート絶縁膜１５は熱酸化によってゲートトレンチ１４の内壁面の全面に形成される。
　次に、図８に示すように、ゲート絶縁膜１５が形成されたゲートトレンチ１４の左右の内壁面のみを覆うゲート電極１６（ワード線）を形成する。ゲート電極１６は、ゲートトレンチ１４の内部を含む基板全面にゲート電極用導電膜を成膜した後、これをエッチバックすることにより形成することができる。このとき、ゲート電極１６はアクティブフィールド１０ａのみならずＳＴＩ１３にも形成されこれによりゲート電極１６はＹ方向に延びる直線パターンとなる（図３参照）。ゲート電極用導電膜は、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜およびタングステン膜をこの順で積層してなる多層膜を用いることが好ましいが、ポリシリコンの単層膜であってもよく、タングステン等の高融点金属又はその化合物を含む多層膜であってもよい。
　次に、図９および図１０に示すように、ビット線コンタクトホール２０ａを形成する。ビット線コンタクトホール２０ａの形成では、まず図９に示すように、残存するゲートトレンチ１４の幅よりも薄いシリコン窒化膜１７をＣＶＤ法により成膜し、さらに厚さ約１００ｎｍの層間絶縁膜１８を成膜し、ゲートトレンチ１４の内部に層間絶縁膜１８を埋め込む。層間絶縁膜１８としては、シリコン窒化膜１７に対してエッチング選択比を確保できるプラズマ酸化膜、あるいはＳＯＤ膜（Spin On Dielectric膜：スピン塗布により形成される低誘電率絶縁膜）を用いることが好ましい。
　次に、図１０に示すように、レジストパターン１９を形成し、このレジストパターン１９をマスクとして層間絶縁膜１８をドライエッチングする。このときゲートトレンチ１４の底部のゲート絶縁膜１５も除去されて半導体基板１０が露出する。以上により、ビット線コンタクトホール２０ａが完成する。
　次に、図１１に示すように、ビット線コンタクトホール２０ａの直下にｎ型不純物をイオン注入することにより底部拡散層２１を形成する。
　次に、図１２に示すように、ビット線コンタクトホール２０ａ内にビット線コンタクトプラグ２０を形成する。ビット線コンタクトプラグ２０の形成では、レジストパターン１９を除去した後、コンタクトプラグ用導電膜を成膜し、ビット線コンタクトホール２０ａの内部に導電膜を埋め込み、さらに導電膜をエッチバックすることにより、ビット線コンタクトプラグ２０が完成する。このエッチバックにより、ゲート電極１６（ワード線）も縦方向の適正な位置までリセスされる。
　次に、図１３～図１５に示すように、ビット線２４を形成する。ビット線２４の形成では、ゲート電極１６よりも厚いがビット線コンタクトホール２０ａを完全に埋め込むことない程度の厚さを有するシリコン窒化膜２３を成膜する。その後、シリコン窒化膜２３をエッチバックすることにより、ビット線コンタクトプラグ２０を露出させ、ビット線用導電膜２４ａおよびシリコン窒化膜２５ａを順に成膜する。続いて図１５に示すように、ビット線２４と同一形状を有するレジストパターン２６（ポジパターン）をマスクとしてシリコン窒化膜２５ａおよびビット線用導電膜２４ａを順にドライエッチングする。以上により、ビット線２４が完成する。
　次に、図１６および図１７に示すように、容量コンタクトプラグ３０を形成する。容量コンタクトプラグ３０の形成では、レジストパターン２６を予め除去した後、ビット線２４の側面を覆うサイドウォール絶縁膜２７を形成する。サイドウォール絶縁膜２７は、シリコン窒化膜を成膜した後、これをエッチバックすることにより形成することができる。次にビット線２４を覆う層間絶縁膜２８を形成し、フォトリソグラフィおよびドライエッチングによりパターニングして、層間絶縁膜２８を貫通する容量コンタクトホールを形成する。さらに、層間絶縁膜２８をマスクとして容量コンタクトホールの底部に露出するシリコン窒化膜１２を除去し、シリコン酸化膜１１を露出させる。そしてシリコン酸化膜１１をエッチバックにより除去し、半導体基板１０の表面を露出させる。
　次に、図１７に示すように、容量コンタクトホールの直下にｎ型不純物をイオン注入することにより上部拡散層２９を形成する。
　次に、同じく図１７に示すように、容量コンタクトホールの内部に容量コンタクトプラグ３０を埋め込む。容量コンタクトプラグ３０は、コンタクトプラグ用導電膜を成膜し、容量コンタクトホールの内部に導電膜を埋め込み、さらに導電膜をエッチバックすることにより完成する。
　次に、図１８に示すように、容量コンタクトプラグ３０の上方にセルキャパシタ３１を形成する。セルキャパシタ３１の下部電極３２、容量絶縁膜３３および上部電極３４は周知の方法により形成することができる。以上により、第１の実施形態による半導体装置１が完成する。
　以上説明したように、本実施形態による半導体装置１はダブルゲート構造によりチャネルの空乏化が可能となり、ピラーを用いた縦型トランジスタに匹敵する大きな駆動電流を得ることができる。また、隣接セル間に共有の底部拡散層２１が設けられているので、ビット線と平行方向の素子分離が不要となり、アクティブフィールド１０ａを線パターンとして形成することができる。したがって、アクティブフィールド１０ａの加工精度を向上させることができ、４Ｆ２のメモリセルサイズを容易に実現することができる。
　また、本発明によれば、セルキャパシタ３１を平面視にて最密充填でき、メモリセル面積当たりのセルキャパシタ３１電極面積を最大化することができる。さらに、従来の縦型トランジスタを用いたメモリセルでは必須であった埋め込みビット線のような、加工が極端に難しい構造ではないので、比較的容易に製造することができる。
　次に、本発明の第２の実施の形態による半導体装置について詳細に説明する。
　図１９は、第２の実施の形態による半導体装置２の構成を示す平面レイアウト図である。
　図１９に示すように、この半導体装置２の特徴は、ビット線２４のみならずアクティブフィールド１０ａもジグザグパターンである点にある。その他の構成は、第１の実施形態による半導体装置１と実質的に同一であるので、同一の構成要素に同一の符号を付して詳細な説明を省略する。
　アクティブフィールド１０ａのジグザグの幅は、ビット線２４と同様、メモリセルのＹ方向のピッチの半分（１Ｆ）となっており、連なるビット線２４上に、ビット線コンタクトプラグ２０と容量コンタクトプラグ３０とをＹ方向にＦ／２ピッチずらして配置している。同じビット線２４に接続される複数のビット線コンタクトプラグ２０は横一列に配置されている。特に、ビット線２４の直下に配置されるビット線コンタクトプラグ２０と、平面視にてビット線２４と重ならないようにオフセット配置される容量コンタクトプラグ３０とを通過するように、ビット線２４およびアクティブフィールド１０ａを共通の形状とし、かつ最小限の折り曲がり幅でレイアウトされている。
　アクティブフィールド１０ａは島パターンではなく線パターンであるため、このようなジグザグパターンとすることが可能である。アクティブフィールド１０ａにはＸ方向に対して斜めのパターン成分が存在するが、隣接セルとつながった線パターンであるため、矩形パターンのような長辺端部の縮みの問題がない。またＸ方向やＹ方向の合わせずれが相互に影響し合い、層間合わせマージンを低下させることがないため、製造歩留まりを向上させることができる。そのため、理想的なビット線形状を採用した場合よりも加工性が向上すると共に、ビット線容量も小さくすることができるため、特性マージンを向上させることができる。
　次に、本発明の第３の実施の形態による半導体装置について詳細に説明する。
　図２０は、第３の実施の形態による半導体装置３の構成を示す平面レイアウト図である。
　図２０に示すように、この半導体装置３の特徴は、横一列に配置されたビット線コンタクトプラグ２０を形成するための開口パターンが、ビット線２４と同じ方向に延在する線パターンとなっている点にある。ビット線コンタクトプラグ２０は、ビット線コンタクトプラグ２０を形成するための線パターンからなる開口パターン（以下、ビット線コンタクトトレンチという）とゲートトレンチ１４との交点であって、ゲートトレンチ１４の両側に形成されるゲート電極１６（ワード線）とサイドウォール絶縁膜１７とを除いたゲートトレンチ１４の中央部に自己整合的に形成される。複数のビット線コンタクトトレンチ２０ｔはＹ方向に２Ｆピッチで配置される。ビット線コンタクトトレンチ２０ｔは、直線パターンのほか、アクティブフィールド１０ａと実質同一のジグザグパターンであってもよい。
　次に、図２１～図３１を参照しながら、上記半導体装置３の製造方法について詳細に説明する。
　図４～図８までに示したアクティブフィールド１０ａ、ゲートトレンチ１４、ゲート絶縁膜１５、およびゲート電極１６を形成するまでの工程は第１の実施形態と同じである。その後、図２１～図２７に示す工程により、線パターンからなるビット線コンタクトトレンチ２０ｔを形成する。詳細には、まず図２１に示すように、ゲート電極１６の側面を覆うサイドウォール絶縁膜１７を形成する。サイドウォール絶縁膜１７は、残存するゲートトレンチ１４の幅よりも薄いシリコン窒化膜を成膜した後、これをエッチバックすることにより形成することができる。さらに、層間絶縁膜１８を成膜し、ゲートトレンチ１４の内部に埋め込む。層間絶縁膜としては、シリコン窒化膜に対してエッチング選択比を確保できるプラズマ酸化膜、あるいはＳＯＤ膜（Spin On Dielectric膜：スピン塗布により形成される低誘電率絶縁膜）を用いることが好ましい。
　次に、図２２に示すように、層間絶縁膜１８をエッチバックしてゲート電極１６の上端部を露出させ、次いで図２３に示すように、ゲート電極１６をエッチバックしてその上端部を縦方向の適正な位置まで低減（リセス）させる。
　次に、図２４に示すように、シリコン窒化膜２３を成膜し、さらに図２５に示すようにシリコン窒化膜２３をエッチバックすることにより、ゲート電極１６の上部を覆うように埋め込むと共にゲートトレンチ１４内の層間絶縁膜１８を露出させる。その後、図２６に示すように、追加の層間絶縁膜３５を成膜する。
　次に、図２７に示すように、レジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜３５をエッチングして、線パターンからなるビット線コンタクトトレンチ２０ｔを形成する。このときゲートトレンチ１４の底部を覆うゲート絶縁膜１５も一緒に除去され、半導体基板１０が露出する。以上により、ビット線コンタクトトレンチ２０ｔが完成する。
　次に、図２８に示すように、ビット線コンタクトトレンチ２０ｔの直下にｎ型不純物をイオン注入することにより底部拡散層２１を形成する。
　次に、図２９に示すように、ビット線コンタクトトレンチの内部にビット線コンタクトプラグ２０を形成する。ビット線コンタクトプラグ２０の形成では、レジストパターンを除去した後、コンタクトプラグ用導電膜を成膜し、ビット線コンタクトトレンチの内部に導電膜を埋め込み、さらに余分な導電膜をエッチバックにより除去する。
　次に、図３１および図３２に示すように、ビット線２４を形成する。ビット線２４の形成では、ビット線用導電膜およびシリコン窒化膜を順に成膜し、フォトレジストおよびドライエッチングによりパターニングしてＸ方向に延在するビット線２４を完成させる。
　その後、上部拡散層２９、容量コンタクトプラグ３０、およびセルキャパシタ３１を第１の実施形態と同様に形成する（図１６～図１８参照）。以上により、第３の実施の形態による半導体装置３が完成する。
　以上説明したように、第３の実施の形態による半導体装置３は、ビット線コンタクトプラグ２０を形成するための開口パターンをビット線２４と同一方向に延在する線パターン（トレンチ）として形成するので、微細化が容易になり、製造歩留まりの向上およびコストダウンを図ることができる。ビット線コンタクトプラグ２０は、ビット線コンタクトトレンチ２０ｔとゲートトレンチ１４との交点であって、ゲートトレンチ１４の両側面に形成されたゲート電極１６およびサイドウォール絶縁膜１７を除いた交点の中央部に、自己整合的に形成される。
　また、アクティブフィールド１０ａ間に跨るようなＳＴＩ用絶縁膜へのエッチングが行われないので、ビット線容量を低減するために必要なビット線の下地の層間絶縁膜を十分に確保することができる。さらに、ＳＴＩを跨ぐようなエッチング段差が生じないため、ビット線の加工が容易になり、製造歩留まりの向上およびコストダウンを図ることができる。
　以上、本発明の好ましい実施の形態について説明したが、本発明は上記の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。
　例えば、上記実施形態においては、記憶素子がキャパシタである場合、つまり半導体装置としてＤＲＡＭを例に挙げたが、本発明はＤＲＡＭに限定されるものではなく、相変化素子を用いた不揮発性半導体記憶装置（ＰＲＡＭ）に適用することも可能である。本発明をＰＲＡＭに適用する場合、記憶素子としてのセルキャパシタ３１の部分が相変化素子に置き換えられる。つまり、記憶素子は、容量コンタクトプラグ３０に接続された下部電極と、下部電極に接して設けられた記録層と、記録層に接して設けられた共通プレート電極とによって構成され、記録層には相変化材料が用いられる。
　なお、相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。
　また、下部電極はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となるため、その材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属およびその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。さらに、共通プレート電極としては、下部電極と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
１～４　　半導体装置
１０　　半導体基板
１０ａ　　アクティブフィールド
１１　　シリコン酸化膜
１２　　フィールド窒化膜（シリコン窒化膜）
１３ａ　　素子分離溝
１３ｂ　　フィールド酸化膜（シリコン酸化膜）
１４　　ゲートトレンチ
１５　　ゲート絶縁膜
１６　　ゲート電極
１７　　サイドウォール絶縁膜（シリコン窒化膜）
１８　　層間絶縁膜
１９　　レジストパターン
２０　　ビット線コンタクトプラグ
２０ａ　　ビット線コンタクトホール
２０ｔ　　ビット線コンタクトトレンチ
２１　　底部拡散層
２３　　シリコン窒化膜
２４　　ビット線
２４ａ　　ビット線用導電膜
２５ａ　　シリコン窒化膜
２６　　レジストパターン
２７　　サイドウォール絶縁膜
２８　　層間絶縁膜
２９　　上部拡散層
３０　　容量コンタクトプラグ
３１　　セルキャパシタ
３２　　下部電極
３３　　容量絶縁膜
３４　　上部電極
３５　　層間絶縁膜
Ａ，Ａ１，Ａ２　　アクセストランジスタ
ＢＣ１，ＢＣ２　　ビット線コンタクト
ＢＬ　　ビット線
Ｃ　　セルキャパシタ
ＭＣ，ＭＣ１，ＭＣ２　　メモリセル
Ｔｒ１　　電界効果トランジスタ
ＷＬ，ＷＬａ，ＷＬｂ　　ワード線

Claims (26)

  1. 　一方の拡散領域を共有する第１及び第２の電界効果トランジスタを並列接続して構成される第１のアクセストランジスタと、
    　前記第１のアクセストランジスタに隣接し一方の拡散領域を共有する第３及び第４の電界効果トランジスタを並列接続して構成される第２のアクセストランジスタと、
    　前記第１及び第２の電界効果トランジスタの前記一方の拡散領域に電気的に接続された第１の情報蓄積素子と、
    　前記第３及び第４の電界効果トランジスタの前記一方の拡散領域に電気的に接続された第２の情報蓄積素子とを備え、
    　前記第１及び第２の電界効果トランジスタの他方の拡散領域のいずれか一方と前記第３及び第４の電界効果トランジスタの他方の拡散領域のいずれか一方とが共有拡散領域をなすことを特徴とする半導体装置。
  2. 　前記共有拡散領域に電気的に接続されるビット線をさらに備える、請求項１に記載の半導体装置。
  3. 　前記第１のアクセストランジスタが有する二つの電界効果トランジスタのそれぞれのゲート電極どうしが相互に短絡されて第１のワード線をなし、
    　前記第２のアクセストランジスタが有する二つの電界効果トランジスタのそれぞれのゲート電極どうしが相互に短絡されて第２のワード線をなす、請求項１に記載の半導体装置。
  4. 　前記第１及び第２の情報蓄積素子のそれぞれは、下部電極、容量絶縁膜および上部電極で構成されるキャパシタである、請求項１に記載の半導体装置。
  5. 　半導体基板上に設けられたアクティブフィールドをさらに備え、
    　前記アクティブフィールドは、前記ビット線が延在する方向に切れ目なく延在する一本の帯状パターンからなり、
    　前記第１及び第２のアクセストランジスタは共通のアクティブフィールド内に設けられている、請求項１に記載の半導体装置。
  6. 　前記アクティブフィールドは直線パターンである、請求項５に記載の半導体装置。
  7. 　前記アクティブフィールドはジグザグパターンである、請求項５に記載の半導体装置。
  8. 　前記第１のアクセストランジスタの前記一方の拡散領域と前記第１の情報記憶素子とを電気的に接続する第１のコンタクトプラグと、
    　前記第２のアクセストランジスタの前記一方の拡散領域と前記第２の情報記憶素子とを電気的に接続する第２のコンタクトプラグと、
    　前記共有拡散領域と前記ビット線とを電気的に接続する第３のコンタクトプラグとを備え、
    　前記ビット線は、前記第１及び第２のコンタクトプラグを避けつつ前記第３のコンタクトプラグ上を通過するジグザグパターンである、請求項１に記載の半導体装置。
  9. 　半導体基板内に配置され、各々が底面と前記底面を挟んで対向する二つの側面を有する複数のゲートトレンチと、
    　前記複数のゲートトレンチで区画された前記半導体基板の複数の上面のそれぞれに形成された複数の上部拡散層と、
    　前記複数のゲートトレンチのそれぞれの底面に形成された複数の底部拡散層と、
    　前記複数のゲートトレンチのそれぞれの側面を覆う複数のゲート絶縁膜と、
    　前記複数のゲート絶縁膜の各々を覆い、前記複数の底部拡散層の各々と隣接する前記複数の上部拡散3層の各々との間にチャネルを形成する複数のゲート電極と、
    　前記複数の上部拡散層のそれぞれに電気的に接続された複数の情報蓄積素子とを備え、
    　前記情報蓄積素子への書き込みおよび読み出しを行うアクセストランジスタは、
    　前記情報蓄積素子が接続された一つの上部拡散層と、
    　前記一つの上部拡散層の両側に位置する二つのゲート電極と、
    　前記二つのゲート電極のそれぞれと隣接する二つの底部拡散層から構成されることを特徴とする半導体装置。
  10. 　前記複数の底部拡散層のそれぞれに電気的に接続され前記複数のゲートトレンチと交差する方向に延在するビット線をさらに備える、請求項９に記載の半導体装置。
  11. 　前記アクセストランジスタに含まれる二つのゲート電極は互いに短絡されて一つのワード線として駆動される、請求項９に記載の半導体装置。
  12. 　一つの前記アクセストランジスタと当該アクセストランジスタに対応する一つの前記情報蓄積素子は、一つのメモリセルを構成している、請求項９に記載の半導体装置。
  13. 　前記複数の情報蓄積素子のそれぞれは、下部電極、容量絶縁膜および上部電極で構成されるキャパシタである、請求項９に記載の半導体装置。
  14. 　前記半導体基板上に設けられたアクティブフィールドをさらに備え、
    　前記アクティブフィールドは、前記ゲートトレンチと交差する方向に切れ目なく延在する一本の帯状パターンからなり、
    　前記複数のゲートトレンチ、前記複数の上部拡散層、前記複数の底部拡散層、前記複数のゲート絶縁膜、及び前記複数のゲート電極は共通のアクティブフィールド内に設けられている、請求項９に記載の半導体装置。
  15. 　前記アクティブフィールドは直線パターンである、請求項１４に記載の半導体装置。
  16. 　前記アクティブフィールドはジグザグパターンである、請求項１４に記載の半導体装置。
  17. 　一つの前記上部拡散層と対応する一つの前記情報記憶素子とを電気的に接続する複数の第１のコンタクトプラグと、
    　一つの前記底部拡散層と前記ビット線とを電気的に接続する複数の第２のコンタクトプラグとを備え、
    　前記ビット線は、前記第１のコンタクトプラグを避けつつ前記第２のコンタクトプラグ上を通過するジグザグパターンである、請求項９に記載の半導体装置。
  18. 　半導体基板内に配置され、各々が底面と前記底面を挟んで対向する二つの側面を有する第１、第２および第３のゲートトレンチと、
    　前記第１および第２のゲートトレンチに挟まれた前記半導体基板上の第１の領域に形成された第１の上部拡散層と、
    　前記第２および第３のゲートトレンチに挟まれた前記半導体基板上の第２の領域に形成された第２の上部拡散層と、
    前記第１、第２および第３のゲートトレンチのそれぞれの底面に形成された第１、第２および第３の底部拡散層と、
    　第１のゲート絶縁膜を介して前記第１のゲートトレンチの一方の側面を覆い、前記第１の上部拡散層と前記第１の底部拡散層との間にチャネルを形成する第１のゲート電極と、
    　第２のゲート絶縁膜を介して前記第２のゲートトレンチの一方の側面を覆い、前記第１の上部拡散層と前記第２の底部拡散層との間にチャネルを形成する第２のゲート電極と、
    　第３のゲート絶縁膜を介して前記第２のゲートトレンチの他方の側面を覆い、前記第２の上部拡散層と前記第２の底部拡散層との間にチャネルを形成する第３のゲート電極と、
    　第４のゲート絶縁膜を介して前記第３のゲートトレンチの一方の側面を覆い、前記第２の上部拡散層と前記第３の底部拡散層との間にチャネルを形成する第４のゲート電極とを備えることを特徴とする半導体装置。
  19. 　前記第１及び第２の上部拡散層のそれぞれに電気的に接続された第１及び第２の情報蓄積素子と、
    　前記第１、第２及び第３の底部拡散層のそれぞれに電気的に接続されたビット線を備える、請求項１８に記載の半導体装置。
  20. 　前記第１のゲート電極と前記第２のゲート電極は互いに短絡されて第１のワード線をなし、
    　前記第３のゲート電極と前記第４のゲート電極は互いに短絡されて第２のワード線をなす、請求項１８に記載の半導体装置。
  21. 　前記第１及び第２の情報蓄積素子のそれぞれは、下部電極、容量絶縁膜および上部電極で構成されるキャパシタである、請求項１８に記載の半導体装置。
  22. 　前記第１の上部拡散層、前記第１及び第２の底部拡散層、前記第１及び第２のゲート電極、前記ビット線、及び前記第１の情報蓄積素子は、第１のメモリセルを構成しており、
    　前記第２の上部拡散層、前記第２及び第３の底部拡散層、前記第３及び第４のゲート電極、前記ビット線、及び前記第２の情報蓄積素子は、第２のメモリセルを構成している、請求項１８に記載の半導体装置。
  23. 　前記半導体基板上に設けられたアクティブフィールドをさらに備え、
    　前記アクティブフィールドは、前記第１、第２及び第３のゲートトレンチと交差する方向に切れ目なく延在する一本の帯状パターンからなり、
    　前記第１、第２及び第３のゲートトレンチ、前記第１及び第２の上部拡散層、前記第１、第２及び第３の底部拡散層、前記第１、第２、第３及び第４のゲート絶縁膜、及び前記第１、第２、第３及び第４のゲート電極は共通のアクティブフィールド内に設けられている、請求項１８に記載の半導体装置。
  24. 　前記アクティブフィールドは直線パターンである、請求項２３に記載の半導体装置。
  25. 　前記アクティブフィールドはジグザグパターンである、請求項２３に記載の半導体装置。
  26. 　第１及び第２の上部拡散層のそれぞれと第１及び第２の情報記憶素子とを電気的に接続する第１及び第２のコンタクトプラグと、
    　前記第１、第２及び第３の底部拡散層のそれぞれと前記ビット線とを電気的に接続する第３、第４及び第５のコンタクトプラグとを備え、
    　前記ビット線は、前記第１及び第２のコンタクトプラグを避けつつ前記第３、第４及び第５のビット線コンタクトプラグ上を通過するジグザグパターンである、請求項１９に記載の半導体装置。
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