WO2014012760A1 - Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips - Google Patents

Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips Download PDF

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WO2014012760A1
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Lutz Höppel
Norwin Von Malm
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Osram Opto Semiconductors Gmbh
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Definitions

  • An optoelectronic semiconductor chip is specified.
  • This task is among others by a
  • the semiconductor chip is for generating electromagnetic radiation
  • the semiconductor chip ultraviolet radiation, blue light, green light and / or red light generated.
  • the semiconductor chip is preferably a light-emitting diode chip or a laser diode chip.
  • the carrier has a
  • the carrier is the the
  • the thickness of the carrier is in the range
  • the thickness of the support is preferably at least 5% or at least 7.5% and / or at most 35% or at most 25% of a mean lateral dimension of the
  • the carrier is formed of an electrically insulating material.
  • the carrier is preferably formed in one piece and formed from a single, contiguous material.
  • Semiconductor layer sequence has at least one active layer for generating electromagnetic radiation.
  • the semiconductor layer sequence further includes an n-type n-type layer and a p-type p-type layer.
  • the active layer may be formed by an interface between the n-layer and the p-layer.
  • the active layer may be formed as a single quantum well structure or as a multiple quantum well structure.
  • the semiconductor layer sequence is preferably based on a III-V compound semiconductor material.
  • the semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m Ga m N or a phosphide compound semiconductor material such as Al n In] __ n _ m Ga m P or an arsenide compound semiconductor material such as Al n In ] __ n _ m Ga m As, where each 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1 and n + m -S 1.
  • the semiconductor layer sequence may have dopants and additional constituents.
  • the semiconductor layer sequence is based on Al n i ni _ n _ m Ga m N.
  • Semiconductor chip one or more n-contact points and one or more p-contact points on.
  • the contact points are for electrically contacting the semiconductor chip
  • the contact points are set up so that the semiconductor chip can be electrically and mechanically fastened via the contact points by means of soldering.
  • the semiconductor chip preferably has exactly one n-contact point and exactly one p-contact point.
  • the n-contact point Preferably, the n-
  • the n-layer electrically directly connected to the n-layer and the p-contact point electrically directly connected to the p-layer. According to at least one embodiment, the
  • Semiconductor chip a plurality of electrical conductor tracks, preferably at least two or at least three or at least four tracks.
  • the conductor tracks comprise or consist of a metal or a metal alloy.
  • the conductor tracks are partly formed from an electrically conductive oxide such as zinc oxide.
  • a trace can be a self-contained,
  • the ⁇ be electrically continuous, ohmic conductor. According to at least one embodiment, the
  • Seen carrier top in at least two juxtaposed emitter areas structured. It is preferred each of the emitter areas is set up in the
  • Emitter areas are not preferred. All emitter regions are structured out of the same semiconductor layer sequence. A distance of the emitter regions, in the direction parallel to the carrier top, is preferably small. Small may mean that the distance is at most 5 ⁇ or at most 2 ⁇ . According to at least one embodiment, the
  • the semiconductor layer sequence is then located between the carrier and the conductor tracks.
  • the n-type layer of one of the emitter regions is p-layer adjacent one in the current direction
  • a current flow can be branched. Between adjacent emitter regions, a current flow is preferably unbranched and unique.
  • Optoelectronic semiconductor chip a carrier with a carrier top.
  • the semiconductor chip has an Contact point and a p-contact point to the electrical
  • the semiconductor chip includes at least two or at least three electrical conductor tracks. Seen in plan view of the carrier top side, the semiconductor layer sequence is in at least two
  • LED chip is common with a single emitter region.
  • the higher operating voltage eliminates the need for a high voltage ballast ballast. As a result, a higher system efficiency can be realized.
  • the penetration relates in particular to a direction perpendicular to
  • Penetration can mean that, in a plane parallel to the carrier top side, a conductor track is surrounded on all sides by a material of another conductor track.
  • the penetrating conductor is preferably located partially closer to and partially further away from the
  • Carrier top as the portion of the track being penetrated. At least for traces that are not electrically connected directly to the pads, it is possible that each of these traces penetrates just one other trace and that each of these traces
  • Contact points in electrically contacting conductor tracks may be formed differently from the other conductor tracks.
  • all conductor tracks which are not electrically connected directly to the contact points are shaped identically within the framework of the manufacturing tolerances. These tracks can be made by geometric
  • At least the conductor tracks which are not electrically directly connected to the
  • the preferred exactly one contact surface is located on the p-layer.
  • the preferred exactly one contact surface is located on the p-layer.
  • the contact surface electrically connected directly to the p-layer. Between the p-layer and the contact surface there is preferably no further layer or at most one layer for improving the electrical contact.
  • the contact surface covers, for example, seen in plan view, at least 50% or at least 70% or at least 85% of the p-layer.
  • the p-layer can thus be almost completely covered by the contact surface.
  • the contact surface has one or more openings. The openings are preferably surrounded all around by a material of the contact surface. The openings may then be holes in the contact surface.
  • This further conductor track which penetrates the contact surface, preferably extends into the n-layer of the corresponding emitter region and penetrates the at least one active layer.
  • At least those conductor tracks which are not electrically connected directly to the contact points have an electrically conductive bridge.
  • the bridge is set up two
  • the bridge may be like a conductor or, preferably, flat.
  • the bridge of a conductor track covers the two emitter regions electrically connected to one another via the bridge, in each case in part. It is possible that at least one of these emitter areas is covered by the bridge to at least 50% or at least 80%. Thus, the emitter areas of the bridges of the
  • This common plane is preferably parallel to the carrier top
  • Portions of the bridges are preferably located farther from the carrier top side than the contact surfaces.
  • Bridges may be located closer to the top of the carrier than the contact surfaces.
  • the contact points can form the parts of the semiconductor chip farthest from the carrier top, at least for those
  • the conductor tracks or a partial area of the conductor tracks are designed as a reflector for the radiation generated in the active layer.
  • the conductor tracks are preferred reflective metal such as silver or aluminum on or consist of it.
  • the carrier is a growth substrate for the
  • Semiconductor layer sequence is then preferably grown directly on the carrier top of the carrier.
  • the carrier is in particular a sapphire substrate.
  • the semiconductor chip is a flip-chip.
  • the semiconductor chip is preferably surface mountable.
  • the contact points are also preferably in a common plane parallel to the carrier top.
  • the semiconductor chip can be contacted with bonding wire. It is possible that the
  • Carrier top opposite front of the carrier made.
  • the radiation generated in the semiconductor chip during operation is then emitted exclusively or predominantly through the carrier.
  • the carrier is provided with a structuring, in particular with a roughening, or with an anti-reflection layer.
  • optically active elements such as lenses or luminescence conversion materials may be attached to the support.
  • semiconductor layer sequence are interconnected.
  • elements of the semiconductor chip may be left out to protect against damage from electrostatic discharge such as ESD protection diodes.
  • the semiconductor chip may be left out to protect against damage from electrostatic discharge such as ESD protection diodes.
  • the emitter areas can then be completely isolated from each other electrically. Also with this
  • a trench or a gap between the adjacent emitter regions, in particular in the direction parallel to the carrier top side, is partially or completely filled up with a material.
  • This material is an electrical one
  • this material is preferably reflective for the radiation generated during operation of the semiconductor chip or does not act or only to one
  • Semiconductor chip exactly or at least two, three, four or six of the emitter areas. Alternatively or additionally comprises the semiconductor chip has at most 24 or at most 16 or at most eight of the emitter regions.
  • the method comprises at least or exactly the following steps:
  • Figures 1 to 12 are schematic sectional views of a
  • FIGS 13 to 15 are schematic representations of
  • FIG. 16 shows schematic plan views of exemplary embodiments of optoelectronic semiconductor chips described here.
  • FIG. 1 Representation in Figures 1 to 12 each not drawn.
  • a carrier 2 is provided.
  • Carrier 2 is a growth substrate
  • the carrier 2 has a
  • Semiconductor layer sequence 3 comprises an n-type n-layer 31 which is closest to the carrier 2. Furthermore, the semiconductor layer sequence 3 has a p-type p-layer 35. A the carrier 2 facing away from the top 38 of
  • Semiconductor layer sequence 3 is through the p-layer 35
  • the active layer 33 may be formed by a pn junction or by a quantum well structure. It is also possible for the n-layer 31 and the p-layer 35 to be made up of a plurality of layers
  • the n-layer 31 has, for example, a thickness of approximately 5 ⁇ m, and the p-layer 35 has a thickness of approximately 120 nm.
  • the numerical values mentioned can, as well as all numerical values mentioned below, also be used in all other cases
  • Embodiments apply and are for example subjected to a tolerance of at most 50% or with a tolerance of at most 25%.
  • FIG. 2 shows that a contact layer 40 is deposited on the upper side 38.
  • the contact layer 40 comprises a first layer 40a, which is formed, for example, of silver and may have a thickness of approximately 600 nm. Alternatively, it may also be a much thinner silver layer, which is thickened by one or more further metal layers, for example copper layers.
  • This second layer 40b is preferably formed of a conductive oxide such as ZnO. Adhesion to a later adjacent dielectric material can be improved via the second layer 40b.
  • the second layer 40b has, for example, a thickness of approximately 70 nm.
  • the layers 40a, 40b, which form the contact layer 40, are preferably deposited over the entire surface of the upper side 38.
  • Contact surfaces 41 for printed conductors 4 and openings 44 are formed.
  • the contact surfaces 41 each surround resulting openings 44 in a ring-like or frame-shaped manner.
  • One surface of the openings 44 is small in the plan view
  • the contact surfaces 41 preferably cover large parts of the upper surface 38 of the semiconductor layer sequence 3.
  • Figure 4 it is shown that the p-layer 35 is in places removed from the n-layer 31, so that the n-layer 31 is exposed in places. The remaining areas of the p-layer 35, the contact surfaces 41 laterally, in the direction parallel to the carrier top 20, overhang. Also, material of the n-layer 31 is partially removed, so that the active layer 33 is interrupted.
  • the semiconductor layer sequence 3 is structured into individual emitter regions 36. Between adjacent ones
  • Emitter regions 36 is a semiconductor material of
  • Emitter regions 36 toward the carrier tops 20 remains permanently. At this stage of the process, there is no electrical connection between adjacent emitter regions 36.
  • FIG. 6 shows that protective structures 61, 62 are applied all around to the structures produced according to FIG.
  • the first protective layer 61 closest to the carrier 2 is, for example, one
  • a S1O2: Al layer can also be used.
  • the second protective layer 62 is deposited on the first protective layer 61.
  • the second protective layer 62 is, for example, silicon dioxide / silicon nitride multilayers. It becomes the second protective layer 62
  • the second protective layer 62 has a thickness of in particular approximately 400 nm.
  • the protective layers 61, 62 are partially removed and the contact surfaces 41 are exposed in places.
  • the n-layer 31 is partially exposed in the openings 44.
  • a contact layer for example a ZnO layer
  • the openings 44 are preferably filled substantially completely with a metal, for example with silver.
  • the bridges 42 are completed and the printed conductors 4 are formed.
  • the partial regions of the conductor tracks 4 which run essentially parallel to the carrier top side 20 are produced.
  • Each of the conductor tracks 4 in this case comprises one of the contact surfaces 41 and one of the bridges 42.
  • the resulting current paths C are shown schematically in FIG. 9 by arrows.
  • Emitter regions 36 indicate that the contact surfaces 41 are annularly formed around the openings 44.
  • a material for the bridges 42 is preferred in
  • the material for the partial areas of the bridges 42 running parallel to the carrier top side 20 is preferably a reflective material such as silver.
  • a thin layer of titanium or ZnO can optionally be located towards the contact surfaces 41.
  • the bridges 42 may be covered by a thin platinum layer and / or by a thin titanium layer, also to improve the adhesion
  • the partial regions of the bridges 42 running parallel to the carrier top side 20 have, for example, a thickness of approximately 150 nm or approximately 350 nm.
  • a third protective layer 63 is deposited over the whole area, for example by means of CVD.
  • a material of the third protective layer 63 is, for example, silicon nitride.
  • a thickness of the third protective layer 63 may be in the range of about 500 nm.
  • FIG. 11 it is shown that two recesses are formed in the third protective layer 63, so that one of the
  • the semiconductor chip 1 is completed by forming an n-type pad 51 and a p-type pad 55.
  • the contact points 51, 55 have a multilayer structure.
  • An optional first layer 51b is formed, for example, of titanium and / or titanium-tungsten-nitride, and may act as a barrier layer, diffusion stop layer, and / or adhesion-promoting layer.
  • a second layer 51a, 55b is formed on the first layer 51b, 55b.
  • the second Layer 51a, 55a is preferably solderable and may be formed of AuSn.
  • a thickness of the contact points 51, 55 is for example between 200 nm and 3 ⁇ .
  • the semiconductor chip 1 according to FIG. 12 has only two of the
  • FIGS. 13 to 15 schematically show possible configurations of the conductor tracks 4, the parts of the figure A each relate to a schematic side view and the parts of the figure B each show a schematic top view.
  • FIGS. 13 to 15 show various aspects of the interconnects 4. In this case, mixed forms between the printed conductors shown in FIGS. 13 to 15 in a semiconductor chip, for example according to FIG. 12, can also occur.
  • the contact surface 41 of the conductor track 4 has exactly one opening 44 and the bridge 42 is, in FIG. 13
  • the contact surface 41 has a plurality of openings 44.
  • the openings 44 are preferably arranged regularly in a grid.
  • the bridge 42 is flat
  • Bridge 42 F-shaped or ⁇ -shaped be designed.
  • a diameter of the openings 44 is for example at least 5 ⁇ and / or at most 25 ⁇ .
  • the openings 44 preferably have the smallest possible size. In the conductor track 4, as shown in Figure 15, the opening 44 is located at an edge of the contact surface 41st Die
  • Opening 44 is shaped as a nose.
  • the bridge 42 is formed flat and spans the contact surface 41 a
  • FIG. 16 shows further exemplary embodiments of the invention
  • the front side 22 is designed as a main radiation side.
  • the semiconductor chips 1 have, for example, an edge length of at least 0.25 mm or at least 0.5 mm or at least 0.75 mm.
  • the edge length is alternative or
  • the front sides 22 are not interrupted in each case by conductor tracks or plated-through holes. That is, the carrier 2 preferably has no holes, openings or recesses for an electrical and / or mechanical contact.
  • the carrier 2 extends continuously and uninterruptedly over all emitter regions 36.
  • the semiconductor chip 1 has four of the
  • the semiconductor chip 1 has nine in one
  • the semiconductor chip 1 according to FIG. 16C has two separate series circuits, each of which
  • four of the emitter regions 36 include.
  • the semiconductor chip 1 according to FIG. 16 comprises a number of n-contact points and p-contact points corresponding to the number of series connections, not shown.

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Abstract

In mindestens einer Ausführungsform umfasst der optoelektronische Halbleiterchip (1) einen Träger (2). Eine Halbleiterschichtenfolge (3) mit einer aktiven Schicht (33) zur Erzeugung einer elektromagnetischen Strahlung, die sich zwischen einer n-Schicht (31) und einer p-Schicht (35) befindet, ist auf einer Trägeroberseite (20) angebracht. Der Halbleiterchip (1) weist eine n-Kontaktstelle (51) und eine p-Kontaktstelle (55) zum elektrischen Kontaktieren auf. Ferner beinhaltet der Halbleiterchip (1) zumindest zwei oder drei elektrische Leiterbahnen (4). In Draufsicht gesehen ist die Halbleiterschichtenfolge (3) in wenigstens zwei nebeneinander angeordnete Emitterbereiche (36) strukturiert. Die Emitterbereiche (36) sind über die Leiterbahnen (4) elektrisch in Serie geschaltet. Es befinden sich die Leiterbahnen (4) an einer dem Träger (2) abgewandten Seite der Halbleiterschichtenfolge (3).

Description

Beschreibung
Optoelektronischer Halbleiterchip und Verfahren zur
Herstellung eines optoelektronischen Halbleiterchips
Es wird ein optoelektronischer Halbleiterchip angegeben.
Darüber hinaus wird ein Verfahren zur Herstellung eines solchen Halbleiterchips angegeben. Eine zu lösende Aufgabe besteht darin, einen
optoelektronischen Halbleiterchip anzugeben, der mit einer vergleichsweise großen Betriebsspannung betreibbar ist.
Diese Aufgabe wird unter anderem durch einen
optoelektronischen Halbleiterchip mit den Merkmalen des unabhängigen Patentanspruchs gelöst. Bevorzugte
Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip zur Erzeugung einer elektromagnetischen Strahlung
eingerichtet. Beispielsweise wird im Betrieb des
Halbleiterchips ultraviolette Strahlung, blaues Licht, grünes Licht und/oder rotes Licht erzeugt. Bevorzugt handelt es sich bei dem Halbleiterchip um einen Leuchtdiodenchip oder um einen Laserdiodenchip.
Gemäß zumindest einer Ausführungsform beinhaltet der
Halbleiterchip einen Träger. Der Träger weist eine
Trägeroberseite sowie eine dieser gegenüberliegende
Frontseite auf. Bei dem Träger handelt es sich um die den
Halbleiterchip mechanisch stützende und mechanisch tragende Komponente. Es kann der Träger diejenige Komponente des
Halbleiterchips sein, die die größte Dicke aufweist. Beispielsweise liegt die Dicke des Trägers im Bereich
zwischen einschließlich 75 μιη und 500 μιη oder zwischen einschließlich 100 μιη und 300 μιη. Alternativ oder zusätzlich liegt die Dicke des Trägers bevorzugt bei mindestens 5 % oder bei mindestens 7,5 % und/oder bei höchstens 35 % oder bei höchstens 25 % einer mittleren lateralen Abmessung des
Halbleiterchips, in Draufsicht auf die Trägeroberseite gesehen. Insbesondere ist der Träger aus einem elektrisch isolierenden Material geformt. Weiterhin ist der Träger bevorzugt einstückig ausgebildet und aus einem einzigen, zusammenhängenden Material geformt.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip eine Halbleiterschichtenfolge. Die
Halbleiterschichtenfolge weist mindestens eine aktive Schicht zur Erzeugung einer elektromagnetischen Strahlung auf. Die Halbleiterschichtenfolge beinhaltet ferner eine n-leitende n- Schicht sowie eine p-leitende p-Schicht. Die aktive Schicht kann durch eine Grenzfläche zwischen der n-Schicht und der p- Schicht gebildet sein. Ebenso kann die aktive Schicht als Einfach-Quantentopfstruktur oder als Mehrfach- Quantentopfstruktur geformt sein.
Die Halbleiterschichtenfolge basiert bevorzugt auf einem III- V-Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein Phosphid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamP oder auch um ein Arsenid-Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs, wobei jeweils 0 ^ n < 1, 0 ^ m < 1 und n + m -S 1 ist. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können. Bevorzugt basiert die Halbleiterschichtenfolge auf Alnini_n_mGamN.
Gemäß zumindest einer Ausführungsform weist der
Halbleiterchip eine oder mehrere n-Kontaktstellen sowie eine oder mehrere p-Kontaktstellen auf. Die Kontaktstellen sind zum elektrischen Kontaktieren des Halbleiterchips
eingerichtet. Beispielsweise sind die Kontaktstellen dazu eingerichtet, dass der Halbleiterchip über die Kontaktstellen mittels Löten elektrisch und mechanisch befestigbar ist.
Bevorzugt weist der Halbleiterchip genau eine n-Kontaktstelle und genau eine p-Kontaktstelle auf. Bevorzugt ist die n-
Kontaktstelle elektrisch unmittelbar mit der n-Schicht und die p-Kontaktstelle elektrisch unmittelbar mit der p-Schicht verbunden . Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip mehrere elektrische Leiterbahnen, bevorzugt mindestens zwei oder mindestens drei oder mindestens vier Leiterbahnen. Die Leiterbahnen umfassen insbesondere ein Metall oder eine Metalllegierung oder bestehen hieraus.
Ebenso ist es möglich, dass die Leiterbahnen zum Teil aus einem elektrisch leitfähigen Oxid wie Zinkoxid geformt sind. Eine Leiterbahn kann ein in sich zusammenhängender,
elektrisch ununterbrochener, ohmscher Leiter sein. Gemäß zumindest einer Ausführungsform ist die
Halbleiterschichtenfolge, in Draufsicht auf die
Trägeroberseite gesehen, in mindestens zwei nebeneinander angeordnete Emitterbereiche strukturiert. Es ist bevorzugt jeder der Emitterbereiche dazu eingerichtet, im
bestimmungsgemäßen Gebrauch des Halbleiterchips Strahlung zu emittieren. In Draufsicht gesehen überlappen die
Emitterbereiche bevorzugt nicht. Es sind alle Emitterbereiche aus derselben Halbleiterschichtenfolge heraus strukturiert. Ein Abstand der Emitterbereiche, in Richtung parallel zur Trägeroberseite, ist bevorzugt klein. Klein kann bedeuten, dass der Abstand höchstens 5 μιη oder höchstens 2 μιη beträgt. Gemäß zumindest einer Ausführungsform befinden sich die
Leiterbahnen an einer dem Träger abgewandten Seite der
Halbleiterschichtenfolge. Mit anderen Worten befindet sich die Halbleiterschichtenfolge dann zwischen dem Träger und den Leiterbahnen .
Gemäß zumindest einer Ausführungsform sind alle
Emitterbereiche oder mindestens ein Teil der Emitterbereiche über die Leiterbahnen elektrisch in Serie geschaltet.
Insbesondere ist die n-Schicht von einem der Emitterbereiche mit der p-Schicht eines in Stromrichtung benachbarten
Emitterbereichs verbunden. Die Stromrichtung ergibt sich aus der elektrischen Serienschaltung. Innerhalb eines
Emitterbereichs kann ein Stromfluss verzweigt sein. Zwischen benachbarten Emitterbereichen ist ein Stromfluss bevorzugt unverzweigt und eindeutig.
In mindestens einer Ausführungsform umfasst der
optoelektronische Halbleiterchip einen Träger mit einer Trägeroberseite. Eine Halbleiterschichtenfolge mit zumindest einer aktiven Schicht zur Erzeugung einer elektromagnetischen Strahlung, die sich zwischen einer n-leitenden n-Schicht und einer p-leitenden p-Schicht befindet, ist auf der
Trägeroberseite angebracht. Der Halbleiterchip weist eine n- Kontaktstelle und eine p-Kontaktstelle zum elektrischen
Kontaktieren des Halbleiterchips auf. Ferner beinhaltet der Halbleiterchip zumindest zwei oder zumindest drei elektrische Leiterbahnen. In Draufsicht auf die Trägeroberseite gesehen ist die Halbleiterschichtenfolge in wenigstens zwei
nebeneinander angeordnete Emitterbereiche strukturiert. Die Emitterbereiche sind über die Leiterbahnen elektrisch in Serie geschaltet. Es befinden sich die Leiterbahnen an einer dem Träger abgewandten Seite der Halbleiterschichtenfolge.
Durch die serielle Verkettung der Emitterbereiche ist eine um ein Vielfaches höhere Betriebsspannung des oben angegebenen Halbleiterchips erzielbar, als dies für einen
Leuchtdiodenchip mit einem einzigen Emitterbereich üblich ist. Die höhere Betriebsspannung erlaubt einen Verzicht auf ein stark spannungswandelndes Vorschaltgerät . Hierdurch ist eine höhere Systemeffizienz realisierbar.
Bei einem solchen Halbleiterchip kann die serielle
Verschaltung der Emitterbereiche auf Chipebene erfolgen. Das heißt, es sind zum Erstellen der Serienschaltung keine externen Leiterbahnen, etwa auf einer Leiterplatte,
erforderlich. Dies vereinfacht eine Montage der
Serienschaltung der Emitterbereiche und reduziert auch einen Justageaufwand des Halbleiterchips.
Gemäß zumindest einer Ausführungsform durchdringen sich zwei entlang der Stromrichtung der Serienschaltung
aufeinanderfolgende Leiterbahnen. Das Durchdringen bezieht sich insbesondere auf eine Richtung senkrecht zur
Trägeroberseite. Durchdringen kann bedeuten, dass, in einer Ebene parallel zur Trägeroberseite, eine Leiterbahn ringsum von einem Material einer anderen Leiterbahn umgeben ist. Die durchdringende Leiterbahn befindet sich bevorzugt teilweise näher an und teilweise weiter entfernt von der
Trägeroberseite als der Teilbereich der Leiterbahn, die durchdrungen wird. Zumindest für Leiterbahnen, die nicht elektrisch unmittelbar mit den Kontaktstellen verbunden sind, ist es möglich, dass jede dieser Leiterbahnen genau eine andere Leiterbahn durchdringt und dass jede dieser
Leiterbahnen, die nicht in unmittelbarem elektrischen Kontakt zu den Kontaktstellen stehen, von genau einer anderen
Leiterbahn durchdrungen wird. Die unmittelbar mit den
Kontaktstellen in elektrischem Kontakt stehenden Leiterbahnen können abweichend von den anderen Leiterbahnen geformt sein.
Gemäß zumindest einer Ausführungsform sind alle Leiterbahnen, die nicht elektrisch unmittelbar mit den Kontaktstellen verbunden sind, im Rahmen der Herstellungstoleranzen gleich geformt. Diese Leiterbahnen können durch geometrische
Operationen der Translation und der Rotation deckungsgleich ineinander übergehen.
Gemäß zumindest einer Ausführungsform weisen zumindest die Leiterbahnen, die elektrisch nicht unmittelbar mit den
Kontaktstellen verbunden sind, eine oder mehrere
Kontaktflächen auf. Die bevorzugt genau eine Kontaktfläche befindet sich an der p-Schicht. Insbesondere ist die
Kontaktfläche unmittelbar mit der p-Schicht elektrisch verbunden. Zwischen der p-Schicht und der Kontaktfläche befindet sich bevorzugt keine weitere Schicht oder höchstens eine Schicht zur Verbesserung des elektrischen Kontakts. Die Kontaktfläche bedeckt beispielsweise, in Draufsicht gesehen, mindestens 50 % oder mindestens 70 % oder mindestens 85 % der p-Schicht. Die p-Schicht kann also nahezu vollständig von der Kontaktfläche bedeckt sein. Gemäß zumindest einer Ausführungsform weist die Kontaktfläche eine oder mehrere Öffnungen auf. Die Öffnungen sind bevorzugt ringsum von einem Material der Kontaktfläche umgeben. Bei den Öffnungen kann es sich dann um Löcher in der Kontaktfläche handeln .
Gemäß zumindest einer Ausführungsform reicht durch die mindestens eine Öffnung der Kontaktfläche einer der
Leiterbahnen ein Teilbereich einer weiteren Leiterbahn hindurch. Diese weitere Leiterbahn, die die Kontaktfläche durchdringt, reicht bevorzugt bis in die n-Schicht des entsprechenden Emitterbereichs hinein und durchdringt die mindestens eine aktive Schicht.
Gemäß zumindest einer Ausführungsform weisen zumindest diejenigen Leiterbahnen, die elektrisch nicht unmittelbar mit den Kontaktstellen verbunden sind, eine elektrisch leitende Brücke auf. Die Brücke ist dazu eingerichtet, zwei
benachbarte elektrische Emitterbereiche elektrisch
miteinander zu verbinden. Die Brücke kann leiterbahnartig oder, bevorzugt, flächig geformt sein.
Gemäß zumindest einer Ausführungsform überdeckt die Brücke einer Leiterbahn, in Draufsicht auf die Trägeroberseite gesehen, die zwei miteinander elektrisch über die Brücke verbundenen Emitterbereiche jeweils zum Teil. Es ist möglich, dass zumindest einer dieser Emitterbereiche von der Brücke zu mindestens 50 % oder zu mindestens 80 % überdeckt ist. Es können die Emitterbereiche also von den Brücken der
Leiterbahnen nahezu vollständig überdeckt sein. Gemäß zumindest einer Ausführungsform ist je genau eine der Kontaktflächen der Leiterbahnen an jeweils genau einem der Emitterbereiche angebracht. Jede dieser Kontaktflächen dieser Leiterbahnen ist von der oder den Brücken genau einer in Stromrichtung benachbarten Leiterbahn durchdrungen. Es ist möglich, dass dies nicht für Leiterbahnen gilt, die
elektrisch unmittelbar mit den Kontaktstellen verbunden sind.
Gemäß zumindest einer Ausführungsform liegen alle
Kontaktflächen in einer gemeinsamen Ebene. Diese gemeinsame Ebene ist bevorzugt parallel zur Trägeroberseite
ausgerichtet. Parallel zu dieser Ebene verlaufende
Teilbereiche der Brücken befinden sich bevorzugt weiter von der Trägeroberseite entfernt als die Kontaktflächen.
Senkrecht zu dieser Ebene orientierte Teilbereiche der
Brücken können sich zum Teil näher an der Trägeroberseite befinden als die Kontaktflächen.
Gemäß zumindest einer Ausführungsform sind parallel zu der durch die Kontaktflächen definierten Ebene verlaufende
Teilbereiche der n-Kontaktstelle und/oder der p-Kontaktstelle weiter von der Trägeroberseite entfernt als die
Kontaktflächen. Insbesondere können die Kontaktstellen die am weitesten von der Trägeroberseite entfernt liegenden Teile des Halbleiterchips bilden, mindestens für denjenigen
Halbraum oberhalb der Trägeroberseite, in dem sich die
Halbleiterschichtenfolge befindet .
Gemäß zumindest einer Ausführungsform sind die Leiterbahnen oder ist ein Teilbereich der Leiterbahnen als Reflektor für die in der aktiven Schicht erzeugte Strahlung gestaltet. In diesem Fall weisen die Leiterbahnen bevorzugt ein reflektierendes Metall wie Silber oder Aluminium auf oder bestehen hieraus.
Gemäß zumindest einer Ausführungsform handelt es sich bei dem Träger um ein Aufwachssubstrat für die
Halbleiterschichtenfolge. Das heißt, die
Halbleiterschichtenfolge ist dann bevorzugt unmittelbar auf der Trägeroberseite des Trägers aufgewachsen. Bei dem Träger handelt es sich insbesondere um ein Saphirsubstrat.
Gemäß zumindest einer Ausführungsform handelt es sich bei dem Halbleiterchip um einen Flip-Chip. Der Halbleiterchip ist bevorzugt oberflächenmontierbar . Die Kontaktstellen befinden sich ferner bevorzugt in einer gemeinsamen Ebene parallel zur Trägeroberseite. Es ist der Halbleiterchip insbesondere bonddrahtfrei kontaktierbar . Es ist möglich, dass die
einzigen, sich in unmittelbarem Kontakt mit einer externen Leiterplatte befindlichen Teile des Halbleiterchips dann die n-Kontaktstelle und die p-Kontaktstelle sind.
Gemäß zumindest einer Ausführungsform ist eine
Strahlungshauptseite des Halbleiterchips durch die der
Trägeroberseite gegenüberliegende Frontseite des Trägers gebildet. Die im Halbleiterchip im Betrieb erzeugte Strahlung wird dann ausschließlich oder überwiegend durch den Träger hindurch emittiert. Es ist hierzu möglich, dass der Träger mit einer Strukturierung, insbesondere mit einer Aufrauung, oder mit einer Anti-Reflexionsschicht versehen ist. Ebenso können an dem Träger optisch wirksame Elemente wie Linsen oder Lumineszenzkonversionsmaterialien angebracht sein.
Gemäß zumindest einer Ausführungsform überlappen, in
Draufsicht auf die Trägeroberseite gesehen, in Stromrichtung benachbarte Leiterbahnen. Das heißt, in Draufsicht gesehen können die Leiterbahnen zumindest zum Teil übereinander verlaufen. Es ist möglich, dass diese übereinander
verlaufenden Leiterbahnen elektrisch nur über die
Halbleiterschichtenfolge miteinander verbunden sind. Bei dieser Betrachtung können Elemente des Halbleiterchips zum Schutz vor Schäden durch elektrostatische Entladungen wie ESD-Schutzdioden außen vor bleiben. Gemäß zumindest einer Ausführungsform ist die
Halbleiterschichtenfolge zwischen benachbarten
Emitterbereichen vollständig entfernt. Zwischen benachbarten Emitterbereichen besteht dann keine durchgehende Verbindung aus einem Halbleitermaterial der Halbleiterschichtenfolge. Mit Ausnahme der elektrischen Verbindung durch die
Leiterbahnen können die Emitterbereiche dann vollständig voneinander elektrisch isoliert sein. Auch bei dieser
Betrachtung können Elemente zum Schutz gegen elektrostatische Entladungen unberücksichtigt bleiben.
Gemäß zumindest einer Ausführungsform ist ein Graben oder ein Zwischenraum zwischen den benachbarten Emitterbereichen, insbesondere in Richtung parallel zur Trägeroberseite, teilweise oder vollständig mit einem Material aufgefüllt. Bei diesem Material handelt es sich um ein elektrisch
isolierendes Material. Ferner ist dieses Material bevorzugt reflektierend für die im Betrieb des Halbleiterchips erzeugte Strahlung oder wirkt nicht oder nur zu einem
vernachlässigbaren Anteil absorbierend.
Gemäß zumindest einer Ausführungsform umfasst der
Halbleiterchip genau oder mindestens zwei, drei, vier oder sechs der Emitterbereiche. Alternativ oder zusätzlich umfasst der Halbleiterchip höchstens 24 oder höchstens 16 oder höchstens acht der Emitterbereiche.
Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen beschrieben, angegeben. Merkmale des Halbleiterchips sind daher auch für das Verfahren offenbart und umgekehrt. In mindestens einer Ausführungsform umfasst das Verfahren mindestens oder genau die folgenden Schritte:
- Bereitstellen des Trägers,
- epitaktisches Wachsen der Halbleiterschichtenfolge auf die Trägeroberseite,
- Aufbringen mindestens einer Kontaktschicht für die
Leiterbahnen auf eine dem Träger abgewandte Oberseite der Halbleiterschichtenfolge,
- Strukturieren der mindestens einen Kontaktschicht zu
Kontaktflächen der Leiterbahnen,
- Strukturieren der Halbleiterschichtenfolge zu den
Emitterbereichen,
- Aufbringen mindestens einer elektrisch isolierenden
Schutzschicht auf die Oberseite,
- Aufbringen von elektrisch leitenden Brücken der
Leiterbahnen, wobei die Brücken benachbarte Emitterbereiche elektrisch miteinander verbinden, und
- Aufbringen der n-Kontaktstelle und der p-Kontaktstelle .
Bevorzugt werden die Verfahrensschritte in der angegebenen Reihenfolge durchgeführt. Alternativ ist eine abweichende Reihenfolge ebenso möglich, soweit technisch sinnvoll. Nachfolgend wird ein hier beschriebener optoelektronischer Halbleiterchip und ein hier beschriebenes Verfahren unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt. Vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein. Es zeigen:
Figuren 1 bis 12 schematische Schnittdarstellungen eines
Ausführungsbeispiel eines Herstellungsverfahrens für einen hier beschriebenen optoelektronischen Halbleiterchip,
Figuren 13 bis 15 schematische Darstellungen von
Leiterbahnen für Ausführungsbeispiele von hier beschriebenen optoelektronischen Halbleiterchips, und
Figur 16 schematische Draufsichten auf Ausführungsbeispiele von hier beschriebenen optoelektronischen Halbleiterchips .
In den Figuren 1 bis 12 sind in Schnittdarstellungen
Verfahrensschritte zur Herstellung eines optoelektronischen Halbleiterchips 1 gezeigt. Sich außerhalb der Schnittebene befindliche Teile, insbesondere sich hinter der Zeichenebene befindliche Materialien, sind zur Vereinfachung der
Darstellung in den Figuren 1 bis 12 jeweils nicht gezeichnet. Gemäß Figur 1 wird ein Träger 2 bereitgestellt. Bei dem
Träger 2 handelt es sich um ein Aufwachssubstrat ,
insbesondere um Saphir. Der Träger 2 weist eine
Trägeroberseite 20 und eine dieser gegenüberliegende
Frontseite 22 auf.
Auf die Trägeroberseite 20 wird epitaktisch eine
Halbleiterschichtenfolge 3 abgeschieden. Die
Halbleiterschichtenfolge 3 umfasst eine n-leitende n-Schicht 31, die sich am nächsten am Träger 2 befindet. Ferner weist die Halbleiterschichtenfolge 3 eine p-leitende p-Schicht 35 auf. Eine dem Träger 2 abgewandte Oberseite 38 der
Halbleiterschichtenfolge 3 ist durch die p-Schicht 35
gebildet .
Zwischen der n-Schicht 31 und der p-Schicht 35 befindet sich mindestens eine aktive Schicht 33. Die aktive Schicht 33 kann durch einen pn-Übergang oder durch eine Quantentopfstruktur gebildet sein. Auch für die n-Schicht 31 und die p-Schicht 35 ist es möglich, dass diese aus mehreren Schichten
zusammengesetzt sind. Dies ist in der vereinfachten
Darstellung in den Figuren jeweils nicht gezeichnet.
Die n-Schicht 31 weist beispielsweise eine Dicke von ungefähr 5 μιη auf und die p-Schicht 35 eine Dicke von ungefähr 120 nm. Die genannten Zahlenwerte können, wie ebenso alle nachfolgend genannten Zahlenwerte, auch in allen anderen
Ausführungsbeispielen gelten und sind beispielsweise mit einer Toleranz von höchstens 50 % oder mit einer Toleranz von höchstens 25 % beaufschlagt.
In Figur 2 ist dargestellt, dass auf die Oberseite 38 eine Kontaktschicht 40 abgeschieden wird. Die Kontaktschicht 40 umfasst eine erste Schicht 40a, die beispielsweise aus Silber gebildet ist und eine Dicke von ungefähr 600 nm aufweisen kann. Alternativ kann es sich auch um eine deutlich dünnere Silberschicht handeln, die durch eine oder mehrere weitere Metallschichten, beispielsweise Kupferschichten, aufgedickt ist .
Optional befindet sich an der dem Träger 2 abgewandten Seite der ersten Schicht 40a eine zweite Schicht 40b der
Kontaktschicht 40. Diese zweite Schicht 40b ist bevorzugt aus einem leitfähigen Oxid wie ZnO gebildet. Über die zweite Schicht 40b ist eine Haftung zu einem später angrenzenden, dielektrischen Material verbesserbar. Die zweite Schicht 40b weist beispielsweise eine Dicke von ungefähr 70 nm auf. Die Schichten 40a, 40b, die die Kontaktschicht 40 bilden, werden bevorzugt ganzflächig auf die Oberseite 38 abgeschieden.
In Figur 3 ist zu sehen, dass die Kontaktschicht 40
insbesondere fotolithografisch teilweise von der Oberseite 38 entfernt wird. Hierdurch erfolgt eine Strukturierung zu
Kontaktflächen 41 für Leiterbahnen 4 und es werden Öffnungen 44 gebildet. Die Kontaktflächen 41 umgeben resultierende Öffnungen 44 jeweils ringartig oder rahmenförmig . Eine Fläche der Öffnungen 44 ist, in Draufsicht gesehen, klein im
Vergleich zu einer verbleibenden Fläche der Kontaktfläche 41. Anders als durch die Schnittdarstellung in Figur 3
suggeriert, bedecken die Kontaktflächen 41 bevorzugt große Teile der Oberseite 38 der Halbleiterschichtenfolge 3. In Figur 4 ist gezeigt, dass die p-Schicht 35 stellenweise von der n-Schicht 31 entfernt ist, sodass die n-Schicht 31 stellenweise freiliegt. Die stehen bleibenden Bereiche der p- Schicht 35 können die Kontaktflächen 41 lateral, in Richtung parallel zur Trägeroberseite 20, überragen. Es wird auch Material der n-Schicht 31 teilweise entfernt, sodass die aktive Schicht 33 unterbrochen wird. Gemäß Figur 5 wird die Halbleiterschichtenfolge 3 in einzelne Emitterbereiche 36 strukturiert. Zwischen benachbarten
Emitterbereichen 36 ist ein Halbleitermaterial der
Halbleiterschichtenfolge 3 vollständig entfernt. Die
Emitterbereiche 36 befinden sich somit alle auf dem
gemeinsamen Träger 2. Ein Umbonden auf ein anderes Substrat findet nicht statt. Eine mechanische Verbindung der
Emitterbereiche 36 hin zu der Trägeroberseiten 20 bleibt dauerhaft erhalten. In diesem Verfahrensstadium besteht keine elektrische Verbindung zwischen benachbarten Emitterbereichen 36.
In Figur 6 ist gezeigt, dass auf die gemäß Figur 5 erzeugten Strukturen ringsum Schutzschichten 61, 62 aufgebracht werden. Bei der ersten Schutzschicht 61, die dem Träger 2 am nächsten gelegen ist, handelt es sich beispielsweise um eine
Aluminiumoxid-Schicht, eine Aluminiumnitrid-Schicht, eine Siliziumoxid-Schicht oder um eine Siliziumnitrid-Schicht. Auch eine S1O2 : Al-Schicht kann Verwendung finden. Auf die erste Schutzschicht 61 wird die zweite Schutzschicht 62 abgeschieden. Bei der zweiten Schutzschicht 62 handelt es sich zum Beispiel um Siliziumdioxid/Siliziumnitrid- Multischichten . Es wird die zweite Schutzschicht 62
beispielsweise mittels chemischer Gasphasenabscheidung, englisch Chemical Vapor Deposition, kurz CVD, erzeugt. Es weist die zweite Schutzschicht 62 eine Dicke von insbesondere ungefähr 400 nm auf. Im Verfahrensschritt gemäß Figur 7 werden die Schutzschichten 61, 62 teilweise entfernt und die Kontaktflächen 41 werden stellenweise freigelegt. Ebenso wird in den Öffnungen 44 die n-Schicht 31 teilweise freigelegt.
Gemäß Figur 8 wird in die Öffnungen 44 ein elektrisch
leitendes Material für Brücken 42 der Leiterbahnen 4
eingebracht. Zur Verbesserung eines elektrischen Kontakts kann optional eine Kontaktschicht, etwa eine ZnO-Schicht, auf die n-Schicht 31 aufgesputtert werden. Anschließend werden die Öffnungen 44 bevorzugt im Wesentlichen vollständig mit einem Metall, beispielsweise mit Silber, verfüllt. Nach dem Einbringen des Materials der Brücken 42 kann ein Ausheilen, englisch annealing, erfolgen.
Im Verfahrensschritt gemäß Figur 9 werden die Brücken 42 vervollständigt und die Leiterbahnen 4 ausgebildet. In diesem Verfahrensschritt werden insbesondere die im Wesentlichen parallel zur Trägeroberseite 20 verlaufenden Teilbereiche der Leiterbahnen 4 erzeugt. Jede der Leiterbahnen 4 umfasst hierbei eine der Kontaktflächen 41 und eine der Brücken 42. Die hieraus resultierenden Strompfade C sind in Figur 9 durch Pfeile schematisch dargestellt. Die Strichlinien-Pfeile zwischen den Kontaktflächen 41 innerhalb eines der
Emitterbereiche 36 deuten an, dass die Kontaktflächen 41 ringartig um die Öffnungen 44 herum geformt sind.
Ein Material für die Brücken 42 wird bevorzugt im
Wesentlichen ganzflächig aufgebracht. In der Schicht für die Brücken 42 sind dann nur vergleichsweise kleine Aussparungen vorhanden, um benachbarte Leiterbahnen 4 elektrisch
voneinander isoliert zu halten. Bei dem Material für die parallel zur Trägeroberseite 20 verlaufenden Teilbereiche der Brücken 42 handelt es sich bevorzugt um ein reflektierendes Material wie Silber. Zu einer Haftvermittlung kann sich hin zu den Kontaktflächen 41 optional eine dünne Schicht aus Titan oder ZnO befinden. In Richtung weg von dem Träger 2 können die Brücken 42 von einer dünnen Platinschicht und/oder von einer dünnen Titanschicht bedeckt sein, ebenfalls zu einer Haftverbesserung an
nachfolgenden Schichten. Es kann sich also an einer oder an beiden Seiten der Brücken 42, in einer Richtung senkrecht zur Trägeroberseite 20, eine haftvermittelnde Schicht befinden. Die parallel zur Trägeroberseite 20 verlaufenden Teilbereiche der Brücken 42 weisen beispielsweise eine Dicke von ungefähr 150 nm oder von ungefähr 350 nm auf.
Gemäß Figur 10 wird eine dritte Schutzschicht 63 ganzflächig abgeschieden, beispielsweise mittels CVD. Ein Material der dritten Schutzschicht 63 ist zum Beispiel Siliziumnitrid. Eine Dicke der dritten Schutzschicht 63 kann im Bereich um ungefähr 500 nm liegen.
In Figur 11 ist gezeigt, dass in die dritte Schutzschicht 63 zwei Ausnehmungen geformt werden, sodass eine der
Kontaktflächen 41 und eine der Brücken 42 freigelegt wird.
Gemäß Figur 12 wird der Halbleiterchip 1 fertiggestellt, indem eine n-Kontaktstelle 51 und eine p-Kontaktstelle 55 ausgeformt werden. Optional sind die Kontaktstellen 51, 55 mehrschichtig aufgebaut. Eine optionale erste Schicht 51b ist zum Beispiel aus Titan und/oder Titan-Wolfram-Nitrid gebildet und kann als Barriereschicht, Diffusionsstoppschicht und/oder Haftvermittlungsschicht wirken. Auf die erste Schicht 51b, 55b wird eine zweite Schichte 51a, 55b ausgeformt. Die zweite Schicht 51a, 55a ist bevorzugt lötfähig und kann aus AuSn geformt sein. Eine Dicke der Kontaktstellen 51, 55 liegt beispielsweise zwischen einschließlich 200 nm und 3 μιη. Der Halbleiterchip 1 gemäß Figur 12 weist nur zwei der
Emitterbereiche 36 auf. Anders als dargestellt kann eine größere Anzahl der Emitterbereiche 36 vorhanden sein. An jedem der Emitterbereiche 36 erfolgt ein Spannungsabfall von ungefähr 3 V. Bei beispielsweise vier Emitterbereichen 36 ist dann der Halbleiterchip 1 mit einer Spannung von ungefähr 12 V betreibbar. Bei entsprechend mehr Emitterbereichen 36 ist eine entsprechend höhere Betriebsspannung erzielbar.
In den Figuren 13 bis 15 sind mögliche Ausgestaltungen der Leiterbahnen 4 schematisch gezeigt, die Figurenteile A betreffen jeweils eine schematische Seitenansicht und die Figurenteile B jeweils eine schematische Draufsicht. In den Figuren 13 bis 15 sind verschiedene Aspekte der Leiterbahnen 4 dargestellt. Hierbei können auch Mischformen zwischen den in den Figuren 13 bis 15 dargestellten Leiterbahnen in einem Halbleiterchip, etwa gemäß Figur 12, auftreten.
Gemäß Figur 13 weist die Kontaktfläche 41 der Leiterbahn 4 genau eine Öffnung 44 auf und die Brücke 42 ist, in
Draufsicht gesehen, bahnartig und in Seitenansicht gesehen U- förmig gestaltet. Ein senkrecht zur Kontaktfläche 41
verlaufender Bereich der Brücke 42 schneidet eine durch die Kontaktfläche 41 definierte Ebene. Gemäß Figur 14 weist die Kontaktfläche 41 eine Mehrzahl von Öffnungen 44 auf. Die Öffnungen 44 sind bevorzugt regelmäßig in einem Raster angeordnet. Die Brücke 42 ist flächig
gestaltet, sodass zusammen mit der Kontaktfläche 41 ein im Wesentlichen ganzflächiger Spiegel für die Emitterbereiche 36 ausgebildet wird. In der Seitenansicht gesehen kann die
Brücke 42 F-förmig oder π-förmig gestaltet sein. Wie auch in allen anderen Ausführungsbeispielen liegt ein Durchmesser der Öffnungen 44 beispielsweise bei mindestens 5 μιη und/oder bei höchstens 25 μιη. Die Öffnungen 44 weisen bevorzugt eine möglichst geringe Größe auf. Bei der Leiterbahn 4, wie in Figur 15 gezeigt, befindet sich die Öffnung 44 an einem Rand der Kontaktfläche 41. Die
Öffnung 44 ist als Nase geformt. Die Brücke 42 ist flächig ausgebildet und überspannt die Kontaktfläche 41 einer
benachbarten Leiterbahn, nicht gezeichnet, bevorzugt nahezu vollständig.
In Figur 16 sind weitere Ausführungsbeispiele der
Halbleiterchips 1 gezeigt, in Draufsichten auf die Frontseite 22. Die Frontseite 22 ist als Strahlungshauptseite gestaltet. Die Halbleiterchips 1 weisen zum Beispiel eine Kantenlänge von mindestens 0,25 mm oder mindestens 0,5 mm oder mindestens 0,75 mm auf. Die Kantenlänge beträgt alternativ oder
zusätzlich höchstens 3 mm oder höchstens 2 mm. Die Frontseiten 22 sind jeweils nicht von Leiterbahnen oder Durchkontaktierungen unterbrochen. Das heißt, der Träger 2 weist bevorzugt keine Löcher, Durchbrüche oder Ausnehmungen zu einer elektrischen und/oder mechanischen Kontaktierung auf. Es erstreckt sich der Träger 2 zusammenhängend und ununterbrochen über alle Emitterbereiche 36.
Gemäß Figur 16A weist der Halbleiterchip 1 vier der
Emitterbereiche 36 auf, die in einem quadratischen Muster angeordnet und alle elektrisch in Serie geschaltet sind, vergleiche die durch Pfeile gekennzeichnete Stromrichtung C.
In Figur 16B weist der Halbleiterchip 1 neun in einem
gleichmäßigen Raster angeordnete Emitterbereiche 36 auf, die ebenfalls in einer einzigen elektrischen Serienschaltung zusammengefasst sind.
Abweichend hiervon weist der Halbleiterchip 1 gemäß Figur 16C zwei separate Serienschaltungen auf, die jeweils
beispielsweise vier der Emitterbereiche 36 umfassen.
Entsprechend umfasst der Halbleiterchip 1 gemäß Figur 16 eine der Anzahl der Serienschaltungen entsprechende Anzahl von n- Kontaktstellen und p-Kontaktstellen, nicht gezeichnet.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt.
Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmale oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist . Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2012 106 364.8, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.

Claims

Patentansprüche
1. Optoelektronischer Halbleiterchip (1) mit
- einem Träger (2) mit einer Trägeroberseite (20), - einer Halbleiterschichtenfolge (3) mit zumindest einer aktiven Schicht (33) zur Erzeugung einer
elektromagnetischen Strahlung, wobei sich die aktive Schicht (33) zwischen einer n-leitenden n-Schicht (31) und einer p-leitenden p-Schicht (35) der
Halbleiterschichtenfolge (3) befindet,
- einer n-Kontaktstelle (51) und einer p-Kontaktstelle (55) zum elektrischen Kontaktieren des Halbleiterchips (1) ,
- mindestens zwei oder mindestens drei elektrischen Leiterbahnen (4),
wobei
- die Halbleiterschichtenfolge (3) , in Draufsicht auf die Trägeroberseite (20) gesehen, in mindestens zwei nebeneinander angeordnete Emitterbereiche (36)
strukturiert ist,
- sich die Leiterbahnen (4) an einer dem Träger (2) abgewandten Seite der Halbleiterschichtenfolge (3) befinden, und
- die Emitterbereiche (26) über die Leiterbahnen (4) elektrisch in Serie geschaltet sind.
2. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem
- die Kontaktfläche (41) mindestens eine Öffnung (44) aufweist, durch die hindurch eine weitere Leiterbahn
(4) bis in die n-Schicht (31) reicht,
- zumindest die Leiterbahnen (4), die nicht elektrisch unmittelbar mit der n-Kontaktstelle (51) oder der p- Kontaktstelle (55) verbunden sind, eine elektrisch leitende Brücke (42) aufweisen,
- die Brücke (42) zwei benachbarte Emitterbereiche (36) elektrisch miteinander verbindet und diese
Emitterbereiche (36) , in Draufsicht auf die
Trägeroberseite (20) gesehen, jeweils zum Teil
überdeckt,
- alle Kontaktflächen (41) in einer gemeinsamen Ebene parallel zur Trägeroberseite (20) liegen,
- sich parallel zu dieser Ebene verlaufende
Teilbereiche der Brücken (42) weiter von der
Trägeroberseite (20) entfernt befinden als die
Kontaktflächen (41),
- parallel zu dieser Ebene verlaufende Teilbereiche der n-Kontaktstelle (51) und der p-Kontaktstelle (55) weiter von der Trägeroberseite (20) entfernt sind als die Kontaktflächen (41) und die Brücken (42), und
- die Brücken (42) flächig gestaltet sind, sodass zusammen mit den Kontaktflächen (41) ein ganzflächiger Spiegel für die Emitterbereiche (36) ausgebildet ist.
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem sich zwei entlang einer Stromrichtung (C) der Serienschaltung aufeinanderfolgende Leiterbahnen (4) durchdringen .
Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem zumindest die Leiterbahnen (4), die nicht elektrisch unmittelbar mit der n-Kontaktstelle (51) oder der p-Kontaktstelle (55) verbunden sind, eine Kontaktfläche (41) aufweisen, die sich an der p-Schicht
(35) befindet,
wobei die Kontaktfläche (41) mindestens eine Öffnung (44) aufweist, durch die hindurch eine weitere
Leiterbahn (4) bis in die n-Schicht (31) reicht.
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem zumindest die Leiterbahnen (4), die nicht elektrisch unmittelbar mit der n-Kontaktstelle (51) oder der p-Kontaktstelle (55) verbunden sind, eine elektrisch leitende Brücke (42) aufweisen,
wobei die Brücke (42) zwei benachbarte Emitterbereiche
(36) elektrisch miteinander verbindet und diese
Emitterbereiche (36) , in Draufsicht auf die
Trägeroberseite (20) gesehen, jeweils zum Teil
überdeckt .
Optoelektronischer Halbleiterchip (1) nach den
Ansprüchen 4 und 5,
bei dem je genau eine der Kontaktflächen (41) der
Leiterbahnen (4) an jeweils genau einem der
Emitterbereiche (36) angebracht ist,
wobei jede der Kontaktflächen (41) von der Brücke (42) einer in Stromrichtung (C) benachbarten Leiterbahn (4) durchdrungen ist.
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem alle Kontaktflächen (41) in einer gemeinsamen Ebene parallel zur Trägeroberseite (20) liegen, wobei sich parallel zu dieser Ebene verlaufende
Teilbereiche der Brücken (42) weiter von der
Trägeroberseite (20) entfernt befinden als die Kontaktflächen (41), und
wobei parallel zu dieser Ebene verlaufende Teilbereiche der n-Kontaktstelle (51) und der p-Kontaktstelle (55) weiter von der Trägeroberseite (20) entfernt sind als die Kontaktflächen (41) und die Brücken (42) .
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem zumindest ein Teilbereich der Leiterbahnen (4) als Reflektor für in der aktiven Schicht (33) erzeugte Strahlung gestaltet ist.
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem der Träger (2) ein Aufwachssubstrat für die Halbleiterschichtenfolge (3) ist.
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
der ein Flip-Chip ist und bei dem eine
Strahlungshauptseite durch eine der Trägeroberseite (20) gegenüberliegenden Frontseite (22) des Trägers (2) gebildet wird.
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem, in Draufsicht auf die Trägeroberseite (20) gesehen, in Stromrichtung (C) benachbarte Leiterbahnen (4) überlappen,
wobei diese Leiterbahnen (4) elektrisch nur über die Halbleiterschichtenfolge (3) miteinander verbunden sind . Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
bei dem die Halbleiterschichtenfolge (3) zwischen benachbarten Emitterbereichen (36) vollständig entfernt ist,
sodass keine durchgehende Verbindung zwischen
benachbarten Emitterbereichen (36) aus einem
Halbleitermaterial der Halbleiterschichtenfolge (3) vorliegt .
Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
bei dem ein Graben zwischen benachbarten
Emitterbereichen (36) mit mindestens einem elektrisch isolierenden Material (61, 62) vollständig aufgefüllt ist .
Optoelektronischer Halbleiterchip (1) nach einem der vorhergehenden Ansprüche,
der zwischen einschließlich 4 und 24 der
Emitterbereiche (36) umfasst.
Verfahren zur Herstellung eines optoelektronischen Halbleiterchips (1) nach einem der vorhergehenden
Ansprüche mit den Schritten:
- Bereitstellen des Trägers (2),
- epitaktisches Wachsen der Halbleiterschichtenfolge (3) auf die Trägeroberseite (20),
- Aufbringen einer Kontaktschicht (40) für die
Leiterbahnen (4) auf eine dem Träger (2) abgewandte Oberseite (38) der Halbleiterschichtenfolge (3),
- Strukturieren der Kontaktschicht (40) zu
Kontaktflächen (41) der Leiterbahnen (4),
- Strukturieren der Halbleiterschichtenfolge (3) zu den Emitterbereichen (36) ,
- Aufbringen mindestens einer elektrisch isolierenden Schutzschicht (61, 62) auf die Oberseite (38),
- Aufbringen von elektrisch leitenden Brücken (42) der Leiterbahnen (4), wobei die Brücken (42) benachbarte
Emitterbereiche (36) elektrisch miteinander verbinden, und
- Aufbringen der n-Kontaktstelle (51) und der p- Kontaktstelle (52).
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