WO2013176396A1 - 단결정 실리콘 잉곳 및 웨이퍼, 그 잉곳 성장 장치 및 방법 - Google Patents

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crystal silicon
silicon ingot
wafer
ingot
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홍영호
황정하
차일선
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주식회사 엘지실트론
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    • C30B30/04—Production of single crystals or homogeneous polycrystalline material with defined structure characterised by the action of electric or magnetic fields, wave energy or other specific physical conditions using magnetic fields
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
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    • Y10T117/10—Apparatus
    • Y10T117/1024—Apparatus for crystallization from liquid or supercritical state
    • Y10T117/1032—Seed pulling
    • Y10T117/1068—Seed pulling including heating or cooling details [e.g., shield configuration]

Definitions

  • Embodiments relate to single crystal silicon ingots and wafers, and to apparatus and methods for growing the ingots.
  • a floating zone (FZ) method or a CZochralski (CZ: CZochralski) method is widely used as a method of manufacturing a silicon wafer.
  • FZ floating zone
  • CZ CZochralski
  • the polycrystalline silicon is charged into a quartz crucible, the graphite heating element is heated to melt it, the seed crystal is immersed in the silicon melt formed as a result of the melting, and the crystallization occurs at the interface of the melt to form the seed crystal.
  • the graphite heating element is heated to melt it
  • the seed crystal is immersed in the silicon melt formed as a result of the melting, and the crystallization occurs at the interface of the melt to form the seed crystal.
  • a single crystal silicon ingot is grown.
  • the grown single crystal silicon ingot is then sliced, etched and polished into wafer form.
  • V represents the pulling speed of the single crystal silicon ingot
  • G represents the vertical temperature gradient near the solid-liquid interface
  • the V region is a region in which vacancy is excessive due to lack of silicon atoms.
  • the single crystal silicon ingot is pulled up to a V / G smaller than a predetermined threshold, the single crystal silicon ingot is grown to an O band region in which an oxidation induced stacking fault (OSF) exists.
  • OSF oxidation induced stacking fault
  • the single crystal ingot grows in the interstitial region (hereinafter referred to as 'I region') due to the dislocation loop where silicon between the lattice is collected. do.
  • the region I is a region in which agglomerates of silicon between lattice are large due to excess of silicon atoms.
  • VDP region Between the V region and the I region, there is a vacancy dominant defect free region (hereinafter, referred to as 'VDP region') and an interstitial dominant defect region (hereinafter referred to as 'IDP region').
  • 'VDP region' vacancy dominant defect free region
  • 'IDP region' interstitial dominant defect region
  • the VDP region and the IDP region are the same in that they are regions of no lack or excess of silicon atoms, but the VDP region contains oxygen precipitation nuclei, while the IDP region does not contain oxygen precipitation nuclei.
  • a small void area that belongs to the O band and has a fine sized vacancy defect, for example a direct surface oxide defect (DSOD).
  • DSOD direct surface oxide defect
  • the corresponding V / G must be maintained while growing the single crystal silicon ingot.
  • the silicon wafer is cut out from the growing ingot, and the crystal defects of the cut wafer are evaluated to examine whether the ingot is growing as desired at the corresponding V / G. Based on the V / G, the single crystal ingot is grown in the VDP region or the IDP region.
  • RIE reactive ion etching
  • Cu copper
  • the control and management of fine crystal defects occurring during the growth of single crystal silicon ingots becomes very important. For example, growth of an ingot having only crystal defects having a desired fineness is required even in defect regions such as a VDP region and an IDP region.
  • a DRAM Dynamic Random Access Memory
  • a NAND flash memory or the like, it is required that the silicon wafer have a crystal defect of a size smaller than 20 nm while the line width is narrowed to 20 nm or less.
  • the various conventional crystal defect evaluation methods described above can only detect crystal defects having a size larger than 30 nm and cannot properly evaluate crystal defects smaller than 30 nm.
  • the existing crystal defect evaluation method only evaluates crystal defects having a size smaller than 30 nm as defects having the same size in a batch. Therefore, there is a problem that it is difficult to manufacture a silicon wafer or ingot having a crystal defect of a size smaller than 30 nm, for example, 10 nm to 29 nm.
  • the examples provide silicon single crystal ingots and wafers with crystal defects of finer size less than 30 nm.
  • Another embodiment provides a silicon single crystal ingot growth apparatus and method for fabricating a silicon wafer having microscopic crystal defects.
  • the single crystal silicon ingot and wafer of the embodiment have a transition region that predominantly has a crystal defect having a size of 10 nm to 30 nm among the crystal defects included in at least one of the vacancy predominant defect regions and the interstitial predominant defect regions. It includes.
  • crystal defects having a size of 10 nm to 30 nm are more than 50%.
  • crystal defects having a size of 10 nm to 30 nm occupy 70% or more.
  • the transition region does not include ring-shaped oxide organic stacking defects.
  • the single crystal silicon ingot and wafer are manufactured by the Czochralski method.
  • the size of the crystal defect included in the transition region is 10 nm to 19 nm.
  • the interstitial predominant defect region occupies 100x% (where 0 ⁇ x ⁇ 1) in the entire transition region, and the baconic predominant defect region is 100 in the entire transition region. (1-x) occupies%.
  • the interstitial predominant defect free area occupies at least 70% of the entire transition area.
  • the dominant defect free vacancy region occupies 30% or less of the entire transition region.
  • the vacancy predominant defect region is located at the edge of the single crystal silicon ingot and the wafer and the interstitial predominant defect region is located at the center inside the edge of the single crystal silicon ingot and the wafer.
  • the dominant defect free vacancy region occupies 70% or more of the entire transition region.
  • the interstitial predominant defect free area occupies 30% or less of the entire transition area.
  • the interstitial predominant defect region is located at the edge of the single crystal silicon ingot and the wafer and the vacancy predominant defect region is located centrally inside the edge of the single crystal silicon ingot and the wafer.
  • the size of the crystal defect contained in the transition region can be detected by the magic method.
  • the size of the crystal defect included in the transition region can be detected by the magic method in a state in which the single crystal silicon ingot and the wafer are not heat-treated.
  • the pixel number 1 indicates a crystal defect having a size of 10 nm to 19 nm.
  • the single crystal silicon ingot growth apparatus includes a crucible for accommodating silicon melt, a heater installed around the crucible to apply heat to the crucible, and a maximum magnetic field plan (MGP) at a position determined according to the position of the maximum heating part of the heater. It includes a magnetic field applying unit for applying a magnetic field to the crucible to form a).
  • MGP maximum magnetic field plan
  • the single crystal silicon ingot growth apparatus may include: a first controller configured to change the position of the maximum heating part by controlling the heater; And a second control unit controlling the magnetic field applying unit so that the MGP is formed at a position adjusted according to the changed position of the maximum heating unit.
  • the heater may uniformly generate heat in the vertical direction or adjust the amount of heat generated in the vertical direction.
  • the MGP is located at a lower position than the maximum heating portion.
  • the MGP is located 20% to 40% lower than the position of the maximum heating part with respect to the interface of the silicon melt.
  • the MGP is located 50 mm to 300 mm lower than the interface of the silicon melt.
  • the strength of the magnetic field applied to the crucible by the magnetic field applying unit may be 2000 to 3400 gauss.
  • the target pulling speed margin of the grown single crystal silicon ingot may be 0.010 mm / min to 0.030 mm / min.
  • the single crystal silicon ingot according to the embodiment performed in the single crystal silicon ingot growth apparatus having a crucible containing a silicon melt, a heater installed around the crucible to apply heat to the crucible, and a magnetic field applying portion for applying a magnetic field to the crucible
  • the growth method may further include determining a position of a maximum heating part of the heater; Determining a position of a maximum magnetic field plan (MGP) according to the determined position of the maximum heating part; And applying the magnetic field to the crucible so that the MGP is formed at the determined position.
  • MGP maximum magnetic field plan
  • the single crystal silicon ingot growth method may include: adjusting the position of the MGP according to the changed position of the maximum heating portion when the position of the maximum heating portion is changed; And applying the magnetic field to the crucible to form the MGP at the adjusted position.
  • the magnetic field is applied to the crucible to form the MGP at a lower position than the maximum heat generating portion.
  • the magnetic field is applied to the crucible to form the MGP at a position 20% to 40% lower than the position of the maximum heat generating portion based on the interface of the silicon melt.
  • the magnetic field is applied to the crucible to form the MGP at 50 mm to 300 mm lower than the interface of the silicon melt.
  • the strength of the magnetic field applied to the crucible may be 2000 to 3400 gauss.
  • the target pulling speed margin of the grown single crystal silicon ingot may be 0.010 mm / min to 0.030 mm / min.
  • the single crystal silicon ingot growth apparatus 33.
  • a heater that heats the crucible so that the silicon in the crucible is melted;
  • An impression portion for pulling up while rotating the single crystal silicon ingot;
  • a rotational angular velocity calculator configured to calculate a rotational angular velocity of the single crystal silicon ingot;
  • a first comparing unit comparing the calculated rotational angular velocity with a target rotational angular velocity and outputting the compared result as an angular velocity error value;
  • a flow rate controller configured to adjust a flow rate of the molten silicon in a portion where the diameter of the grown single crystal silicon ingot is sensed according to the angular velocity error value;
  • a diameter sensing unit configured to sense the diameter of the single crystal silicon ingot.
  • the single crystal silicon ingot growth apparatus further includes a second comparison unit which compares the sensed diameter with a target diameter and outputs the compared result as a diameter error value, wherein the pulling unit has a pulling speed that is variable according to the diameter error value.
  • the single crystal ingot is pulled while rotating.
  • a single crystal silicon ingot growth apparatus including a crucible containing molten silicon for growing a single crystal silicon ingot, a heater to heat the silicon in the crucible to melt the silicon, and an impression portion that is pulled while rotating the single crystal silicon ingot.
  • Single crystal silicon ingot growth method performed in the step, measuring the rotational angular velocity of the single crystal silicon ingot; Determining an angular velocity error value by comparing the measured rotational angular velocity with a target rotational angular velocity; Adjusting the flow rate of the molten silicon in a portion where the diameter of the grown single crystal silicon ingot is sensed using the angular velocity error value; And sensing the diameter of the single crystal silicon ingot.
  • the single crystal silicon ingot growth method may further include determining a diameter error value by comparing the sensed diameter with a target diameter; And varying the pulling rate of the grown single crystal silicon ingot using the diameter error value.
  • the flow velocity is reduced and adjusted.
  • the diameter sensing portion corresponds to the meniscus of the molten silicon, and the flow rate of the meniscus is stabilized by reducing the flow rate of the molten silicon.
  • the pulling speed margin of the grown single crystal silicon ingot may be 0.020 mm / min to 0.030 mm / min.
  • the high-quality silicon single crystal ingots and wafers for semiconductors of the embodiment can detect crystal defects having a smaller size of less than 30 nm using the magic method, so that crystal defects having a size smaller than 30 nm, for example, 10 nm to 19 nm, are used. It can be formed into a transition region containing a can be used in a semiconductor device having a line width narrowed to 20 nm or less.
  • the single crystal silicon growth method and apparatus of the embodiment controls the pulling speed after stabilizing the flow of the meniscus in which the diameter of the single crystal silicon ingot is sensed, so that the pulling speed can be more accurately controlled, and the maximum magnetic field plan
  • the maximum magnetic field plan In addition to determining the position of the (MGP) based on the position of the maximum heating part, and controlling the convection of the silicon melt by appropriately adjusting the strength of the magnetic field, it promotes the recombination of the bacon and interstitial to increase the margin of the IDP region You can.
  • 1 is a view schematically showing the distribution of crystal defect regions according to V / G during growth of a single crystal silicon ingot.
  • FIG. 2 is a view showing a single crystal ingot growth apparatus according to the embodiment.
  • 3 is a diagram showing the growth rate and the distribution of crystal defects of the single crystal silicon ingot according to the present embodiment.
  • FIG. 4 is a plan view of a single crystal silicon ingot and a wafer according to the embodiment.
  • FIG. 5 is a plan view of a single crystal silicon ingot and a wafer according to another embodiment.
  • FIGS. 6A and 6C show images of the wafer sample taken by the magic method.
  • FIG. 7 is a graph in which a relationship between each pixel and a volume of an image acquired by the magic method is analyzed by TEM.
  • FIG. 8 illustrates an image of a crystal defect corresponding to pixel 1 photographed using a TEM.
  • 9 is a graph showing a histogram of pixels.
  • FIG. 10 is a flowchart for explaining a method of growing a single crystal silicon ingot according to the embodiment.
  • 11A and 11B are graphs showing the trajectory of the pulling speed of the ingot.
  • FIG. 12 is a diagram showing a margin of the pulling speed according to the present embodiment and the present embodiment.
  • FIG. 13 is a flowchart for explaining a method of growing a single crystal silicon ingot according to another embodiment.
  • FIG. 14A shows the maximum value of the IDP margin according to the position of the MGP
  • FIG. 14B shows a 70% value of the maximum value of the IDP margin according to the position of the MGP.
  • FIG. 15A shows the maximum value of the IDP margin according to the strength of the magnetic field
  • FIG. 15B shows the 70% value of the maximum value of the IDP margin according to the strength of the magnetic field.
  • FIG. 2 is a view showing the single crystal ingot growth apparatus 100 according to the embodiment.
  • the single crystal ingot growth apparatus 100 shown in FIG. 2 includes a crucible 10, a support shaft driver 16, a support rotation shaft 18, a silicon melt 20, an ingot 30, a seed crystal 32, and wire pulling.
  • the rotational angular velocity calculator 92, the first comparator 94, the flow rate controller 96, the second comparator 110, and the first and second controllers 120 and 130 are included.
  • the single crystal silicon ingot growth apparatus 100 grows the single crystal silicon ingot 30 as follows by the CZ method.
  • the high-purity polycrystalline raw material of silicon in the crucible 10 is heated by the heater 60 above the melting point temperature, and changed into the silicon melt 20.
  • the crucible 10 containing the silicon melt 20 has a double structure in which the inside is made of quartz 12 and the outside is made of graphite 14.
  • the pulling unit 40 releases the pulling wire 42 to contact or immerse the tip of the seed crystal 32 at approximately the center of the surface of the silicon melt 20.
  • the silicon seed crystals 32 may be held using a seed chuck (not shown).
  • the support shaft drive unit 16 rotates the support rotation shaft 18 of the crucible 20 in the same direction as the arrow, while the pull unit 40 is pulled while rotating the ingot 30 by the pulling wire 42. To foster. At this time, it is possible to complete the columnar single crystal silicon ingot 30 by adjusting the speed (V) and the temperature gradient (G, ⁇ G) to pull the ingot 30.
  • the thermal member 50 is disposed to surround the ingot 30 between the single crystal silicon ingot 30 and the crucible 10 and serves to block heat radiated from the ingot 30.
  • 3 is a diagram showing the growth rate and the distribution of crystal defects of the single crystal silicon ingot according to the present embodiment.
  • the transition region is defined as a region that predominantly has crystal defects having a size of 10 nm to 30 nm among the crystal defects included in at least one of the VDP region and the IDP region.
  • the predominance may mean more than 50%. That is, among the total crystal defects included in the transition region, crystal defects having a size of 10 nm to 30 nm may be more than 50%. That is, among the total crystal defects included in the transition region, crystal defects having a size of 10 nm to 30 nm may occupy k% or more (where 50 ⁇ k ⁇ 100).
  • the size of crystal defects predominantly included in the transition region may be between 10 nm and 19 nm.
  • Such a transition region may not include crystal defects belonging to an O band or an I region which is a ring-shaped oxidized organic stacked defect region.
  • the ingot according to the present embodiment (30) or the silicon wafer may predominantly have crystal defects of the size of 10 nm to 30 nm.
  • FIG. 4 shows a plan view of a single crystal silicon ingot and a wafer 5A according to an embodiment
  • FIG. 5 shows a plan view of a single crystal silicon ingot and a wafer 5B according to another embodiment.
  • the ingot 30 or silicon wafer 5A is crystalline defect as shown in FIG. It can have a distribution. In this case, the distribution of the transition region of the silicon wafer 5A spans both the VDP region 142 and the IDP region 140.
  • the silicon wafer 5B has a crystal defect distribution as shown in FIG. Can be.
  • the distribution of the transition region of the silicon wafer 5B spans only the IDP region 150. In other words, the distribution of the transition region of the silicon wafer 5B does not span the VDP region.
  • the distribution of the transition region of the silicon wafer spans only the VDP region. In other words, the distribution of the transition region of the silicon wafer does not span the IDP region.
  • the IDP region may occupy m% in the entire transition region as in Equation 1 below, and the VDP region may occupy n% in the entire transition region as in Equation 2 below.
  • the IDP region may occupy 70% or more of the entire transition region, and the VDP region may occupy less than 30% of the entire transition region.
  • the VDP region is positioned at the edge of the silicon wafer 5A and the IDP region is positioned at the center of the inner edge of the silicon wafer 5A.
  • the VDP region may occupy 70% or more of the entire transition region, and the IDP region may occupy less than 30% of the entire transition region.
  • the IDP region may be located on the edge of the silicon wafer and the VDP region may be located in the center of the inner edge of the silicon wafer.
  • the present invention is not limited thereto, and in the transition region of the silicon wafer, the VDP region and the IDP region may be located in various forms.
  • the ingot 30 can be grown to V / G out of the T (VG) initially set by various factors. Therefore, it is necessary to evaluate whether the ingot 30 is grown in a transition region which predominantly has crystal defects having a desired size of 10 nm to 30 nm. To this end, the present embodiment uses the Magics method.
  • the existing Magics method has only been used to evaluate the source of defects.
  • the applicant has detected the size of the crystal defect by the following method using the above-mentioned magic method.
  • a wafer sample is prepared by cutting the ingot in a horizontal direction perpendicular to the growing direction of the ingot.
  • FIGS. 6A and 6C show images of the wafer sample taken by the magic method.
  • the image obtained by the magic method displays pixels separated by different colors, but since the drawing is shown in black and white, the color of pixel 1 is circled for convenience of understanding.
  • the color of the pixel 2 is displayed by dividing by ⁇ , and the color of the pixel 3 is displayed by dividing by ⁇ .
  • the image of FIGS. 6B and 6C may display only a few pixels (ie, pixels 1 to 3), but may not be limited thereto.
  • the existing crystal defect evaluation method for example, the Cu haze method, as shown in Fig. 6A, the VDP region is displayed in black and the IDP region is displayed in white in the wafer sample. Therefore, according to the Cu haze method, it was not possible to evaluate how predominantly a crystal defect having a size smaller than 30 nm among the crystal defects contained in the VDP region and the IDP region. That is, according to the existing crystal defect evaluation method, a silicon wafer formed of a transition region having predominantly only crystal defects having sizes of 10 nm to 19 nm smaller than 30 nm could not be produced.
  • the wafer sample predominantly has a crystal defect having a size smaller than 30 nm.
  • photographing a wafer sample with a camera results in an image as illustrated in FIG. 6B or 6C showing pixels of different colors (eg, pixels 1 to 3).
  • the applicant reviewed the image shown in FIG. 6B or 6C with a scanning electron microscope (SEM), and then observed with a transmission electron microscope (TEM) to determine the pixel-by-pixel determination.
  • SEM scanning electron microscope
  • TEM transmission electron microscope
  • FIG. 7 is a graph in which the relationship between each pixel and volume of an image obtained by the magic method is analyzed by TEM, where the horizontal axis represents pixel number and the vertical axis represents volume.
  • the correlation coefficient (R 2 ) is 0.9
  • each pixel was photographed by a TEM as shown in FIG. 8 to evaluate the size of the crystal defects for each pixel.
  • many pixels were photographed by TEM, and it was found that the size of each pixel defect had a correlation as shown in FIG. 7. Referring to FIG. 7, it can be seen that as the number of pixels decreases, the volume of crystal defects decreases. This suggests that the smaller the pixel number, the smaller the size of the crystal defect. 8, it can be seen that the size of the crystal defect of the pixel 1 has a size of approximately 10 nm to 19 nm.
  • the specific size of the crystal defect with a size smaller than 30 nm which cannot be previously evaluated can be detected through the pixel displayed on the image photographed by the magic method.
  • FIG. 9 is a graph showing a histogram of pixels, where the horizontal axis represents pixel numbers and the vertical axis represents the frequency (or density) of each pixel.
  • a histogram of each pixel as shown in FIG. 9 is generated from the image of the wafer sample. The frequency of each pixel number in the histogram can then be evaluated to determine the size of the crystal defects contained in the wafer sample.
  • the colors (o, ⁇ , ⁇ ) from pixel 1 to pixel 3 are displayed at the edges, while the color of pixel 1 (o is located at the center inside the edge. ) Is only displayed.
  • the histogram curve 200 illustrated in FIG. 9 is obtained from the image illustrated in FIG. 6B.
  • the critical frequency is determined according to the degree of preponderance.
  • the threshold frequency means k% of the total number of pixels. That is, in this case, since the ingot 30 is growing to V / G in T (VG), the wafer sample shown in Fig. 6B is a silicon wafer formed as a transition region in which crystal defects of a desired size are predominant.
  • V / G becomes a little lower in T (VG)
  • the image of the wafer sample taken by the magic method may be as shown in FIG. 6C.
  • the silicon wafer since the silicon wafer was formed in the transition region in which the crystal defects of the IDP region predominantly included, it is also a pass.
  • the silicon wafer according to the present embodiment can be manufactured by lowering the V / G value out of T (VG) by ⁇ V / G so that the ingot 30 grows to V / G in T (VG).
  • ⁇ V / G can be easily obtained.
  • ⁇ V / G can be obtained by subtracting V / G corresponding to the size of the crystal defect corresponding to the pixel 1 from V / G corresponding to the size of the crystal defect corresponding to the pixel 2.
  • ⁇ V / G is adjusted so that the frequency of pixel 1 is greater than the frequency of pixel 2 (202-> 200)
  • the frequency distribution increases. Therefore, in consideration of this, it is possible to determine the value of ⁇ V / G.
  • the silicon wafer according to the present embodiment can be precisely adjusted so that V / G falls within T (VG). It can be seen that only the transition region having a crystalline defect of 10 nm to 30 nm in size among the crystal defects included in at least one of the VDP region and the IDP region is formed.
  • an additional pretreatment step such as heat treatment of the wafer sample does not need to be performed. Therefore, the wafer sample can be evaluated more quickly and immediately fed back to reflect the growing ingot growth process, thereby reducing the production time.
  • FIG. 10 is a flowchart for explaining a single crystal silicon ingot growth method according to the embodiment.
  • the rotational angular velocity of the single crystal silicon ingot 30 is calculated (step 302).
  • the rotational angular velocity calculating unit 92 uses the speed at which the ingot 30 provided from the pulling unit 40 rotates and the diameter of the sensed ingot 30 provided from the sensor 90, thereby increasing the ingot 30. Can calculate the rotational angular velocity of
  • the first comparator 94 compares the rotational angular velocity calculated by the rotational angular velocity calculator 92 with the target rotational angular velocity TSR, and compares the result to the flow rate controller 96 as an angular velocity error value. Output (step 304).
  • the flow rate control unit 96 determines the diameter of the molten silicon 20 in the portion 34 where the diameter of the grown single crystal silicon ingot 30 is sensed according to the angular velocity error value received from the first comparator 94. Reduce the flow rate (step 306). To this end, the flow rate controller 96 may control the pulling unit 40 and / or the support shaft driver 16 to reduce the flow rate. That is, the flow rate control unit 96 controls the rotational speed of the ingot 30 through the pulling unit 40 and the rotational speed of the crucible 10 through the support shaft drive unit 16.
  • the flow rate control unit 96 decreases the flow velocity.
  • the portion 34 of which the diameter is sensed corresponds to the meniscus of the silicon melt 20, the flow rate of the silicon melt 20 may be reduced to stabilize the flow of the meniscus.
  • the diameter sensing unit 90 senses the diameter of the single crystal silicon ingot 30 (operation 308).
  • the second comparator 110 compares the diameter sensed by the diameter sensing unit 90 with the target diameter TD, and outputs the compared result as the diameter error value to the pulling unit 40 ( Step 310).
  • the pulling unit 40 varies the pulling speed of the grown single crystal silicon ingot 30 according to the diameter error value and pulls it while rotating the single crystal silicon ingot 30 at the variable pulling speed. Step 312).
  • the pulling speed of the grown single crystal silicon ingot 30 can be adjusted.
  • 11A and 11B are graphs showing the trajectory of the pulling speed V of the ingot 30, wherein the horizontal axis represents time and the vertical axis represents the pulling speed V.
  • the P band represents a boundary between the small void region and the O band shown in FIG.
  • the pulling unit 40 controls the pulling speed of the single crystal silicon ingot 30 according to the diameter sensed by the diameter sensing unit 90.
  • the impression unit 40 may have the ingot 30 as the actual diameter of the ingot 30 is larger than the target diameter.
  • the pulling unit 40 lowers the pulling speed of the ingot 30 by the measured diameter smaller than the target diameter.
  • the maniscus 34 the portion of which the diameter is sensed, may be unstable because the flow rate of the node or molten silicon 20 generated during the growth of the ingot 30 is affected by the strength.
  • the pulling speed is T (VG).
  • the width 322 that fluctuates outside the target trajectory 320 of the pulling speed within can be very large.
  • an ingot capable of defective processing including a crystal defect 336 in a P band (between the small void region and an O band region), a V region, or a crystal defect 334 in an I region ( 30) or the frequency of the silicon wafer may be increased (see 330).
  • the pulling speed margin of the grown single crystal silicon ingot 30 is 0.010 mm / min to 0.030 mm of the present embodiment L2 from 0.015 mm / min to 0.016 mm / min of the existing L1. / min, for example 0.025 mm / min.
  • FIG. 13 is a flowchart for explaining a method of growing a single crystal silicon ingot according to another embodiment.
  • the first controller 120 determines the position 62 of the maximum heating part of the heater 60 (operation 402).
  • the second controller 130 determines the position of the maximum magnetic field plan (MGP) according to the determined position 62 of the maximum heating part of the heater 60 received from the first controller 120. (Step 404).
  • MGP means a portion where the horizontal component of the magnetic field generated from the magnetic field applying unit 80 is maximized.
  • the magnetic field applying unit 80 is thermally cut off from the heater 60 by the heat insulating material 70.
  • the heater 60 may uniformly generate heat in the vertical direction, or may adjust the amount of heat generated in the vertical direction. If the heater 60 generates heat uniformly in the vertical direction, the maximum heat generating part is located slightly above the center or the center of the heater 60. However, when the heater 60 can adjust the amount of heat generated in the up and down direction, the maximum heat generating portion can be arbitrarily adjusted.
  • the second controller 130 controls the magnetic field applying unit 80 to apply the magnetic field to the crucible 10 so that the MGP is formed at the determined position (operation 406).
  • the position of the MGP is adjusted according to the changed position 62 of the maximum heating unit (operation 410).
  • the first controller 120 may control the heater 60 to change the position 62 of the maximum heating part.
  • the position 62 of the maximum heating part may also change.
  • the second controller 130 checks the changed position 62 of the maximum heating unit through the first controller 120 and adjusts the position where the MGP is to be formed according to the changed position.
  • the second controller 130 controls the magnetic field applying unit 80 to form the MGP at the adjusted position and applies the magnetic field to the crucible 10 (operation 412).
  • the MGP may be determined to be located below the position 62 of the maximum heating portion.
  • the MGP may be located 20% to 40% lower than the position 62 of the maximum heating portion relative to the interface of the silicon melt 20. That is, if the position 62 of the maximum heat generating portion is spaced apart from the interface of the silicon melt 20 by the first distance D1, the MGP is 20% to 40 greater than the first distance D1 from the interface of the silicon melt 20.
  • the second distance may be spaced apart by a second distance D2.
  • the second distance D2 may be between 50 mm and 300 mm, for example 150 mm.
  • FIG. 14A shows the maximum value of the IDP margin according to the position of the MGP
  • FIG. 14B shows a 70% value of the maximum value of the IDP margin according to the position of the MGP.
  • the horizontal axis represents the position of the MGP
  • the position of the MGP is set to '0' at the interface of the silicon melt 20, and the negative value increases toward the bottom of the interface.
  • REF of FIG. 14B indicates a reference value to be compared with the MGP according to the present embodiment.
  • the MGP may be located at ⁇ 50 mm to ⁇ 300 mm, and when it is ⁇ 150 mm, the margin of the IDP may be maximized.
  • the convection of the silicon melt 20 can be controlled by adjusting the position 62 of the maximum heat generating part and the position of the MGP, but also the silicon melt by the strength of the magnetic field applied by the magnetic field applying part 80.
  • Convection of 20 can be controlled.
  • the magnetic field applied to the crucible 10 by the magnetic field applying unit 80 may be 2000 to 3400 gauss, and when it is 2800 gauss, the IDP margin may be maximized.
  • FIG. 15A shows the maximum value of the IDP margin according to the strength of the magnetic field
  • FIG. 15B shows the 70% value of the maximum value of the IDP margin according to the strength of the magnetic field.
  • the vertical axis represents IDP margin
  • the horizontal axis represents Gaussian strength of the magnetic field.
  • REF of FIG. 15B indicates a reference value to be compared with a Gaussian according to the present embodiment.
  • the margin of the IDP may be increased from 0.007 mm / min to 0.010 mm / min to 0.030 mm / min, for example, from 0.020 mm / min to IDP margins can be improved by 0.022 mm / min.
  • the length section of 1250 ° C to 1420 ° C which is a temperature region in which the IDP region is formed, is extended, which makes the silicon wafer fabrication conditions much easier.
  • the concentration of oxygen contained in the ingot 30, formed between the ingot 30 and the silicon melt 20 The size of the subcooled region to be changed is changed, for example, when the rotational angular velocity of the silicon ingot 30 is increased, the interface of the silicon melt 20 becomes very convex, the temperature gradient G becomes large, and the temperature gradient difference ⁇ G ), And the concentration of oxygen is lowered to produce a good quality ingot 30, but
  • convection of the silicon melt 20 causes the MGP to convex.
  • the upper and lower parts may be blocked as a reference.
  • the MGP is determined in consideration of the convection of the silicon melt according to the position of the maximum heating part, and the convection of the silicon melt 20 is controlled by appropriately adjusting the strength of the magnetic field. Therefore, it is possible to compensate for the above-described problem that may be caused while changing the rotational angular velocity. That is, when the MGP is 20% to 40% lower from the interface of the silicon melt 20 than the position 62 of the maximum heat generating site, convection becomes stronger toward the center of the ingot 30 in the direction of the arrow 22 so that the vacancy is increased. It is possible to secure the recombination interval between the and interstitial, which increases the margin of the IDP region.
  • the apparatus shown in Fig. 2 was used to grow a silicon wafer or ingot formed into a transition region predominantly having crystal defects of the size of 10 nm to 30 nm.
  • the growth apparatus shown in FIG. 2 performing the method shown in FIGS. 10 and 13 described above is merely exemplary, and for performing each step, an Automatic Growing Controller (AGC) (not shown) ) Or an automatic temperature controller (ATC) (not shown) may be used.
  • ATC Automatic Growing Controller
  • ATC automatic temperature controller
  • the above-described single crystal silicon ingot growth method shown in Figs. 10 and 13 may be used simultaneously, and only one of them may be used.
  • the pressure / flow rate of an inert gas such as argon gas which is a cooling gas, in addition to the rotational angular velocity of the single crystal silicon ingot 30, the MGP, the strength of the magnetic field, and the position of the maximum heat generating site.
  • a melt gap between the interface of the heat shield member 50 and the silicon melt 20, the shape of the heat shield member 50, the number of heaters 60, and the rotational speed of the crucible 10 can be further used.
  • This embodiment can be used to produce high quality single crystal silicon ingots and wafers for semiconductors having fine size crystal defects smaller than 30 nm.

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Abstract

실시예의 실리콘 단결정 잉곳 및 웨이퍼는 베이컨시 우세 무결함 영역 및 인터스티셜 우세 무결함 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역이 형성되어 있다.

Description

단결정 실리콘 잉곳 및 웨이퍼, 그 잉곳 성장 장치 및 방법
실시예는 단결정 실리콘 잉곳 및 웨이퍼와, 그 잉곳을 성장하는 장치 및 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼를 제조하는 방법으로서, 플로우팅존(FZ:Floating Zone)법 또는 초크랄스키(CZ:CZochralski)법이 많이 이용되고 있다. FZ 법을 적용하여 단결정 실리콘 잉곳을 성장시키는 경우, 대구경의 실리콘 웨이퍼를 제조하기 어려울 뿐만 아니라 공정 비용이 매우 비싼 문제가 있기 때문에, CZ 법에 의거하여 단결정 실리콘 잉곳을 성장시키는 것이 일반화되어 있다.
CZ 법에 의하면, 석영 도가니에 다결정 실리콘을 장입하고, 흑연 발열체를 가열하여 이를 용융시킨 후, 용융 결과 형성된 실리콘 용융액에 씨드(seed) 결정을 침지시키고, 용융액 계면에서 결정화가 일어나도록 하여 씨드 결정을 회전하면서 인상시킴으로서 단결정 실리콘 잉곳이 육성된다. 이후, 육성된 단결정 실리콘 잉곳을 슬라이싱(slicing), 에칭(etching) 및 연마(polishing)하여 웨이퍼 형태로 만든다.
도 1은 단결정 실리콘 잉곳의 성장시 V/G에 따른 결정 결함 영역의 분포를 개략적으로 도시한 도면이다. 여기서, V는 단결정 실리콘 잉곳의 인상 속도를 나타내고, G는 고액 계면 근방의 수직 방향 온도 구배를 나타낸다.
보론코프(Voronkov) 이론에 따르면, 소정 임계치 이상의 V/G로 단결정 실리콘 잉곳을 고속으로 인상하면, 공공(void) 기인의 결함이 존재하는 베이컨시(vacancy)가 풍부(rich)한 영역(이하, 'V 영역' 이라 함)으로 단결정 실리콘 잉곳이 성장된다. 즉, V 영역은 실리콘 원자의 부족으로 베이컨시가 과잉되는 영역이다.
또한, 소정 임계치보다 작은 V/G로 단결정 실리콘 잉곳을 인상하면, 산화 유기 적층 결함(OSF:Oxidation Induced Stacking Fault)이 존재하는 O 밴드(band) 영역으로 단결정 실리콘 잉곳이 성장된다.
또한, V/G를 더욱 낮추어 단결정 실리콘 잉곳을 저속으로 인상하면, 격자 간 실리콘이 집합한 전위 루프에 기인한 인터스티셜(interstitial) 영역(이하, 'I 영역'이라 함)으로 단결정 잉곳이 성장된다. 즉, I 영역은 실리콘 원자의 과잉으로 격자 간 실리콘의 응집체가 많은 영역이다.
V 영역과 I 영역 사이에는 베이컨시가 우세한 베이컨시 우세 무결함 영역(이하, 'VDP 영역'이라 함)과 인터스티셜이 우세한 무결함 영역(이하, 'IDP 영역'이라 함)이 존재한다. VDP 영역과 IDP 영역은 실리콘 원자의 부족이나 과잉이 없는 영역이라는 점에서 동일하지만, VDP 영역은 산소 석출핵을 포함하는 반면, IDP 영역은 산소 석출핵을 포함하지 않는 점에서 서로 다르다.
O 밴드에 속하며, 미세한 크기의 베이컨시 결함 예를 들면 DSOD(Direct Surface Oxide Defect)를 갖는 작은 보이드(small void) 영역이 있을 수 있다.
이때, VDP 영역과 IDP 영역으로 단결정 잉곳을 성장하기 위해서, 단결정 실리콘 잉곳을 성장하는 동안 해당하는 V/G를 유지해야 한다. 이를 위해, 단결정 실리콘 잉곳을 육성하는 동안 실리콘 웨이퍼를 육성 중인 잉곳으로부터 절출하고, 절출된 웨이퍼의 결정 결함을 평가하여, 해당하는 V/G에서 잉곳이 원하는대로 성장되고 있는가 검토하고, 검토된 결과를 바탕으로 V/G를 조정하여, VDP 영역이나 IDP 영역으로 단결정 잉곳을 성장시킨다.
웨이퍼의 결정 결함을 평가하는 방법으로서, 반응성 이온 에칭(RIE:Reactive Ion Etching)법, 구리(Cu) 디포지션(deposition)법, Cu 헤이즈(haze)법 등이 이용되고 있다.
한편, 반도체 소자의 선폭이 점차 축소되고 고집적화됨에 따라 단결정 실리콘 잉곳의 성장 중에 발생하는 미세한 결정 결함의 제어와 관리가 매우 중요해지고 있다. 예를 들면, VDP 영역과 IDP 영역 같은 무결함 영역 내에서도 원하는 미세 정도를 갖는 결정 결함 만을 갖는 잉곳의 성장이 요구되고 있다. 특히, DRAM(Dynamic Random Access Memory)이나 NAND 플래쉬(flash) 메모리 등과 같은 경우, 20 ㎚ 이하로 선폭이 좁아지면서 실리콘 웨이퍼가 20 ㎚보다 적은 크기의 결정 결함을 가질 것이 요구된다.
그러나, 전술한 다양한 기존의 결정 결함 평가 방법은 30 ㎚ 보다 큰 크기를 갖는 결정 결함을 검출할 수 있을 뿐 30 ㎚ 보다 적은 크기의 결정 결함들은 제대로 평가할 수 없다. 즉, 기존의 결정 결함 평가 방법은 30 ㎚ 보다 적은 크기의 결정 결함들은 일괄적으로 동일한 크기를 갖는 결함으로만 평가할 뿐이다. 그러므로 30 ㎚ 보다 적은 크기 예를 들면 10 ㎚ 내지 29 ㎚의 결정 결함을 갖는 실리콘 웨이퍼 또는 잉곳을 제조하기 어려운 문제점이 있다.
실시예는 30 ㎚ 보다 적은 미세한 크기의 결정 결함을 갖는 실리콘 단결정 잉곳 및 웨이퍼를 제공한다.
다른 실시예는 미세한 크기의 결정 결함을 갖는 실리콘 웨이퍼를 제작하는 실리콘 단결정 잉곳 성장 장치 및 방법을 제공한다.
실시예의 단결정 실리콘 잉곳 및 웨이퍼는, 베이컨시 우세 무결함 영역 및 인터스티셜 우세 무결함 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역을 포함한다.
상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함은 50 %보다 더 많다.
상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 70 % 이상을 차지한다.
상기 전이 영역은 링 모양의 산화 유기 적층 결함을 포함하지 않는다.
상기 단결정 실리콘 잉곳 및 웨이퍼는 초크랄스키법에 의해 제조된다.
상기 전이 영역에 포함된 상기 결정 결함의 크기는 10 ㎚ 내지 19 ㎚이다.
상기 단결정 실리콘 잉곳 및 웨이퍼에서, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체에서 100x % (여기서, 0 ≤ x ≤ 1)를 차지하고, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체에서 100(1-x) %를 차지한다.
상기 단결정 실리콘 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지한다.
상기 단결정 실리콘 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지한다.
상기 전이 영역에서, 상기 베이컨시 우세 무결함 영역은 상기 단결정 실리콘 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 인터스티셜 우세 무결함 영역은 상기 단결정 실리콘 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치한다.
상기 단결정 실리콘 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지한다.
상기 단결정 실리콘 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지한다.
상기 전이 영역에서, 상기 인터스티셜 우세 무결함 영역은 상기 단결정 실리콘 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 베이컨시 우세 무결함 영역은 상기 단결정 실리콘 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치한다.
상기 전이 영역에 포함된 상기 결정 결함의 크기는 매직스법에 의해 검출 가능하다.
상기 전이 영역에 포함된 상기 결정 결함의 크기는 상기 단결정 실리콘 잉곳 및 웨이퍼를 열처리 하지 않은 상태에서 상기 매직스법에 의해 검출 가능하다.
상기 매직스법에 의해 촬영된 영상에서 픽셀 번호 1번은 10 ㎚ 내지 19 ㎚ 크기의 결정 결함을 나타낸다.
다른 실시예의 단결정 실리콘 잉곳 성장 장치는, 실리콘 융액을 수용하는 도가니와, 상기 도가니의 주위에 설치되어 상기 도가니에 열을 가하는 히터 및 상기 히터의 최대 발열부의 위치에 따라 결정된 위치에 최대 자기장 플랜(MGP)가 형성되도록 상기 도가니에 자기장을 인가하는 자기장 인가부를 포함한다.
상기 단결정 실리콘 잉곳 성장 장치는 상기 히터를 제어하여, 상기 최대 발열부의 위치를 변경하는 제1 제어부; 및 상기 최대 발열부의 변경된 위치에 따라 조정된 위치에 상기 MGP가 형성되도록 상기 자기장 인가부를 제어하는 제2 제어부를 더 포함한다.
상기 히터는 상하 방향으로 균일하게 발열하거나, 상하 방향으로 발열량을 조절 가능하다.
상기 MGP는 상기 최대 발열부의 위치보다 낮은 곳에 위치한다.
상기 MGP는 상기 실리콘 융액의 계면을 기준으로 상기 최대 발열부의 위치보다 20 % 내지 40 % 낮은 곳에 위치한다.
상기 MGP는 상기 실리콘 융액의 계면보다 50 ㎜ 내지 300 ㎜ 낮은 곳에 위치한다.
상기 자기장 인가부에서 상기 도가니에 인가하는 상기 자기장의 세기는 2000 내지 3400 가우스일 수 있다.
상기 성장되는 단결정 실리콘 잉곳의 목표 인상 속도 마진은 0.010 ㎜/min 내지 0.030 ㎜/min 일 수 있다.
또한, 실리콘 융액을 수용하는 도가니, 상기 도가니의 주위에 설치되어 상기 도가니에 열을 가하는 히터 및 상기 도가니에 자기장을 인가하는 자기장 인가부를 갖는 단결정 실리콘 잉곳 성장 장치에서 수행되는 실시예에 의한 단결정 실리콘 잉곳 성장 방법은, 상기 히터의 최대 발열부의 위치를 결정하는 단계; 상기 최대 발열부의 결정된 위치에 따라 최대 자기장 플랜(MGP)의 위치를 결정하는 단계; 및 상기 결정된 위치에 상기 MGP가 형성되도록 상기 자기장을 상기 도가니에 인가하는 단계를 포함한다.
상기 단결정 실리콘 잉곳 성장 방법은 상기 최대 발열부의 위치가 변경되었을 때, 상기 최대 발열부의 변경된 위치에 따라 상기 MGP의 위치를 조정하는 단계; 및 상기 자기장을 상기 도가니에 인가하여 상기 조정된 위치에 상기 MGP를 형성하는 단계를 더 포함한다.
상기 자기장을 상기 도가니에 인가하여, 상기 최대 발열부의 위치보다 낮은 곳에 상기 MGP를 형성한다.
상기 자기장을 상기 도가니에 인가하여, 상기 실리콘 융액의 계면을 기준으로 상기 최대 발열부의 위치보다 20 % 내지 40 % 낮은 위치에 상기 MGP를 형성한다.
상기 자기장을 상기 도가니에 인가하여, 상기 실리콘 융액의 계면보다 50 ㎜ 내지 300 ㎜ 낮은 곳에 상기 MGP를 형성한다.
상기 도가니에 인가되는 상기 자기장의 세기는 2000 내지 3400 가우스일 수 있다.
상기 성장되는 단결정 실리콘 잉곳의 목표 인상 속도 마진은 0.010 ㎜/min 내지 0.030 ㎜/min 일 수 있다.
또한, 실시예에 의한 단결정 실리콘 잉곳 성장 장치는, 33. 단결정 실리콘 잉곳을 성장시키기 위한 용융 실리콘을 담는 도가니; 상기 도가니 내의 실리콘이 용융되도록, 상기 도가니에 열을 가하는 히터; 상기 단결정 실리콘 잉곳을 회전시키면서 인상시키는 인상부; 상기 단결정 실리콘 잉곳의 회전 각속도를 계산하는 회전 각속도 계산부; 상기 계산된 회전 각속도를 목표 회전 각속도와 비교하고, 비교된 결과를 각속도 에러값으로서 출력하는 제1 비교부; 상기 각속도 에러값에 따라, 상기 성장되는 단결정 실리콘 잉곳의 직경이 센싱되는 부분에 상기 용융 실리콘의 유속을 조정하는 유속 제어부; 및 상기 단결정 실리콘 잉곳의 직경을 센싱하는 직경 센싱부를 포함한다.
상기 단결정 실리콘 잉곳 성장 장치는 상기 센싱된 직경과 목표 직경을 비교하고, 비교된 결과를 직경 에러값으로서 출력하는 제2 비교부를 더 포함하고, 상기 인상부는 상기 직경 에러값에 따라 가변된 인상 속도로 상기 단결정 잉곳을 회전시키면서 인상한다.
또한, 단결정 실리콘 잉곳을 성장시키기 위한 용융 실리콘을 담는 도가니, 상기 도가니 내의 실리콘에 열을 가하여 상기 실리콘이 용융되도록 하는 히터, 및 상기 단결정 실리콘 잉곳을 회전시키면서 인상하는 인상부를 포함하는 단결정 실리콘 잉곳 성장 장치에서 수행되는 실시예에 의한 단결정 실리콘 잉곳 성장 방법은, 상기 단결정 실리콘 잉곳의 회전 각속도를 측정하는 단계; 상기 측정된 회전 각속도를 목표 회전 각속도와 비교하여 각속도 에러값을 결정하는 단계; 상기 각속도 에러값을 이용하여, 상기 성장되는 단결정 실리콘 잉곳의 직경이 센싱되는 부분에 상기 용융 실리콘의 유속을 조정하는 단계; 및 상기 단결정 실리콘 잉곳의 직경을 센싱하는 단계를 포함한다.
상기 단결정 실리콘 잉곳 성장 방법은 상기 센싱된 직경과 목표 직경을 비교하여 직경 에러값을 결정하는 단계; 및 상기 직경 에러값을 이용하여, 상기 성장되는 단결정 실리콘 잉곳의 인상 속도를 가변시키는 단계를 더 포함한다.
상기 측정된 회전 각속도가 상기 목표 회전 각속도보다 클 때, 상기 유속을 감소시켜 조정한다.
상기 직경이 센싱되는 부분은 상기 용융 실리콘의 메니스커스에 해당하고, 상기 용융 실리콘의 유속을 감소시켜 상기 메니스커스의 유동이 안정화된다.
상기 성장되는 단결정 실리콘 잉곳의 인상 속도 마진은 0.020 ㎜/min 내지 0.030 ㎜/min 일 수 있다.
실시예의 반도체용 고품질 실리콘 단결정 잉곳 및 웨이퍼는 매직스법을 이용하여 30 ㎚ 보다 적은 미세한 크기의 결정 결함을 검출할 수 있기 때문에 30 ㎚ 보다 적은 크기 예를 들면 10 ㎚ 내지 19 ㎚의 크기를 갖는 결정 결함을 포함하는 전이 영역으로 형성될 수 있어, 20 ㎚ 이하로 좁아진 선폭을 갖는 반도체 소자에 사용될 수 있다.
또한, 실시예의 단결정 실리콘 성장 방법 및 장치는 단결정 실리콘 잉곳의 직경이 센싱되는 메니스커스(meniscus)의 유동을 안정화시킨 후에 인상 속도를 제어하므로, 인상 속도를 보다 정확하게 제어할 수 있고, 최대 자기장 플랜(MGP)의 위치를 최대 발열부의 위치를 기준으로 결정할 뿐만 아니라 자기장의 세기를 적합하게 조정하여 실리콘 융액의 대류를 제어하기 때문에, 베이컨시와 인터스티셜의 재결합을 촉진시켜 IDP 영역의 마진을 증가시킬 수 있다. 그러므로, 전술한 바와 같은 20 ㎚ 이하의 크기의 결정 결함을 갖는 실리콘 웨이퍼를 생산하기에 쉬운 환경 즉, 고품질을 갖는 실리콘 웨이퍼를 제작하는 재현성을 높이는 등, 잉곳의 생산성과 성장 속도를 증가시킬 수 있다.
도 1은 단결정 실리콘 잉곳의 성장시 V/G에 따른 결정 결함 영역의 분포를 개략적으로 도시한 도면이다.
도 2는 실시예에 의한 단결정 잉곳 성장 장치를 나타내는 도면이다.
도 3은 본 실시예에 의한 단결정 실리콘 잉곳의 성장 속도와 결정 결함의 분포를 나타내는 도면이다.
도 4는 실시예에 의한 단결정 실리콘 잉곳 및 웨이퍼의 평면도를 나타낸다.
도 5는 다른 실시예에 의한 단결정 실리콘 잉곳 및 웨이퍼의 평면도를 나타낸다.
도 6a는 웨이퍼 샘플에 Cu 헤이즈법을 적용한 후의 웨이퍼 샘플의 평면도를 나타내고, 도 6b 및 도 6c는 웨이퍼 샘플을 매직스법에 의해 촬영한 영상을 나타낸다.
도 7은 매직스법에 의해 획득한 영상의 각 픽셀과 체적 간의 관계를 TEM으로 분석한 그래프이다.
도 8은 TEM을 이용하여 촬영한 픽셀 1에 해당하는 결정 결함의 이미지를 나타낸다.
도 9는 픽셀의 히스토그램을 나타내는 그래프이다.
도 10은 실시예에 의한 단결정 실리콘 잉곳을 성장하는 방법을 설명하기 위한 플로우차트이다.
도 11a 및 도 11b는 잉곳의 인상 속도의 궤적을 나타내는 그래프이다.
도 12는 기존과 본 실시예에 따른 인상 속도의 마진을 나타내는 도면이다.
도 13은 다른 실시예에 의한 단결정 실리콘 잉곳을 성장하는 방법을 설명하기 위한 플로우차트이다.
도 14a는 MGP의 위치에 따른 IDP 마진의 최대값을 나타내며, 도 14b는 MGP의 위치에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다.
도 15a는 자기장의 세기에 따른 IDP 마진의 최대값을 나타내며, 도 15b는 자기장의 세기에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 2는 실시예에 의한 단결정 잉곳 성장 장치(100)를 나타내는 도면이다.
도 2에 도시된 단결정 잉곳 성장 장치(100)는 도가니(10), 지지축 구동부(16), 지지 회전축(18), 실리콘 용융액(20), 잉곳(30), 종결정(32), 와이어 인상부(40), 인상 와이어(42), 열차폐 부재(50), 도가니(10)의 주위에 배치된 히터(60), 단열재(70), 자기장 인가부(80), 직경 센서부(90), 회전 각속도 계산부(92), 제1 비교부(94), 유속 제어부(96), 제2 비교부(110), 제1 및 제2 제어부(120, 130)를 포함한다.
도 2를 참조하면, 본 실시예에 의한 단결정 실리콘 잉곳 성장 장치(100)는 CZ 법에 의해 다음과 같이 단결정 실리콘 잉곳(30)을 육성한다.
먼저, 도가니(10) 내에서 실리콘의 고순도 다결정 원료를 융점 온도 이상으로 히터(60)에 의해 가열하여, 실리콘 용융액(20)으로 변화시킨다. 이때, 실리콘 용융액(20)을 담는 도가니(10)는 안쪽이 석영(12)으로 되어 있고, 바깥 쪽이 흑연(14)으로 된 이중 구조를 갖는다.
이후, 인상부(40)는 인상 와이어(42)를 풀어 실리콘 용융액(20)의 표면의 대략 중심부에 종결정(32) 선단을 접촉 또는 침지시킨다. 이때, 시드 척(seed chuck)(미도시)을 이용하여 실리콘 종결정(32)을 유지시킬 수 있다.
이후, 지지축 구동부(16)는 도가니(20)의 지지 회전축(18)을 화살표와 같은 방향으로 회전시킴과 동시에 인상부(40)는 인상 와이어(42)에 의해 잉곳(30)을 회전시키면서 인상하여 육성한다. 이때, 잉곳(30)을 인상하는 속도(V)와 온도 구배(G, △G)를 조절하여 원주 형상의 단결정 실리콘 잉곳(30)을 완성할 수 있다.
열차례 부재(50)는 단결정 실리콘 잉곳(30)과 도가니(10) 사이에 잉곳(30)을 에워싸도록 배치되어, 잉곳(30)으로부터 방사되는 열을 차단하는 역할을 한다.
도 3은 본 실시예에 의한 단결정 실리콘 잉곳의 성장 속도와 결정 결함의 분포를 나타내는 도면이다.
도 3에 도시된 단결정 실리콘 잉곳의 결함 분포는 전이 영역을 더 규정하는 것을 제외하면 도 1에 도시된 단결정 실리콘 잉곳의 결함 분포와 동일하므로, V 영역, 작은 보이드 영역, O 밴드 영역, VDP 영역, IDP 영역 및 I 영역에 대한 상세한 설명은 생략한다. 여기서, 전이 영역은 VDP 영역 및 IDP 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 영역으로 정의된다. 우세한 정도는 50 % 이상을 의미할 수 있다. 즉, 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 50 % 보다 더 많을 수 있다. 즉, 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 k % (여기서, 50 ≤ k ≤ 100) 이상을 차지할 수 있다.
예를 들어, 전이 영역에 우세하게 포함된 결정 결함의 크기는 10 ㎚ 내지 19 ㎚일 수 있다. 이러한 전이 영역은 링 모양의 산화 유기 적층 결함 영역인 O 밴드나 I 영역에 속하는 결정 결함을 포함하지 않을 수 있다.
만일, 도 2에 도시된 장치가 목표 V/G의 범위(이하, 'T(VG)'라 한다) 내에서 선택된 임의의 V/G로 잉곳(30)을 육성한다면, 본 실시예에 의한 잉곳(30) 또는 실리콘 웨이퍼는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 가질 수 있다.
도 4는 실시예에 의한 단결정 실리콘 잉곳 및 웨이퍼(5A)의 평면도를 나타내고, 도 5는 다른 실시예에 의한 단결정 실리콘 잉곳 및 웨이퍼(5B)의 평면도를 나타낸다.
도 3에 도시된 T(VG) 내에서 4-4'의 V/G 값으로 잉곳(30)을 성장했을 때, 잉곳(30) 또는 실리콘 웨이퍼(5A)는 도 4에 도시된 바와 같은 결정 결함 분포를 가질 수 있다. 이 경우, 실리콘 웨이퍼(5A)의 전이 영역의 분포는 VDP 영역(142)과 IDP 영역(140)에 모두 걸쳐 있다.
또는, 도 3에 도시된 T(VG) 내에서 5-5'의 V/G 값으로 잉곳(30)을 성장했을 때, 실리콘 웨이퍼(5B)는 도 5에 도시된 바와 같은 결정 결함 분포를 가질 수 있다. 이 경우, 실리콘 웨이퍼(5B)의 전이 영역의 분포는 IDP 영역(150)에만 걸쳐있다. 즉, 실리콘 웨이퍼(5B)의 전이 영역의 분포는 VDP 영역에는 걸쳐 있지 않다.
또는, 도 3에 도시된 T(VG) 내에서 6-6'의 V/G 값으로 잉곳(30)을 성장했을 때, 실리콘 웨이퍼의 전이 영역의 분포는 VDP 영역에만 걸쳐있다. 즉, 실리콘 웨이퍼의 전이 영역의 분포는 IDP 영역에는 걸쳐 있지 않다.
결국, 본 실시예에 의한 실리콘 웨이퍼에서, IDP 영역은 전이 영역 전체에서 다음 수학식 1과 같이 m %를 차지하고, VDP 영역은 전이 영역 전체에서 다음 수학식 2와 같이 n %를 차지할 수 있다.
수학식 1
Figure PCTKR2013002710-appb-M000001
수학식 2
Figure PCTKR2013002710-appb-M000002
여기서, 0 ≤ x ≤ 1 이다.
예를 들어, 실리콘 웨이퍼의 지름을 기준으로, IDP 영역은 전이 영역 전체의 70 % 이상을 차지하고, VDP 영역은 전이 영역 전체의 30 % 미만을 차지할 수 있다. 이때, 도 4에 예시된 바와 같이 전이 영역으로 형성된 실리콘 웨이퍼(5A)에서, VDP 영역은 실리콘 웨이퍼(5A)의 가장 자리에 위치하고 IDP 영역은 실리콘 웨이퍼(5A)의 가장 자리 안쪽의 중앙에 위치할 수 있다. 또는, 실리콘 웨이퍼의 지름을 기준으로, VDP 영역은 전이 영역 전체의 70 % 이상을 차지하고, IDP 영역은 전이 영역 전체의 30 % 미만을 차지할 수 있다. 이때, 도 4에 예시된 바와 달리 전이 영역에서, IDP 영역은 실리콘 웨이퍼의 가장 자리에 위치하고 VDP 영역은 실리콘 웨이퍼의 가장 자리 안쪽의 중앙에 위치할 수 있다. 그러나, 이에 국한되지 않고 실리콘 웨이퍼의 전이 영역에서, VDP 영역과 IDP 영역은 다양한 형태로 위치할 수 있다.
한편, 전술한 T(VG) 내의 V/G로 잉곳을 육성하는 동안, 다양한 인자에 의해 초기 설정된 T(VG)를 벗어난 V/G로 잉곳(30)이 육성될 수 있다. 따라서, 원하는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역으로 잉곳(30)이 육성되는가를 평가할 필요가 있다. 이를 위해, 본 실시예에서는 매직스(Magics)법을 이용한다.
일반적으로 기존의 매직스법에 의하면, 웨이퍼 샘플을 촬영하여 영상을 획득하면, 서로 다른 컬러로 여러 가지의 픽셀(pixel)들이 영상에 표시된다. 이때, 픽셀들이 형성하는 패턴을 통해 웨이퍼 샘플이 갖는 결함이 성장 공정, 슬라이싱 공정, 에칭 공정 및 연마 공정 중 어느 공정에서 야기되었는가를 추측한다. 이와 같이, 기존의 매직스법은 결함의 소스를 평가하기 위해 이용되었을 뿐이다. 그러나, 본 출원인은 전술한 매직스법을 이용하여 다음과 같은 방법으로 결정 결함의 크기를 검출하였다.
이하, 육성 중인 단결정 실리콘 잉곳(30)으로부터 절취한 웨이퍼 샘플에 포함된 결정 결함 중 30 ㎚ 보다 작은 크기의 결정 결함이 우세한가의 여부(즉, 웨이퍼 샘플이 전이 영역으로 형성되어 있는가의 여부)를 매직스법에 의해 평가하는 방법을 다음과 같이 첨부된 도면을 참조하여 설명한다.
먼저, 직경 12인치(300 ㎜)의 단결정 실리콘 잉곳을 육성하면서, 잉곳의 육성 방향에 수직한 수평 방향으로 잉곳을 절단하여 웨이퍼 샘플을 준비한다.
도 6a는 웨이퍼 샘플에 Cu 헤이즈법을 적용한 후의 웨이퍼 샘플의 평면도를 나타내고, 도 6b 및 도 6c는 웨이퍼 샘플을 매직스법에 의해 촬영한 영상을 나타낸다. 도 6b 및 도 6c에서, 매직스법에 의해 얻어진 영상은 픽셀들을 서로 다른 컬러에 의해 구분하여 표시하지만 본 도면은 흑백으로 보여지기 때문에, 이해를 돕기 위해 픽셀(pixel) 1의 컬러는 원(o)으로 표시하고, 픽셀 2의 컬러는 ☆로 구분하여 표시하고, 픽셀 3의 컬러는 △로 구분하여 표시하였다. 또한, 도 6b 및 도 6c의 영상은 불과 몇 개의 픽셀들(즉, 픽셀 1 내지 픽셀 3)만을 표시하지만 이에 국한되지 않고 더 많은 픽셀들을 구분하여 표시할 수 있다.
만일, 기존의 결정 결함 평가 방법 예를 들면 Cu 헤이즈법에 의하면, 도 6a에 도시된 바와 같이 웨이퍼 샘플에서 VDP 영역은 검정색으로 표시되고, IDP 영역은 흰색으로 표시될 뿐이다. 따라서, Cu 헤이즈법에 의하면, VDP 영역과 IDP 영역에 포함된 결정 결함들 중에서 30 ㎚ 보다 적은 크기를 갖는 결정 결함이 얼마나 우세한가를 평가할 수 없었다. 즉, 기존의 결정 결함 평가 방법에 의하면, 30 ㎚ 보다 적은 10 ㎚ 내지 19 ㎚의 크기의 결정 결함만을 우세하게 갖는 전이 영역으로 형성된 실리콘 웨이퍼를 제작할 수 없었다.
그러나, 본 실시예에 의하면 웨이퍼 샘플이 30 ㎚ 보다 적은 크기를 갖는 결정 결함을 우세하게 갖는가의 여부를 다음과 같이 평가할 수 있다.
먼저, 카메라(미도시)에 의해 웨이퍼 샘플을 촬영하면, 서로 다른 컬러의 픽셀들(예를 들어, 픽셀 1 내지 픽셀 3)을 보이는 도 6b 또는 도 6c에 예시된 바와 같은 영상이 얻어진다.
이때, 본 출원인은 도 6b 또는 도 6c에 도시된 영상을 스캐닝 전자 현미경(SEM:Scanning Electron Microscope)으로 리뷰(review)한 후 투과 전자 현미경(TEM:Transmission Electro Microscope)으로 관찰한 결과, 픽셀별 결정 결함의 부피를 규명할 수 있었다. 즉, 매직스법에 의해 촬영된 영상을 통해, 결정 결함의 크기를 픽셀의 종류에 따라 평가할 수 있음을 알게 되었다.
도 7은 매직스법에 의해 획득한 영상의 각 픽셀과 체적 간의 관계를 TEM으로 분석한 그래프로서, 횡축은 픽셀 번호를 나타내고, 종축은 체적을 나타낸다. 여기서, 상관 계수(R2)는 0.9이고, 상관 관계식은 y = 3427.7x2-4700.4x+23968일 수 있다.
도 8은 TEM을 이용하여 촬영한 픽셀 1에 해당하는 결정 결함의 이미지를 나타낸다. 여기서, [100], [011],
Figure PCTKR2013002710-appb-I000001
은 격자의 방향을 나타낸다.
TEM은 옹스트롱(Å) 단위의 크기를 갖는 결정 결함의 크기 및 종류를 검출할 수 있는 장비이기 때문에, 각 픽셀을 도 8과 같이 TEM으로 촬영하여 픽셀 별 결정 결함의 크기를 평가할 수 있었다. 또한, 많은 픽셀을 TEM으로 촬영하여 픽셀 별 결함의 크기가 도 7에 도시된 바와 같이 상관성을 가짐을 알아냈다. 도 7을 참조하면, 픽셀의 번호가 작아질 수록 결정 결함의 체적이 작아짐을 알 수 있다. 이는 픽셀 번호가 작아질수록 결정 결함의 크기가 작음을 암시한다. 또한, 도 8을 참조하면, 픽셀 1의 결정 결함의 크기는 대략 10 ㎚ 내지 19 ㎚의 크기를 가짐을 알 수 있다.
따라서, 기존에 평가 불가능 했던 30 ㎚ 보다 적은 크기의 결정 결함의 구체적인 크기를 매직스법에 의해 촬영한 영상에 표시되는 픽셀을 통해 검출할 수 있다.
도 9는 픽셀의 히스토그램(histogram)을 나타내는 그래프로서, 횡축은 픽셀 번호를 나타내고, 종축은 각 픽셀의 도수(또는, 밀도)를 나타낸다.
웨이퍼 샘플을 촬영한 영상으로부터 도 9에 도시된 바와 같은 각 픽셀의 히스토그램을 생성한다. 이후, 히스토그램에서 각 픽셀 번호의 도수를 평가하여, 웨이퍼 샘플에 포함된 결정 결함의 크기를 확인할 수 있다.
이하, 픽셀 1에 해당하는 크기의 결정 결함을 우세하게 갖는 웨이퍼 샘플을 제작하고자 한다.
예를 들어, 도 6b에 도시된 웨이퍼 샘플의 영상에서 가장 자리에는 픽셀 1 부터 픽셀 3 까지의 컬러(o, ☆, △)가 표시되는 반면, 가장 자리의 안쪽의 중앙에는 픽셀 1의 컬러(o)만 표시되어 있다. 이러한 도 6b에 예시된 영상으로부터 도 9에 도시된 히스트로그램 곡선(200)을 구한다. 이때, 픽셀 번호 1에 해당하는 도수가 임계 도수 보다 크므로, 픽셀 1에 해당하는 크기의 결정 결함을 우세하게 갖는 전이 영역으로 실리콘 웨이퍼가 형성된 것으로 결정한다. 여기서, 임계 도수란, 우세함의 정도에 따라 결정된다. 예를 들어, 우세함의 정도가 전술한 k %인 경우, 임계 도수는 전체 픽셀의 수의 k %를 의미한다. 즉, 이 경우에는 T(VG) 내의 V/G로 잉곳(30)이 성장하고 있으므로, 도 6b에 도시된 웨이퍼 샘플은 원하는 크기의 결정 결함이 우세한 전이 영역으로 형성된 실리콘 웨이퍼로서 합격이다.
만일, T(VG) 내에서 V/G가 조금 더 낮아진다면, 매직스법에 의해 촬영한 웨이퍼 샘플의 영상은 도 6c와 같을 수 있다. 이 경우, IDP 영역의 결정 결함들이 우세하게 포함된 전이 영역으로 실리콘 웨이퍼가 형성되었으므로, 역시 합격이다.
그러나, 도 9에 도시된 히스토그램 곡선(202)이 얻어졌을 때, 픽셀 번호 1에 해당하는 도수는 임계 도수 보다 작고, 대신에 픽셀 2에 해당하는 도수가 임계 도수 보다 크므로, 실리콘 웨이퍼는 픽셀 2에 해당하는 크기의 결정 결함을 우세하게 갖기 때문에 불합격이다. 따라서, T(VG)를 벗어난 V/G 값을 △V/G만큼 낮추어 T(VG) 내의 V/G로 잉곳(30)이 성장되도록 하여, 본 실시예에 의한 실리콘 웨이퍼를 제작할 수 있다.
만일, 각 픽셀 번호 별 결정 격자의 크기가 도 7을 통해 미리 정해지고, 각 결정 결함의 크기에 상응하는 V/G가 미리 정해져 있다면, △V/G는 쉽게 구할 수 있다. 도 9의 경우, 픽셀 2에 해당하는 결정 결함의 크기에 해당하는 V/G로부터 픽셀 1에 해당하는 결정 결함의 크기에 해당하는 V/G를 감산하여, △V/G를 얻을 수 있다. 이때, △V/G를 조정하여, 픽셀 1의 도수가 픽셀 2의 도수 보다 많이 나오도록 할 경우(202 --> 200) 도수의 분포는 증가하게 된다. 따라서, 이를 고려하여 △V/G의 값을 결정할 수 있다.
이상에서 살펴본 바와 같이, 본 실시예에 의하면, 절취한 웨이퍼 샘플에 포함된 결정 결함의 크기가 30 ㎚보다 작은 예를 들어, 10 ㎚ 내지 19 ㎚인가를 전술한 바와 같이 매직스법에 의해 평가할 수 있다. 따라서, 단결정 실리콘 잉곳(30)을 성장하는 V/G가 T(VG)의 범위를 벗어날 때, V/G가 T(VG) 내에 속하도록 정확하게 조정할 수 있기 때문에, 본 실시예에 의한 실리콘 웨이퍼는 VDP 영역 및 IDP 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚ 크기의 결정 결함을 우세하게 갖는 전이 영역만으로 형성됨을 알 수 있다.
게다가, 본 실시예에 의하면, 매직스법에 의해 웨이퍼 샘플에 포함된 결정 결함의 크기를 평가할 때, 웨이퍼 샘플을 열처리하는 등 부가적인 전 처리 공정이 수행될 필요가 없다. 따라서, 웨이퍼 샘플을 보다 빨리 평가하여 육성 중인 잉곳 성장 공정에 즉시 피드백하여 반영할 수 있으므로, 생산 시간을 단축시킬 수 있다.
이하, 전술한 실시예에 의한 실리콘 웨이퍼를 제조하기 위한, 단결정 실리콘 잉곳 성장 장치 및 방법에 대해 다음과 같이 첨부된 도면들을 참조하여 설명한다. 그러나, 다음에 설명되는 단결정 실리콘 잉곳 성장 장치 및 방법은 본 실시예에 의한 실리콘 웨이퍼 뿐만 아니라 일반적인 실리콘 웨이퍼를 제조하기 위해서도 이용될 수 있음은 물론이다.
도 10은 실시예에 의한 단결정 실리콘 잉곳 성장 방법을 설명하기 위한 플로우차트이다.
도 2와 도 10을 참조하면, 단결정 실리콘 잉곳(30)의 회전 각속도를 계산한다(제302 단계). 이를 위해, 회전 각속도 계산부(92)는 인상부(40)로부터 제공받은 잉곳(30)이 회전하는 속도와 센서(90)로부터 제공받은 센싱된 잉곳(30)의 직경을 이용하여, 잉곳(30)의 회전 각속도를 계산할 수 있다.
제302 단계 후에, 제1 비교부(94)는 회전 각속도 계산부(92)에서 계산된 회전 각속도를 목표 회전 각속도(TSR)와 비교하고, 비교된 결과를 각속도 에러값으로서 유속 제어부(96)로 출력한다(제304 단계).
제304 단계 후에, 유속 제어부(96)는 제1 비교부(94)로부터 받은 각속도 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 직경이 센싱되는 부분(34)에 용융 실리콘(20)의 유속을 감소시킨다(제306 단계). 이를 위해, 유속 제어부(96)는 인상부(40) 및/또는 지지축 구동부(16)를 제어하여 유속을 감소시킬 수 있다. 즉, 유속 제어부(96)는 인상부(40)를 통해 잉곳(30)의 회전 속도를 제어하고, 지지축 구동부(16)를 통해 도가니(10)의 회전 속도를 제어한다. 만일, 각속도 에러값을 통해, 측정된 회전 각속도가 목표 회전 각속도(TSR)보다 크다고 판단되면, 유속 제어부(96)는 유속을 감소시킨다. 직경이 센싱되는 부분(34)이 실리콘 용융액(20)의 메니스커스에 해당할 경우, 실리콘 용융액(20)의 유속을 감소시켜 메니스커스의 유동을 안정화시킬 수 있다.
제306 단계 후에, 직경 센싱부(90)는 단결정 실리콘 잉곳(30)의 직경을 센싱한다(제308 단계).
제308 단계 후에, 제2 비교부(110)는 직경 센싱부(90)에서 센싱된 직경과 목표 직경(TD)을 비교하고, 비교된 결과를 직경 에러값으로서 인상부(40)로 출력한다(제310 단계).
제310 단계 후에, 인상부(40)는 직경 에러값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도를 가변시키고, 가변된 인상 속도로 단결정 실리콘 잉곳(30)을 회전시키면서 인상한다(제312 단계). 따라서, 직경 에러 값에 따라, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도가 조정될 수 있다.
도 11a 및 도 11b는 잉곳(30)의 인상 속도(V)의 궤적을 나타내는 그래프로서, 횡축은 시간을 나타내고, 종축은 인상 속도(V)를 나타낸다.
도 12는 기존과 본 실시예에 따른 인상 속도의 마진을 나타내는 도면이다. 여기서, P 밴드는 도 2에 도시된 작은 보이드 영역과 O 밴드 사이의 경계를 나타낸다.
일반적으로 직경 센싱부(90)에서 센싱된 직경에 따라 인상부(40)는 단결정 실리콘 잉곳(30)의 인상 속도를 제어한다. 예를 들어, 직경 센싱부(90)의 센싱된 잉곳(30)의 직경이 목표 직경(TD)보다 크면, 인상부(40)는 잉곳(30)의 실측 직경이 목표 직경보다 큰 만큼 잉곳(30)의 인상 속도를 높인다. 그러나, 직경 센싱부(90)의 센싱된 직경이 목표 직경(TD)보다 적으면, 인상부(40)는 실측 직경이 목표 직경보다 적은 만큼 잉곳(30)의 인상 속도를 낮춘다. 이때, 직경이 센싱되는 부분인 마니스커스(34)는 잉곳(30)의 육성시 생성되는 노드나 용융 실리콘(20)의 유속이 세기에 영향을 받아 불안정해질 수 있다. 이와 같이, 메니스커스(34)가 불안정함에도 불구하고, 불안정한 메니스커스(34)를 통해 센싱한 실측 직경에 의해 인상 속도를 조정할 경우, 도 11a에 도시된 바와 같이, 인상 속도가 T(VG) 내의 인상 속도의 목표 궤적(320)를 벗어나서 변동하는 폭(322)이 매우 커질 수 있다. 이 경우 도 12에 도시된 바와 같이 P 밴드(작은 보이드 영역과 O 밴드 영역의 사이) 영역의 결정 결함(336), V 영역, 또는 I 영역의 결정 결함(334)을 포함하여 불량처리 가능한 잉곳(30) 또는 실리콘 웨이퍼의 도수가 많아질 수 있다(330 참조).
이와 달리, 본 실시예에서는 전술한 문제를 해결하기 위해, 전술한 제302 내지 제306 단계를 통해 메니스커스(34)의 유동을 안정화시킨 후에, 직경 센싱부(90)에 의해 직경을 정확하게 센싱하고, 정확히 센싱된 값을 토대로 인상 속도를 조정한다. 따라서, 도 11b에 도시된 바와 같이 인상 속도(V)가 목표 인상 속도의 궤적(320)을 벗어나서 변동하는 폭(324)이 줄어들게 된다. 그러므로, 도 12를 참조하면, 성장되는 단결정 실리콘 잉곳(30)의 인상 속도 마진은 기존(L1)의 0.015 ㎜/min 내지 0.016 ㎜/min 로부터 본 실시예(L2)의 0.010 ㎜/min 내지 0.030 ㎜/min, 예를 들면 0.025 ㎜/min로 크게 증가할 수 있다. 따라서, 도 12에 도시된 바와 같이 본 실시예의 경우 웨이퍼 샘플의 도수를 보면, P 영역과 I 영역의 결정 결함을 포함하여 불량 처리 가능한 잉곳(30) 또는 실리콘 웨이퍼가 없음을 알 수 있다(332 참조). 이는 동일한 실리콘 용융액(20)의 량으로 생산성을 10 % 이상 증가시킬 수 있을 뿐만 아니라 잉곳(30)의 성장 속도 또한 10 % 이상 향상시키도록 한다.
도 13은 다른 실시예에 의한 단결정 실리콘 잉곳의 성장 방법을 설명하기 위한 플로우차트이다.
도 2 및 도 13을 참조하면, 제1 제어부(120)는 히터(60)의 최대 발열부의 위치(62)를 결정한다(제402 단계).
제402 단계 후에, 제2 제어부(130)는 제1 제어부(120)로부터 받은 히터(60)의 최대 발열부의 결정된 위치(62)에 따라 최대 자기장 플랜(MGP:Maximum Gauss Plane)의 위치를 결정한다(제404 단계). 여기서 MGP란, 자기장 인가부(80)로부터 발생되는 자기장의 수평 성분이 최대가 되는 부분을 의미한다. 자기장 인가부(80)는 단열재(70)에 의해 히터(60)와 열적으로 차단된다.
히터(60)는 상하 방향으로 균일하게 발열할 수도 있고, 상하 방향으로 그의 발열량을 조절할 수도 있다. 만일, 히터(60)가 상하 방향으로 균일하게 발열하는 경우, 최대 발열부는 히터(60)의 중앙 또는 중앙 보다 약간 위쪽에 위치한다. 그러나, 히터(60)가 상하 방향으로 발열량을 조절할 수 있는 경우에는, 최대 발열부는 임의로 조정될 수 있다.
제404 단계 후에, 제2 제어부(130)는 자기장 인가부(80)를 제어하여, 결정된 위치에 MGP가 형성되도록 도가니(10)로 자기장을 인가한다(제406 단계).
이후, 제408 단계에서 최대 발열부의 위치가 변경되었을 때, 최대 발열부의 변경된 위치(62)에 따라 MGP의 위치를 조정한다(제410 단계). 제1 제어부(120)는 히터(60)를 제어하여, 최대 발열부의 위치(62)를 변경시킬 수 있다. 히터(60)가 이동할 경우, 최대 발열부의 위치(62)도 변할 수 있다. 제2 제어부(130)는 제1 제어부(120)를 통해 최대 발열부의 변경된 위치(62)를 확인하고, 변경된 위치에 따라 MGP가 형성될 위치를 조정한다.
제410 단계 후에, 제2 제어부(130)는 조정된 위치에 MGP가 형성되도록 자기장 인가부(80)를 제어하여 자기장을 도가니(10)에 인가한다(제412 단계).
실시예에 의하면, MGP는 최대 발열부의 위치(62)보다 낮은 곳에 위치하도록 결정될 수 있다. 예를 들어, MGP는 실리콘 융액(20)의 계면을 기준으로 최대 발열부의 위치(62)보다 20 % 내지 40 % 낮은 곳에 위치할 수도 있다. 즉, 실리콘 융액(20)의 계면으로부터 최대 발열부의 위치(62)가 제1 거리(D1)만큼 이격되어 있다면, MGP는 실리콘 융액(20)의 계면으로부터 제1 거리(D1)보다 20 % 내지 40 % 낮은 제2 거리(D2)만큼 이격되어 위치할 수 있다. 제2 거리(D2)는 50 ㎜ 내지 300 ㎜일 수 있으며, 예를 들면 150 ㎜일 수 있다.
도 14a는 MGP의 위치에 따른 IDP 마진의 최대값을 나타내며, 도 14b는 MGP의 위치에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다. 각 그래프에서, 횡축은 MGP의 위치를 나타내며, MGP의 위치는 실리콘 융액(20)의 계면을 '0'으로 하고, 계면의 아래쪽으로 갈수록 (-)값이 커진다. 도 14b의 REF는 본 실시예에 의한 MGP와 비교될 기준값을 나타낸다.
도 14a 및 도 14b를 참조하면, MGP는 -50 ㎜ 내지 -300 ㎜에 위치할 수 있으며, -150 ㎜ 일 때, IDP의 마진은 최대가 됨을 알 수 있다.
한편, 전술한 최대 발열부의 위치(62)와 MGP의 위치를 조정하여 실리콘 융액(20)의 대류를 제어할 수 있을 뿐만 아니라, 자기장 인가부(80)에 의해 인가되는 자기장의 세기에 의해서도 실리콘 융액(20)의 대류가 제어될 수 있다. 예를 들어, 자기장 인가부(80)에서 도가니(10)에 인가하는 자기장은 2000 내지 3400 가우스일 수 있으며, 2800 가우스일 때, IDP 마진은 최대가 됨을 알수 있다.
도 15a는 자기장의 세기에 따른 IDP 마진의 최대값을 나타내며, 도 15b는 자기장의 세기에 따른 IDP 마진의 최대값의 70 % 값을 나타낸다. 각 그래프에서, 종축은 IDP 마진을 나타내며, 횡축은 자기장의 세기를 가우스로 나타낸다. 도 15b의 REF는 본 실시예에 의한 가우스와 비교될 기준값을 나타낸다.
도 15a 및 도 15b를 참조하면, 자기장의 세기가 2800 가우스일 때, IDP의 마진은 0.007 ㎜/min로부터 0.010 ㎜/min 내지 0.030 ㎜/min로 증가될 수 있으며 예를 들어, 0.020 ㎜/min 내지 0.022 ㎜/min 까지 IDP 마진이 향상될 수 있다.
이와 같이, IDP의 마진이 증가할 경우, IDP 영역이 형성되는 온도 영역인 1250 ℃ 내지 1420℃의 길이 구간이 확장되어, 전술한 실리콘 웨이퍼의 제작 조건이 훨씬 수월해진다.
일반적으로 단결정 실리콘 잉곳(30)의 회전 각속도를 변경시킬 경우, 실리콘융액(20 계면의 볼록한 정도, 잉곳(30)의 성장 방향의 온도 구배(G=Gs+Gm)(여기서, Gs는 잉곳의 온도 구배를 나타내고, Gm은 실리콘 융액(20)의 온도 구배를 나타낸다), 잉곳(30)과 실리콘 융액(20)에 접하는 부분에서 잉곳(30)의 반경 방향 온도 구배 차(△G=Gse-Gsc)(여기서, Gse 및 Gsc는 잉곳(30) 하부의 가장 자리 및 중앙의 온도 구배를 각각 나타낸다.), 잉곳(30)에 포함된 산소의 농도, 잉곳(30)과 실리콘 융액(20) 사이에 형성되는 과냉 영역의 크기 등이 변경된다. 예를 들어, 실리콘 잉곳(30)의 회전 각속도가 증가하면 실리콘 융액(20)의 계면은 매우 볼록해지고, 온도 구배(G)가 커지고 온도 구배 차(△G)가 적어지고, 산소의 농도가 낮아져서 양호한 품질의 잉곳(30)이 생성될 수 있지만 인상 속도의 제어는 어려워진다. 이와 반대로, 실리콘 잉곳(30)의 회전 각속도가 감소하면 실리콘 융액(20)의 계면은 평평해지고, 온도 구배(G)가 작아지고 온도 구배 차(△G)가 커지고, 산소의 농도가 높아지는 등 불량한 품질의 잉곳(30)이 생성될 수 있지만 인상 속도의 제어는 쉬워진다. 그러나, 자기장에 의해, 이러한 관계들은 틀어질 수 있다. 또한, 일반적으로, 도 2에 도시된 실리콘 융액(20)은 잉곳(30)의 회전에 의해 화살표 방향(22)으로 대류하고, 도가니(10)의 회전에 의해 화살표 방향(24)으로 대류한다. 그러나, 실리콘 융액(20)의 대류는 MGP를 기준으로 상부와 하부가 차단될 수 있다.
기존과 달리, 전술한 본 실시예에 의하면, 최대 발열부의 위치에 따라 실리콘 융액의 대류를 고려하여 MGP를 결정하고, 자기장의 세기를 적절히 조정하여 실리콘 융액(20)의 대류를 제어한다. 그러므로, 회전 각속도를 변경하면서 야기될 수 있는 전술한 문제점을 보상할 수 있다. 즉, MGP가 최대 발열 부위의 위치(62) 보다 실리콘 융액(20)의 계면으로부터 20 % 내지 40% 더 낮을 때, 화살표 방향(22)으로 잉곳(30)의 중앙을 향해 대류가 강해져서 베이컨시와 인터스티셜의 재결합 구간 확보가 가능하여 IDP 영역의 마진이 증가하게 된다.
본 실시예에서는 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역으로 형성된 실리콘 웨이퍼 또는 잉곳을 성장시키기 위해, 도 2에 도시된 장치를 이용하였다. 그러나, 전술한 도 10 및 도 13에 도시된 방법을 수행하는 도 2에 도시된 성장 장치는 예시적인 것에 불과하며, 각 단계를 수행하기 위해, 자동 성장 제어기(AGC:Automatic Growing Controller)(미도시) 또는 자동 온도 제어기(ATC:Automatic Temperature Controller)(미도시) 등을 더 이용할 수 있음은 물론이다.
또한, 전술한 도 10 및 도 13에 도시된 단결정 실리콘 잉곳 성장 방법은 동시에 사용될 수도 있고, 이들 중 하나의 방법만이 사용될 수도 있다. 또한, 본 실시예에 의한 실리콘 웨이퍼를 제작하기 위해, 단결정 실리콘 잉곳(30)의 회전 각속도, MGP, 자기장의 세기, 최대 발열 부위의 위치 이외에, 냉각 가스인 아르곤 가스 등의 불활성 가스의 압력/유량, 열 차폐 부재(50)와 실리콘 융액(20)의 계면 사이의 간격(melt gap), 열 차폐 부재(50)의 모양, 히터(60)의 개수, 도가니(10)의 회전 속도를 더 이용할 수 있음은 물론이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 실시예는 30 ㎚ 보다 작은 미세한 크기의 결정 결함을 갖는 반도체용 고품질의 단결정 실리콘 잉곳 및 웨이퍼를 생산하는 데 이용될 수 있다.

Claims (33)

  1. 베이컨시 우세 무결함 영역 및 인터스티셜 우세 무결함 영역 중 적어도 하나의 영역에 포함된 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함을 우세하게 갖는 전이 영역이 형성된 단결정 실리콘 잉곳 및 웨이퍼.
  2. 제1 항에 있어서, 상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함은 50 %보다 더 많은 단결정 실리콘 잉곳 및 웨이퍼.
  3. 제1 항에 있어서, 상기 전이 영역에 포함된 전체 결정 결함 중 10 ㎚ 내지 30 ㎚의 크기의 결정 결함이 70 % 이상을 차지하는 단결정 실리콘 잉곳 및 웨이퍼.
  4. 제1 항에 있어서, 상기 전이 영역은 링 모양의 산화 유기 적층 결함을 포함하지 않는 단결정 실리콘 잉곳 및 웨이퍼.
  5. 제1 항에 있어서, 초크랄스키법에 의해 제조된 단결정 실리콘 잉곳 및 웨이퍼.
  6. 제1 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 10 ㎚ 내지 19 ㎚인 단결정 실리콘 잉곳 및 웨이퍼.
  7. 제1 항에 있어서, 상기 단결정 실리콘 잉곳 및 웨이퍼에서, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체에서 100x % (여기서, 0 ≤ x ≤ 1)를 차지하고, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체에서 100(1-x) %를 차지하는 단결정 실리콘 잉곳 및 웨이퍼.
  8. 제1 항에 있어서, 상기 단결정 실리콘 잉곳 및 웨이퍼의 지름을 기준으로, 상기 인터스티셜 우세 무결함 영역은 상기 전이 영역 전체의 70 % 이상을 차지하는 단결정 실리콘 잉곳 및 웨이퍼.
  9. 제1 항에 있어서, 상기 단결정 실리콘 잉곳 및 웨이퍼의 지름을 기준으로, 상기 베이컨시 우세 무결함 영역은 상기 전이 영역 전체의 30 % 이하를 차지하는 단결정 실리콘 잉곳 및 웨이퍼.
  10. 제1 항에 있어서, 상기 전이 영역에서, 상기 베이컨시 우세 무결함 영역은 상기 단결정 실리콘 잉곳 및 웨이퍼의 가장 자리에 위치하고 상기 인터스티셜 우세 무결함 영역은 상기 단결정 실리콘 잉곳 및 웨이퍼의 상기 가장 자리 안쪽의 중앙에 위치하는 단결정 실리콘 잉곳 및 웨이퍼.
  11. 제1 항 내지 제10 항 중 어느 한 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 매직스법에 의해 검출 가능한 단결정 실리콘 잉곳 및 웨이퍼.
  12. 제11 항에 있어서, 상기 전이 영역에 포함된 상기 결정 결함의 크기는 상기 단결정 실리콘 잉곳 및 웨이퍼를 열처리 하지 않은 상태에서 상기 매직스법에 의해 검출 가능한 단결정 실리콘 잉곳 및 웨이퍼.
  13. 제11 항에 있어서, 상기 매직스법에 의해 촬영된 영상에서 픽셀 번호 1번은 10 ㎚ 내지 19 ㎚ 크기의 결정 결함을 나타내는 단결정 실리콘 잉곳 및 웨이퍼.
  14. 실리콘 융액을 수용하는 도가니;
    상기 도가니의 주위에 설치되어 상기 도가니에 열을 가하는 히터; 및
    상기 히터의 최대 발열부의 위치에 따라 결정된 위치에 최대 자기장 플랜(MGP)가 형성되도록 상기 도가니에 자기장을 인가하는 자기장 인가부를 포함하는 단결정 실리콘 잉곳 성장 장치.
  15. 제14 항에 있어서, 상기 단결정 실리콘 잉곳 성장 장치는
    상기 히터를 제어하여, 상기 최대 발열부의 위치를 변경하는 제1 제어부; 및
    상기 최대 발열부의 변경된 위치에 따라 조정된 위치에 상기 MGP가 형성되도록 상기 자기장 인가부를 제어하는 제2 제어부를 더 포함하는 단결정 실리콘 잉곳 성장 장치.
  16. 제14 항에 있어서, 상기 히터는 상하 방향으로 발열량을 조절 가능한 단결정 실리콘 잉곳 성장 장치.
  17. 제14 항에 있어서, 상기 MGP는 상기 최대 발열부의 위치보다 낮은 곳에 위치하는 단결정 실리콘 잉곳 성장 장치.
  18. 제17 항에 있어서, 상기 MGP는 상기 실리콘 융액의 계면을 기준으로 상기 최대 발열부의 위치보다 20 % 내지 40 % 낮은 곳에 위치하는 단결정 실리콘 잉곳 성장 장치.
  19. 제14 항에 있어서, 상기 MGP는 상기 실리콘 융액의 계면보다 50 ㎜ 내지 300 ㎜ 낮은 곳에 위치하는 단결정 실리콘 잉곳 성장 장치.
  20. 제14 항에 있어서, 상기 성장되는 단결정 실리콘 잉곳의 목표 인상 속도 마진은 0.010 ㎜/min 내지 0.030 ㎜/min 인 단결정 실리콘 잉곳 성장 장치.
  21. 실리콘 융액을 수용하는 도가니, 상기 도가니의 주위에 설치되어 상기 도가니에 열을 가하는 히터 및 상기 도가니에 자기장을 인가하는 자기장 인가부를 갖는 단결정 실리콘 잉곳 성장 장치에서 수행되는 단결정 실리콘 잉곳 성장 방법에 있어서,
    상기 히터의 최대 발열부의 위치를 결정하는 단계;
    상기 최대 발열부의 결정된 위치에 따라 최대 자기장 플랜(MGP)의 위치를 결정하는 단계; 및
    상기 결정된 위치에 상기 MGP가 형성되도록 상기 자기장을 상기 도가니에 인가하는 단계를 포함하는 단결정 실리콘 잉곳 성장 방법.
  22. 제21 항에 있어서, 상기 단결정 실리콘 잉곳 성장 방법은
    상기 최대 발열부의 위치가 변경되었을 때, 상기 최대 발열부의 변경된 위치에 따라 상기 MGP의 위치를 조정하는 단계; 및
    상기 자기장을 상기 도가니에 인가하여 상기 조정된 위치에 상기 MGP를 형성하는 단계를 더 포함하는 단결정 실리콘 잉곳 성장 방법.
  23. 제21 항에 있어서, 상기 자기장을 상기 도가니에 인가하여, 상기 최대 발열부의 위치보다 낮은 곳에 상기 MGP를 형성하는 단결정 실리콘 잉곳 성장 방법.
  24. 제21 항에 있어서, 상기 자기장을 상기 도가니에 인가하여, 상기 실리콘 융액의 계면을 기준으로 상기 최대 발열부의 위치보다 20 % 내지 40 % 낮은 위치에 상기 MGP를 형성하는 단결정 실리콘 잉곳 성장 방법.
  25. 제21 항에 있어서, 상기 자기장을 상기 도가니에 인가하여, 상기 실리콘 융액의 계면보다 50 ㎜ 내지 300 ㎜ 낮은 곳에 상기 MGP를 형성하는 단결정 실리콘 잉곳 성장 방법.
  26. 제25 항에 있어서, 상기 성장되는 단결정 실리콘 잉곳의 목표 인상 속도 마진은 0.010 ㎜/min 내지 0.030 ㎜/min 인 단결정 실리콘 잉곳 성장 방법.
  27. 단결정 실리콘 잉곳을 성장시키기 위한 용융 실리콘을 담는 도가니;
    상기 도가니 내의 실리콘이 용융되도록, 상기 도가니에 열을 가하는 히터;
    상기 단결정 실리콘 잉곳을 회전시키면서 인상시키는 인상부;
    상기 단결정 실리콘 잉곳의 회전 각속도를 계산하는 회전 각속도 계산부;
    상기 계산된 회전 각속도를 목표 회전 각속도와 비교하고, 비교된 결과를 각속도 에러값으로서 출력하는 제1 비교부;
    상기 각속도 에러값에 따라, 상기 성장되는 단결정 실리콘 잉곳의 직경이 센싱되는 부분에 상기 용융 실리콘의 유속을 조정하는 유속 제어부; 및
    상기 단결정 실리콘 잉곳의 직경을 센싱하는 직경 센싱부를 포함하는 단결정 실리콘 잉곳 성장 장치.
  28. 제27 항에 있어서, 상기 단결정 실리콘 잉곳 성장 장치는
    상기 센싱된 직경과 목표 직경을 비교하고, 비교된 결과를 직경 에러값으로서 출력하는 제2 비교부를 더 포함하고,
    상기 인상부는 상기 직경 에러값에 따라 가변된 인상 속도로 상기 단결정 잉곳을 회전시키면서 인상하는 단결정 실리콘 잉곳 성장 장치.
  29. 단결정 실리콘 잉곳을 성장시키기 위한 용융 실리콘을 담는 도가니, 상기 도가니 내의 실리콘에 열을 가하여 상기 실리콘이 용융되도록 하는 히터, 및 상기 단결정 실리콘 잉곳을 회전시키면서 인상하는 인상부를 포함하는 단결정 실리콘 잉곳 성장 장치에서 수행되는 단결정 실리콘 잉곳 성장 방법에 있어서,
    상기 단결정 실리콘 잉곳의 회전 각속도를 측정하는 단계;
    상기 측정된 회전 각속도를 목표 회전 각속도와 비교하여 각속도 에러값을 결정하는 단계;
    상기 각속도 에러값을 이용하여, 상기 성장되는 단결정 실리콘 잉곳의 직경이 센싱되는 부분에 상기 용융 실리콘의 유속을 조정하는 단계; 및
    상기 단결정 실리콘 잉곳의 직경을 센싱하는 단계를 포함하는 단결정 실리콘 잉곳 성장 방법.
  30. 제29 항에 있어서, 상기 단결정 실리콘 잉곳 성장 방법은
    상기 센싱된 직경과 목표 직경을 비교하여 직경 에러값을 결정하는 단계; 및
    상기 직경 에러값을 이용하여, 상기 성장되는 단결정 실리콘 잉곳의 인상 속도를 가변시키는 단계를 더 포함하는 단결정 실리콘 잉곳 성장 방법.
  31. 제29 항에 있어서, 상기 측정된 회전 각속도가 상기 목표 회전 각속도보다 클 때, 상기 유속을 감소시켜 조정하는 단결정 실리콘 잉곳 성장 방법.
  32. 제29 항에 있어서, 상기 직경이 센싱되는 부분은 상기 용융 실리콘의 메니스커스에 해당하고,
    상기 용융 실리콘의 유속을 감소시켜 상기 메니스커스의 유동이 안정화되는 단결정 실리콘 잉곳 성장 방법.
  33. 제29 항에 있어서, 상기 성장되는 단결정 실리콘 잉곳의 인상 속도 마진은 0.020 ㎜/min 내지 0.030 ㎜/min인 단결정 실리콘 잉곳 성장 방법.
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