WO2013145471A1 - パワーモジュールの製造方法、及びパワーモジュール - Google Patents

パワーモジュールの製造方法、及びパワーモジュール Download PDF

Info

Publication number
WO2013145471A1
WO2013145471A1 PCT/JP2012/083041 JP2012083041W WO2013145471A1 WO 2013145471 A1 WO2013145471 A1 WO 2013145471A1 JP 2012083041 W JP2012083041 W JP 2012083041W WO 2013145471 A1 WO2013145471 A1 WO 2013145471A1
Authority
WO
WIPO (PCT)
Prior art keywords
power module
substrate
wiring
solder
joining
Prior art date
Application number
PCT/JP2012/083041
Other languages
English (en)
French (fr)
Inventor
靖 池田
俊郎 手呂内
俊章 守田
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Publication of WO2013145471A1 publication Critical patent/WO2013145471A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29399—Coating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/203—Ultrasonic frequency ranges, i.e. KHz

Definitions

  • the present invention relates to a method for manufacturing a power module having a power semiconductor element such as IGBT (Insulated Gate Bipolar Transistor), and the power module.
  • a power semiconductor element such as IGBT (Insulated Gate Bipolar Transistor)
  • IGBT Insulated Gate Bipolar Transistor
  • Power modules such as IGBT modules are used for inverters that control high-power motors such as motors for electric railways, power generation, and electric / hybrid vehicles (EV / HEV).
  • EV / HEV electric / hybrid vehicles
  • Candidates for lead-free bonding materials to be applied to element joints that require heat resistance include Bi-based solder (approximately 260 ° C), Au-Sn solder (approximately 282 ° C), and Zn-Al-based solder (approximately 380 ° C). ° C).
  • Bi-based solder since Bi-based solder has low thermal conductivity, it is not suitable for joining semiconductor elements that generate a large current and generate a large amount of heat because of its heat dissipation. Moreover, since Au-20Sn contains Au as a main component, the material cost becomes high. Furthermore, Zn-Al solder has a strong oxide film and cannot secure wetting. As described above, each of the solders has a problem and cannot be used for general purposes.
  • a sintered Ag paste has been developed in which particles and particles are bonded in a solid state. Nano-order Ag fillers can be bonded at temperatures below the melting point of Ag, such as about 250-400 ° C.
  • Sintered Ag paste has high thermal conductivity and is advantageous for bonding power semiconductor devices that handle large currents. It has already been applied to a part of power modules for low power. A technique for joining semiconductor elements using such sintered Ag paste is disclosed in Non-Patent Document 1, for example.
  • Non-Patent Document 1 since the above-described joining needs to be performed in the atmosphere, there is a problem that the member to be joined is oxidized at the time of joining. That is, a general power module is assembled by bonding the semiconductor elements 1 and 2 to the ceramic substrate 5 as shown in FIG. 1, performing wire bonding 8, and then bonding the ceramic substrate 5 to the base 10. As shown in FIG. 2, the sintered Ag paste is coated with a protective film 12 in order to prevent aggregation of the nano-sized Ag filler 11. In order to decompose this protective film, it is essential to perform heat treatment at a temperature of 250 ° C. or higher in the atmosphere.
  • a ceramic substrate 5 in which the semiconductor elements 1 and 2 are joined with a sintered Ag paste as shown in FIG. It has a structure (with a spring 13 or the like) that is pressed through contact with conductive grease 14. For this reason, the ceramic substrate is not soldered to the base. However, in such a structure, the space between the ceramic substrate and the base is filled with grease, and metal bonding is not performed. Therefore, when applied to a power module for high-power electric railways, good heat dissipation cannot be obtained.
  • Non-Patent Document 1 it is also possible to simultaneously perform element bonding and ceramic substrate bonding by using a sintered Ag paste for both the semiconductor element bonding portion and the ceramic substrate bonding portion.
  • a sintered Ag paste for both the semiconductor element bonding portion and the ceramic substrate bonding portion.
  • Sintered Ag paste is difficult to suppress unbonded compared to solder, and it is difficult to obtain good bonding.
  • the present invention has been made in view of such a situation, and provides a lead-free joining technique that achieves both good heat dissipation and good jointability of a substrate joint.
  • the present invention uses a sintered Ag paste for semiconductor element bonding to perform high heat-resistant lead-free bonding, and uses Sn-based lead-free solder for the ceramic substrate bonding portion.
  • the power module manufacturing method includes a first bonding step of bonding a semiconductor element and a wiring provided on a substrate while oxidizing the Ag paste with a sintered Ag paste, After the first joining step, a reduction step for reducing the oxidation of the wiring on the substrate, and a second joining step for joining the reduced wiring on the substrate and the base with solder are included.
  • the power module manufactured by the above manufacturing method includes a semiconductor element, a substrate, a base, a porous Ag layer that bonds the semiconductor element and the substrate, and a solder joint that bonds the substrate and the base,
  • the porosity is 5% or more and less than 30%.
  • a semiconductor element is bonded to a ceramic substrate having a solid Cu wiring in the atmosphere using a sintered Ag paste, and after reduction treatment, the ceramic substrate is made of Sn-based solder as a base.
  • the power module By joining to the power module, it is possible to obtain a power module having high heat resistance, excellent heat dissipation, and easy joining.
  • Embodiments of the present invention relates to a power module in which a ceramic substrate having a semiconductor element and a solid Cu wiring 6 is joined with porous Ag, and the ceramic substrate is joined to a base with Pb-free solder (Sn-based solder). And a method for manufacturing the same.
  • FIG. 4 is a diagram showing a state where the semiconductor element 1 and the ceramic substrate 5 are bonded by porous Ag in the power module of the present embodiment.
  • the contraction ratios thereof are different, and stress is generated near the joint. If Ag becomes too dense (when the porosity of porous Ag is too small), Ag is harder than solder, so that the joint is too strong and stress is applied to the semiconductor element 1 too much. For this reason, the semiconductor element 1 is broken. On the other hand, if the porosity of Ag is too high, the reliability of the joint portion decreases. Specifically, when the porosity of the porous Ag joint portion is less than 5%, the elastic modulus of the Ag joint portion becomes high, stress buffering becomes difficult, and the semiconductor element may be destroyed by thermal shock. On the other hand, if the porosity of the porous Ag joint is 30% or more, cracks are likely to develop in the joint due to thermal shock, and the joint reliability may not be obtained.
  • Bonding temperature 250 ° C to 350 ° C is desirable. In order to increase the porosity to 30% or more when the temperature is less than 250 ° C., 10 MPa or more is required, but the semiconductor element 1 may be destroyed during bonding. On the other hand, when the temperature is higher than 350 ° C., the sintering rate is high and it becomes difficult to control the porosity of Ag.
  • Bonding time It is desirable that the heating rate is 30 ° C./min or less and the holding time is 1 to 30 min.
  • Pressurization Desirably 0.1 to 10 MPa.
  • the pressure is less than 0.1 MPa, the contact between the fillers in the sintered Ag paste cannot be secured, and it is difficult to increase the density of the sintering, so the porosity tends to be less than 30%.
  • the pressure is higher than 10 MPa, the semiconductor element may be destroyed.
  • the Sn-based solder 9 for joining the ceramic substrate 5 and the base 10
  • good joining with a void content of less than 2% can be obtained.
  • good and stable heat dissipation can be obtained by metal bonding between the ceramic substrate 5 and the base 10 by solder bonding.
  • AlSiC, Cu—Mo, Cu—C, Al—C composite material or the like can be used. Thereby, high reliability is obtained with respect to thermal fatigue.
  • the joining of the semiconductor element 1 and the ceramic substrate 5 is realized by Ag sintering, and the joining of the ceramic substrate 5 and the base 10 is realized by the Sn-based solder 9.
  • the reason why the two junctions are made different is that there is a relationship with the yield. That is, once the semiconductor element 1 is bonded to the ceramic substrate 5, it is inspected whether the bonded state is good one by one. If it is determined to be defective, it is excluded from the subsequent processes. Therefore, when bonding of the ceramic substrate 5 and the base 10 is performed using sintered Ag simultaneously with the bonding of the ceramic substrate 5 and the semiconductor element 1, if even one bonding failure occurs, it was used for bonding. All the members must be discarded, and the material is wasted and the manufacturing cost is increased.
  • the joining of the semiconductor element 1 and the ceramic substrate 5 is realized by Ag sintering, and after the inspection, the ceramic substrate 5 and the base 10 are solder-joined (joined in two stages) to maximize waste.
  • the limit is to prevent.
  • the semiconductor element 1 is bonded to the ceramic substrate 5 having the pure Cu wiring 6 with porous Ag, and the ceramic substrate 5 is bonded to the base 10 with Sn-based solder.
  • the periphery of each joint may be sealed with a hard resin (see 9 in FIG. 8).
  • the thermal expansion coefficient of the resin is desirably 10 ppm / K or more. This is because, when the thermal expansion coefficient of the resin is less than 10 ppm / k, the effect of suppressing crack propagation due to thermal shock at the element joint portion is reduced.
  • a particulate microstructure of 10 to 200 nm is formed on the surface of the Cu wiring portion of the ceramic substrate 5 having the solid Cu wiring 6.
  • This microstructure (unevenness) is a structure generated by reducing the Cu wiring oxidized by the sintering process. By doing in this way, adhesiveness with the gel or transfer molded hard resin can be improved, and the lifetime of a power module can be improved.
  • FIG. 6 is a diagram showing a particulate microstructure formed on the Cu wiring surface. Thereby, adhesiveness with sealing resin can be improved by the anchor effect by the unevenness
  • FIG. 6 is a diagram showing a particulate microstructure formed on the Cu wiring surface.
  • the solidus temperature of Sn-based solder is desirably 227 ° C. or higher.
  • solders that melt at a certain temperature and those that begin to melt at a certain temperature (solidus temperature) and continue to be mixed for a certain period of time and then become completely liquid at a certain temperature. is there.
  • a microstructure is generated on the surface of the Cu wiring portion of the ceramic substrate (FIG. 6).
  • Pb-free solder is a solder that does not get wet easily (solder that does not get wet immediately after melting but does not get wet unless it reaches a certain temperature: the temperature of the border that gets wet at around 227 ° C), and has a microstructure (unevenness) ), It is particularly difficult to wet when the surface is not flat. In this regard, it has been found that a solder having a high melting point has a stronger force to get wet with respect to unevenness. On the other hand, a solder having a low melting point starts to melt before reaching a high temperature.
  • the solder wetting force is weak, and it becomes easy to form a portion that cannot be completely wet on the unevenness, and voids (holes) are likely to be generated. It has been found by the inventors that the solidus temperature of the solder is 227 ° C. so that the generation of voids is 2% or less.
  • the Sn-based solder having a solidus temperature of 227 ° C. or higher can be Sn-3 to 10Cu (mass%), Sn-10Sb (mass%), or Sn.
  • FIG. 7 is a diagram showing an ultrasonic flaw detection image of a ceramic substrate bonding portion obtained when a ceramic substrate 5 having a solid Cu wiring 6 bonded with a semiconductor element with a sintered Ag paste is bonded with Sn-based solder. .
  • Sn-Pb eutectic melting point 183 ° C
  • Sn-3Ag-0.5Cu-5In solidus temperature 206 ° C
  • Sn-3Ag When bonding at ⁇ 0.5 Cu (melting point: 217 ° C.), 2% or more unbonded portion (void 21) due to non-wetting was formed in the bonded portion.
  • the power module according to the embodiment of the present invention includes (i) bonding the semiconductor element 1 in the atmosphere to the ceramic substrate 5 having the Cu solid wiring 6 with a sintered Ag paste, and (ii) Cu of the ceramic substrate 5. After reducing the oxidation of the solid wiring 6, (iii) the ceramic substrate 5 is joined to the base 10 with Sn solder 9.
  • the semiconductor element 1 is bonded to the ceramic substrate 5 having the solid Cu wiring 6 in the atmosphere, so that the protective film around the Ag filler is decomposed and a good sintered bonding is achieved. it can.
  • the Sn-based solder 9 is easily wetted to the ceramic substrate 5 and can be bonded with high reliability. Further, by reducing the Cu wiring 6 oxidized in the atmosphere, nano-order particles can be formed on the surface of the Cu wiring. This improves the adhesion with sealing with gel or hard resin.
  • the bonding temperature is preferably 250 to 350 ° C. At a temperature lower than 250 ° C., the sintering of the Ag filler is difficult to proceed, so the porosity of the Ag joint portion may be 30% or more. In addition, when joining at a temperature of 350 ° C.
  • the reduction conditions are preferably a hydrogen concentration of 3% or more (more preferably 4% or more) (remaining nitrogen but 100% hydrogen) and a reduction temperature of 250 ° C. to 350 ° C.
  • the reduction temperature is less than 250 ° C., the reduction rate is slow and a long time is required for the reduction.
  • the reduction temperature is set to 350 ° C. or higher, the sintering of Ag in the semiconductor element bonding portion proceeds, and the stress buffering ability may be reduced, leading to destruction of the semiconductor element 1.
  • the bonding strength between the ceramic substrate 5 and the sintered Ag paste is strengthened by performing partial plating of Au or Ag on the portion where the sintered Ag paste is supplied. And the reliability of the joint can be improved.
  • the atmosphere is replaced with the H2 reducing atmosphere without removing the substrate 6
  • the oxidized Cu wiring 6 is reduced.
  • restoration can be performed by one reflow process.
  • the number of steps can be reduced by one as compared with the case where the sintering type Ag paste bonding is performed in one reflow process and the Cu wiring 6 is reduced in the next process, and the assembly time can be shortened. Further, it is possible to avoid a risk that the ceramic substrate 5 is contaminated after the joining and the reduction.
  • the step of reducing the oxidation of the solid Cu wiring 6 of the ceramic substrate 5 may be performed by hydrogen plasma treatment.
  • the Cu wiring 6 can be oxidized and reduced by Ar + H2 and N2 + H2 plasma treatment of the Cu wiring of the ceramic substrate 5 oxidized by bonding with the sintered Ag paste. This also makes it possible to obtain a nano-order structure on the surface of the Cu wiring, as in the reflow process in an H2 reducing atmosphere.
  • a semiconductor element (IGBT1, diode 2) is bonded with sintered Ag paste on a ceramic substrate 5 brazed with Cu wiring on the upper surface of aluminum nitride and a Cu plate on the lower surface in the atmosphere at 300 ° C. for 20 minutes using a reflow furnace. Went. Then, without removing the ceramic substrate 5 from the reflow furnace, the atmosphere was replaced with a hydrogen reducing atmosphere, and the Cu stripped portion oxidized at 300 ° C. for 10 minutes was reduced. Thereafter, wire bonding 8 was performed, and the element-attached substrate was bonded to the base 10 with an Sn-based solder foil having a solidus temperature of 227 ° C. or higher shown in Table 1. Furthermore, after Cu terminals 17 were ultrasonically bonded onto the pure Cu h substrate wiring 6, a case 18 was attached, and the periphery of the bonded portion was sealed with a silicone resin 19, thereby producing a power semiconductor module.
  • the bonding portion was sealed with silicone resin, but even when sealing was performed with a transfer mold, the process before the sealing step was not changed, so that good bonding with little unbonding was achieved. It becomes possible.
  • the present invention is not limited to the above-described embodiment, and in the semiconductor product assembly process, after joining with a sintered Ag paste, solder joining can be applied to all products in the Cu portion.
  • the semiconductor element and the wiring provided on the substrate are joined to each other while the Ag paste is oxidized by the sintered Ag paste, and the oxidized substrate is mounted.
  • the reduced wiring and the base are joined with solder to produce a power module. Since the oxidized wiring is reduced in this manner, the wiring after the sintering process and the base can be soldered together, so that the heat dissipation in the manufactured power module is improved.
  • the sintered and bonded semiconductor elements and substrates are inspected.
  • joining is performed in two stages, sintered joining and solder joining, and the state of sintered joining is inspected before solder joining, so that waste of materials can be prevented to the maximum and manufacturing costs can be reduced. .
  • the above-mentioned Ag sintering joining is desirably performed at a joining temperature of 250 to 350 ° C., a heating rate of 30 ° C./min or less, a holding time of 1 to 30 min, and a pressurization of 0.1 to 10 MPa.
  • the porosity in porous Ag can be controlled to 5% or more and less than 30%.
  • a ceramic substrate having a solid Cu wiring and an Sn-based solder (solidus temperature is 227 ° C. or higher) are used.
  • Sn-based solder having a solidus temperature of 227 ° C. or higher the void ratio of the solder joint can be made less than 2%, and good solder joint can be realized.
  • it since it has a solder joint part with a void ratio of less than 2%, it becomes possible to provide a highly reliable power module having good heat dissipation.
  • Au or Ag plating may be applied to the portion where the sintered Ag paste on the solid Cu wiring is supplied. By doing so, the bonding strength between the ceramic substrate and the sintered type Ag can be increased.
  • the solid Cu wiring has a particulate microstructure generated on the surface by reduction after oxidation.
  • control lines and information lines indicate what is considered necessary for explanation, and not all control lines and information lines on the product are necessarily shown. All the components may be connected to each other.
  • the present invention is not limited to the embodiments as they are, and can be embodied by modifying the constituent elements without departing from the gist thereof in the implementation stage.
  • Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Die Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

　良好な放熱性と基板接合部の良好な接合性を両立する鉛フリー接合技術を提供する。焼結型のAgペーストで半導体素子をCu無垢配線を有するセラミック基板に接合した後（多孔質のAg層において、空隙率が５％以上３０％未満）、水素還元し、固相線温度２２７℃以上のSn系はんだでセラミック基板をベースに接合する（図８）。

Description

パワーモジュールの製造方法、及びパワーモジュール
　本発明は、IGBT（Insulated Gate Bipolar Transistor）等のパワー半導体素子を有するパワーモジュールの製造方法、及びパワーモジュールに関する。
　電鉄用、発電用、電気自動車/ハイブリッド自動車（EV/HEV）用モータ等、大出力モータを制御するインバータには、IGBTモジュール等のパワーモジュールが使用される。比較的電力の小さいHEV/EV用IGBTモジュールについては、Sn系はんだの適用により、近年鉛フリー化が進められつつある。
　一方、電鉄用の大電力を制御するパワーモジュールについては、素子接合部の耐熱性がSn系はんだでは得られないため、未だ鉛フリー化が困難な状況にある。現時点では、素子接合部に耐熱性の高い高鉛はんだが使用されることが多い。しかしながら、Pb成分が人体に悪影響を及ぼすことが指摘されるようになり、Pb入りはんだは大きな社会問題としてクローズ・アップされるとともに、EUのROHS（Restriction of Hazardous Substances Directive)指令に代表されるようにPbを含む有害物質の使用を法的に規制しようと言う動きが活発化している。このような背景から、大電力の電鉄用パワーモジュールについても、Pbフリー化が求められている。
　耐熱性を必要とする素子接合部に適用するための鉛フリー接合材の候補としては、Bi系はんだ(約260℃)、Au-Snはんだ（約282℃）、Zn-Al系はんだ（約380℃）が挙げられる。
　しかしながら、Bi系はんだは熱伝導率が低いため、大電流を通電する発熱の大きい半導体素子の接合には、放熱性の面でデメリットとなり適しない。また、Au-20SnはAuを主成分とするため材料コストが高くなってしまう。さらに、Zn-Al系はんだは酸化膜が強固で濡れを確保できない。このように、上記はんだにはそれぞれ課題があり、汎用的には使用できない。
　一方、上記の高融点はんだ以外の高耐熱の鉛フリー接合材として、粒子と粒子が固体のまま接合する焼結型のAgペーストが開発されている。ナノオーダーのAgフィラーを約250～400℃といったAgの融点以下の温度で接合することができる。焼結型のAgペーストは高熱伝導であり、大電流を扱うパワー半導体素子の接合に利点がある。既に、低電力用のパワーモジュールの一部に適用されている。このような焼結型Agペーストを用いる半導体素子の接合技術は、例えば非特許文献１に開示されている。
Performance comparison of traditional packaging technologies to novel bond wire less all sintered power module：P.Beckedahl etc., PCIM2011,p247-252.
　しかしながら、非特許文献１に代表される従来技術では、上記接合を大気中で行う必要があるため、接合時に被接合部材が酸化してしまうという課題がある。つまり、一般的な、パワーモジュールは、図１のように半導体素子１及び２をセラミック基板５に接合した後、ワイヤボンディング８を行い、その後にセラミック基板５をベース１０に接合して組立てる。図２に示されるように、焼結型のAgペーストは、ナノサイズのAgフィラー１１の凝集を防ぐため、保護膜１２でコーティングされている。この保護膜を分解するには大気中で250℃以上の温度で熱処理することが必須となる。このため、焼結型のAgペーストを用いて、パワー半導体素子をCu無垢配線を有するセラミック基板に接合すると、Cu無垢配線が酸化してしまう。従って、セラミック基板をはんだで接合した場合に、セラミック基板のCu配線の酸化物がはんだの濡れを阻害するため、良好な接合が得られなくなる。
　また、焼結型のAgペーストを半導体素子の接合に用いた従来技術の場合、図３のように、焼結型のAgペーストで半導体素子１及び２を接合したセラミック基板５を、ベース１０に導電性グリース１４を介して接触させて押し付ける構造（バネ１３等で）となっている。このため、セラミック基板をベースにはんだ接合していない。ただし、このような構造の場合、セラミック基板とベース間がグリースで充填され、金属接合がなされていないため、大電力の電鉄用パワーモジュールに適用した場合、良好な放熱性が得られない。
　さらに、非特許文献１のように、半導体素子接合部とセラミック基板接合部両方に焼結型のAgペーストを用いて、素子接合とセラミック基板接合を同時に行うことも可能である。ただし、その場合、素子に比べて大面積のセラミック基板を焼結型のAgペーストで接合する必要がある。焼結型のAgペーストははんだに比べて未接合の抑制が難しいため、良好な接合を得ることが難しくなる。
　また、セラミック基板のCu配線部にAu、Agめっき等を施し、酸化を抑制することも考えられるが、はんだ接合以外のワイヤボンディング工程や端子の超音波ボンディング工程が難しくなる恐れがある。
　本発明はこのような状況に鑑みてなされたものであり、良好な放熱性と基板接合部の良好な接合性を両立する鉛フリー接合技術を提供するものである。
　上記課題を解決するために、本発明は、焼結型のAgペーストを半導体素子接合に用いることで高耐熱な鉛フリー接合を行い、セラミック基板接合部にSn系の鉛フリーはんだを用いる。
　つまり、本発明によるパワーモジュール製造方法は、半導体素子と、基板の上に設けられた配線とを、焼結型のAgペーストによって当該Agペーストを酸化させながら接合する第１の接合工程と、第１の接合工程後に、基板の配線の酸化を還元する還元工程と、基板の還元された配線と、ベースとを、はんだで接合する第２の接合工程と、を含んでいる。
　また、上記製造方法で製造されたパワーモジュールは、半導体素子と、基板と、ベースと、半導体素子と基板とを接合する多孔質のAg層と、基板とベースとを接合するはんだ接合部と、を有し、多孔質のAg層において、空隙率が５％以上３０％未満となっている。
　本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、本発明の態様は、要素及び多様な要素の組み合わせ及び以降の詳細な記述と添付される特許請求の範囲の様態により達成され実現される。
　本明細書の記述は典型的な例示に過ぎず、本発明の特許請求の範囲又は適用例を如何なる意味に於いても限定するものではないことを理解する必要がある。
　以上説明したように本発明によれば、焼結型のAgペーストにより半導体素子を大気中でCu無垢配線を有するセラミック基板で接合し、還元処理を行った後に、セラミック基板をSn系はんだでベースに接合することによって、高耐熱で放熱性に優れ、接合の容易なパワーモジュールを得ることができる。
従来のパワーモジュールの接合工程を模式的に示す図である。 焼結型のAgペーストのAgフィラーと保護膜を模式的に示す図である。 半導体素子をAgで接合した従来のパワーモジュールの一例を示す断面図である。 本発明の実施形態による、多孔質のAgで接合されている素子接合部の断面図である。 本発明の実施形態によるパワーモジュールの断面図である。 本発明の実施形態による、セラミック基板のCu無垢配線部の還元により形成した粒子状の微構造を示す図である。 本発明の実施形態による、焼結型のAgペーストで半導体素子を接合したセラミック基板をベースに接合した接合部の超音波探傷像を示す図である。 本発明の実施形態による、半導体素子をAgで接合したパワーモジュールの一例を示した断面図である。
　以下、添付図面を参照して本発明の実施形態について説明する。添付図面では、機能的に同じ要素は同じ番号で表示される場合もある。なお、添付図面は本発明の原理に則った具体的な実施形態と実装例を示しているが、これらは本発明の理解のためのものであり、決して本発明を限定的に解釈するために用いられるものではない。
　本実施形態では、当業者が本発明を実施するのに十分詳細にその説明がなされているが、他の実装・形態も可能で、本発明の技術的思想の範囲と精神を逸脱することなく構成・構造の変更や多様な要素の置き換えが可能であることを理解する必要がある。従って、以降の記述をこれに限定して解釈してはならない。
（１）本発明の実施形態
　本発明は、多孔質Agで半導体素子とCu無垢配線６を有するセラミック基板が接合され、セラミック基板がPbフリーはんだ（Sn系はんだ）でベースに接合されたパワーモジュール及びその製造方法を提供する。
　＜多孔質Agによる接合＞
　図４は、本実施形態のパワーモジュールにおいて、多孔質Agによって半導体素子１とセラミック基板５とが接合されている状態を示す図である。
　半導体素子１とセラミック基板５の間の熱膨張率に差があるので、それらの収縮率が異なり、接合部付近に応力が発生する。Agが緻密になりすぎると（多孔質Agの空隙率が小さすぎると）、Agははんだに比べて硬いため、接合部が強固過ぎて、応力が半導体素子１に掛かり過ぎてしまう。このため、半導体素子１が壊れてしまう。一方、Agの空隙率が高すぎると、接合部の信頼性が減少してしまう。具体的には、多孔質のAg接合部の空隙率が５％未満の場合、Ag接合部の弾性率が高くなり応力緩衝が難しくなり、半導体素子が熱衝撃により破壊する恐れがある。一方、多孔質のAg接合部の空隙率３０％以上となると、熱衝撃により接合部にクラック進展しやすくなり接合信頼性が得られない恐れがある。
　そこで、多孔質Agにおける空隙率（焼結型Agペーストの最適接合条件）は、５％以上３０未満にコントロールすることが重要である。このようにコントロールするためには、次のような条件で接合することが必要である。
　接合温度：２５０℃～３５０℃とすることが望ましい。２５０℃未満の場合に空隙率３０％以上にするには、１０ＭＰａ以上が必要となるが、接合時に半導体素子１を破壊するおそれがある。一方、３５０℃より高いと、焼結速度が速くAgの空隙率の制御が難しくなってしまう。
　接合時間：昇温速度３０℃／ｍｉｎ以下、保持時間１～３０ｍｉｎとすることが望ましい。
　加圧：０．１～１０ＭＰａとすることが望ましい。０．１ＭＰａ未満の場合、焼結型のAgペーストにおけるフィラー間の接点が確保できず、焼結の高密度化が難しいため、空隙率が３０％未満になりやすい。一方、１０ＭＰａより大きな加圧になると、半導体素子を破壊する恐れがある。
　以上のような条件下でAgペーストを焼結させると、空隙率５％～３０％の多孔質Agの接合部が得られる。そして、図４に示されるように、半導体素子１を多孔質のAg４で応力緩衝することで、信頼性の高い接合を得ることができる。
　＜Cu無垢配線を有するセラミック基板＞
　Cu無垢配線６を有するセラミック基板５を用いることで、図５のようにパワーモジュールにCu端子１７を超音波ボンディングすることを容易にすることが可能となる。ただし、上述のように、Agペーストを焼結させて半導体素子１とセラミック基板５を接合させるため、Cu配線６が酸化してしまう。Cu端子１７を超音波接合するためにはCu配線６が無垢の状態でなければならないため、酸化したCu配線６を後述のように還元する必要がある。なお、Cu配線６がAu、Ag、Ni等のめっきが施されている場合、Cu端子１７の超音波接合に必要な接合エネルギーが大きくなり、セラミック基板５のセラミック部にダメージを与える恐れがある。このため、Cu配線６は無垢である方が良い。
　セラミック基板５とベース１０との接合にSn系はんだ９を用いることで、ボイド含有率２％未満の良好な接合が得られる。また、はんだ接合によりセラミック基板５とベース１０間が金属接合されることで良好で安定な放熱性が得られる。ベース１０にはAlSiCやCu－Mo、Cu－C、Al－C複合材等を用いることができる。これにより、熱疲労に対して高い信頼性が得られる。
　＜焼結結合とはんだ結合を併用する理由＞
　本実施形態では、半導体素子１とセラミック基板５との接合をAg焼結によって実現し、セラミック基板５とベース１０との接合をSn系はんだ９によって実現している。このように２つの接合を異ならしめているのは、歩留まりとの関係があるからである。つまり、一旦半導体素子１をセラミック基板５に接合した後、１つ１つ接合状態が良好か検査される。ここで不良であると判断されるとその後のプロセスからは除かれてしまう。従って、セラミック基板５とベース１０との接合を、セラミック基板５と半導体素子１との接合と同時に、焼結Agを用いて行うと、１つでも接合に不具合が生じた場合、接合に用いた部材全てを廃棄しなければならず、材料を無駄にしてしまい製造コストも高くなってしまう。
　そこで、半導体素子１とセラミック基板５との接合をAg焼結によって実現し、検査後、セラミック基板５とベース１０とをはんだ接合させるようにして（２段階で分けて接合させる）、無駄を最大限防止するようにしている。
　＜ハードレンジによる封止＞
　上述のように、多孔質のAgで半導体素子１は、Cu無垢配線６を有するセラミック基板５に接合され、セラミック基板５は、Sn系はんだでベース１０に接合されている。この場合、各接合部の周囲は、ハードレジン（図８の９参照）で封止するようにしても良い。
　パワーモジュールにおける各接合部の周囲を、トランスファーモールドによりレジン封止することにより、熱衝撃発生時の多孔質Ag接合部およびSn系はんだ接合部のひずみを小さく抑えることが可能となり、パワーモジュールの寿命を向上することができる。このとき、レジンの熱膨張率は１０ppm/K以上であることが望ましい。レジンの熱膨張率が１０ppm/k未満の場合、素子接合部の熱衝撃によるクラック進展抑制効果が小さくなるからである。
　ここで、Cu無垢配線６を有するセラミック基板５のCu配線部表面には、１０～２００nmの粒子状の微構造が形成される。この微構造（凹凸）は、焼結処理によって酸化されたCu配線を還元することによって生成される構造である。このようにすることにより、ゲルやトランスファーモールドしたハードレジンとの密着性を良くし、パワーモジュールの寿命を向上することができる。
　図６は、Cu配線表面に形成した粒子状の微構造を示す図である。これにより、Cu粒子の凹凸によるアンカー効果、Cu配線６の表面面積の増加の効果により、封止樹脂との密着性を向上することができる。
　＜Sn系はんだの固相線温度＞
　Sn系はんだの固相線温度は、２２７℃以上であることが望ましい。はんだには、ある温度で一気に溶けてしまうものと、或る温度（固相線温度）で溶け始めて固体と液体が混ざった状態がある程度継続してから或る温度で完全に液体になるものがある。本実施形態では、上述のように、セラミック基板のCu配線部表面に微構造が生成されている（図６）。Pbフリーはんだは濡れにくいはんだ（溶けたからといって直ぐには濡れていかずにある程度の温度にならないと濡れていかないはんだ：２２７℃位が濡れていくボーダーの温度である）であり、微構造（凹凸）によって表面がフラットでない場合には特に濡れにくい。この点、融点が高いはんだの方が凹凸があるものに対して濡れようとする力が強いことが分かっている。一方、融点が低いはんだは高い温度に達するまでに溶け始めてしまう。このときのはんだの濡れの力は弱く、凹凸上では濡れきれない箇所ができ易くなり、ボイド（孔）が生成されやすくなってしまう。このボイドの生成が２％以下になるようにするためのはんだの固相線温度が２２７℃であることが発明者らの検討によって分かった。
　固相線温度が２２７℃以上であるSn系はんだとしては、Sn－3～10Cu（mass%）あるいはSn-10Sb（mass%）、Snとすることができる。
　図７は、焼結型のAgペーストで半導体素子を接合したCu無垢配線６を有するセラミック基板５をSn系はんだで接合した場合に得られるセラミック基板接合部の超音波探傷像を示す図である。各種Sn系はんだ９でベース１０に接合した超音波探傷像を見ると、Sn-Pb共晶（融点１８３℃）、Sn-3Ag-0.5Cu-5In（固相線温度２０６℃）、Sn-3Ag-0.5Cu（融点２１７℃）で接合した場合、接合部に未濡れによる２％以上の未接合部（ボイド２１）が形成した。特に、融点の低いSn-Pb共晶の場合、未接合部の割合が大きくなった。その一方、Sn-3～10Cu（固相線温度２２７℃）、Sn-10Sb（固相線温度２４０℃）、或いはSn（融点２３２℃）で接合した場合、未接合部が２％未満となり良好な接合が得られた。
　以上のことから、はんだの溶融する固相線温度が２２７℃以上であれば、焼結型のAgペーストで半導体素子１を接合したCu無垢配線６を有するセラミック基板５を良好に接合できると言える。
　＜パワーモジュールの製造方法１＞
　本発明の実施形態によるパワーモジュールは、（i）大気中で半導体素子１を、Cu無垢配線６を有するセラミック基板５に焼結型のAgペーストで接合した後、（ii）セラミック基板５のCu無垢配線６の酸化を還元してから、（iii）Sn系はんだ９でセラミック基板５をベース１０に接合する。
　焼結型のAgペーストを用いて、半導体素子１を、Cu無垢配線６を有するセラミック基板５に大気中で接合することで、Agフィラー周囲にある保護膜が分解されて良好な焼結接合ができる。
　また、大気中の加熱によって酸化したCu配線を還元することによって、Sn系はんだ９がセラミック基板５に良好に濡れやすくなり、高信頼接合することができる。さらに、大気中で酸化したCu配線６を還元することによって、Cu配線表面にナノオーダーの粒子を形成することができる。これは、ゲルやハードレジンによる封止との密着性を向上する。このとき接合温度は２５０～３５０℃であることが望ましい。２５０℃未満の温度ではAgフィラーの焼結が進みにくいため、Ag接合部の空隙率が３０％以上になる恐れがある。また、３５０℃以上の温度で接合した場合、Agフィラーの焼結が進みすぎて、空隙率が5%未満となり応力緩衝能が低下するため、接合後の冷却時に部材間の熱膨張率差に起因する応力により半導体素子１が破壊する恐れがある。還元条件は、水素濃度３％以上（４％以上がより好ましい）（残り窒素であるが、水素１００％であっても良い）、還元温度２５０℃～３５０℃が望ましい。還元温度が２５０℃未満の場合、還元速度が遅くなり、還元に長時間を要する。一方、還元温度を３５０℃以上にした場合、半導体素子接合部のAgの焼結が進み、応力緩衝能が低減して半導体素子１の破壊に繋がる恐れがある。
　＜パワーモジュールの製造方法２＞
　Cu無垢配線６を有するセラミック基板５において、焼結型のAgペーストを供給する部分にのみにAuあるいはAgめっきを施す工程を、半導体素子１を、Cu無垢配線６を有するセラミック基板５に焼結型のAgペーストで接合する工程の前に実行するようにしても良い。
　Cu無垢配線６を有するセラミック基板５において、焼結型Agペーストを供給する部分にAuもしくはAgの部分めっきを施すことによって、セラミック基板５と焼結型のAgペースト間の接合強度を強くすることができ、接合部の信頼性を向上することができる。
　＜パワーモジュールの製造方法３＞
　（i）大気中で半導体素子１を、Cu無垢配線６を有するセラミック基板５に焼結型のAgペーストで接合する工程と、（ii）セラミック基板のCu無垢配線６の酸化を還元する工程とを、リフロー炉内の大気雰囲気をH2還元雰囲気に置換することにより１回のリフロー工程で行うようにしても良い。
　セラミック基板５に焼結型のAgペーストで半導体素子１を接合するリフロー工程において、大気中で焼結型のAgペーストを接合した後に、基板６を取出さない状態で雰囲気をH2還元雰囲気に置換して酸化したCu配線６を還元する。これにより、１回のリフロー工程で接合と還元を行うことができる。１回のリフロー工程で焼結型のAgペースト接合、次の工程でCu配線６の還元を行う場合に比べて工程を１つ低減することができ、組立て時間を短縮できる。また、接合してから還元するまでにセラミック基板５が汚染する危険を回避することができる。
　＜パワーモジュールの製造方法４＞
　セラミック基板５のCu無垢配線６の酸化を還元する工程を、水素プラズマ処理により行うようにしても良い。
　焼結型のAgペーストによる接合で酸化したセラミック基板５のCu配線を、Ar+H2、N2+H2プラズマ処理することによりCu配線６を酸化還元することができる。これによっても、H2還元雰囲気によるリフロー工程と同様にCu配線表面にナノオーダーの備構造を得ることができる。
　＜検査工程＞
（i）焼結型のAgペーストによる接合状態（未接合率）の検査
接合条件ごとにサンプルを抜取り、接合部の断面観察により、X線透過像を用いて、Ag部分の空隙率を確認する。未接合率（接合されていない領域の率）が５%以上の場合、発熱した半導体素子の放熱が悪くなり、素子の接合信頼性を損なう。所望の空隙率（Ag中に空孔がある率）が得られることを確認できれば、その条件で生産する。
（ii）Cu無垢配線６における配線部の色を、目視により確認する。酸化による変色が残っている場合、第２の接合工程時にはんだによる未接合率が２%未満にならないおそれがある。
（２）実施例
　以下、本発明をパワー半導体モジュールに適用した実施例について、図８を用いて説明する。
　窒化アルミニウムの上面にCu配線、下面にCu板をロウ付けしたセラミック基板５上に、焼結型Agペーストで半導体素子(IGBT１、ダイオード２)を大気中、３００℃２０minでリフロー炉を用いて接合を行った。そして、セラミック基板５をリフロー炉から出さない状態で、大気雰囲気を水素還元雰囲気に置換して、３００℃１０minで酸化したCuむく部分を還元した。その後、ワイヤボンディング８を行い、素子付基板を表１に示す固相線温度２２７℃以上のSn系はんだ箔でベース１０に接合した。さらに、Cu無垢ｈ基板配線６上にCu端子１７を超音波接合した後、ケース１８を取付け、接合部周辺をシリコーン樹脂１９で封止することにより、パワー半導体モジュールを作製した。
　これらのパワーモジュールについて、セラミック基板接合部の接合状態をベース裏面側から、超音波探傷像により確認した。その結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１において、セラミック基板接合部の未接合率が２%未満の場合を○、未接合率が２%以上の場合を×とした。実施例１乃至８の全てにおいて、未接合率が２%未満となり良好な接合が得られた。
　本実施例は、接合部の封止をシリコーン樹脂により行ったが、封止をトランスファーモールドで行った場合にも、封止工程より前の工程は変わらないため、未接合の少ない良好な接合が可能となる。
　また、上記の実施形態に限定せず、半導体製品の組立工程において、焼結型のAgペーストで接合した後に、Cu部分にはんだ接合が全ての製品に適用することができる。
（３）比較例
　上記の実施例１と同じ工程で同じ形状のパワー半導体モジュールを作製した。セラミック基板の接合に用いたはんだを表２に示す。
Figure JPOXMLDOC01-appb-T000002
　比較例１乃至３の何れのはんだを用いた場合も、未接合率が２%以上となり良好な接合が得られなかった。
（４）まとめ
　本発明の実施形態によれば、半導体素子と、基板の上に設けられた配線とを、焼結型のAgペーストによって当該Agペーストを酸化させながら接合し、酸化した基板上の配線の酸化を還元した後、還元された配線とベースとをはんだで接合することにより、パワーモジュールを作製する。このように酸化した配線を還元するので、焼結工程後の配線とベースとをはんだ接合できるようになるので、作製したパワーモジュールにおける放熱性が良好となる。
　また、還元した後であって、はんだ接合前に、焼結接合された半導体素子及び基板を検査する。このように焼結接合とはんだ接合の２段階で接合を行い、はんだ接合前に焼結接合の状態を検査するので、材料の無駄を最大限防止し、製造コストを抑えることができるようになる。
　上述のAg焼結接合は、接合温度が２５０～３５０℃、昇温速度が３０℃／ｍｉｎ以下、保持時間が１～３０ｍｉｎ、加圧が０．１～１０ＭＰａで実行することが望ましい。このようにすることにより、多孔質のAgにおける空隙率を５％以上３０％未満にコントロールすることができる。焼結接合部における空隙率を５％以上３０％未満とすることにより、接合の信頼性が高いパワーモジュールを提供することが可能となる。
　本実施形態では、Cu無垢配線を有するセラミック基板と、Sn系はんだ（固相線温度が２２７℃以上）を用いている。固相線温度が２２７℃以上のSn系はんだを使用することにより、はんだ接合部のボイド率を２％未満とすることが可能となり、良好なはんだ接合を実現することができる。また、ボイド率が２％未満のはんだ接合部を有するので、良好な放熱性を有する信頼性の高いパワーモジュールを提供することが可能となる。
　さらに、Cu無垢配線上の焼結型のAgペーストを供給する部分にAuあるいはAgめっきを施すようにしても良い。このようにすることにより、セラミック基板と焼結型Agとの接合強度を強くすることができる。
　また、Cu無垢配線は、酸化後に還元されることによって表面に生成された粒子状の微構造を有している。このようにすることにより、封止樹脂との密着性に優れたパワーモジュールを提供することができるようになる。
　上述の実施形態において、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。全ての構成が相互に接続されていても良い。
　また、本発明は、実施形態そのままに限定されるものではなく、実施段階では、その要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１・・・半導体素子（IGBT）
２・・・半導体素子（ダイオード）
３・・・はんだ
４・・・Ag接合材
５・・・セラミック基板
６・・・Cu無垢配線
７・・・セラミック（AlN）
８・・・ワイヤ
９・・・Sn系はんだ
１０・・・ベース
１１・・・Agフィラー
１２・・・保護膜
１３・・・バネ
１４・・・導電性グリース
１５・・・Ag
１６・・・孔
１７・・・Cu端子
１８・・・ケース
１９・・・封止樹脂
２１・・・未接合部

Claims (13)

  1. 　半導体素子と、基板の上に設けられた配線とを、焼結型のAgペーストによって当該Agペーストを酸化させながら接合する第１の接合工程と、
    　前記第１の接合工程後に、前記基板の配線の酸化を還元する還元工程と、
    　前記基板の前記還元された配線と、ベースとを、はんだで接合する第２の接合工程と、
    を含むことを特徴とするパワーモジュール製造方法。
  2. 　請求項１において、
    　前記還元工程の実施後であって、前記第２の接合工程の実施前に、前記接合された半導体素子及び前記基板を検査する検査工程を含むことを特徴とするパワーモジュール製造方法。
  3. 　請求項１又は２において、
    　前記基板は、セラミック基板であり、
    　前記配線は、Cu配線であり、
    　前記はんだはSn系はんだであることを特徴とするパワーモジュール製造方法。
  4. 　請求項３において、
    　前記Cu配線上には、焼結型のAgペーストを供給する部分にAuあるいはAgめっきが施されており、
    　さらに、前記第２の接合工程後に、前記配線の前記めっきを施されない部分に、ボンディングを行うボンディング工程を含むことを特徴とするパワーモジュール製造方法。
  5. 　請求項１において、
    　前記第１の接合工程は、接合温度が２５０～３５０℃、昇温速度が３０℃／ｍｉｎ以下、保持時間が１～３０ｍｉｎ、加圧が０．１～１０ＭＰａで実行されることを特徴とするパワーモジュール製造方法。
  6. 　請求項３において、
    　前記Sn系はんだの固相線温度が２２７℃以上であり、
    　前記還元工程は、水素濃度が３％以上、還元温度が２５０～３５０℃で実行されることを特徴とするパワーモジュール製造方法。
  7. 　請求項２において、
    　前記第１の接合工程は、酸化雰囲気のリフロー炉内で行われ、
    　前記還元工程は、前記リフロー炉内で、還元雰囲気に置換して行われ、
    　前記検査工程は、前記リフロー炉の外で行われる、
    ことを特徴とするパワーモジュール製造方法。
  8. 　請求項７において、
    　前記第２の接合工程では、前記リフロー炉の外で、前記ベース、前記はんだ、前記基板の順で積層させ、前記リフロー炉内で、前記積層したベースと基板と基板とをはんだで接合することを特徴とするパワーモジュール製造方法。
  9. 　請求項１乃至８の何れか１項において、
    　前記還元工程が、水素プラズマ処理により行われることを特徴とするパワーモジュール製造方法。
  10. 　半導体素子と、基板と、ベースを有するパワーモジュールであって、
    　前記半導体素子と前記基板とを接合する多孔質のAg層と、
    　前記基板と前記ベースとを接合するはんだ接合部と、を有し、
    　前記多孔質のAg層において、空隙率が５％以上３０％未満であることを特徴とするパワーモジュール。
  11. 　請求項１０において、
    　前記はんだ接合部は、固相線温度が２２７℃以上のSn系はんだで形成され、そのボイド率が２％未満であることを特徴とするパワーモジュール。
  12. 　請求項１０又は１１において、
    　前記基板はCu配線を有し、
    　前記Cu配線は、酸化後に還元されることによって表面に粒子状の微構造を有することを特徴とするパワーモジュール。
  13. 　請求項１０乃至１２の何れか１項において、
    　トランスファーモールドによりレンジ封止されていることを特徴とするパワーモジュール。
PCT/JP2012/083041 2012-03-26 2012-12-20 パワーモジュールの製造方法、及びパワーモジュール WO2013145471A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012069419A JP5936407B2 (ja) 2012-03-26 2012-03-26 パワーモジュール製造方法
JP2012-069419 2012-03-26

Publications (1)

Publication Number Publication Date
WO2013145471A1 true WO2013145471A1 (ja) 2013-10-03

Family

ID=49258804

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/083041 WO2013145471A1 (ja) 2012-03-26 2012-12-20 パワーモジュールの製造方法、及びパワーモジュール

Country Status (2)

Country Link
JP (1) JP5936407B2 (ja)
WO (1) WO2013145471A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015114987A1 (ja) * 2014-01-29 2017-03-23 Ｎｇｋエレクトロデバイス株式会社 パワーモジュール用基板およびそれを用いてなるパワーモジュール
EP3451372A4 (en) * 2016-04-26 2019-10-23 KYOCERA Corporation POWER MODULE SUBSTRATE, POWER MODULE AND METHOD FOR PRODUCING THE POWER MODULE SUBSTRATE
EP4138119A1 (en) * 2021-08-16 2023-02-22 Huawei Digital Power Technologies Co., Ltd. Method for producing power semiconductor module and power semiconductor module
EP4280269A1 (en) * 2022-05-16 2023-11-22 Infineon Technologies Austria AG Power semiconductor module arrangement and method for producing the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216160A (ja) * 2014-05-08 2015-12-03 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP6529823B2 (ja) * 2015-05-22 2019-06-12 シャープ株式会社 半導体装置および半導体装置の製造方法
KR101717567B1 (ko) * 2015-08-05 2017-03-20 주식회사 유진텍 연료전지 전압측정단자용 지르코니아-니켈 핀 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274534A (ja) * 2000-03-27 2001-10-05 Toshiba Corp セラミックス銅回路基板およびその製造方法
JP2006269682A (ja) * 2005-03-23 2006-10-05 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2010131669A (ja) * 2008-10-29 2010-06-17 Nippon Handa Kk 金属製部材用接合剤、金属製部材接合体の製造方法、金属製部材接合体および電気回路接続用バンプの製造方法
JP2011249257A (ja) * 2010-05-31 2011-12-08 Hitachi Ltd 焼結銀ペースト材料及び半導体チップ接合方法
JP2012052198A (ja) * 2010-09-02 2012-03-15 Nippon Handa Kk ペースト状銀粒子組成物、金属製部材接合体の製造方法および金属製部材接合体

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227489A (ja) * 2006-02-22 2007-09-06 Matsushita Electric Ind Co Ltd 放熱基板及びその製造方法並びにそれを用いた発光モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274534A (ja) * 2000-03-27 2001-10-05 Toshiba Corp セラミックス銅回路基板およびその製造方法
JP2006269682A (ja) * 2005-03-23 2006-10-05 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2010131669A (ja) * 2008-10-29 2010-06-17 Nippon Handa Kk 金属製部材用接合剤、金属製部材接合体の製造方法、金属製部材接合体および電気回路接続用バンプの製造方法
JP2011249257A (ja) * 2010-05-31 2011-12-08 Hitachi Ltd 焼結銀ペースト材料及び半導体チップ接合方法
JP2012052198A (ja) * 2010-09-02 2012-03-15 Nippon Handa Kk ペースト状銀粒子組成物、金属製部材接合体の製造方法および金属製部材接合体

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015114987A1 (ja) * 2014-01-29 2017-03-23 Ｎｇｋエレクトロデバイス株式会社 パワーモジュール用基板およびそれを用いてなるパワーモジュール
EP3451372A4 (en) * 2016-04-26 2019-10-23 KYOCERA Corporation POWER MODULE SUBSTRATE, POWER MODULE AND METHOD FOR PRODUCING THE POWER MODULE SUBSTRATE
US10763184B2 (en) 2016-04-26 2020-09-01 Kyocera Corporation Power module substrate, power module, and method for manufacturing power module substrate
EP4138119A1 (en) * 2021-08-16 2023-02-22 Huawei Digital Power Technologies Co., Ltd. Method for producing power semiconductor module and power semiconductor module
EP4280269A1 (en) * 2022-05-16 2023-11-22 Infineon Technologies Austria AG Power semiconductor module arrangement and method for producing the same

Also Published As

Publication number Publication date
JP5936407B2 (ja) 2016-06-22
JP2013201330A (ja) 2013-10-03

Similar Documents

Publication Publication Date Title
JP5936407B2 (ja) パワーモジュール製造方法
JP4262672B2 (ja) 半導体装置およびその製造方法
JP6127833B2 (ja) 接合体の製造方法及びパワーモジュール用基板の製造方法
JP3736452B2 (ja) はんだ箔
JP5725060B2 (ja) 接合体、パワーモジュール用基板、及びヒートシンク付パワーモジュール用基板
JP2007110001A (ja) 半導体装置
WO2014148425A1 (ja) 接合体の製造方法及びパワーモジュール用基板の製造方法
TW201626519A (zh) 附冷卻器電力模組用基板及其製造方法
JP2007123395A (ja) 半導体装置および半導体装置の製造方法
JP2014183119A (ja) パワーモジュール用基板の製造方法
JP5677346B2 (ja) 半導体素子、半導体装置、半導体装置の製造方法及び接続材料
KR20160047474A (ko) 접합체 및 파워 모듈용 기판
WO2012053178A1 (ja) 半導体接合構造体および半導体接合構造体の製造方法
WO2021033421A1 (ja) 銅／セラミックス接合体、絶縁回路基板、及び、銅／セラミックス接合体の製造方法、絶縁回路基板の製造方法
JP6256176B2 (ja) 接合体の製造方法、パワーモジュール用基板の製造方法
TW201517225A (zh) 功率模組
JP2012074433A (ja) 半導体装置及び半導体装置の製造方法
JP2008147469A (ja) 半導体装置
JP4877046B2 (ja) 半導体装置およびその製造方法
JP2014179463A (ja) パワーモジュール用基板、及びヒートシンク付パワーモジュール用基板
JP5919625B2 (ja) 半導体装置及びその製造方法、電源装置
JP6505004B2 (ja) 半導体装置およびその製造方法、パワーモジュール並びに車両
KR102524698B1 (ko) 접합체, 파워 모듈용 기판, 파워 모듈, 접합체의 제조 방법 및 파워 모듈용 기판의 제조 방법
JP2004247742A (ja) 電子機器
JP6069135B2 (ja) 電力用半導体装置及びその製造方法、並びに、そのための半田

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12872424

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12872424

Country of ref document: EP

Kind code of ref document: A1