WO2013139126A1 - 双路视频信号的显示驱动方法及其装置 - Google Patents

双路视频信号的显示驱动方法及其装置 Download PDF

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WO2013139126A1
WO2013139126A1 PCT/CN2012/084003 CN2012084003W WO2013139126A1 WO 2013139126 A1 WO2013139126 A1 WO 2013139126A1 CN 2012084003 W CN2012084003 W CN 2012084003W WO 2013139126 A1 WO2013139126 A1 WO 2013139126A1
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video signal
read
signal
pixel data
dual
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PCT/CN2012/084003
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解红军
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京东方科技集团股份有限公司
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
    • G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/393—Arrangements for updating the contents of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2352/00—Parallel handling of streams of display data

Definitions

  • the present invention relates to the field of signal processing, and in particular, to a display driving method and device for a dual video signal. Background technique
  • the driver needs to view the global positioning system through the display, and the passengers in the passenger seat want to watch the entertainment through the display.
  • a normal display certainly cannot meet the needs of both parties. Dual vision shows that this new technology can solve this problem well. While displaying the GPS information to the driver, the dual vision display can also display the entertainment program desired by the passenger to the passenger.
  • the technical problem to be solved by the present invention is to provide a display driving method and device for a dual video signal, which can combine two video signals with different clock frequencies and completely different contents into one video signal containing two video information.
  • a display driving method for a dual video signal where the dual video signal includes a first video signal and a second video signal, and the method includes:
  • the read and temporarily stored first video signal and second video signal are outputted in the same clock cycle, and the sub-pixels of the first video signal and the second video signal are output.
  • reading and temporarily storing the first video signal and the second video signal every other clock cycle are:
  • the temporarily storing the read first video signal and the second video signal in a buffer are specifically:
  • the read first video signal and the sub-pixel data interval of the second video signal are temporarily stored in the buffer.
  • a display driving device for a dual video signal where the dual video signal includes a first video signal and a second video signal, and the device includes:
  • Reading a storage unit configured to read and temporarily store the first video signal and the second video signal every other clock cycle
  • an output unit configured to output the read and temporarily stored first video signal and the second video signal in the same clock cycle, and output sub-pixel intervals of the first video signal and the second video signal.
  • the reading the storage unit includes:
  • a first read storage module configured to read the second video signal every other clock cycle of the second video signal and temporarily stored in the first-in first-out register, and to read the clock cycle of every other first video signal There is a second video signal in the first-in first-out register and temporarily stored in the random access memory;
  • a second read storage module configured to read the first video signal and the second video signal temporarily stored in the random access memory in a clock cycle of every other first video signal, and read the read first video signal And the second video signal is temporarily stored in the buffer.
  • the second read storage module is specifically configured to:
  • the first video signal and the second video signal are read and temporarily stored every other clock cycle, and then the read and temporarily stored first video signal and the second are performed in the same clock cycle.
  • Video signal output by temporarily storing the read first video signal and the second video signal Outputting, and dividing the sub-pixels outputting the first video signal and the second video signal, equivalent to outputting a video signal processed and containing two video signal contents, passing through a parallax barrier on the dual-view display panel or It is the function of the lens grating, which can achieve the ideal double-view display effect.
  • FIG. 1 is a flowchart 1 of a display driving method for a dual video signal according to an embodiment of the present invention
  • FIG. 2 is a second flowchart of a display driving method for a dual video signal according to an embodiment of the present invention
  • FIG. 3 is a second embodiment of the present invention
  • Video signal timing diagram ;
  • FIG. 4 is a timing diagram of a first video signal according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of a buffer storage space according to an embodiment of the present invention.
  • FIG. 6 is a schematic diagram of a display driving device for a dual video signal according to an embodiment of the present invention. detailed description
  • An embodiment of the present invention provides a display and driving method for a dual-channel video signal.
  • the dual-channel video signal includes a first video signal and a second video signal. As shown in FIG. 1, the method includes:
  • Step S101 Read and temporarily store the first video signal and the second video signal every other clock cycle
  • each frame image of each video signal can display at most half pixel content on the display panel.
  • one video signal inputs a pixel point data to the display device every clock cycle, so that in order to simultaneously display two video signals on the same display screen and ensure a certain display definition, for each channel For video signals, the video signal is read every other clock cycle. That is to say, one pixel data of the video signal is read every other pixel.
  • the first video signal and the first video signal After reading the first video signal and the second video signal every other clock cycle, by synchronously storing the read first video signal and the second video signal and simultaneously outputting, the first video signal and the first video signal can be realized.
  • the two video signals are simultaneously synchronized and displayed on the same display panel.
  • step S101 is specifically:
  • Step S1011 The second video signal is read every other second video signal clock period and temporarily stored in the first-in first-out register;
  • the second video signal enable signal is at a high level, which indicates that during the time period, when the rising edge of each second video signal clock signal arrives, the second video The signal updates the pixel data on the data bus of the display device, and the pixel data on the data bus remains unchanged until the rising edge of the next second video signal clock signal.
  • the second counter in FIG. 3 is a one-bit binary addition counter
  • the second video signal enable signal is an enable signal of the second counter
  • the second counter is started, starting Perform addition counting.
  • the second counter performs a one-bit binary addition
  • the second video signal enable signal goes low
  • the second counter is cleared. Specifically, the value of the second counter is zero before the start time of the t1 time period, and after entering the t1 time period, when the first rising edge of the second video signal clock signal arrives, the second counter is originally 0.
  • the output value of the second counter becomes 1; when the second rising edge of the second video signal clock signal comes, the second counter adds 1 to the output value of the original 1, then according to binary addition
  • the output value of the second counter is 10
  • the second counter is an adder counter, and the output value has only one bit.
  • the second counter takes the last 0 of 10, and the first bit is 1, and the second counter is at this time.
  • the output value changes from 1 to 0.
  • the first-in first-out register is a typical high-speed buffer device.
  • the data read and write of the FIFO is driven by an external clock signal, which is suitable for buffering high-speed video data streams.
  • the second counter and the second video signal clock signal are jointly driven.
  • the FIFO reads from the data bus.
  • a pixel data of the second video signal is temporarily stored in a storage space in the FIFO.
  • the FIFO does not read the data on the data bus, and the pixel data read by the FIFO each time
  • the clock period of two second video signals is separated between the previously read pixel data, and then the second video signal inputs pixels of one frame image to the data bus of the display device.
  • the FIFO actually reads and temporarily stores half of the pixel data of the frame image of the second video signal.
  • the number of binary digits that can be stored in one storage space of the FIFO is exactly one binary digit of one pixel data, and only one pixel data can be stored in each storage space in the FIFO.
  • Step S1012 reading a second video signal temporarily stored in the first-in first-out register every other first video signal clock period and temporarily storing it in the random access memory;
  • the first video signal enable signal is at a high level, during which time, when the rising edge of the first video signal clock signal arrives, A video signal updates pixel data in another data bus.
  • the first video signal enable signal is an enable signal of the first counter, and when the first video signal enable signal is low, the output value of the first counter is always 0;
  • the signal enable signal is high, the output value of the first counter changes when the rising edge of each first video signal clock signal arrives.
  • the first counter is the same as the second counter, it is a binary adder, The output value of a counter varies between 1 and 0 as the second counter. Specifically, as shown in FIG. 4, during the t3 period, when the rising edge of the first video signal clock signal comes, the output value of the first counter changes from 0 to 1 or from 1 to 0.
  • Random access memory when the output value of the first counter is 0 and there is pixel data in the FIFO, one pixel data in the FIFO is read and written into a storage space in the RAM, and each RAM is read. The pixel data is written into the storage space pointed to by the write address of the RAM. After the RAM finishes writing, the write address is updated, and the RAM is incremented by 1 to the existing write address, and the updated write address points to the storage space. Adjacent to the storage space pointed to by the write address before the update.
  • the RAM When the output value of the first counter is 0 but there is no pixel data in the FIFO, the RAM does not perform read and write operations, and does not change the write address to the memory space.
  • the FIFO is characterized by sequentially writing data sequentially outputting data, which is equivalent to half of the pixel data of the second video signal being buffered in the input order of the pixel data.
  • the video signal After the video signal inputs a row of pixel data to the data bus of the display device, the video signal enters a line gap time, during which the video signal pauses inputting pixel data to the display device during the line gap time. After the end, the video signal inputs the pixel data of the next line to the display device.
  • the video signal After the video signal inputs the pixel data of the complete frame to the display device, the video signal The frame gap time is entered, and during the frame gap time, the video signal pauses to input pixel data to the display device.
  • the length of the frame gap time is several times of the line scan time, and the specific length of the line scan time is the sum of the line data transmission time and the line gap time.
  • the second video signal When the second video signal is at the line gap time or the frame gap time, the second video signal suspends input of pixel data to the display device, and the number of pixel data stored in the FIFO does not increase.
  • the first video signal enable signal is still at a high level, there is a time when the first counter is 0, so if there is pixel data in the FIFO during the line gap time or the frame gap time of the second video signal
  • the RAM continues to perform the task of reading the pixel data in the FIFO. Even if the FIFO memory has pixel data before the line gap time or the frame gap time of the second video signal, the remaining pixel data in the FIFO will be RAM after any gap time. The read-write action is cleared.
  • the large-capacity FIFO is relatively expensive, and the capacity of the FIFO for buffering the video data is small for cost reasons.
  • the minimum capacity of the FIFO is half of the size of one row of pixel data.
  • the minimum capacity of the RAM can be designed to be the size of half of the pixel data of one frame of image.
  • the RAM knows the pixel data input by the second video signal according to the control signal of the second video signal.
  • the RAM writes it to the address setting step S1013, reads the first video signal and the second video temporarily stored in the random access memory in the clock cycle of every other first video signal. Signaling, and temporarily storing the read first video signal and the second video signal in a buffer.
  • the read first video signal and the sub-pixel data interval of the second video signal are temporarily stored in the buffer.
  • the first video signal inputs pixel data to the display device.
  • the buffer simultaneously reads. Taking one pixel data of the first video signal and one pixel data of the second video signal and storing the two pixel data in a sub-pixel interval in the six storage spaces in the buffer, as shown in FIG. , for the six storage spaces of the buffer, three storage spaces la, lb, and lc are used to store three sub-pixel data of one pixel of the first video signal, and two storage spaces of 2a, 2b, and 2c are used for storing the second. Three sub-pixel data of one pixel of the video signal.
  • the pixel data of the first video signal read by the buffer is from the number of input data of the first video signal According to the bus, the pixel data of the read second video signal comes from a storage space in the RAM. Whenever the buffer reads a pixel data in the RAM, the RAM increments its read address by one.
  • the RAM sets its read address to zero, pointing to the first storage space in the RAM, each When the buffer reads one pixel of data in the RAM, the RAM increments its read address by one.
  • Step S102 output the read and temporarily stored first video signal and the second video signal in the same clock cycle, and output sub-pixel spacing of the first video signal and the second video signal.
  • the clocks of the two video signals have no fixed phase relationship, and even the clock frequencies of the two video signals are different.
  • the temporary storage is performed. A video signal and a second video signal are output in the same clock cycle.
  • the output video signal clock signal is the same as the first video signal clock signal
  • the output video signal enable signal is a delay of the first video signal enable signal
  • the delay time is the first video signal clock signal. A cycle.
  • the buffer When the output video signal enable signal is high and the rising edge of the first video signal clock signal comes, the buffer outputs the data in the storage spaces la, 2b, lc to the output video signal bus, in the next first video.
  • the buffer outputs the data in the storage space 2a, lb, 2c to the output video signal bus.
  • two pixels adjacent to each other laterally on the display panel respectively display two
  • the two pixel data sent when the adjacent rising edge arrives, through the parallax barrier or the lens grating on the dual-view display panel, can achieve the purpose of letting the users on the left and right sides of the display see different video images. .
  • the first video signal and the second video signal are read and temporarily stored every other clock cycle, and then the read and temporarily stored first video signal and the same clock cycle are a second video signal output, by temporarily storing the read first video signal and the second video signal and simultaneously outputting, and outputting the sub-pixels of the output first video signal and the second video signal at intervals, corresponding to output
  • the video signal processed and containing two video signal contents can realize the ideal double-view display effect through the parallax barrier or the lens grating on the dual-view display panel.
  • Embodiments of the present invention provide a display driving device for a dual video signal, as shown in FIG.
  • the device includes:
  • the reading storage unit 11 is configured to read and temporarily store the first video signal and the second video signal every other clock cycle;
  • each frame image of each video signal can display at most half of the pixel content on the display panel.
  • one video signal inputs a pixel point data to the display device every clock cycle, so that in order to simultaneously display two video signals on the same display screen and ensure a certain display definition, for each channel
  • the read memory unit 11 reads the video signal every other clock cycle, that is, it reads one pixel data of the video signal every other pixel.
  • the first video signal and the first video signal After reading the first video signal and the second video signal every other clock cycle, by synchronously storing the read first video signal and the second video signal and simultaneously outputting, the first video signal and the first video signal can be realized.
  • the two video signals are simultaneously synchronized and displayed on the same display panel.
  • the read storage unit 11 specifically includes:
  • the first read storage module 111 is configured to read the second video signal every other clock period of the second video signal and temporarily store it in the first-in first-out register, and read the clock cycle of every other first video signal
  • the second video signal temporarily stored in the first-in first-out register is temporarily stored in the random access memory.
  • the second video signal enable signal is at a high level, which indicates that during the time period, when the rising edge of each second video signal clock signal arrives.
  • the second video signal updates the pixel data on the data bus of the display device, and the pixel data on the data bus remains unchanged until the rising edge of the next second video signal clock signal.
  • the second counter in FIG. 3 is a one-bit binary addition counter
  • the second video signal enable signal is an enable signal of the second counter
  • the second counter is started, starting Perform addition counting.
  • the second counter performs a one-bit binary addition
  • the second video signal enable signal goes low
  • the second counter is cleared. Specifically, the value of the second counter is zero before the start time of the t1 time period, and after entering the t1 time period, when the first rising edge of the second video signal clock signal arrives, the second counter is originally 0.
  • the output value of the second counter becomes 1; when the second rising edge of the second video signal clock signal comes, the second counter adds 1 to the output value of the original 1, then according to binary addition law,
  • the output value of the second counter is strained to 10, but the second counter is a one-bit addition counter, and the output value has only one bit.
  • the second counter takes the last 0 of 10, and sets the first bit, and the output of the second counter. The value changes from 1 to 0.
  • the first-in first-out register, FIFO for short, is a typical high-speed buffer device.
  • the data read and write of the FIFO is driven by an external clock signal, which is suitable for buffering high-speed video data streams.
  • the second counter and the second video signal clock signal are jointly driven.
  • the FIFO reads from the data bus.
  • a pixel data of the second video signal is temporarily stored in a storage space in the FIFO.
  • the FIFO does not read the data on the data bus, and the pixel data read by the FIFO each time The pixel data of the previous reading is separated by two clock cycles.
  • the FIFO actually reads and temporarily stores the second video signal. Half of the pixel data of this frame image.
  • the number of binary digits that can be stored in one storage space of the FIFO is exactly one binary digit of one pixel data, and only one pixel data can be stored in each storage space in the FIFO.
  • the first video signal enable signal is at a high level, during which time, when the rising edge of the first video signal clock signal arrives, A video signal updates pixel data within its data bus.
  • the first video signal enable signal is an enable signal of the first counter, and when the first video signal enable signal is low, the output value of the first counter is always 0;
  • the signal enable signal is high, the output value of the first counter changes when the rising edge of each first video signal clock signal arrives.
  • the first counter is the same as the second counter, it is a binary adder, The output value of a counter varies between 1 and 0 as the second counter. As can be seen from FIG. 4, during the t3 time period, when the rising edge of the first video signal clock signal comes, the output value of the first counter changes from 0 to 1 or from 1 to 0.
  • Random access memory when the output value of the first counter is 0 and there is pixel data in the FIFO, one pixel data in the FIFO is read and written into a storage space in the RAM, and each RAM is read. The pixel data is written into the storage space pointed to by the write address of the RAM. After the RAM finishes writing, the write address is updated, and the RAM is incremented by 1 to the existing write address, and the updated write address points to the storage space. Adjacent to the storage space pointed to by the write address before the update.
  • the RAM When the output value of the first counter is 0 but there is no pixel data in the FIFO, the RAM does not perform reading and writing. At the same time, the write address pointing to the storage space is not changed.
  • the FIFO is characterized by sequentially writing data sequentially outputting data, which is equivalent to half of the pixel data of the second video signal being buffered in the input order of the pixel data.
  • the video signal After the video signal inputs a row of pixel data to the data bus of the display device, the video signal enters a line gap time, during which the video signal pauses inputting pixel data to the display device during the line gap time. After the end, the video signal inputs the pixel data of the next line to the display device.
  • the video signal After the video signal inputs the pixel data of the complete frame to the display device, the video signal enters the frame gap time, and during the frame gap time, the video signal pauses input of the pixel data to the display device.
  • the length of the frame gap time is several times the line scan time, and the specific length of the line scan time is the sum of the line data transmission time and the line gap time.
  • the second video signal When the second video signal is at the line gap time or the frame gap time, the second video signal suspends input of pixel data to the display device, and the number of pixel data stored in the FIFO does not increase.
  • the first video signal enable signal is still at a high level, there is a time when the first counter is 0, so if there is pixel data in the FIFO during the line gap time or the frame gap time of the second video signal
  • the RAM continues to perform the task of reading the pixel data in the FIFO. Even if the FIFO memory has pixel data before the line gap time or the frame gap time of the second video signal, the remaining pixel data in the FIFO will be RAM after any gap time. The read-write action is cleared.
  • the large-capacity FIFO is relatively expensive, and the capacity of the FIFO for buffering the video data is small for cost reasons.
  • the minimum capacity of the FIFO is half of the size of one row of pixel data.
  • the minimum capacity of the RAM can be designed to be the size of half of the pixel data of one frame of image.
  • the RAM knows the pixel data input by the second video signal according to the control signal of the second video signal.
  • the RAM writes the address to the second read storage module 112, and reads the first video signal every other first video signal clock period and temporarily stores the random data. And taking a second video signal in the memory, and temporarily storing the read first video signal and the second video signal in a buffer.
  • the second read storage module 112 is specifically configured to: read a first video signal and a second video signal temporarily stored in the random access memory every other clock cycle of the first video signal, and The sub-pixel data intervals of the read first video signal and the second video signal are temporarily stored in the buffer.
  • the first video signal inputs pixel data to the display device.
  • the buffer simultaneously reads. Taking one pixel data of the first video signal and one pixel data of the second video signal and storing the two pixel data in a sub-pixel interval in the six storage spaces in the buffer, as shown in FIG. , for the six storage spaces of the buffer, three storage spaces la, lb, and lc are used to store three sub-pixel data of one pixel of the first video signal, and two storage spaces of 2a, 2b, and 2c are used for storing the second. Three sub-pixel data of one pixel of the video signal.
  • the pixel data of the first video signal read by the buffer is from the data bus of the first video signal input data, and the pixel data of the read second video signal is from a storage space in the RAM, whenever the buffer reads One pixel of data in the RAM, the RAM increments its read address by one.
  • the RAM sets its read address to zero, pointing to the first storage space in the RAM, each When the buffer reads one pixel of data in the RAM, the RAM increments its read address by one.
  • the output unit 12 is configured to output the read and temporarily stored first video signal and the second video signal in the same clock cycle, and output the sub-pixel spacing of the first video signal and the second video signal.
  • the output unit 12 will pass the temporary The stored first video signal and second video signal are output in the same clock cycle.
  • the output video signal clock signal is the same as the first video signal clock signal
  • the output video signal enable signal is a delay of the first video signal enable signal
  • the delay time is the first video signal clock signal. A cycle.
  • the buffer When the output video signal enable signal is high and the rising edge of the first video signal clock signal comes, the buffer outputs the data in the storage spaces la, 2b, lc to the output video signal bus, in the next first video.
  • the buffer outputs the data in the storage space 2a, lb, 2c to the output video signal bus.
  • two pixels adjacent to each other laterally on the display panel respectively display two Adjacent rising edge
  • the two pixel data sent out, through the parallax barrier or the lens grating on the dual-view display panel, can achieve the purpose of allowing users on the left and right sides of the display to see different video images.
  • the first video signal and the second video signal are read and temporarily stored at intervals of one clock cycle, and then the first video that is read and temporarily stored is performed in the same clock cycle. And outputting the signal and the second video signal by temporarily synchronizing the read first video signal and the second video signal and simultaneously outputting, and arranging the sub-pixels of the output first video signal and the second video signal, respectively.
  • the present invention can be implemented by means of software plus necessary general hardware, and of course, by hardware, but in many cases, the former is a better implementation. .
  • the technical solution of the present invention which is essential or contributes to the prior art, may be embodied in the form of a software product stored in a readable storage medium, such as a floppy disk of a computer.
  • a hard disk or optical disk or the like includes instructions for causing a computer device (which may be a personal computer, a server, or a network device, etc.) to perform the methods described in various embodiments of the present invention.

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Abstract

一种双路视频信号的显示驱动方法及其装置，涉及信号处理领域，应用于双视显示，能够将两路时钟频率不相同且内容完全不同的视频信号合并为一路包含两路视频信息的视频信号。该方法包括：每隔一个时钟周期读取并暂存第一视频信号和第二视频信号（S101）；以相同的时钟周期将所述读取并暂存的第一视频信号和第二视频信号输出，输出第一视频信号和第二视频信号的子像素间隔排布（S102）。

Description

双路视频信号的显示驱动方法及其装置 技术领域
本发明涉及信号处理领域， 尤其涉及一种双路视频信号的显示驱动方法 及其装置。 背景技术
显示技术的发展给人们带来了双视显示器， 这种显示器可以在同一个显 示屏上， 显示出不同的影像， 并分别展现给位于显示器左侧和右侧的用户。
比如， 在汽车上， 司机需要通过显示器查看全球定位***， 同时副驾驶 座上的乘客想要通过显示器观看娱乐节目， 一台普通显示器肯定不能同时满 足双方的需求。 双视显示这项新技术可以很好地解决该问题。 在向司机显示 全球定位***的信息的同时， 双视显示器还可以向乘客显示乘客想要的娱乐 节目。
但是， 发明人在实现本发明的过程中发现， 现有技术中的双视显示器还 未能很好地解决将两路时钟频率不同的完全独立的视频信号融合为一路同时 含有两路视频图像信息的视频信号的问题， 这给双视显示器的应用推广带来 不便。 发明内容
本发明所要解决的技术问题在于提供一种双路视频信号的显示驱动方法 及其装置， 能够将两路时钟频率不相同且内容完全不同的视频信号合并为一 路包含两路视频信息的视频信号。
根据本发明实施例， 提供了一种双路视频信号的显示驱动方法， 所述双 路视频信号包括第一视频信号和第二视频信号， 所述方法包括：
每隔一个时钟周期读取并暂存第一视频信号和第二视频信号；
以相同的时钟周期将所述读取并暂存的第一视频信号和第二视频信号输 出， 输出第一视频信号和第二视频信号的子像素间隔排布。
在一个示例中， 每隔一个时钟周期读取并暂存第一视频信号和第二视频 信号具体为：
每隔一个第二视频信号的时钟周期读取第二视频信号并暂存在先入先出 寄存器中；
每隔一个第一视频信号的时钟周期读取暂存在先入先出寄存器中的第二 视频信号并暂存在随机存取存储器中；
每隔一个第一视频信号的时钟周期读取第一视频信号以及暂存在随机存 取存储器中的第二视频信号， 并将所述读取的第一视频信号以及第二视频信 号暂存在緩冲器中。
在一个示例中， 所述将所述读取的第一视频信号以及第二视频信号暂存 在緩冲器中具体为：
将所述读取的第一视频信号以及第二视频信号的子像素数据间隔暂存在 緩冲器中。
根据本发明实施例， 提供了一种双路视频信号的显示驱动装置， 所述双 路视频信号包括第一视频信号和第二视频信号， 所述装置包括：
读取存储单元， 用于每隔一个时钟周期读取并暂存第一视频信号和第二 视频信号；
输出单元， 用于以相同的时钟周期将所述读取并暂存的第一视频信号和 第二视频信号输出， 输出第一视频信号和第二视频信号的子像素间隔排布。
在一个示例中， 所述读取存储单元包括：
第一读取存储模块， 用于每隔一个第二视频信号的时钟周期读取第二视 频信号并暂存在先入先出寄存器中， 和用于每隔一个第一视频信号的时钟周 期读取暂存在先入先出寄存器中的第二视频信号并暂存在随机存取存储器 中；
第二读取存储模块， 用于每隔一个第一视频信号的时钟周期读取第一视 频信号以及暂存在随机存取存储器中的第二视频信号， 并将所述读取的第一 视频信号以及第二视频信号暂存在緩冲器中。
在一个示例中， 所述第二读取存储模块具体用于：
每隔一个第一视频信号的时钟周期读取第一视频信号以及暂存在随机存 取存储器中的第二视频信号， 并将所述读取的第一视频信号以及第二视频信 号的子像素数据间隔暂存在緩冲器中。
在本发明实施例中， 每隔一个时钟周期读取并暂存第一视频信号和第二 视频信号， 之后， 以相同的时钟周期将所述读取并暂存的第一视频信号和第 二视频信号输出， 通过将读取的第一视频信号和第二视频信号同步暂存并同 时进行输出， 并且将输出第一视频信号和第二视频信号的子像素间隔排布， 相当于输出一路经过处理并包含两路视频信号内容的视频信号， 经过双视显 示面板上的视差屏障或是透镜光栅的作用， 可实现理想的双视显示的效果。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例描述中所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附 图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创 造性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例中双路视频信号的显示驱动方法流程图一； 图 2为本发明实施例中双路视频信号的显示驱动方法流程图二； 图 3为本发明实施例中第二视频信号时序图；
图 4为本发明实施例中第一视频信号时序图；
图 5为本发明实施例中緩冲器存储空间示意图；
图 6为本发明实施例中双路视频信号的显示驱动装置示意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是 全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创 造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
实施例一
本发明实施例提供一种双路视频信号的显示驱动方法， 所述双路视频信 号包括第一视频信号和第二视频信号， 如图 1所示， 该方法包括：
步骤 S101、 每隔一个时钟周期读取并暂存第一视频信号和第二视频信 号；
为了实现在一个显示面板上同时同步显示两路视频信号的目的， 每一路 视频信号的每一帧图像至多能在该显示面板上显示一半像素点的内容。 在现 有技术中， 每一个时钟周期， 一路视频信号向显示装置输入一个像素点的数 据， 于是， 为了能够在同一显示屏上同时显示两路视频信号并且保证一定的 显示清晰度， 对每一路视频信号来说， 每隔一个时钟周期读取该路视频信号 即意味着每隔一个像素点读取该路视频信号的一个像素数据。
在每隔一个时钟周期读取第一视频信号和第二视频信号后， 通过将读取 的第一视频信号和第二视频信号同步暂存并同时进行输出， 可实现将第一视 频信号与第二视频信号同时同步在同一显示面板上显示。
如图 2所示， 步骤 S101具体为：
步骤 S1011、 每隔一个第二视频信号的时钟周期读取第二视频信号并暂 存在先入先出寄存器中；
如图 3所示， 在 tl时间段内， 第二视频信号使能信号为高电平， 这表明 在该时间段内， 在每一个第二视频信号时钟信号的上升沿到来时， 第二视频 信号对显示装置的数据总线上的像素数据进行更新， 在下一个第二视频信号 时钟信号的上升沿到来前， 数据总线上的像素数据保持不变。
图 3中的第二计数器为一位二进制加法计数器， 第二视频信号使能信号 为第二计数器的使能信号， 当第二视频信号使能信号为高电平时， 第二计数 器被启动， 开始进行加法计数。 在第二视频信号使能信号为高电平且第二视 频信号时钟信号的上升沿到来时， 第二计数器做一位二进制加法运算； 并且 在第二视频信号使能信号变为低电平时， 第二计数器清零。 具体地， 在 tl时 间段的开始时刻到来之前第二计数器的值为零， 进入 tl时间段后， 在第二视 频信号时钟信号的第一个上升沿到来时， 第二计数器在原先为 0的输出值上 加 1 , 则第二计数器的输出值变为 1 ; 在第二视频信号时钟信号的第二个上升 沿到来时， 第二计数器对原先为 1 的输出值加 1 , 则根据二进制加法法则， 第二计数器的输出值应变为 10, 但第二计数器为一位加法计数器， 输出值只 有一位， 则此时第二计数器取 10的末位 0, 舍首位 1 , 此时第二计数器的输 出值由 1变为 0。
先入先出寄存器，简称 FIFO, FIFO是一种典型的高速緩冲器器件， FIFO 的数据读写通过外部的时钟信号驱动，适用于对高速的视频数据流进行緩存。 在本发明实施例中， 其受第二计数器以及第二视频信号时钟信号共同驱动， 在第二计数器的输出值为 1且第二视频信号时钟信号为下降沿时， FIFO从数 据总线上读取第二视频信号的一个像素数据暂存在 FIFO 内的一个存储空间 内，则由图 3可知，在 t2时间段内， FIFO不读取数据总线上的数据，则 FIFO 每一次读取的像素数据与前一次读取的像素数据之间间隔两个第二视频信号 的时钟周期， 则当第二视频信号向显示装置的数据总线输入一帧图像的像素 数据后， FIFO实际上只读取并暂存了第二视频信号这一帧图像的一半的像素 数据。
需要说明的是， FIFO的一个存储空间所能存储的二进制的位数恰为一个 像素数据的二进制位数， 则 FIFO 内的每一个存储空间只能存储一个像素数 据。
步骤 S1012、 每隔一个第一视频信号的时钟周期读取暂存在先入先出寄 存器中的第二视频信号并暂存在随机存取存储器中；
如图 4所示， 与图 3类似的， 在 t3时间段内， 第一视频信号使能信号为 高电平， 在此时间段内， 当第一视频信号时钟信号的上升沿到来时， 第一视 频信号对另一条数据总线内的像素数据进行更新。 与第二计数器类似的， 第 一视频信号使能信号为第一计数器的使能信号， 在第一视频信号使能信号为 低电平时， 第一计数器的输出值始终为 0; 在第一视频信号使能信号为高电 平时， 第一计数器的输出值在每一个第一视频信号时钟信号的上升沿到来时 发生变化， 由于第一计数器与第二计数器一样为一位二进制加法计数器， 则 第一计数器的输出值与第二计数器一样在 1与 0之间变化。具体由图 4可知， 在 t3时间段内， 当第一视频信号时钟信号的上升沿到来时， 第一计数器的输 出值由 0变为 1或由 1变为 0。
随机存取存储器， 简称 RAM, 在第一计数器的输出值为 0且 FIFO内有 像素数据时，读取 FIFO内的一个像素数据并写入 RAM内的一个存储空间内， 每一次 RAM读取的像素数据都写入 RAM的写入地址所指向的存储空间，在 RAM结束写入后， 写入地址更新， RAM在现有的写入地址上加 1 , 更新后 的写入地址指向的存储空间与更新前写入地址指向的存储空间相邻。
在第一计数器的输出值为 0但 FIFO内无像素数据时， RAM不执行读写 操作， 同时， 也不改变指向存储空间的写入地址。
需要说明的是， FIFO的特点是顺序写入数据顺序输出数据，相当于第二 视频信号的一半像素数据按像素数据的输入顺序进行緩存。
在现有技术中 ,在视频信号向显示装置的数据总线输入一行像素数据后， 视频信号进入行间隙时间， 在这段行间隙时间内， 视频信号暂停向显示装置 输入像素数据， 在行间隙时间结束后， 视频信号向显示装置输入下一行的像 素数据。
类似地， 在视频信号向显示装置输入完整一帧的像素数据后， 视频信号 会进入帧间隙时间， 在帧间隙时间内， 视频信号暂停向显示装置输入像素数 据。 帧间隙时间的长度为行扫描时间的若干倍， 行扫描时间的具体长度为行 数据传输时间与行间隙时间之和。
当第二视频信号处于行间隙时间或帧间隙时间时， 第二视频信号暂停向 显示装置输入像素数据， FIFO内存储的像素数据的个数不增加。 而此时无论 第一视频信号使能信号是否仍为高电平， 均存在第一计数器为 0的时刻， 所 以在第二视频信号的行间隙时间或帧间隙时间内， 若 FIFO内存在像素数据， RAM继续执行读取 FIFO内像素数据的任务， 即使在第二视频信号的行间隙 时间或帧间隙时间到来之前 FIFO内存有像素数据 ,经过任一间隙时间后 FIFO 内的剩余像素数据都会被 RAM的读取-写入动作清空。
进一步的， 大容量 FIFO 的价格较为高昂， 出于成本的考虑， 用于对视 频数据进行緩存的 FIFO的容量较小， 在本发明实施例中， FIFO的最小容量 为一行像素数据大小的一半， RAM的最小容量可设计为一帧图像的一半像素 数据的大小。
特别的， 经过第二视频信号的帧间隙时间后， 在第二视频信号的下一帧 的图像数据到来时， RAM根据第二视频信号的控制信号得知此时第二视频信 号输入的像素数据为一帧图像的第一个像素数据时， RAM将其写入地址置 步骤 S1013、 每隔一个第一视频信号的时钟周期读取第一视频信号以及 暂存在随机存取存储器中的第二视频信号， 并将所述读取的第一视频信号以 及第二视频信号暂存在緩冲器中。
具体地， 将所述读取的第一视频信号以及第二视频信号的子像素数据间 隔暂存在緩冲器中。
如图 4所示， 在 t3时间段内， 第一视频信号向显示装置输入像素数据， 当第一计数器的输出值为 1且第一视频信号时钟信号的下降沿到来时， 緩冲 器同时读取第一视频信号的一个像素数据和第二视频信号的一个像素数据并 将两个像素数据以子像素间隔存储的方式依次存储在緩冲器内的六个存储空 间内， 如图 5所示， 为緩冲器的六个存储空间， la、 lb、 lc三个存储空间用 于存放第一视频信号的一个像素的三个子像素数据， 2a、 2b、 2c三个存储空 间用于存放第二视频信号的一个像素的三个子像素数据。
緩冲器读取的第一视频信号的像素数据来自第一视频信号输入数据的数 据总线， 所读取的第二视频信号的像素数据来自 RAM 内的一个存储空间， 每当緩冲器读取 RAM内的一个像素数据， RAM将其读出地址加 1。
需要说明的是， 当第一视频信号的控制信号表明第一视频信号向显示装 置输入新一帧的图像信号时， RAM将其读出地址置零， 指向 RAM内的第一 个存储空间， 每当緩冲器读取 RAM内的一个像素数据， RAM将其读出地址 加 1。
步骤 S102、以相同的时钟周期将所述读取并暂存的第一视频信号和第二 视频信号输出， 输出第一视频信号和第二视频信号的子像素间隔排布。
由于第一视频信号和第二视频信号是两路完全独立的视频信号， 故而两 路视频信号的时钟没有固定的相位关系， 甚至， 两路视频信号的时钟频率不 相同。 为了能够同时在同一显示面板上进行显示， 通过暂存第一视频信号和 第二视频信号达到将第一视频信号和第二视频信号的时钟、 频率统一的目的 后， 再将经过暂存的第一视频信号和第二视频信号以相同的时钟周期输出。
在本发明实施例中， 输出视频信号时钟信号与第一视频信号时钟信号相 同， 输出视频信号使能信号为第一视频信号使能信号的延时， 延时时间为第 一视频信号时钟信号的一个周期。 当输出视频信号使能信号为高电平且第一 视频信号时钟信号的上升沿到来时， 緩冲器将存储空间 la、 2b、 lc内的数据 输出至输出视频信号总线，在下一个第一视频信号时钟信号的上升沿到来时， 緩冲器将存储空间 2a、 lb、 2c内的数据输出至输出视频信号总线， 在显示面 板显示时， 显示面板上横向相邻的两个像素分别显示两个相邻上升沿到来时 送出的两个像素数据，经过双视显示面板上的视差屏障或是透镜光栅的作用， 可达到让位于显示器左侧和右侧的用户看到不同的视频图像的目的。
在本实施例的技术方案中， 每隔一个时钟周期读取并暂存第一视频信号 和第二视频信号， 之后， 以相同的时钟周期将所述读取并暂存的第一视频信 号和第二视频信号输出， 通过将读取的第一视频信号和第二视频信号同步暂 存并同时进行输出， 并且将输出第一视频信号和第二视频信号的子像素间隔 排布， 相当于输出一路经过处理并包含两路视频信号内容的视频信号， 经过 双视显示面板上的视差屏障或是透镜光栅的作用， 可实现理想的双视显示的 效果。
实施例二
本发明实施例提供一种双路视频信号的显示驱动装置， 如图 6所示， 该 装置包括：
读取存储单元 11 , 用于每隔一个时钟周期读取并暂存第一视频信号和第 二视频信号；
为了实现在一个显示面板上同时同步显示两路视频信号的目的， 每一路 视频信号的每一帧图像至多能在该显示面板上显示一半像素点的内容。 在现 有技术中， 每一个时钟周期， 一路视频信号向显示装置输入一个像素点的数 据， 于是， 为了能够在同一显示屏上同时显示两路视频信号并且保证一定的 显示清晰度， 对每一路视频信号来说， 读取存储单元 11每隔一个时钟周期读 取该路视频信号即意味着每隔一个像素点读取该路视频信号的一个像素数 据。
在每隔一个时钟周期读取第一视频信号和第二视频信号后， 通过将读取 的第一视频信号和第二视频信号同步暂存并同时进行输出， 可实现将第一视 频信号与第二视频信号同时同步在同一显示面板上显示。
如图 6所示， 所示读取存储单元 11具体包括：
第一读取存储模块 111 , 用于每隔一个第二视频信号的时钟周期读取第 二视频信号并暂存在先入先出寄存器中， 和用于每隔一个第一视频信号的时 钟周期读取暂存在先入先出寄存器中的第二视频信号并暂存在随机存取存储 器中。
具体地，如图 3所示，在 tl时间段内，第二视频信号使能信号为高电平， 这表明在该时间段内， 在每一个第二视频信号时钟信号的上升沿到来时， 第 二视频信号对显示装置的数据总线上的像素数据进行更新， 在下一个第二视 频信号时钟信号的上升沿到来前， 数据总线上的像素数据保持不变。
图 3中的第二计数器为一位二进制加法计数器， 第二视频信号使能信号 为第二计数器的使能信号， 当第二视频信号使能信号为高电平时， 第二计数 器被启动， 开始进行加法计数。 在第二视频信号使能信号为高电平且第二视 频信号时钟信号的上升沿到来时， 第二计数器做一位二进制加法运算； 并且 在第二视频信号使能信号变为低电平时， 第二计数器清零。 具体地， 在 tl时 间段的开始时刻到来之前第二计数器的值为零， 进入 tl时间段后， 在第二视 频信号时钟信号的第一个上升沿到来时， 第二计数器在原先为 0的输出值上 加 1 , 则第二计数器的输出值变为 1 ; 在第二视频信号时钟信号的第二个上升 沿到来时， 第二计数器对原先为 1 的输出值加 1 , 则根据二进制加法法则， 第二计数器的输出值应变为 10, 但第二计数器为一位加法计数器， 输出值只 有一位， 则此时第二计数器取 10的末位 0, 舍首位 1 , 此时第二计数器的输 出值由 1变为 0。
先入先出寄存器，简称 FIFO, FIFO是一种典型的高速緩冲器器件， FIFO 的数据读写通过外部的时钟信号驱动，适用于对高速的视频数据流进行緩存。 在本发明实施例中， 其受第二计数器以及第二视频信号时钟信号共同驱动， 在第二计数器的输出值为 1且第二视频信号时钟信号为下降沿时， FIFO从数 据总线上读取第二视频信号的一个像素数据暂存在 FIFO 内的一个存储空间 内，则由图 3可知，在 t2时间段内， FIFO不读取数据总线上的数据，则 FIFO 每一次读取的像素数据与前一次读取的像素数据之间间隔两个时钟周期， 则 当第二视频信号向显示装置的数据总线输入一帧图像的像素数据后， FIFO实 际上只读取并暂存了第二视频信号这一帧图像的一半的像素数据。
需要说明的是， FIFO的一个存储空间所能存储的二进制的位数恰为一个 像素数据的二进制位数， 则 FIFO 内的每一个存储空间只能存储一个像素数 据。
如图 4所示， 与图 3类似的， 在 t3时间段内， 第一视频信号使能信号为 高电平， 在此时间段内， 当第一视频信号时钟信号的上升沿到来时， 第一视 频信号对其数据总线内的像素数据进行更新。 与第二计数器类似的， 第一视 频信号使能信号为第一计数器的使能信号， 在第一视频信号使能信号为低电 平时， 第一计数器的输出值始终为 0; 在第一视频信号使能信号为高电平时， 第一计数器的输出值在每一个第一视频信号时钟信号的上升沿到来时发生变 化， 由于第一计数器与第二计数器一样为一位二进制加法计数器， 则第一计 数器的输出值与第二计数器一样在 1与 0之间变化。 具体由图 4可知， 在 t3 时间段内， 当第一视频信号时钟信号的上升沿到来时， 第一计数器的输出值 由 0变为 1或由 1变为 0。
随机存取存储器， 简称 RAM, 在第一计数器的输出值为 0且 FIFO内有 像素数据时，读取 FIFO内的一个像素数据并写入 RAM内的一个存储空间内， 每一次 RAM读取的像素数据都写入 RAM的写入地址所指向的存储空间，在 RAM结束写入后， 写入地址更新， RAM在现有的写入地址上加 1 , 更新后 的写入地址指向的存储空间与更新前写入地址指向的存储空间相邻。
在第一计数器的输出值为 0但 FIFO内无像素数据时， RAM不执行读写 操作， 同时， 也不改变指向存储空间的写入地址。
需要说明的是， FIFO的特点是顺序写入数据顺序输出数据，相当于第二 视频信号的一半像素数据按像素数据的输入顺序进行緩存。
在现有技术中 ,在视频信号向显示装置的数据总线输入一行像素数据后， 视频信号进入行间隙时间， 在这段行间隙时间内， 视频信号暂停向显示装置 输入像素数据， 在行间隙时间结束后， 视频信号向显示装置输入下一行的像 素数据。
类似地， 在视频信号向显示装置输入完整一帧的像素数据后， 视频信号 会进入帧间隙时间， 在帧间隙时间内， 视频信号暂停向显示装置输入像素数 据。 帧间隙时间的长度为行扫描时间的若干倍， 行扫描时间的具体长度为行 数据传输时间与行间隙时间之和。
当第二视频信号处于行间隙时间或帧间隙时间时， 第二视频信号暂停向 显示装置输入像素数据， FIFO内存储的像素数据的个数不增加。 而此时无论 第一视频信号使能信号是否仍为高电平， 均存在第一计数器为 0的时刻， 所 以在第二视频信号的行间隙时间或帧间隙时间内， 若 FIFO内存在像素数据， RAM继续执行读取 FIFO内像素数据的任务， 即使在第二视频信号的行间隙 时间或帧间隙时间到来之前 FIFO内存有像素数据 ,经过任一间隙时间后 FIFO 内的剩余像素数据都会被 RAM的读取-写入动作清空。
进一步的， 大容量 FIFO 的价格较为高昂， 出于成本的考虑， 用于对视 频数据进行緩存的 FIFO的容量较小， 在本发明实施例中， FIFO的最小容量 为一行像素数据大小的一半， RAM的最小容量可设计为一帧图像的一半像素 数据的大小。
特别的， 经过第二视频信号的帧间隙时间后， 在第二视频信号的下一帧 的图像数据到来时， RAM根据第二视频信号的控制信号得知此时第二视频信 号输入的像素数据为一帧图像的第一个像素数据时， RAM将其写入地址置 第二读取存储模块 112, 用于每隔一个第一视频信号的时钟周期读取第 一视频信号以及暂存在随机存取存储器中的第二视频信号， 并将所述读取的 第一视频信号以及第二视频信号暂存在緩冲器中。
所述第二读取存储模块 112具体用于： 每隔一个第一视频信号的时钟周 期读取第一视频信号以及暂存在随机存取存储器中的第二视频信号， 并将所 述读取的第一视频信号以及第二视频信号的子像素数据间隔暂存在緩冲器 中。
如图 4所示， 在 t3时间段内， 第一视频信号向显示装置输入像素数据， 当第一计数器的输出值为 1且第一视频信号时钟信号的下降沿到来时， 緩冲 器同时读取第一视频信号的一个像素数据和第二视频信号的一个像素数据并 将两个像素数据以子像素间隔存储的方式依次存储在緩冲器内的六个存储空 间内， 如图 5所示， 为緩冲器的六个存储空间， la、 lb、 lc三个存储空间用 于存放第一视频信号的一个像素的三个子像素数据， 2a、 2b、 2c三个存储空 间用于存放第二视频信号的一个像素的三个子像素数据。
緩冲器读取的第一视频信号的像素数据来自第一视频信号输入数据的数 据总线， 所读取的第二视频信号的像素数据来自 RAM 内的一个存储空间， 每当緩冲器读取 RAM内的一个像素数据， RAM将其读出地址加 1。
需要说明的是， 当第一视频信号的控制信号表明第一视频信号向显示装 置输入新一帧的图像信号时， RAM将其读出地址置零， 指向 RAM内的第一 个存储空间， 每当緩冲器读取 RAM内的一个像素数据， RAM将其读出地址 加 1。
输出单元 12, 用于以相同的时钟周期将所述读取并暂存的第一视频信号 和第二视频信号输出，输出第一视频信号和第二视频信号的子像素间隔排布。
由于第一视频信号和第二视频信号是两路完全独立的视频信号， 故而两 路视频信号的时钟没有固定的相位关系， 甚至， 两路视频信号的时钟频率不 相同。 为了能够同时在同一显示面板上进行显示， 通过暂存第一视频信号和 第二视频信号达到将第一视频信号和第二视频信号的时钟、 频率统一的目的 后，输出单元 12再将经过暂存的第一视频信号和第二视频信号以相同的时钟 周期输出。
在本发明实施例中， 输出视频信号时钟信号与第一视频信号时钟信号相 同， 输出视频信号使能信号为第一视频信号使能信号的延时， 延时时间为第 一视频信号时钟信号的一个周期。 当输出视频信号使能信号为高电平且第一 视频信号时钟信号的上升沿到来时， 緩冲器将存储空间 la、 2b、 lc内的数据 输出至输出视频信号总线，在下一个第一视频信号时钟信号的上升沿到来时， 緩冲器将存储空间 2a、 lb、 2c内的数据输出至输出视频信号总线， 在显示面 板显示时， 显示面板上横向相邻的两个像素分别显示两个相邻上升沿到来时 送出的两个像素数据，经过双视显示面板上的视差屏障或是透镜光栅的作用， 可达到让位于显示器左侧和右侧的用户看到不同的视频图像的目的。
在本实施例的技术方案中， 每隔一个时钟周期的间隔读取并暂存第一视 频信号和第二视频信号， 之后， 以相同的时钟周期将所述读取并暂存的第一 视频信号和第二视频信号输出， 通过将读取的第一视频信号和第二视频信号 同步暂存并同时进行输出， 并且将输出第一视频信号和第二视频信号的子像 素间隔排布，相当于输出一路经过处理并包含两路视频信号内容的视频信号， 经过双视显示面板上的视差屏障或是透镜光栅的作用， 可实现理想的双视显 示的效果。
通过以上的实施方式的描述， 所属领域的技术人员可以清楚地了解到本 发明可借助软件加必需的通用硬件的方式来实现， 当然也可以通过硬件， 但 很多情况下前者是更佳的实施方式。 基于这样的理解， 本发明的技术方案本 质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来， 该 计算机软件产品存储在可读取的存储介质中， 如计算机的软盘， 硬盘或光盘 等， 包括若干指令用以使得一台计算机设备（可以是个人计算机， 服务器， 或者网络设备等）执行本发明各个实施例所述的方法。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求 书
1、一种双路视频信号的显示驱动方法， 所述双路视频信号包括第一视频 信号和第二视频信号， 所述方法包括：
每隔一个时钟周期读取并暂存第一视频信号和第二视频信号；
以相同的时钟周期将所述读取并暂存的第一视频信号和第二视频信号输 出， 输出第一视频信号和第二视频信号的子像素间隔排布。
2、根据权利要求 1所述的方法， 其中， 每隔一个时钟周期读取并暂存第 一视频信号和第二视频信号为：
每隔一个第二视频信号的时钟周期读取第二视频信号并暂存在先入先出 寄存器中；
每隔一个第一视频信号的时钟周期读取暂存在先入先出寄存器中的第二 视频信号并暂存在随机存取存储器中；
每隔一个第一视频信号的时钟周期读取第一视频信号以及暂存在随机存 取存储器中的第二视频信号， 并将所述读取的第一视频信号以及第二视频信 号暂存在緩冲器中。
3、根据权利要求 2所述的方法， 其中， 所述将所述读取的第一视频信号 以及第二视频信号暂存在緩冲器中具体为：
将所述读取的第一视频信号以及第二视频信号的子像素数据间隔暂存在 緩冲器中。
4、一种双路视频信号的显示驱动装置， 所述双路视频信号包括第一视频 信号和第二视频信号， 所述装置包括：
读取存储单元， 用于每隔一个时钟周期读取并暂存第一视频信号和第二 视频信号；
输出单元， 用于以相同的时钟周期将所述读取并暂存的第一视频信号和 第二视频信号输出， 输出第一视频信号和第二视频信号的子像素间隔排布。
5、 根据权利要求 4所述的装置， 其中， 所述读取存储单元包括： 第一读取存储模块， 用于每隔一个第二视频信号的时钟周期读取第二视 频信号并暂存在先入先出寄存器中， 和用于每隔一个第一视频信号的时钟周 期读取暂存在先入先出寄存器中的第二视频信号并暂存在随机存取存储器 中； 第二读取存储模块， 用于每隔一个第一视频信号的时钟周期读取第一视 频信号以及暂存在随机存取存储器中的第二视频信号， 并将所述读取的第一 视频信号以及第二视频信号暂存在緩冲器中。
6、 根据权利要求 5所述的装置， 其中， 所述第二读取存储模块用于： 每隔一个第一视频信号的时钟周期读取第一视频信号以及暂存在随机存 取存储器中的第二视频信号， 并将所述读取的第一视频信号以及第二视频信 号的子像素数据间隔暂存在緩冲器中。
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