WO2013132758A1 - 印刷半導体及びその製造方法、並びにスタンプ - Google Patents

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stamp
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萩原　靖彦
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日本電気株式会社
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Definitions

  • the present invention relates to a printed semiconductor and a manufacturing method thereof, and a stamp, and more particularly to a printed semiconductor formed by printing a metal material and the like, a manufacturing method thereof, and a stamp used for printing a metal material and the like.
  • a stamp made of a soft material such as rubber or a mold made of hard metal is coated with a liquid or gel-like metal material, an insulator material, or a semiconductor material, and the stamp or the mold is applied to a substrate.
  • the metal layer, the insulator layer, and the semiconductor layer are formed on the substrate by being transferred and solidified by bonding or pressing to the substrate.
  • a printed semiconductor can be manufactured by superimposing another layer manufactured by a printing method or another manufacturing method on a substrate.
  • a convex portion and a concave portion are formed on the surface of the stamp.
  • a conductive material such as a liquid or gel-like metal material, an insulator material, or a semiconductor material is applied to the convex portion on the surface of the stamp and transferred to the substrate.
  • the two-dimensional shape of various materials constituting the printed semiconductor corresponds to the convex portion of the stamp.
  • the two-dimensional shape is referred to as a transfer pattern.
  • the transfer pattern is formed by a convex portion on the surface of the stamp and a concave portion present next to the convex portion.
  • FIG. 10A and 10B are schematic diagrams illustrating a state in which a metal material is transferred to a substrate using a stamp according to the background art. Convex portions and concave portions are formed on the surface of the stamp 10.
  • a liquid or gel material is applied to the stamp 10 as shown in FIG. 10A
  • the coating materials 20 to 24 are applied to the convex portions and the coating materials 30 to 33 are applied to the concave portions.
  • such a stamp 10 is brought into contact with or pressed against the substrate 70.
  • FIG. 10B are schematic diagrams illustrating a state in which a metal material is transferred to a substrate using a stamp according to the background art. Convex portions and concave portions are formed on the surface of the stamp 10.
  • the coating materials 20 to 24 on the convex portions of the stamp 10 are transferred to the substrate 70, and transfer patterns 40 to 44 are formed on the substrate 70. .
  • the coating materials 30 to 33 for the recesses remain on the stamp 10.
  • the printing method described above has the following problems. In order to improve the performance of the printed semiconductor, it is considered effective to reduce the transfer pattern or the interval between the transfer patterns. However, if the interval between the transfer patterns is made fine, the coating material is transferred to the concave portion where the material should not be transferred, which causes a problem that the yield decreases.
  • FIG. 11A and FIG. 11B are schematic diagrams in the case of transferring a metal material that is thinner than those in FIG. 10A and FIG. 10B. That is, FIG. 11A and FIG. 11B are schematic views showing a state in which a metal material is transferred to a substrate using a stamp having a large aspect ratio with a fine pattern.
  • the aspect ratio is the aspect ratio of the convex portion of the stamp, and is defined by the ratio of the height and width of the convex portion.
  • Convex portions and concave portions are formed on the surface of the stamp 11.
  • the stamp 11 is formed with a larger aspect ratio of the convex portion, that is, the ratio of the height and width of the convex portion.
  • the coating materials 20 to 24 are applied to the convex portions and the coating materials 30 to 33 are applied to the concave portions. Become. Next, such a stamp 11 is brought into contact with or pressed against the substrate 70. Next, as shown in FIG. 11B, when the stamp 11 is separated from the substrate 70, the coating materials 20 to 24 on the convex portions of the stamp 11 are transferred to the substrate 70, and transfer patterns 50 to 54 are formed on the substrate 70. .
  • the transfer patterns 50 to 54 may not be transferred to an expected shape, and there may be a portion in contact with the adjacent transfer pattern. When such a portion in contact with the adjacent transfer pattern occurs, the yield decreases.
  • FIGS. 12A and 12B are schematic diagrams in the case where the metal material having the same width as that in FIGS. 11A and 11B is transferred, but the aspect ratio of the stamp is reduced. That is, FIG. 12A and FIG. 12B are schematic views showing a state in which a metal material is transferred to a substrate using a stamp having a small aspect ratio with a fine pattern. 12A and 12B transfer the coating material having the same width as that of FIGS. 11A and 11B, but the aspect ratio of the protrusions, that is, the ratio of the height and the width of the protrusions is compared with the stamp 11 of FIGS. 11A and 11B. In this case, the small stamp 12 is used.
  • the transfer patterns 60 to 64 are transferred to the substrate 70 in the expected shape.
  • the lower side of the coating material 33 is lower than the convex portion of the stamp 12 due to viscosity, and a part 80 of the coating material 33 is transferred to the substrate 70, and the dust data 90 is transferred to the substrate 70 as shown in FIG. 12B. It is formed.
  • the coating material is a conductive material such as a metal material, the yield decreases when the transferred dust data 90 is connected to the metal material.
  • the printed semiconductor is a semiconductor integrated circuit including a bottom-gate thin film transistor, and is a case where a semiconductor integrated circuit as shown by an equivalent circuit in FIG. 14B is formed.
  • a first metal layer 101 made of a metal material is formed on a substrate.
  • the first metal layer 101 constitutes a wiring and a gate of a thin film transistor.
  • an insulating layer 102 made of an insulating material is formed in a portion where a wiring intersecting with the thin film transistor formation region and the first metal layer is formed later.
  • a second metal layer 103 made of a metal material is formed by a coating method.
  • the second metal layer 103 serves as a wiring connected to the first metal layer 101 and a source / drain of the thin film transistor.
  • the coating material is transferred using the stamp shown in FIGS. 12A and 12B.
  • the second metal layer 103 becomes as shown in FIG. 14A, but a part of the metal material applied to the concave portion of the stamp as described with reference to FIG. 12B is transferred.
  • dust data 199 is formed on the substrate as shown in FIG.
  • the dust data 199 corresponds to the data 90 in FIG. 12B.
  • Patent Document 1 describes that the leading end of the dummy pattern formed by the convex portions arranged around the transfer pattern in this way is cut off, thereby preventing an unintended pattern from being transferred around the transfer pattern. ing.
  • An object of the present invention is to transfer a coating material to an unintended place without changing the transfer shape of a convex portion that realizes a semiconductor circuit using a printed semiconductor, and the circuit does not operate as expected. It is an object of the present invention to provide a printed semiconductor and a method for manufacturing the same, and a stamp used in the method for manufacturing the printed semiconductor.
  • a printed semiconductor according to the present invention is a printed semiconductor including a metal layer having a predetermined pattern formed by printing a metal material, and substantially surrounding the metal layer having the predetermined pattern. A dummy pattern having a single size and a substantially single aspect ratio is formed.
  • a method for manufacturing a printed semiconductor according to the present invention is a method for manufacturing a printed semiconductor including a metal layer having a predetermined pattern formed by printing a metal material, and is substantially single around the metal layer having the predetermined pattern. And a dummy pattern having a substantially single aspect ratio.
  • the stamp according to the present invention is a stamp used for forming a metal material by printing, and has a convex portion and a concave portion around the convex portion, and the convex portion has a predetermined pattern corresponding to the metal layer to be formed. And a dummy pattern having a substantially single size and a substantially single aspect ratio disposed around the predetermined pattern.
  • the present invention can solve the problem that the coating material is transferred to an originally unintended place and the circuit does not operate as expected.
  • FIG. 5 is a schematic diagram illustrating a state in which a metal material is transferred to a substrate using a stamp having a small pattern with a small aspect ratio but having dummy data, for explaining a printed semiconductor manufacturing method according to the present invention.
  • FIG. 5 is a schematic diagram illustrating a state in which a metal material is transferred to a substrate using a stamp having a small pattern with a small aspect ratio but having dummy data, for explaining a printed semiconductor manufacturing method according to the present invention.
  • FIG. 3A It is an enlarged view of the A section of FIG. 3A. It is a top view for demonstrating the manufacturing process of the manufacturing method of the printed semiconductor by 1st Embodiment of this invention. It is a top view for demonstrating the manufacturing process of the manufacturing method of the printed semiconductor by 1st Embodiment of this invention. It is a top view which shows the pattern of the stamp containing the dummy pattern of FIG. 3A. It is a top view which shows the state in which the printed semiconductor was formed with the stamp of FIG. 5A. It is a top view which shows the aspect which has arrange
  • FIG. 14B is a schematic equivalent circuit diagram corresponding to the pattern shown in FIG. 14A. It is a top view for demonstrating the subject at the time of producing by combining a printing semiconductor using the stamp with a small and small aspect ratio.
  • the present invention is a printed semiconductor manufactured by applying a conductive material such as a liquid or gel-like metal material, an insulator material or a semiconductor material to a stamp and transferring it to a substrate while aligning with a pattern formed below. And a manufacturing method thereof, a stamp used in the manufacturing method, and a design method.
  • the printed semiconductor may be formed by printing all layers constituting the printed semiconductor, but at least one layer is formed by printing.
  • FIG. 1B are schematic diagrams showing a state in which a metallic material is transferred to a substrate using a stamp having a small pattern with a small aspect ratio but having dummy data, for explaining a method of manufacturing a printed semiconductor according to the present invention.
  • the aspect ratio is the aspect ratio of the convex portion of the stamp, and is defined by the ratio of the height and width of the convex portion.
  • the stamp used in the method for producing a printed semiconductor according to the present embodiment is a stamp used for forming a coating material by printing, and has a convex portion and a concave portion around the convex portion.
  • a predetermined pattern corresponding to the layer and a dummy pattern having a substantially single size and a substantially single aspect ratio are arranged around the predetermined pattern.
  • FIGS. 1A and 1B A coating method using such a stamp will be described with reference to FIGS. 1A and 1B.
  • a liquid or gel material is applied to the stamp 13 as shown in FIG. 1A
  • the coating materials 20 to 25 are applied to the convex portions and the coating materials 30 to 34 are applied to the concave portions.
  • the coating materials 20 to 24 correspond to predetermined patterns
  • the coating material 25 corresponds to dummy patterns.
  • such a stamp 13 is brought into contact with or pressed against the substrate 70.
  • FIG. 1B when the stamp 13 is separated from the substrate 70, the coating materials 20 to 25 on the convex portions of the stamp 1 are transferred to the substrate 70, and transfer patterns 60 to 64 with predetermined patterns on the substrate 70. Dummy patterns 91 to 93 are formed.
  • the transfer patterns 60 to 64 are transferred to the substrate 70 in the expected shape, and the coating materials 30 to 34 remain on the stamp 13.
  • the coating material 25 shown in FIG. 1A becomes dummy patterns 91 to 93 on the substrate 70 that are divided into three in the depth direction and transferred to the substrate 70 as shown in FIG. 1B.
  • the transferred dummy patterns 91 to 93 are arranged in places where the circuit operation is not affected but the yield is improved.
  • FIG. 2 is a plan view of a part of the metal layer of the printed semiconductor according to the present embodiment.
  • FIG. 3A is a plan view showing a mode in which dummy patterns are arranged around the metal layer of the printed semiconductor according to the present embodiment, and
  • FIG. 3B is an enlarged view of a portion A in FIG. 3A. Part A in FIG. 3A indicates the lower left part of the drawing in FIG. 3A.
  • the source and drain of the thin film transistor are composed of a number of thin metal layers 103.
  • a large number of minute rectangular dummy patterns 300 are also transferred and formed around the metal layer 103.
  • Design to The minute dummy pattern 300 corresponds to the dummy patterns 91 to 93 described with reference to FIG. 1B.
  • FIG. 3B in order to dispose the dummy pattern 300 near the metal layer 103 while avoiding the metal layer 103, a minute rectangular dummy pattern 300 is formed over a wide area.
  • the dummy pattern 300 of FIGS. 3A and 3B is configured by a pattern having a substantially single size and a substantially single aspect ratio.
  • the printed semiconductor is a semiconductor integrated circuit including a bottom-gate thin film transistor, and is a case where a semiconductor integrated circuit as shown by an equivalent circuit in FIG. 14B is formed.
  • the first metal layer 101, the insulating layer 102, the second metal layer 103, and the coating type semiconductor layer 104 are overlaid.
  • the regions where the first metal layer 101 is formed have the same potential for each region, and are electrically connected when the regions contact or overlap.
  • the regions to which the second metal layer 103 is transferred have the same potential for each region, and are electrically connected when the regions contact or overlap.
  • the first metal layer 101 and the second metal layer 103 overlap or contact each other, they are electrically connected.
  • the insulating layer 102 covers the overlap between the first metal layer 101 and the second metal layer 103. There is no electrical connection.
  • the coated semiconductor layer 104 has a plurality of second potentials with different potentials.
  • a first metal layer 101 made of a metal material is formed on a substrate.
  • the first metal layer 101 constitutes a first layer wiring and terminal and a thin film transistor gate.
  • an insulating layer 102 made of an insulating material is formed in a portion where a thin film transistor formation region and a wiring intersecting with the first metal layer are formed later.
  • a second metal layer 103 made of a metal material is formed by a coating method.
  • the second metal layer 103 serves as a wiring and a terminal of the second layer and a source / drain of the thin film transistor.
  • the coating material is transferred using a stamp on which a dummy pattern shown in FIGS. 3A and 3B is formed. That is, as shown in FIG. 5A, a stamp on which the second metal layer 103 and the surrounding dummy pattern 200 are transferred is used. In this way, as shown in FIG. 5B, the second metal layer 103 and the surrounding dummy pattern 200 are formed, and the applied pattern is solidified. Further, as shown in FIG. 5B, a semiconductor layer 104 is applied to the thin film transistor formation region, and the applied pattern is solidified. In this way, a printed semiconductor is formed.
  • the coating material applied to the convex portion may be thicker than the convex portion width or thinner than the convex portion width when transferred to the substrate.
  • a design method for generating a dummy pattern when a figure to be transferred is composed of horizontal and vertical sides will be described.
  • Z (minimum distance between first metal layers of different potentials) + (thickness width of the first metal layer) + (thickness width of the second metal layer)
  • dummy data of the second metal layer If the vertical and horizontal sizes of each are smaller than Z, even if dummy data of the second metal layer is arranged at an arbitrary coordinate, the first metal layers are not short-circuited.
  • the width of the thickness is set to a negative value.
  • the second metal dummy data is not arranged at the coordinates that overlap the second metal data that is not the dummy data or is within a certain distance, the second metal dummy data can be arranged. There is no short circuit between the second metals, and there is no short circuit between the first metal and the second metal.
  • X (minimum horizontal distance between first metal layers of different potentials) + (thickness width of first metal layer) + (thickness width of second metal layer)
  • Y (first of different potentials) Vertical distance between the metal layers in the vertical direction) + (thickness width of the first metal layer) + (thickness width of the second metal layer). If it is smaller than X and Y, even if the dummy data of the second metal layer is arranged at an arbitrary coordinate, the first metal layers will not be short-circuited.
  • the width of the thickness is set to a negative value.
  • the second metal dummy data is not arranged at coordinates that overlap with the second metal data (not dummy data) or within a certain distance, the second metal dummy data should be arranged. Therefore, there is no short circuit between the second metals, and there is no short circuit between the first metal and the second metal.
  • the phenomenon that the coating material is transferred to an area where the coating material should not be transferred can be prevented, and the shape and size of the transferred dummy pattern can be improved to prevent an undesired circuit short circuit.
  • the shape and size of the transferred dummy pattern can be improved to prevent an undesired circuit short circuit.
  • Printed semiconductors that do not affect the basic operation even if dummy patterns are formed around actual data (area where semiconductor material, insulating material, and metal material are applied), and material is applied to areas where neither actual data nor dummy patterns are applied And its manufacturing method and layout design method can be provided.
  • the number of data can be reduced and the distance between the dummy data and the second metal layer 103 can be reduced.
  • a dummy pattern is generated by graphic processing using logical OR, logical AND, logical NOT, and distance determination.
  • FIG. 6A is a plan view showing a mode in which dummy patterns are arranged around the metal layer of the printed semiconductor according to the embodiment of the present invention
  • FIG. 6B is an enlarged view of a portion B in FIG. 6A.
  • Part B in FIG. 6A indicates the lower right portion of the page in FIG. 6A.
  • the dummy patterns 301 to 304 in FIG. 6A are simultaneously transferred to the substrate when the metal material 103 is transferred.
  • the dummy patterns 301 to 304 correspond to the dummy patterns 91 to 93 described with reference to FIGS. 1A and 1B.
  • four types of dummy patterns 301 to 304 are arranged while avoiding the metal layer 103.
  • the dummy patterns 301 to 304 have different sizes and aspect ratios
  • the dummy patterns 301 to 304 are configured by arranging a large number of patterns having the same size and the same aspect ratio.
  • 3A and 3B use a rectangular dummy pattern 300 having a small single size and a single aspect ratio, the dummy pattern can be formed up to the vicinity of the metal layer 103, but the number of figures to be formed increases.
  • a plurality of types of dummy patterns 301 to 304 having different sizes and aspect ratios are combined, so that the vicinity of the metal layer 103 is reduced while reducing the number of figures as compared with the dummy patterns 300 shown in FIGS. 3A and 3B.
  • a dummy pattern can be formed.
  • a method for generating such a dummy pattern will be described.
  • a square (corresponding to the dummy pattern 301 in FIG. 6A) having a side smaller than Z but larger than the manufacturing limit size of the second metal layer is generated as the first dummy data and overlaps with the second metal layer 103 or is constant.
  • the first dummy data within the distance is deleted.
  • horizontally long second dummy data (corresponding to the dummy pattern 302 in FIG. 6A) whose horizontal width is equal to the first dummy data is generated and overlaps with the second metal layer 103 or the first dummy data or within a certain distance.
  • the second dummy data at is deleted.
  • vertical third dummy data (corresponding to the dummy pattern 303 in FIG.
  • FIG. 7A is a plan view showing a pattern of a stamp including the dummy pattern of FIG. 6A
  • FIG. 7B is a plan view of a printed semiconductor according to the second embodiment formed using this stamp.
  • a first metal layer 101 made of a metal material is formed on a substrate.
  • an insulating layer 102 made of an insulating material is formed in a portion where a wiring intersecting with the thin film transistor formation region and the first metal layer is formed later.
  • FIG. 8A is a plan view showing a mode in which the dummy pattern is reduced within a range that does not affect the operation of the circuit, including the dummy pattern of FIG. 6A, and FIG. FIG.
  • a dummy pattern 202 is transferred simultaneously with the second metal layer 103 using the same material as the second metal layer 103. Furthermore, there is a region 210 where neither the second metal layer 103 nor the dummy pattern 202 is transferred.
  • This area 210 can be realized by deleting dummy data that is more than a certain distance away from the logical sum of the first metal data and the second metal data.
  • dust data 90 as shown in FIG. 12B or dust data 199 as shown in FIG. 15 is present at a location that is a predetermined distance or more away from the first metal layer 101 and the second metal layer 103. Even if formed, a short circuit with the first metal layer 101 and the second metal layer 103 does not occur, and the circuit operation of the semiconductor integrated circuit is not affected. Yield reduction can be prevented while minimizing the number of figures in the dummy pattern.
  • a method for manufacturing a printed semiconductor according to the present embodiment will be described. Detailed description of steps similar to those of the manufacturing method of the first embodiment will be omitted.
  • a first metal layer 101 made of a metal material is formed on a substrate.
  • an insulating layer 102 made of an insulating material is formed in a portion where a wiring intersecting with the thin film transistor formation region and the first metal layer is formed later.
  • a second metal layer 103 and a dummy pattern 202 are formed. Solidify the pattern. At this time, a region 210 where both the second metal layer 103 and the dummy pattern 202 are not transferred is formed.
  • a semiconductor layer 104 is applied to the thin film transistor formation region, and the applied pattern is solidified. In this way, a printed semiconductor is formed.
  • the present invention has been described above with reference to the embodiments and examples, the present invention is not limited to the above-described embodiments and examples. Various changes can be made to the configuration and details of the present invention within the scope of the present invention.
  • the dummy patterns 300 and 301 shown in FIGS. 3A and 6A have been described as being arranged in a square lattice as shown in FIG. 9A, they may be arranged in a staggered lattice as shown in FIGS. 9B and 9C.
  • the dummy patterns 301 to 304 in FIG. 6A have been described as combinations of four types of dummy data having different sizes and aspect ratios, the number of types is not limited as long as it is two or more types.
  • the horizontally long dummy pattern 302 is generated before the vertically long dummy pattern 303.
  • the order may be reversed.
  • the region 210 in which neither the second metal layer 103 nor the dummy pattern exists is described as being combined with a plurality of types of dummy data as shown in FIG. 6B, but may be combined with a single type of dummy data as shown in FIG. 3B.
  • the dummy pattern is generated only by simple graphic processing (logical OR, logical AND, logical NOT, distance determination).
  • the first metal layer and the second metal may be short-circuited by performing equipotential tracking of the circuit. Processing such as not generating a dummy pattern between layers may be performed.
  • a plurality of types of dummy patterns having a substantially single size and a substantially single aspect ratio are formed around a metal layer of a predetermined pattern, according to appendix 1.
  • Printed semiconductor. (Supplementary Note 4)
  • the metal layer of the predetermined pattern includes a first metal layer and a second metal layer formed above the first metal layer, and the vertical and horizontal sizes of the dummy pattern are (a first potential of a different potential).
  • the metal layer of the predetermined pattern includes a first metal layer and a second metal layer formed above the first metal layer, and the vertical size of the dummy pattern is (first of different potential). Horizontal distance between metal layers of Smaller than + (thickness width of the first metal layer) + (thickness width of the second metal layer), and the lateral size of the dummy pattern is (minimum vertical distance between the first metal layers of different potentials) + (The printed semiconductor according to any one of appendices 1 to 3, wherein the printed semiconductor is smaller than (thickness width of the first metal layer) + (thickness width of the second metal layer).
  • a printed semiconductor manufacturing method wherein a dummy pattern having an aspect ratio is formed.
  • the plurality of types of dummy patterns having a substantially single size and a substantially single aspect ratio are formed around a metal layer of a predetermined pattern, according to Supplementary note 8, Manufacturing method of printed semiconductor.
  • the metal layer of the predetermined pattern includes a first metal layer and a second metal layer formed above the first metal layer, and the vertical and horizontal sizes of the dummy pattern are (a first potential of a different potential).
  • the minimum gap between the metal layers of 1) + (thickness width of the first metal layer) + (thickness width of the second metal layer) is smaller than (thickness width of the second metal layer).
  • Printed semiconductor manufacturing method (Supplementary Note 12)
  • the metal layer of the predetermined pattern includes a first metal layer and a second metal layer formed above the first metal layer, and the vertical size of the dummy pattern is (a first of different potentials).
  • a plurality of types of dummy patterns having a substantially single size and a substantially single aspect ratio are formed around a metal layer of a predetermined pattern, according to Supplementary note 15. stamp.
  • the metal layer of the predetermined pattern includes a first metal layer and a second metal layer formed above the first metal layer.
  • the metal layer of the predetermined pattern includes a first metal layer and a second metal layer formed above the first metal layer, and the vertical size of the dummy pattern is (first of different potential).

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Abstract

　本来意図しない場所に塗布材料が転写され、回路が期待どおりの動作をしなくなるという課題を解決する印刷半導体及びその製造方法、並びに印刷半導体の製造方法に使用されるスタンプを提供するため、金属材料の印刷により形成された所定パタンの第２の金属層を含む印刷半導体であって、所定パタンの第２の金属層の周囲には、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが形成されている。

Description

印刷半導体及びその製造方法、並びにスタンプ
　本発明は、印刷半導体及びその製造方法、並びにスタンプに関し、特に金属材料などを印刷することにより形成される印刷半導体及びその製造方法、並びに金属材料などの印刷に使用するスタンプに関する。
　半導体集積回路の製造においては、半導体集積回路を構成する能動素子や受動素子、配線などの要素を様々な製造方法により製造することが知られている。また、このような能動素子や受動素子、配線などを印刷方法により形成することが知られている。この印刷方法では、ゴムなどの柔らかい素材で作られたスタンプ又は硬い金属で作られる金型に、液状又はゲル状の金属材料、絶縁体材料、半導体材料を塗布し、このスタンプや金型を基板に接着又は押し付けることで転写し固化させて、金属層、絶縁体層や半導体層を基板に形成するものである。さらに、印刷方法或いは別の製造方法により製造される別の層を、基板上に重ね合わせることで印刷半導体を製造することができる。
　転写するスタンプについて具体的に説明すると、スタンプの表面には凸部と凹部が形成されている。液状又はゲル状の金属材料などの導電性材料、絶縁体材料や半導体材料がスタンプの表面の凸部に塗布され、基板へと転写される。印刷半導体を構成する各種材料の２次元形状は、スタンプの凸部に相当する。２次元形状を以下では転写パタンと呼ぶことにする。転写パタンは、スタンプの表面の凸部と、凸部の隣に存在する凹部とで形作られている。
　このような背景技術の印刷方法について、図面を参照しながら説明する。図１０Ａ及び図１０Ｂは、背景技術による、スタンプを用いて金属材料を基板に転写する様子を示す模式図である。スタンプ１０の表面には、凸部と凹部が形成されている。このスタンプ１０に液状又はゲル状の材料を塗布すると、図１０Ａに示すように、凸部には塗布材料２０～２４が塗布され、凹部には塗布材料３０～３３が塗布された状態となる。次に、このようなスタンプ１０を基板７０に接するか押し当てる。次に、図１０Ｂに示すようにスタンプ１０を基板７０から離すと、スタンプ１０の凸部の塗布材料２０～２４が基板７０に転写されて、基板７０上に転写パタン４０～４４が形成される。凹部の塗布材料３０～３３はスタンプ１０に残る。
特開２００９－２８９４７号公報
　しかしながら、上述した印刷方法には以下のような課題がある。印刷半導体の性能を向上させるためには、転写パタン、又は転写パタンの間隔を微細化することが有効であると考えられる。しかしながら、転写パタンの間隔を微細化すると材料が転写されないはずの凹部に塗布材料が転写されてしまい、歩留りが低下するという課題が発生する。
　図１１Ａ及び図１１Ｂに、図１０Ａ及び図１０Ｂに比べて細い金属材料を転写する場合の模式図を示す。すなわち、図１１Ａ及び図１１Ｂは、微細なパタンをアスペクト比が大きなスタンプを用いて金属材料を基板に転写する様子を示す模式図である。ここでアスペクト比とは、スタンプの凸部のアスペクト比であり、凸部の高さと幅の比率で定義されるものとする。スタンプ１１の表面には、凸部と凹部が形成されている。スタンプ１１は、図１０Ａ及び図１０Ｂのスタンプ１０と比較して、凸部のアスペクト比、すなわち凸部の高さと幅の比率、が大きく形成されている。このようなスタンプ１１に液状又はゲル状の材料を塗布すると、図１１Ａに示すように、凸部には塗布材料２０～２４が塗布され、凹部には塗布材料３０～３３が塗布された状態となる。次に、このようなスタンプ１１を基板７０に接するか押し当てる。次に、図１１Ｂに示すようにスタンプ１１を基板７０から離すと、スタンプ１１の凸部の塗布材料２０～２４が基板７０に転写されて、基板７０上に転写パタン５０～５４が形成される。凸部のアスペクト比が大きいスタンプ１１を用いた場合、図１１Ｂに示すように、転写パタン５０～５４は期待通りの形状に転写されず、隣接する転写パタンと接する箇所が発生する場合がある。このような隣接する転写パタンと接する箇所が発生すると、歩留りが低下する。
　図１２Ａ及び図１２Ｂに、図１１Ａ及び図１１Ｂと同じ幅の金属材料を転写するが、スタンプのアスペクト比を低減した場合の模式図を示す。すなわち、図１２Ａ及び図１２Ｂは、微細なパタンをアスペクト比が小さいスタンプを用いて金属材料を基板に転写する様子を示す模式図である。図１２Ａ及び図１２Ｂは、図１１Ａ及び図１１Ｂと同じ幅の塗布材料を転写するが、凸部のアスペクト比、すなわち凸部の高さと幅の比率、が図１１Ａ及び図１１Ｂのスタンプ１１と比較して小さいスタンプ１２を用いた場合である。このようなスタンプ１２に液状又はゲル状の材料を塗布すると、図１２Ａに示すように、凸部には塗布材料２０～２４が塗布され、凹部には塗布材料３０～３３が塗布された状態となる。次に、このようなスタンプ１２を基板７０に接するか押し当てる。次に図１２Ｂに示すようにスタンプ１２を基板７０から離すと、塗布材料２０～２４が基板７０に転写され転写パタン６０～６４となり、塗布材料３０～３２はスタンプ１２に残る。スタンプ１２の凸部のアスペクト比、すなわち凸部の高さと幅の比率、は図１０Ａ及び図１０Ｂの場合と同等になるため、転写パタン６０～６４は期待通りの形状に基板７０に転写されるが、塗布材料３３の下辺は粘性のためスタンプ１２の凸部より低くなってしまい、塗布材料３３の一部８０が基板７０に転写されて、図１２Ｂに示すように基板７０にゴミデータ９０が形成される。塗布材料が金属材料などの導電性材料の場合、転写されたゴミデータ９０が金属材料と接続すると歩留りが低下する。
　このようなゴミデータ転写による歩留まり低下について、より具体的な印刷半導体及びその製造方法を例にして、説明する。ここで印刷半導体は、ボトムゲート型の薄膜トランジスタを含む半導体集積回路であり、図１４Ｂに等価回路で示されるような半導体集積回路を形成する場合である。
　図１３Ａに示すように、基板上に金属材料からなる第１の金属層１０１を形成する。この第１の金属層１０１は配線や、薄膜トランジスタのゲートを構成する。次に、図１３Ｂに示すように、薄膜トランジスタ形成領域や第１の金属層と交差する配線が後で形成される部分に、絶縁材料からなる絶縁層１０２を形成する。次に、金属材料からなる第２の金属層１０３を塗布方法により形成する。ここで第２の金属層１０３は第１の金属層１０１に接続される配線や、薄膜トランジスタのソース・ドレインとなる。図１４Ａに示すように、ソース・ドレインを多数の細線の金属層１０３で形成するため、図１２Ａ及び図１２Ｂに示されるスタンプを用いて塗布材料を転写する。第２の金属層１０３の全ての図形が期待通りに転写されると図１４Ａのようになるが、図１２Ｂを参照して説明したようなスタンプの凹部に塗布された金属材料の一部が転写されると、図１５に示すように基板上にゴミデータ１９９が形成される。このゴミデータ１９９は、図１２Ｂのデータ９０に相当する。このゴミデータ１９９が図１５に示されるように、複数の第１の金属層１０１にまたがるように形成されると、本来絶縁されるはずの第１の金属層を短絡してしまい、半導体集積回路が不良品となる。
　このように印刷半導体では、スタンプの凹部に付着した塗布材料が基板に転写されると、本来意図しない場所に塗布材料が転写され、回路が期待どおりの動作をしなくなり歩留りが下がるという課題がある。この課題は、微細化によって深刻化する。
　一方、スタンプを用いた印刷方法において、転写パタンの周辺、すなわちスタンプの表面の凸部の周辺の凹部が存在している領域に凸部によるダミーパタンを配置し、これにより転写パタンに欠陥が生じることを防ぐ技術が実用化されている。さらに、特許文献１ではこのように転写パタンの周辺に配置した凸部によるダミーパタンについて、その先端をとがらせること、これにより転写パタンの周囲に意図しないパタンが転写されることを防ぐことが記載されている。
　本発明の目的は、印刷半導体を用いた半導体回路を実現する凸部の転写形状には手を加えることなしに、本来意図しない場所に塗布材料が転写され、回路が期待どおりの動作をしなくなるという課題を解決する印刷半導体及びその製造方法、並びに印刷半導体の製造方法に使用されるスタンプを提供することにある。
　前記目的を達成するため、本発明に係る印刷半導体は、金属材料の印刷により形成された所定パタンの金属層を含む印刷半導体であって、前記所定パタンの金属層の周囲には、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが形成されていることを特徴とする。
　本発明に係る印刷半導体の製造方法は、金属材料の印刷により形成された所定パタンの金属層を含む印刷半導体の製造方法であって、前記所定パタンの金属層の周囲に、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンを形成することを特徴とする。
　本発明に係るスタンプは、金属材料を印刷により形成するのに用いられるスタンプであって、凸部とその周囲の凹部とを有し、前記凸部は、形成する金属層に対応する所定パタンと、前記所定パタンの周囲に配置された実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンとを含むことを特徴とする。
　本発明は、本来意図しない場所に塗布材料が転写され、回路が期待どおりの動作をしなくなるという課題を解決できる。
本発明による印刷半導体の製造方法を説明するための、微細なパタンをアスペクト比が小さいが、ダミーデータを備えるスタンプを用いて金属材料を基板に転写する様子を示す模式図である。 本発明による印刷半導体の製造方法を説明するための、微細なパタンをアスペクト比が小さいが、ダミーデータを備えるスタンプを用いて金属材料を基板に転写する様子を示す模式図である。 本発明の実施形態による印刷半導体の第２の金属層の一部を切り出した平面図である。 本発明の第１実施形態による印刷半導体の第２の金属層の周辺にダミーパタンを配置した態様を示す平面図である。 図３ＡのＡ部の拡大図である。 本発明の第１実施形態による印刷半導体の製造方法の製造工程を説明するための平面図である。 本発明の第１実施形態による印刷半導体の製造方法の製造工程を説明するための平面図である。 図３Ａのダミーパタンを含むスタンプのパタンを示す平面図である。 図５Ａのスタンプにより印刷半導体を形成した状態を示す平面図である。 本発明の第２実施形態による印刷半導体の第２の金属層の周辺にダミーパタンを配置した態様を示す平面図である。 図６ＡのＢ部の拡大図である。 図６Ａのダミーパタンを含むスタンプのパタンを示す平面図である。 図７Ａのスタンプを用いて形成された第２実施形態による印刷半導体の平面図である。 図６Ａのダミーパタンを含むスタンプのパタンの変形例を示す平面図である。 図８Ａのスタンプを用いて形成された第３実施形態による印刷半導体の平面図である。 千鳥格子の例のダミーパタンである。 千鳥格子の例のダミーパタンである。 千鳥格子の例のダミーパタンである。 背景技術による、スタンプを用いて塗布材料を基板に転写する様子を示す模式図である。 背景技術による、スタンプを用いて塗布材料を基板に転写する様子を示す模式図である。 微細なパタンをアスペクト比が大きなスタンプを用いて塗布材料を基板に転写する様子を示す模式図である。 微細なパタンをアスペクト比が大きなスタンプを用いて塗布材料を基板に転写する様子を示す模式図である。 微細なパタンをアスペクト比が小さいスタンプを用いて塗布材料を基板に転写する様子を示す模式図である。 微細なパタンをアスペクト比が小さいスタンプを用いて塗布材料を基板に転写する様子を示す模式図である。 製造工程を説明するための平面図である。 図１３Ａに続く製造工程を説明するための平面図である。 図１３Ｂに続く製造工程を説明するための平面図である。 図１４Ａに示すパタンに対応する概略的な等価回路図である。 微細かつアスペクト比が小さいスタンプを用いて印刷半導体を組み合わせて作成した場合の課題を説明するための平面図である。
　本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。本発明は液状又はゲル状の金属材料などの導電性材料、絶縁体材料又は半導体材料をスタンプに塗布し、下に形成されたパタンと位置合わせしながら基板に転写することで製造する、印刷半導体及びその製造方法、この製造方法に使用するスタンプ、設計方法に関する。印刷半導体は印刷半導体を構成する全ての層を印刷により形成してもよいが、少なくとも一つの層を印刷により形成するものとする。
〔第１実施形態〕
初めに、本発明の第１実施形態による印刷半導体及びその製造方法、並びにスタンプについて、図面を参照しながら説明する。図１Ａ及び図１Ｂは、本発明による印刷半導体の製造方法を説明するための、微細なパタンをアスペクト比が小さいが、ダミーデータを備えるスタンプを用いて金属材料を基板に転写する様子を示す模式図である。ここでアスペクト比とは、スタンプの凸部のアスペクト比であり、凸部の高さと幅の比率で定義されるものとする。
　本実施形態の印刷半導体の製造方法に用いるスタンプは、塗布材料を印刷により形成するのに用いられるスタンプであって、凸部とその周囲の凹部とを有し、上記凸部は、形成する塗布層に対応する所定パタンと、この所定パタンの周囲に配置された実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンとを含んでいる。
　このようなスタンプを用いた塗布方法について、図１Ａ及び図１Ｂを参照しながら説明する。スタンプ１３に液状又はゲル状の材料を塗布すると、図１Ａに示すように、凸部には塗布材料２０～２５が塗布され、凹部には塗布材料３０～３４が塗布された状態となる。ここで塗布材料２０～２４は所定パタンに対応しており、塗布材料２５はダミーパタンに対応している。次に、このようなスタンプ１３を基板７０に接するか押し当てる。次に、図１Ｂに示すようにスタンプ１３を基板７０から離すと、スタンプ１の凸部の塗布材料２０～２５が基板７０に転写されて、基板７０上に所定パタンによる転写パタン６０～６４と、ダミーパタン９１～９３とが形成される。転写パタン６０～６４は期待通りの形状に基板７０へ転写され、塗布材料３０～３４はスタンプ１３に残る。図１Ａに示された塗布材料２５は、図１Ｂに示すように奥行き方向に３分割されて基板７０に転写された、基板７０上のダミーパタン９１～９３となる。転写されたダミーパタン９１～９３は、回路動作に影響を与えないが歩留りを改善する場所に配置されている。
　塗布半導体の金属層を塗布方法により形成する場合について、図面を参照しながら説明する。例えば、塗布半導体が薄膜トランジスタであるとして、薄膜トランジスタのソース及びドレインを多数の細線の金属層で構成し、これを塗布方法により形成する場合を考える。図２は、本実施形態による印刷半導体の金属層の一部を切り出した平面図である。図３Ａは、本実施形態による印刷半導体の金属層の周辺にダミーパタンを配置した態様を示す平面図であり、図３Ｂは図３ＡのＡ部の拡大図である。図３ＡのＡ部は、図３Ａの紙面左下部分を指している。
　図２に示すように、薄膜トランジスタのソース及びドレインが多数の細線の金属層１０３で構成されている。このような金属層１０３を本実施形態の印刷方法により形成する場合、図３Ａや図３Ｂに示すように、金属層１０３の周囲には多数の微小な矩形のダミーパタン３００も同時に転写され、形成されるように設計する。この微小なダミーパタン３００は、図１Ｂで説明したダミーパタン９１～９３に相当する。図３Ｂに示すように、金属層１０３を避けつつ、金属層１０３の近傍までダミーパタン３００を配置するために、広い領域に対して微小な矩形のダミーパタン３００が形成される。図３Ａ及び図３Ｂのダミーパタン３００は、実質的に単一のサイズかつ実質的に単一の縦横比のパタンで構成している。
　次に、本実施形態による印刷半導体及びその製造方法を例に、説明する。ここで印刷半導体は、ボトムゲート型の薄膜トランジスタを含む半導体集積回路であり、図１４Ｂに等価回路で示されるような半導体集積回路を形成する場合である。
　第１の金属層１０１、絶縁層１０２、第２の金属層１０３、塗布型半導体層１０４を重ね合わせて作成される。第１の金属層１０１が形成された領域は領域毎に同じ電位になり、領域が接するかオーバーラップすると電気的に接続される。第２の金属層１０３が転写された領域は領域毎に同じ電位になり、領域が接するかオーバーラップすると電気的に接続される。また第１の金属層１０１と第２の金属層１０３が重なるか接すると電気的に接続されるが、第１の金属層１０１と第２の金属層１０３の重なりが絶縁層１０２で覆われると電的的に接続されない。第１の金属層１０１と第２の金属層１０３と絶縁層１０２が重なった領域に、電位が異なる複数の第２の金属層１０３が存在し、塗布型半導体層１０４が電位が異なる複数の第２の金属層１０３をまたぐと半導体素子が形成される。
　図４Ａに示すように、基板上に金属材料からなる第１の金属層１０１を形成する。この第１の金属層１０１は、第１層の配線や端子、薄膜トランジスタのゲートを構成する。次に、図４Ｂに示すように、薄膜トランジスタ形成領域や第１の金属層と交差する配線が後で形成される部分に、絶縁材料からなる絶縁層１０２を形成する。次に、金属材料からなる第２の金属層１０３を塗布方法により形成する。ここで第２の金属層１０３は、第２層の配線や端子、薄膜トランジスタのソース・ドレインとなる。図２に示すように、ソース・ドレインを多数の細い金属層１０３で形成するため、図３Ａ及び図３Ｂに示されるダミーパタンが形成されるようなスタンプを用いて塗布材料を転写する。すなわち、図５Ａに示されるような、第２の金属層１０３と、その周囲のダミーパタン２００が転写されるようなスタンプを用いる。このようにして、図５Ｂに示すように、第２の金属層１０３と、その周囲のダミーパタン２００が形成され、塗布したパタンを固化する。さらに、図５Ｂに示すように、薄膜トランジスタ形成領域に半導体層１０４を塗布し、塗布したパタンを固化する。このようにして、印刷半導体が形成される。
　スタンプの凸部の幅を基準として、凸部に塗布された塗布材料は基板へ転写された際に、凸部の幅より太る場合や凸部の幅より細る場合がある。転写したい図形が全て水平と垂直の辺から構成される場合に、ダミーパタンを発生する設計方法について説明する。Z=（異なる電位の第１の金属層同士の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）としたとき、第２の金属層のダミーデータの縦横サイズをそれぞれZより小さくすれば、任意の座標に第２の金属層のダミーデータを配置しても第１の金属層同士のショートを引き起こすことはない。ここで、金属層が細る場合は、上記太り幅をマイナスの値とする。また、ダミーデータではない第２の金属データと重なったり、一定距離以内となる座標には第２の金属のダミーデータを配置しないことにすれば、第２の金属のダミーデータを配置することで第２の金属同士のショートを発生することもないし、第１の金属と第２の金属のショートを発生することもない。
　次に転写したい図形が水平又は垂直でない辺が含まれる場合について述べる。X=（異なる電位の第１の金属層同士の水平方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）、Y=（異なる電位の第１の金属層同士の垂直方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）としたとき、第２の金属層のダミーデータの縦横サイズをそれぞれX、Yより小さくすれば、任意の座標に第２の金属層のダミーデータを配置しても第１の金属層同士のショートを引き起こすことはない。ここで、金属層が細る場合は、上記太り幅をマイナスの値とする。また第２の金属データ（ダミーデータではない）と重なったり、一定距離以内となる座標には第２の金属のダミーデータを配置しないことにすれば、第２の金属のダミーデータを配置することで第２の金属同士のショートを発生することもないし、第１の金属と第２の金属のショートを発生することもない。
　本実施形態によれば、塗布材料が転写されないはずの領域に塗布材料が転写されてしまう現象を防止でき、また転写されるダミーパタンの形状やサイズを改良することにより、望まない回路の短絡を防止することができる。すなわち、ダミーパタンの形状やサイズを改良することにより、ダミーパタンが仮に第１の金属層や第２の金属層に接触しても、望まない回路の短絡は発生せず、印刷半導体の回路機能に悪影響を与えないようにすることができる。
　実データ（半導体材料、絶縁材料、金属材料が塗布される領域）の周りにダミーパタンを形成し、実データもダミーパタンもない領域に材料が塗布されてしまっても、基本動作に影響がない印刷半導体とその製造方法や、そのレイアウト設計方法を提供できる。
　〔第２実施形態〕
次に、本発明の第２実施形態による印刷半導体及びその製造方法、並びにスタンプについて、図面を参照しながら説明する。上述した第１実施形態のダミーパタン３０１～３０４と第２の金属層１０３との距離が一定以上小さくなくてはダミーパタンの歩留り改善効果が期待できない場合、ダミーパタンを小さくする必要がある。この場合に１種類のダミーパタンを用いると、ダミーデータの数が増加して、転写するべきデータ数が増加することで歩留りが悪化するという課題がある。本実施形態では、以下のように複数のサイズのダミーデータを発生することで、データ数削減とダミーデータと第２の金属層１０３の距離縮小を両立させるものである。論理ＯＲ、論理ＡＮＤ、論理ＮＯＴ、距離判定を用いた図形処理により、ダミーパタンを発生させるものである。
　図６Ａは、本発明の実施形態による印刷半導体の金属層の周辺にダミーパタンを配置した態様を示す平面図であり、図６Ｂは図６ＡのＢ部の拡大図である。図６ＡのＢ部は、図６Ａの紙面右下部分を指している。図６Ａのダミーパタン３０１～３０４は金属材料１０３が転写されるときに、同時に基板に転写される。ダミーパタン３０１～３０４は、図１Ａ及び図１Ｂで説明したダミーパタン９１～９３に相当する。図６Ｂに示すように、金属層１０３を避けつつ、４種のダミーパタン３０１～３０４が配置されている。縦横ともに大きな矩形のダミーパタン３０１、縦長の矩形のダミーパタン３０２、横長の矩形のダミーパタン３０３、縦横ともに小さな矩形のダミーパタン３０４を有している。ダミーパタン３０１～３０４はお互いにサイズや縦横比が異なるが、各ダミーパタン３０１～３０４についてみれば、それぞれ同一のサイズかつ同一の縦横比のパタンが多数配列されて構成されている。このような複数種類のダミーパタン３０１～３０４を組み合わせることで、図形数を削減しつつ広い領域に対してダミーパタンを形成し、さらに金属層１０３の近傍までダミーパタンを形成している。図３Ａ及び図３Ｂでは微小な単一のサイズかつ単一の縦横比の矩形のダミーパタン３００を用いているので、金属層１０３の近傍までダミーパタンを形成できる一方、形成される図形数が多くなる。図６Ａ及び図６Ｂではサイズや縦横比が異なる複数種類のダミーパタン３０１～３０４を組み合わせているので、図３Ａ及び図３Ｂに示すダミーパタン３００と比較して、図形数を削減しながら金属層１０３の近傍までダミーパタンを形成することができる。
　次に、このようなダミーパタンの生成方法について説明する。まずZより小さいが、第２の金属層の製造限界サイズより大きな辺を持つ正方形（図６Ａのダミーパタン３０１に相当）を第１のダミーデータとして発生し、第２の金属層１０３と重なるか一定距離以内にある第１のダミーデータを削除する。次に横幅が第１のダミーデータと等しい、横長の第２のダミーデータ（図６Ａのダミーパタン３０２に相当）を発生し、第２の金属層１０３又は第１のダミーデータと重なるか一定距離以内にある第２のダミーデータを削除する。次に縦の長さが第１のダミーデータと等しい、縦長の第３のダミーデータ（図６Ａのダミーパタン３０３に相当）を発生し、第２の金属層１０３又は第１～２のダミーデータと重なるか一定距離以内にある第３のダミーデータを削除する。次に第１のダミーデータよりも小さい第４のダミーデータ（図６Ａのダミーパタン３０４に相当）を発生し、第２の金属層１０３又は第１～３のダミーデータと重なるか一定距離以内にある第４のダミーデータを削除する。こうやって発生した第１～第４のダミーデータの論理和をとることでダミーデータとする。
　次に、本実施形態による印刷半導体の製造方法について、説明する。図７Ａは、図６Ａのダミーパタンを含むスタンプのパタンを示す平面図であり、図７Ｂはこのスタンプを用いて形成された第２実施形態による印刷半導体の平面図である。第１実施形態の製造方法と同様な工程については詳細な説明を省略する。第１実施形態の図４Ａと同じように、基板上に金属材料からなる第１の金属層１０１を形成する。次に、第１実施形態の図４Ｂと同じように、薄膜トランジスタ形成領域や第１の金属層と交差する配線が後で形成される部分に、絶縁材料からなる絶縁層１０２を形成する。次に、図７Ａに示すような、第２の金属層１０３、ダミーパタン２０１を形成する。パタンを固化する。さらに、図７Ｂに示すように、薄膜トランジスタ形成領域に半導体層１０４を塗布し、塗布したパタンを固化する。このようにして、印刷半導体が形成される。
　〔第３実施形態〕
次に、本発明の第３実施形態による印刷半導体及びその製造方法、並びにスタンプについて、図面を参照しながら説明する。図８Ａは図６Ａのダミーパタンを含み、さらに回路の動作に影響がない範囲でダミーパタンを削減した態様を示す平面図であり、図８Ｂはこのようなダミーパタンを削除したスタンプを用い、印刷半導体を組み合わせて作成した回路の平面図である。図８Ａに示すように、第２の金属層１０３と同じ材料を用いて、第２の金属層１０３と同時に転写されるダミーパタン２０２を持つ。さらに、第２の金属層１０３とダミーパタン２０２の両方が転写されない領域２１０を持つ。この領域２１０は第１の金属データと第２の金属データの論理和から一定以上離れたダミーデータを削除することで実現できる。平面的なレイアウトで、第１の金属層１０１と第２の金属層１０３から一定距離以上離れた箇所に、図１２Ｂに示されるようなゴミデータ９０や図１５に示されるようなゴミデータ１９９が形成されたとしても、第１の金属層１０１や第２の金属層１０３との短絡は発生せず、半導体集積回路の回路動作に影響しない。ダミーパタンの図形数を最小化しつつ、歩留まり低下を防止できる。
　本実施形態による印刷半導体の製造方法について、説明する。第１実施形態の製造方法と同様な工程については詳細な説明を省略する。第１実施形態の図４Ａと同じように、基板上に金属材料からなる第１の金属層１０１を形成する。次に、第１実施形態の図４Ｂと同じように、薄膜トランジスタ形成領域や第１の金属層と交差する配線が後で形成される部分に、絶縁材料からなる絶縁層１０２を形成する。次に、図８Ａに示すような、第２の金属層１０３、ダミーパタン２０２を形成する。パタンを固化する。このとき、第２の金属層１０３とダミーパタン２０２の両方が転写されない領域２１０が形成される。さらに、図８Ｂに示すように、薄膜トランジスタ形成領域に半導体層１０４を塗布し、塗布したパタンを固化する。このようにして、印刷半導体が形成される。
　〔他の実施形態〕
以上、実施形態や実施例を参照しながら本発明を説明したが、本発明は上記の実施形態や実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で様々な変更をすることができる。図３Ａや図６Ａに示すダミーパタン３００や３０１は、図９Ａに示すような正方格子に配置するように説明したが、図９Ｂや図９Ｃに示すような千鳥格子に配置してもよい。図６Ａのダミーパタン３０１～３０４はサイズ、縦横比が異なる４種類のダミーデータの組み合わせとして説明したが、２種類以上であれば種類の数に制限はない。横長のダミーパタン３０２を縦長のダミーパタン３０３の前に発生すると第２実施形態では説明したが、順番は逆でもよい。第２の金属層１０３もダミーパタンも存在しない領域２１０は、図６Ｂのような複数の種類のダミーデータと組み合わせると説明したが、図３Ｂのような単一種のダミーデータと組み合わせてもよい。また単純な図形処理（論理ＯＲ、論理ＡＮＤ、論理ＮＯＴ、距離判定）だけでダミーパタンを発生したが、回路の等電位追跡を行い、短絡しても構わない第１の金属層と第２の金属層の間にはダミーパタンを発生しないなどの処理を行っても構わない。
　以上、好ましい実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１２年３月７日に出願された日本出願特願２０１２－０５０６４３号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　上記の実施形態や実施例の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）金属材料の印刷により形成された所定パタンの金属層を含む印刷半導体であって、前記所定パタンの金属層の周囲には、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが形成されていることを特徴とする印刷半導体。
（付記２）前記ダミーパタンの縦横サイズは、近接する前記所定パタンの金属層の縦方向の幅又は横方向の幅のうちどちらか短い方よりも小さいことを特徴とする、付記１に記載の印刷半導体。
（付記３）実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが複数種類、所定パタンの金属層の周囲に形成されていることを特徴とする、付記１に記載の印刷半導体。
（付記４）前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、前記ダミーパタンの縦横サイズは、（異なる電位の第１の金属層同士の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、付記１乃至３の何れか一つに記載の印刷半導体。
（付記５）前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、前記ダミーパタンの縦サイズは（異なる電位の第１の金属層同士の水平方向の最小間隔）
＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さく、前記ダミーパタンの横サイズは（異なる電位の第１の金属層同士の垂直方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、付記１乃至３の何れか一つに記載の印刷半導体。
（付記６）前記ダミーパタンは、複数の正方格子又は千鳥格子を含むことを特徴とする、付記１乃至５の何れか一つに記載の印刷半導体。
（付記７）前記ダミーパタンが形成されている領域の中に、前記金属層と前記ダミーパタンの両方が形成されない領域が存在していることを特徴とする、付記１乃至６の何れか一つに記載の印刷半導体。
（付記８）金属材料の印刷により形成された所定パタンの金属層を含む印刷半導体の製造方法であって、前記所定パタンの金属層の周囲に、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンを形成することを特徴とする印刷半導体の製造方法。
（付記９）前記ダミーパタンの縦横サイズは、近接する前記所定パタンの金属層の縦方向の幅又は横方向の幅のうちどちらか短い方よりも小さいことを特徴とする、付記８に記載の印刷半導体の製造方法。
（付記１０）実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが複数種類、所定パタンの金属層の周囲に形成されていることを特徴とする、付記８に記載の印刷半導体の製造方法。
（付記１１）前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、前記ダミーパタンの縦横サイズは、（異なる電位の第１の金属層同士の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、付記８乃至１０の何れか一つに記載の印刷半導体の製造方法。
（付記１２）前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、前記ダミーパタンの縦サイズは（異なる電位の第１の金属層同士の水平方向の最小間隔）
＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さく、前記ダミーパタンの横サイズは（異なる電位の第１の金属層同士の垂直方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、付記８乃至１０の何れか一つに記載の印刷半導体の製造方法。
（付記１３）前記ダミーパタンは、複数の正方格子又は千鳥格子を含むことを特徴とする、付記８乃至１２の何れか一つに記載の印刷半導体の製造方法。
（付記１４）前記ダミーパタンが形成されている領域の中に、前記金属層と前記ダミーパタンの両方が形成されない領域が存在していることを特徴とする、付記８乃至１３の何れか一つに記載の印刷半導体の製造方法。
（付記１５）金属材料を印刷により形成するのに用いられるスタンプであって、凸部とその周囲の凹部とを有し、前記凸部は、形成する金属層に対応する所定パタンと、前記所定パタンの周囲に配置された実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンとを含むことを特徴とするスタンプ。
（付記１６）前記ダミーパタンの縦横サイズは、近接する前記所定パタンの金属層の縦方向の幅又は横方向の幅のうちどちらか短い方よりも小さいことを特徴とする、付記１５に記載のスタンプ。
（付記１７）実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが複数種類、所定パタンの金属層の周囲に形成されていることを特徴とする、付記１５に記載のスタンプ。
（付記１８）前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、前記ダミーパタンの縦横サイズは、（異なる電位の第１の金属層同士の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、付記１５乃至１７の何れか一つに記載のスタンプ。
（付記１９）前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、前記ダミーパタンの縦サイズは（異なる電位の第１の金属層同士の水平方向の最小間隔）
＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さく、前記ダミーパタンの横サイズは（異なる電位の第１の金属層同士の垂直方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、付記１５乃至１７の何れか一つに記載のスタンプ。
（付記２０）前記ダミーパタンは、複数の正方格子又は千鳥格子を含むことを特徴とする、付記１５乃至１９の何れか一つに記載のスタンプ。
（付記２１）前記ダミーパタンが形成されている領域の中に、前記金属層と前記ダミーパタンの両方が形成されない領域が存在していることを特徴とする、付記１５乃至２０の何れか一つに記載のスタンプ。
　１３　　スタンプ
　２０～２５、３０～３４　塗布材料
　６０～６４　転写パタン
　７０　基板
　９１～９３　ダミーパタン
　１０１　第１の金属層
　１０２　絶縁層
　１０３　第２の金属層
　１０４　塗布型半導体層
　２００～２０２　ダミーパタン
　２１０　第２の金属層１０３もダミーパタンも存在しない領域
　３００～３０４　ダミーパタン

Claims (10)

  1. 　金属材料の印刷により形成された所定パタンの金属層を含む印刷半導体であって、前記所定パタンの金属層の周囲には、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが形成されていることを特徴とする印刷半導体。
  2. 　前記ダミーパタンの縦横サイズは、近接する前記所定パタンの金属層の縦方向の幅又は横方向の幅のうちどちらか短い方よりも小さいことを特徴とする、請求項１に記載の印刷半導体。
  3. 　実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンが複数種類、所定パタンの金属層の周囲に形成されていることを特徴とする、請求項１に記載の印刷半導体。
  4. 　前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、
    　前記ダミーパタンの縦横サイズは、（異なる電位の第１の金属層同士の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、請求項１乃至３の何れか一項に記載の印刷半導体。
  5. 　前記所定パタンの金属層は第１の金属層と前記第１の金属層より上層に形成される第２の金属層とを含み、
    　前記ダミーパタンの縦サイズは（異なる電位の第１の金属層同士の水平方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さく、前記ダミーパタンの横サイズは（異なる電位の第１の金属層同士の垂直方向の最小間隔）＋（第１の金属層の太り幅）＋（第２の金属層の太り幅）より小さいことを特徴とする、請求項１乃至３の何れか一項に記載の印刷半導体。
  6. 　前記ダミーパタンは、複数の正方格子又は千鳥格子を含むことを特徴とする、請求項１乃至５の何れか一項に記載の印刷半導体。
  7. 　前記ダミーパタンが形成されている領域の中に、前記金属層と前記ダミーパタンの両方が形成されない領域が存在していることを特徴とする、請求項１乃至６の何れか一項に記載の印刷半導体。
  8. 　金属材料の印刷により形成された所定パタンの金属層を含む印刷半導体の製造方法であって、前記所定パタンの金属層の周囲に、実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンを形成することを特徴とする印刷半導体の製造方法。
  9. 　前記ダミーパタンの縦横サイズは、近接する前記所定パタンの金属層の縦方向の幅又は横方向の幅のうちどちらか短い方よりも小さいことを特徴とする、請求項８に記載の印刷半導体の製造方法。
  10. 　金属材料を印刷により形成するのに用いられるスタンプであって、
    　凸部とその周囲の凹部とを有し、
    　前記凸部は、形成する金属層に対応する所定パタンと、前記所定パタンの周囲に配置された実質的に単一のサイズかつ実質的に単一の縦横比を持つダミーパタンとを含むことを特徴とするスタンプ。
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