WO2013062187A1 - 멀티 게이트 트랜지스터 - Google Patents

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WO2013062187A1
WO2013062187A1 PCT/KR2012/002079 KR2012002079W WO2013062187A1 WO 2013062187 A1 WO2013062187 A1 WO 2013062187A1 KR 2012002079 W KR2012002079 W KR 2012002079W WO 2013062187 A1 WO2013062187 A1 WO 2013062187A1
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transistor
gates
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PCT/KR2012/002079
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박종훈
박창근
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숭실대학교산학협력단
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    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Definitions

  • the present invention relates to a multi-gate transistor, and more particularly, to a technique for reducing mutual inductance generated between a plurality of gates.
  • Transistors are an essential component of today's electronic circuits.
  • various technologies have been developed to improve the performance while reducing the size of a transistor.
  • a voltage is applied to the gate of the transistor, a channel is formed between the drain and the source, so that charge can move, so that current flows.
  • the charge passes from drain to source, it passes through the channel, causing power loss due to the resistive components of the channel.
  • research is being conducted to reduce the resistance of the transistor by reducing the channel length of the transistor.
  • FIG. 1 is a block diagram of a conventional multi-gate transistor.
  • a source 130 and a drain 140 are formed between a plurality of gates 120 formed on the substrate 110.
  • the source 130 and the drain 140 are connected to each other by electrical wiring, and the plurality of gates 120 branch from one port 150 so that current flows through each gate 120.
  • currents in opposite directions flow through each of the gates 120, and mutually inductance occurs due to the same direction of current flowing between adjacent gates 120.
  • the technical problem to be achieved by the present invention is to provide a multi-gate transistor that minimizes the parasitic inductance generated in the transistor.
  • the multi-gate transistor according to the exemplary embodiment of the present invention is branched from one port and alternately formed to face each other, and a plurality of gates in which currents in opposite directions flow between adjacent gates, and one side of the plurality of gates or A source formed on the other side, and a drain formed on the other side or one side of the plurality of gates.
  • the plurality of gates may include at least one first direction gate formed to flow current in a first direction, and at least one second direction gate formed to flow current in a second direction opposite to the first direction. It may include.
  • first direction gate and the second direction gate may be formed to be spaced apart from each other.
  • the source or the drain may be shared between adjacent gates.
  • a first transistor including a first source formed on one side of the plurality of gates, a first drain formed on the other side thereof, and a second formed on one side of the gate facing the first source.
  • a second transistor may include a drain and a second source formed on the other side of the gate to face the first drain.
  • the current direction of the first transistor and the current direction of the second transistor may be opposite to each other.
  • first source and the second drain, the first drain and the second source may be formed spaced apart from each other.
  • parasitic inductance components may be minimized by inducing mutual inductances of the transistors constituting the multi-gate transistors having opposite directions of currents flowing between adjacent gates.
  • arrays of a plurality of drains and sources constituting the multi-gate transistor may be formed to be opposite to each other, so that currents flowing between the drain and the source may be opposite to each other to induce mutual inductance, thereby minimizing parasitic inductance components.
  • 1 is a block diagram of a conventional multi-gate transistor
  • FIG. 2 is a block diagram of a multi-gate transistor according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of the multi-gate transistor according to FIG. 2;
  • FIG. 4 is a configuration diagram of a multi-gate transistor according to another embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of the multi-gate transistor according to FIG. 4.
  • FIG. 2 is a block diagram of a multi-gate transistor according to an embodiment of the present invention.
  • the multi-gate transistor 200 includes a plurality of gates 220, a source 230, and a drain 240.
  • the plurality of gates 220 branch from one port 250 and are alternately formed to face each other. In this case, currents in opposite directions flow between the gates 220 adjacent to each other.
  • the source region 230 is formed on one side or the other side of the plurality of gates 220
  • the drain region 240 is formed on the other side or one side of the plurality of gates 220. In this case, the source 230 or the drain 240 is shared between the gates 220 adjacent to each other.
  • a source electrode (not shown) and a drain electrode (not shown) may be connected to the source 230 and the drain 240 of the multi-gate transistor 200, respectively.
  • the multi-gate transistor 200 when the multi-gate transistor 200 is an n-type transistor, charge moves from the source 230 to the drain 240 by the voltage applied between the source electrode and the drain electrode, and the current is opposite to the charge. Direction from the drain 240 to the source 230. When the multi-gate transistor 200 is a p-type transistor, the current direction flows from the source 230 to the drain 240 direction.
  • the plurality of gates 220 may include a first direction gate 221 and a second direction gate 222.
  • the first directional gate 221 and the second directional gate 222 branch from one port 250 and correspond to end portions of the plurality of gates 220. That is, in the plurality of gates 220, the first direction gate 221 and the second direction gate 222 are alternately spaced apart from each other between the source 230 region and the drain 240 region to supply a current. In this case, currents in opposite directions flow between the first direction gate 221 and the second direction gate 222 adjacent to each other.
  • the gate 1 and the gate 3 become the first directional gate 221, and the gate 2 and the gate 4 are the second. It becomes a directional gate 222, the gate 1, the gate 3 and the gate 2, the gate 4 located between the flow of the current in the opposite direction to each other. Accordingly, current flows in the opposite direction between the first direction gate 221 and the second direction gate 222, thereby inducing mutual inductance between adjacent gates 220. This will be described later in detail with reference to FIG. 3.
  • FIG. 3 is a cross-sectional view of the multi-gate transistor according to FIG. 2.
  • one of the gates 220 adjacent to each other formed on the substrate 210 is the first direction gate 221, and the other is the second direction gate 222.
  • a source 230 region is formed at one side of the first directional gate 221 and a drain 240 region is formed at the other side.
  • a drain 240 region is formed at one side of the second directional gate 222, and a source 230 region is formed at the other side. Accordingly, the source 230 region or the drain 240 region is shared between the adjacent gates 221 and 222.
  • the multi-gate transistor 200 when the current is supplied from the port 250 to the gate 220 and the current is supplied to the source 230 region and the drain 240 region, the multi-gate transistor 200 operates.
  • the first direction gate 221 and the second direction gate 222 are open at the ends thereof, so current does not continuously flow.
  • the gate current I G
  • the first direction gate 221 is equivalent to the gate resistor R G1 and the gate parasitic inductance L G1
  • the second direction gate 222 is the gate resistance R G2 and the gate parasitic inductance L. G2 ) can be equivalent. Since the current flows in the opposite directions to the first and second direction gates 221 and 222, mutual inductance M G is generated.
  • the gate parasitic inductance (L G2) of the gate parasitic inductance (L G1) and the second direction of the gate 222 of the one-way gate (221) is offset by a mutual inductance (M G), the parasitic inductance (L G1, L G2 ) components can be minimized.
  • FIG. 4 is a configuration diagram of a multi-gate transistor according to still another embodiment of the present invention.
  • the multi-gate transistor 300 includes a first transistor 330 and a second transistor 340.
  • the first transistor 330 and the second transistor 340 are formed on one substrate 310 and share one gate 320.
  • the gate 320 includes a first direction gate 321 and a second direction gate 322.
  • the first transistor 330 includes a gate 320, a first source 331, and a first drain 332, and the second transistor 340 includes a gate 320 and a second source 341. And a second drain 342.
  • the gate 320 may be the first direction gate 321 or the second direction gate 322.
  • the gate 320 is the first directional gate 321
  • the first source 331 of the first transistor 330 is formed on one side of the first directional gate gate 321
  • the first The drain 332 is formed at the other side of the first direction gate 321.
  • the second source 341 is formed on the other side of the first direction gate 321 to face the first drain 332, and the second drain 342 is formed in the first direction gate.
  • One side of the 321 is formed to face the first source 331.
  • the first source 331, the second drain 342, the first drain 332, and the second source 341 are formed to be spaced apart from each other.
  • the first directional gate 321 and the second directional gate 322 included in the gate 320 branch into two branches from one port 350, and each branch is divided into a plurality of first direction gates 321 or A plurality of second directional gates 322 are formed to supply current. Since currents in opposite directions flow through the first direction gate 321 and the second direction gate 322 as shown in FIG. 2, mutual inductance is induced between the first direction gate 321 and the second direction gate 322. do. Accordingly, parasitic inductance components generated between the first direction gate 321 and the second direction gate 322 may be minimized by mutual inductance.
  • the multi-gate transistor 300 since the multi-gate transistor 300 includes a plurality of gates 320, the first transistor 330 and the second transistor 340 are formed based on each gate 320. In this case, gate currents flow in opposite directions between the gates 320 adjacent to each other. In addition, the drain-source currents of the first transistor 330 and the second transistor 340 flow in opposite directions. Therefore, mutual inductance occurs in the source 331 and 341 regions or the drain 332 and 342 regions of the first transistor 330 and the second transistor 340 formed in each gate 320 to cancel the parasitic inductance. Done. This will be described later with reference to FIG. 5.
  • FIG. 5 is a cross-sectional view of the multi-gate transistor according to FIG. 4.
  • each of the first transistor 330 region and the second transistor 340 region may be a first direction gate 321 or a second one of the gates 320 adjacent to each other formed on the substrate 310.
  • the drains 332, 342 may be equivalent to the drain resistors R D1 , R D2 and drain parasitic inductances L D1 , L D2 .
  • the directions of the source 331 and the drain 332 current I 1 of the first transistor 330 and the source 341 and the drain 342 current I 2 of the second transistor 330 are mutually different.
  • mutual inductances M S , M C , M D are induced between the first transistor 330 and the second transistor 330, thereby causing parasitic inductances L S1 , L S2 , L C1 , L C2 , L D1 , L D2 ) may be offset.
  • parasitic inductance components may be minimized by inducing mutual inductances of the transistors constituting the multi-gate transistors having opposite directions of currents flowing between adjacent gates.
  • arrays of a plurality of drains and sources constituting the multi-gate transistor may be formed to be opposite to each other, so that currents flowing between the drain and the source may be opposite to each other to induce mutual inductance, thereby minimizing parasitic inductance components.

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Abstract

본 발명은 멀티 게이트 트랜지스터에 관한 것으로, 본 발명의 일 실시예에 따른 멀티 게이트 트랜지스터는 하나의 포트로부터 분기되어 서로 대향하여 교대로 형성되되, 서로 인접하는 게이트 간에는 반대 방향의 전류가 흐르는 복수의 게이트와, 상기 복수의 게이트의 일 측 또는 타 측에 형성되는 소스와, 상기 복수의 게이트의 타 측 또는 일 측에 형성되는 드레인을 포함함으로써, 서로 인접한 게이트 간에 흐르는 전류의 방향이 서로 반대 방향이 되어 상호 인덕턴스를 유도함으로써 기생 인덕턴스 성분을 최소화할 수 있다.

Description

멀티 게이트 트랜지스터
본 발명은 멀티 게이트 트랜지스터에 관한 것으로, 더욱 상세하게는 복수의 게이트 간에 발생하는 상호 인덕턴스를 줄이는 기술에 관한 것이다.
오늘날 전자 회로에 트랜지스터는 필수적으로 사용되는 부품이다. 또한, 스마트폰과 같은 다양한 소형 전자 기기에 사용되는 전자 회로의 소형화에 따라 트랜지스터의 크기를 줄이면서 그 성능을 개선하기 위해 여러 기술이 개발되고 있다. 트랜지스터의 게이트에 전압이 가해지면 드레인과 소스 사이에 채널이 형성되어 전하가 이동할 수 있게 되므로 전류가 흐르게 된다. 이 경우, 전하가 드레인에서 소스로 지나갈 때 채널을 통과하면서 채널의 저항성분으로 인해 전력 손실이 발생하게 된다. 회로의 동작 속도와 효율을 증가시키며, 트랜지스터에서 소비되는 전력을 줄이기 위해서 트랜지스터의 채널의 길이를 줄여 저항 성분을 감소시키는 연구가 진행되고 있다.
또한, 복수의 트랜지스터를 직렬 형태로 연결한 멀티 게이트 트랜지스터 또는 멀티 핑거 트랜지스터로 불리우는 멀티 트랜지스터가 개발되고 있다. 이는 복수의 게이트 사이에 드레인과 소스가 교대로 형성된 것으로, 도 1에 도시되어 있다. 도 1은 종래의 멀티 게이트 트랜지스터의 구성도이다. 도 1을 참조하면, 종래의 멀티 게이트 트랜지스터(100)는 기판(110)에 형성된 복수의 게이트(120) 사이에 소스(130)와 드레인(140)이 형성된다. 이 경우, 소스(130)와 드레인(140)은 전기 배선에 의해 서로 연결되어 있으며, 복수의 게이트(120)는 하나의 포트(150)로부터 분기되어, 전류가 각 게이트(120)를 통해 흐르게 된다. 또한, 각 게이트(120)에는 서로 반대 방향의 전류가 흐르게 되고, 서로 인접한 게이트(120) 간에는 전류 방향이 같은 방향이 흐르게 되어 상호 인덕턴스가 발생하게 된다.
멀티 게이트 트랜지스터에서 전류가 흐를 때, 인접한 게이트 간에 상호 인덕턴스가 발생하면 신호의 전달을 방해하고, 게이트에 의해 생성되는 채널의 불균형이 심화될 수 있다. 이는 동작주파수가 높아질수록 기생 저항성분보다 기생 인덕턴스의 영향이 더욱 커지기 때문에 문제가 심각해진다. 또한, 최근 트랜지스터의 테라급 주파수에 관한 연구가 이루어지고 있는 상황이기 때문에 기생 인덕턴스를 해결할 수 있는 기술에 대한 개발이 요구되고 있는 상황이다.
본 발명이 이루고자 하는 기술적인 과제는, 트랜지스터에서 발생하는 기생 인덕턴스를 최소화하는 멀티 게이트 트랜지스터를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 멀티 게이트 트랜지스터는 하나의 포트로부터 분기되어 서로 대향하여 교대로 형성되되, 서로 인접하는 게이트 간에는 반대 방향의 전류가 흐르는 복수의 게이트와, 상기 복수의 게이트의 일 측 또는 타 측에 형성되는 소스와, 상기 복수의 게이트의 타 측 또는 일 측에 형성되는 드레인을 포함한다.
또한, 상기 복수의 게이트는, 제1 방향으로 전류가 흐르도록 형성되는 하나 이상의 제1 방향 게이트와, 상기 제1 방향과 반대 방향인 제2 방향으로 전류가 흐르도록 형성되는 하나 이상의 제2 방향 게이트를 포함할 수 있다.
또한, 상기 제1 방향 게이트와 상기 제2 방향 게이트는 서로 이격되어 형성될 수 있다.
또한, 서로 인접하는 게이트 간에는 상기 소스 또는 드레인을 공유할 수 있다.
또한, 상기 복수의 게이트의 일 측에 형성되는 제1 소스와, 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터와, 상기 제1 소스와 대향하여 상기 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함할 수 있다.
또한, 상기 제1 트랜지스터의 전류 방향과 상기 제2 트랜지스터의 전류 방향이 서로 반대일 수 있다.
또한, 상기 제1 소스와 상기 제2 드레인, 상기 제1 드레인과 상기 제2 소스는 서로 이격되어 형성될 수 있다.
이와 같이, 본 발명에 따르면 멀티 게이트 트랜지스터를 구성하는 트랜지스터는 서로 인접한 게이트 간에 흐르는 전류의 방향이 서로 반대 방향이 되어 상호 인덕턴스를 유도함으로써 기생 인덕턴스 성분을 최소화할 수 있다. 또한, 멀티 게이트 트랜지스터를 구성하는 복수의 드레인과 소스의 배열을 서로 반대로 형성하여 드레인-소스 간에 흐르는 전류의 방향이 서로 반대 방향이 되어 상호 인덕턴스를 유도함으로써 기생 인덕턴스 성분을 최소화할 수 있다.
도 1은 종래의 멀티 게이트 트랜지스터의 구성도,
도 2는 본 발명의 일 실시예에 따른 멀티 게이트 트랜지스터의 구성도,
도 3은 도 2에 따른 멀티 게이트 트랜지스터의 단면도,
도 4는 본 발명의 또 다른 실시예에 따른 멀티 게이트 트랜지스터의 구성도,
도 5는 도 4에 따른 멀티 게이트 트랜지스터의 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세하게 설명한다. 사용되는 용어들은 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 후술하는 실시예들에서 사용된 용어의 의미는, 본 명세서에 구체적으로 정의된 경우에는 그 정의에 따르며, 구체적인 정의가 없는 경우는 당업자들이 일반적으로 인식하는 의미로 해석되어야 할 것이다.
도 2는 본 발명의 일 실시예에 따른 멀티 게이트 트랜지스터의 구성도이다.
도 2를 참조하면, 멀티 게이트 트랜지스터(200)는 복수의 게이트(220), 소스(230), 드레인(240)을 포함한다. 복수의 게이트(220)는 하나의 포트(250)로부터 분기되어 서로 대향하여 교대로 형성된다. 이 경우, 서로 인접하는 게이트(220) 간에는 반대 방향의 전류가 흐르도록 한다. 또한, 복수의 게이트(220)의 일 측 또는 타 측에는 소스 영역(230)이 형성되고, 복수의 게이트의 타 측 또는 일 측에는 드레인 영역(240)이 형성된다. 이 경우, 서로 인접하는 게이트(220) 간에는 소스(230) 또는 드레인(240)을 공유하게 된다. 멀티 게이트 트랜지스터(200)의 소스(230)와 드레인(240)에는 각각 소스 전극(도시하지 않음), 드레인 전극(도시하지 않음)이 연결될 수 있다. 예를 들어, 멀티 게이트 트랜지스터(200)가 n형 트랜지스터인 경우, 소스 전극과 드레인 전극 사이에 인가된 전압에 의해 소스(230)에서 드레인(240) 방향으로 전하가 이동하고, 전류는 전하와 반대 방향인 드레인(240)에서 소스(230) 방향으로 흐르게 된다. 멀티 게이트 트랜지스터(200)가 p형 트랜지스터인 경우, 전류 방향은 소스(230)에서 드레인(240) 방향으로 흐르게 된다.
또한, 복수의 게이트(220)는 제1방향 게이트(221), 제2 방향 게이트(222)를 포함한다. 제1 방향 게이트(221)와 제2 방향 게이트(222)는 하나의 포트(250)로부터 분기되어 복수의 게이트(220)의 끝부분에 해당하는 영역이다. 즉, 복수의 게이트(220)는 소스(230) 영역과 드레인(240) 영역 사이에 제1 방향 게이트(221)와 제2 방향 게이트(222)가 서로 교대로 이격되어 전류를 공급한다. 이 경우, 서로 인접하는 제1방향 게이트(221)와 제2 방향 게이트(222) 간에는 반대 방향의 전류가 흐르게 된다. 예를 들어, 멀티 게이트 트랜지스터(200)가 게이트 1, 게이트 2, 게이트 3, 게이트 4로 구성된 경우, 게이트 1, 게이트 3은 제1 방향 게이트(221)가 되고, 게이트 2, 게이트 4는 제2 방향 게이트(222)가 되며, 게이트 1, 게이트 3과 그 사이에 위치하는 게이트 2, 게이트 4는 서로 반대 방향의 전류가 흐르게 된다. 이에 따라, 제1 방향 게이트(221)와 제2 방향 게이트(222) 간에는 전류가 반대 방향으로 흐름으로써, 인접한 게이트(220) 간의 상호 인덕턴스를 유도하게 된다. 이와 관련해서는 도 3를 참조하여 구체적으로 후술하도록 한다.
도 3은 도 2에 따른 멀티 게이트 트랜지스터의 단면도이다.
도 3을 참조하면, 기판(210)에 형성된 서로 인접하는 게이트(220) 중 어느 하나는 제1 방향 게이트(221)이고, 다른 하나는 제2 방향 게이트(222)이다. 제1 방향 게이트(221)의 일 측에는 소스(230) 영역이 형성되고, 타 측에는 드레인(240) 영역이 형성된다. 또한, 제2 방향 게이트(222)의 일 측에는 드레인(240) 영역이 형성되고, 타 측에는 소스(230) 영역이 형성된다. 따라서, 인접하는 게이트(221, 222) 간에는 소스(230) 영역 또는 드레인(240) 영역을 공유하게 된다.
한편, 포트(250)로부터 게이트(220)에 전류가 공급되고, 소스(230) 영역과 드레인(240) 영역에 전류가 공급되면 멀티 게이트 트랜지스터(200)가 동작하게 된다. 제1 방향 게이트(221)와 제2 방향 게이트(222)는 끝단이 개방되어 있어 전류가 계속적으로 흐르는 것은 아니나, 초기에 포트(250)에 전압이 인가되면 전하가 이동하려는 움직임에 의해 게이트 전류(IG)가 흐르게 된다. 이 경우, 제1 방향 게이트(221)는 게이트 저항(RG1)과 게이트 기생 인덕턴스(LG1)로 등가화되고, 제2 방향 게이트(222)는 게이트 저항(RG2)과 게이트 기생 인덕턴스(LG2)로 등가화될 수 있다. 제1 방향 게이트(221)와 제2 방향 게이트(222)에는 전류가 서로 반대 방향으로 흐르기 때문에 상호 인덕턴스(MG)가 발생하게 된다. 따라서, 제1 방향 게이트(221)의 게이트 기생 인덕턴스(LG1)와 제2 방향 게이트(222)의 게이트 기생 인덕턴스(LG2)는 상호 인덕턴스(MG)에 의해 상쇄되어 기생 인덕턴스(LG1, LG2) 성분을 최소화할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 멀티 게이트 트랜지스터의 구성도이다.
도 4를 참조하면, 멀티 게이트 트랜지스터(300)는 제1 트랜지스터(330), 제2 트랜지스터(340)를 포함한다. 이 경우, 제1 트랜지스터(330)와 제2 트랜지스터(340)는 하나의 기판(310)에 형성되고, 하나의 게이트(320)를 공유한다. 게이트(320)는 제1 방향 게이트(321)와 제2 방향 게이트(322)를 포함한다. 구체적으로, 제1 트랜지스터(330)는 게이트(320), 제1 소스(331), 제1 드레인(332)을 포함하고, 제2 트랜지스터(340)는 게이트(320), 제2 소스(341), 제2 드레인(342)을 포함한다. 이 경우, 게이트(320)는 제1 방향 게이트(321) 또는 제2 방향 게이트(322)일 수 있다. 예를 들어, 게이트(320)가 제1 방향 게이트(321)인 경우, 제1 트랜지스터(330)에서 제1 소스(331)는 제1 방향 게이트 게이트(321)의 일 측에 형성되고, 제1 드레인(332)은 제1 방향 게이트(321)의 타측에 형성된다. 한편, 제2 트랜지스터(340)에서 제2 소스(341)는 제1 방향 게이트(321)의 타 측에 제1 드레인(332)과 대향하여 형성되고, 제2 드레인(342)은 제1 방향 게이트(321)의 일 측에 제1 소스(331)와 대향하여 형성된다.
이 경우, 제1 소스(331)와 제2 드레인(342), 제1 드레인(332)과 제2 소스(341)는 서로 이격되어 형성된다. 게이트(320)에 포함되는 제1 방향 게이트(321)와 제2 방향 게이트(322)는 하나의 포트(350)로부터 두 개의 갈래로 분기되고, 각 갈래는 복수의 제1 방향 게이트(321) 또는 복수의 제2 방향 게이트(322)가 형성되어 전류를 공급한다. 제1 방향 게이트(321)와 제2 방향 게이트(322)에는 도 2와 같이 서로 반대 방향의 전류가 흐르게 되므로, 제1 방향 게이트(321)와 제2 방향 게이트(322) 사이에는 상호 인덕턴스가 유도된다. 이에 따라, 제1 방향 게이트(321)와 제2 방향 게이트(322) 사이에서 발생하는 기생 인덕턴스 성분은 상호 인덕턴스에 의해 최소화될 수 있다.
한편, 멀티 게이트 트랜지스터(300)는 복수의 게이트(320)를 포함하므로, 각 게이트(320)를 기준으로 제1 트랜지스터(330)와 제2 트랜지스터(340)가 형성된다. 이 경우, 서로 인접하는 게이트(320) 간에는 게이트 전류가 반대 방향으로 흐르게 된다. 또한, 제1 트랜지스터(330)와 제2 트랜지스터(340)의 드레인-소스 전류는 반대 방향으로 흐르게 된다. 따라서, 각 게이트(320)에 형성되는 제1 트랜지스터(330)와 제2 트랜지스터(340)의 소스(331, 341) 영역 또는 드레인(332, 342) 영역에서는 상호 인덕턴스가 발생하여, 기생 인덕턴스를 상쇄하게 된다. 이와 관련해서는 도 5를 참조하여 후술하도록 한다.
도 5는 도 4에 따른 멀티 게이트 트랜지스터의 단면도이다.
도 5를 참조하면, 제1 트랜지스터(330) 영역과 제2 트랜지스터(340) 영역 각각은 기판(310)에 형성된 서로 인접하는 게이트(320) 중 어느 하나인 제1 방향 게이트(321) 또는 제2 방향 게이트(322)를 포함한다. 멀티 게이트 트랜지스터(300)에 전류가 공급되고, 소스(331, 341) 영역과 드레인(332, 342) 영역에 전류가 공급되면, 제1 트랜지스터(330)와 제2 트랜지스터(340)의 소스(331, 341) 영역은 소스 저항(RS1, RS2)과 소스 기생 인덕턴스(LS1, LS2) 성분으로, 채널(321, 323) 영역은 채널 저항(RC1, RC2)과 채널 기생 인덕턴스(LC1, LC2) 성분으로, 드레인(332, 342)은 드레인 저항(RD1, RD2)과 드레인 기생 인덕턴스(LD1, LD2) 성분으로 등가화될 수 있다. 이 경우, 제1 트랜지스터(330)의 소스(331)-드레인(332) 전류(I1)와 제2 트랜지스터(330)의 소스(341)-드레인(342) 전류(I2)의 방향이 서로 반대 방향이므로, 제1 트랜지스터(330)와 제2 트랜지스터(330) 사이에는 상호 인덕턴스(MS, MC, MD)가 유도되어, 기생 인덕턴스(LS1, LS2, LC1, LC2, LD1, LD2)를 상쇄시킬 수 있다.
이와 같이, 본 발명에 따르면 멀티 게이트 트랜지스터를 구성하는 트랜지스터는 서로 인접한 게이트 간에 흐르는 전류의 방향이 서로 반대 방향이 되어 상호 인덕턴스를 유도함으로써 기생 인덕턴스 성분을 최소화할 수 있다. 또한, 멀티 게이트 트랜지스터를 구성하는 복수의 드레인과 소스의 배열을 서로 반대로 형성하여 드레인-소스 간에 흐르는 전류의 방향이 서로 반대 방향이 되어 상호 인덕턴스를 유도함으로써 기생 인덕턴스 성분을 최소화할 수 있다.
이상에서 본 발명은 도면을 참조하면서 기술되는 바람직한 실시예를 중심으로 설명되었지만 이에 한정되는 것은 아니다. 따라서 본 발명은 기재된 실시예로부터 도출 가능한 자명한 변형예를 포괄하도록 의도된 특허청구범위의 기재에 의해 해석되어져야 한다.

Claims (7)

  1. 하나의 포트로부터 분기되어 서로 대향하여 교대로 형성되되, 서로 인접하는 게이트 간에는 반대 방향의 전류가 흐르는 복수의 게이트;
    상기 복수의 게이트의 일 측 또는 타 측에 형성되는 소스; 및
    상기 복수의 게이트의 타 측 또는 일 측에 형성되는 드레인을 포함하는 멀티 게이트 트랜지스터.
  2. 제1항에 있어서, 상기 복수의 게이트는,
    제1 방향으로 전류가 흐르도록 형성되는 하나 이상의 제1 방향 게이트; 및
    상기 제1 방향과 반대 방향인 제2 방향으로 전류가 흐르도록 형성되는 하나 이상의 제2 방향 게이트를 포함하는 멀티 게이트 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 방향 게이트와 상기 제2 방향 게이트는 서로 이격되어 형성되는 멀티 게이트 트랜지스터.
  4. 제1항에 있어서,
    서로 인접하는 게이트 간에는 상기 소스 또는 드레인을 공유하는 멀티 게이트 트랜지스터.
  5. 제1항에 있어서,
    상기 복수의 게이트의 일 측에 형성되는 제1 소스와, 타 측에 형성되는 제1 드레인을 포함하는 제1 트랜지스터; 및
    상기 제1 소스와 대향하여 상기 게이트의 일 측에 형성되는 제2 드레인과, 상기 제1 드레인과 대향하여 상기 게이트의 타 측에 형성되는 제2 소스를 포함하는 제2 트랜지스터를 포함하는 멀티 게이트 트랜지스터.
  6. 제5항에 있어서,
    상기 제1 트랜지스터의 전류 방향과 상기 제2 트랜지스터의 전류 방향이 서로 반대인 멀티 게이트 트랜지스터.
  7. 제5항에 있어서,
    상기 제1 소스와 상기 제2 드레인, 상기 제1 드레인과 상기 제2 소스는 서로 이격되어 형성되는 멀티 게이트 트랜지스터.
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