WO2012164926A1 - 抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶装置 Download PDF

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WO2012164926A1
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circuit
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池田　雄一郎
一彦 島川
亮太郎 東
賢 河合
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パナソニック株式会社
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Definitions

  • a so-called 1D1R type cross-point memory which is a non-volatile memory device in which memory cells are arranged in a matrix form.
  • a memory cell is arranged at the intersection of a bit line and a word line arranged orthogonally.
  • This memory cell includes a bidirectional diode element that functions as a current control element, and a resistance change element connected in series to the bidirectional diode element.
  • a nonvolatile memory device in which memory cells of a 1D1R type cross-point memory are stacked in multiple layers is also known. Conventionally, various methods have been proposed for writing a memory cell of a nonvolatile memory device using such a resistance change element.
  • Patent Document 1 proposes a method of applying a voltage to a word line and a bit line in an initial break operation, which is an operation for initializing a memory cell, for a memory cell of a 1D1R type cross-point memory.
  • FIG. 20 is a diagram showing a configuration of a memory cell array of the nonvolatile memory device shown therein.
  • FIG. 21 also shows voltage waveforms applied to the selected word line, the non-selected word line, the selected bit line, and the non-selected bit line when the memory cell array is initially broken.
  • the nonvolatile memory device of Patent Document 1 applies a selection potential (VSS in this figure) to a selected word line, and simultaneously sets a plurality of selected bit lines in a floating state.
  • a selection potential VSS in this figure
  • the voltages of the bit lines connected to the memory cells for which the initial break has ended are individually lowered. Therefore, even if the initial break time varies depending on the bits, the initial break is performed stably.
  • variable resistance nonvolatile memory device is required to perform an initial break operation more stably.
  • a resistance change element that changes to a high resistance state having a resistance value belonging to a second range higher than the first range is connected in series to the resistance change element Two-terminal current control element, and the variable resistance nonvolatile element
  • the memory device applies the low-resistance voltage having the first polarity whose absolute value is equal to or higher than the first voltage to the memory cell via the corresponding first signal line and second signal line. Accordingly, the resistance change element that changes the resistance change element to the low resistance state, and the absolute value of the second voltage is applied to the memory cell via the first signal line and the second signal line corresponding thereto.
  • FIG. 10 is a diagram showing a configuration of a variable resistance nonvolatile memory device according to a modification of the first embodiment of the present invention.
  • FIG. 11A is a circuit diagram of a current limiting circuit, a first HR drive circuit, and a second LR drive circuit according to a modification of the first embodiment of the present invention.
  • FIG. 11B is a circuit diagram of the first LR drive circuit and the second HR drive circuit according to a modification of the first embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a current limiting circuit and a control circuit according to a modification of the first embodiment of the present invention.
  • FIG. 13A is a timing chart showing an operation of the variable resistance nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 13A is a timing chart showing an operation of the variable resistance nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 13B is a timing chart showing an operation of the variable resistance nonvolatile memory device according to Embodiment 1 of the present invention.
  • FIG. 14 is a diagram showing a configuration of a memory cell array according to the second embodiment of the present invention.
  • FIG. 15 is a diagram showing a block selection order according to the second embodiment of the present invention.
  • FIG. 16 is a diagram showing a block selection order according to the second embodiment of the present invention.
  • FIG. 17 is a diagram showing a block selection order according to the second embodiment of the present invention.
  • FIG. 18 is a diagram showing a block selection order according to the second embodiment of the present invention.
  • FIG. 19 is a diagram showing a configuration of a memory cell array according to a modification of the second embodiment of the present invention.
  • FIG. 19 is a diagram showing a configuration of a memory cell array according to a modification of the second embodiment of the present invention.
  • the inventors of the present application examined a method of initial break operation in a 1D1R type cross-point memory array using a memory cell including a current control element and a resistance change element as one of resistance change type nonvolatile memory devices.
  • the resistance value of the memory cell is usually smaller than the resistance value immediately after manufacture.
  • the present embodiment is a 1D1R type cross-point memory array using a resistance change type nonvolatile memory element, and the resistance change element is stably set to the initial break regardless of the position in the memory cell array.
  • a possible nonvolatile memory device will be described.
  • variable resistance nonvolatile memory device further includes a plurality of inter-block switches provided between the blocks of the first signal line, and the write circuit is connected to the selected first block. After the initial break of a plurality of included memory cells, between the block provided between the first block and a second block adjacent to the one circuit side with respect to the first block The initial break may be performed on the second block after the switch is turned off.
  • variable resistance nonvolatile memory device can eliminate the leakage current to the memory cell that has been subjected to the initial break.
  • the variable resistance nonvolatile memory device can perform the initial break of the selected cell without being affected by the leakage current, so that the variable resistance element can be initialized more stably.
  • variable resistance nonvolatile memory device is further inserted in a path of current flowing from the write circuit to the plurality of memory cells, and a current in a first direction that changes the plurality of memory cells to a high resistance state.
  • a current limiting circuit that limits only the current in the first direction among the current in the second direction that changes the plurality of memory cells to the low resistance state, and the write circuit includes the memory in the initial break.
  • the initial break voltage having the second polarity may be applied to the cell, and the current limiting circuit may limit the current in the first direction flowing through the path in the initial break.
  • Each of the memory cells has the first polarity with a voltage of the first signal line higher than the voltage of the second signal line via the connected first signal line and second signal line. It changes to the low resistance state when a first voltage is applied, and changes to the high resistance state when a second voltage having the second polarity opposite to the first polarity is applied.
  • the write circuit includes a first drive circuit that generates a first drive voltage that is greater than or equal to the first voltage, a second drive circuit that generates a second drive voltage that is greater than or equal to the second voltage, and the first drive.
  • variable resistance nonvolatile memory device further switches conduction and non-conduction between the capacitive load element, a node between the current limiting circuit and the first selection circuit, and the capacitive load element.
  • a selection switch, and the selection switch may connect the node and the capacitive load element during the initial break.
  • variable resistance nonvolatile memory device can suppress fluctuations in the voltage of the first signal line during the initial break. Therefore, the variable resistance nonvolatile memory device can perform an initial break more stably.
  • the present invention can be realized not only as such a resistance variable nonvolatile device, but also as an initial break method of the variable resistance nonvolatile device having the characteristic means included in the variable resistance nonvolatile device as a step. it can. Further, the present invention can be realized as a method of manufacturing a variable resistance nonvolatile device for manufacturing such a variable resistance nonvolatile device.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a variable resistance nonvolatile device, or a memory device including such a variable resistance nonvolatile device. I can do it.
  • LSI semiconductor integrated circuit
  • the resistance change element 1 can be in at least a low resistance state and a high resistance state, and stores information by reversibly changing a resistance value (resistance state) based on an applied electrical signal. Can do. That is, when the resistance change element 1 is in the high resistance state, the resistance change element 1 changes to the low resistance state when the absolute value of the voltage applied to the resistance change element 1 exceeds the predetermined first voltage, and when the resistance change element 1 is in the low resistance state When the absolute value of the voltage applied to the resistance change element 1 in the opposite direction (reverse polarity) to the first voltage application direction (application polarity) exceeds a predetermined second voltage, the first voltage changes to the high resistance state. Has characteristics.
  • FIG. 2 shows an example of voltage-current characteristics of the current control element 2. It (> 0) is a predetermined current value for determining a threshold voltage, V1 is a first threshold voltage (positive threshold voltage), and V2 is a second threshold voltage (negative threshold voltage). As shown in FIG. 2, this characteristic is non-linear, and in the region where the voltage V satisfies V2 ⁇ V ⁇ V1, the resistance is large and no current flows substantially. At this time, if the current flowing through the current control element 2 is I, I satisfies the relationship ⁇ It ⁇ I ⁇ It. On the other hand, in the region where the voltage V satisfies V ⁇ V2 or V1 ⁇ V, the resistance value decreases rapidly and a large current flows. At this time, It ⁇ I in the region satisfying V1 ⁇ V, and I ⁇ ⁇ It in the region satisfying V ⁇ V2.
  • the threshold voltage means a voltage when a predetermined current flows.
  • the predetermined current here is a value that can be arbitrarily determined in order to determine the threshold voltage, and is determined by the characteristics of the element controlled by the current control element 2 or the characteristics of the current control element 2.
  • the threshold current is determined as the current at the time of switching from a state in which no current substantially flows to a state in which a large current flows.
  • the magnitude of the current at the positive voltage and the magnitude of the current at the negative voltage are described symmetrically at the origin, but these are not necessarily symmetrical.
  • it may be
  • a 1-bit storage element is realized by the bidirectional memory cell 10 provided between the bit line 11 and the word line 12.
  • one end of the resistance change element 1 is connected to the bit line 11, the other end of the resistance change element 1 and one end of the current control element 2 are connected, and the other end of the current control element 2 is Although the word line 12 is connected, one end of the resistance change element 1 is connected to the word line 12, the other end of the resistance change element 1 and one end of the current control element 2 are connected, and the current control element 2 The other end may be connected to the bit line 11.
  • FIG. 3A and 3B are conceptual diagrams showing a three-dimensional structure including the memory cell 10.
  • FIG. 3A shows a three-dimensional structure of a so-called single-layer cross-point memory cell.
  • the memory cell 10 is arranged between the bit line 11 and the word line 12 at the intersection of the bit line 11 and the word line 12 arranged so as to be orthogonal to each other.
  • the oxygen deficiency of the second tantalum oxide layer is less than the oxygen deficiency of the first tantalum oxide layer.
  • the oxygen content of the second tantalum oxide layer is higher than the oxygen content of the first tantalum oxide layer.
  • the degree of oxygen deficiency refers to the proportion of oxygen that is deficient with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the metal constituting the resistance change layer 16 may be a transition metal other than tantalum.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions. For example, when hafnium oxide is used to form a variable resistance layer having a laminated structure, x is 0.9 when the composition of the first hafnium oxide layer that is the first transition metal oxide layer 16a is HfO x.
  • the thickness of the second zirconium oxide layer is preferably 1 to 5 nm.
  • the 1st transition metal oxide layer 16a comprised by the 1st transition metal, and the 2nd transition metal comprised by the 2nd transition metal different from a 1st transition metal A stacked structure including the oxide layer 16b may be used as the resistance change layer 16, the 1st transition metal oxide layer 16a comprised by the 1st transition metal, and the 2nd transition metal comprised by the 2nd transition metal different from a 1st transition metal A stacked structure including the oxide layer 16b may be used.
  • the oxygen deficiency of the second transition metal oxide layer 16b is smaller than the oxygen deficiency of the first transition metal oxide layer 16a.
  • the resistance value of the second transition metal oxide layer 16b is higher than the resistance value of the first transition metal oxide layer 16a.
  • the resistance change phenomenon in the resistance change film having the laminated structure of each material described above is caused by a redox reaction occurring in a minute filament formed in the second transition metal oxide layer 16b having a high resistance. It is considered that the resistance value changes, and as a result, occurs. That is, when a positive voltage is applied to the upper electrode 17 on the second transition metal oxide layer 16b side with respect to the internal electrode 15, oxygen ions in the resistance change layer 16 are converted into the second transition metal oxide layer. By being drawn toward the 16b side, an oxidation reaction occurs in a minute filament formed in the second transition metal oxide layer 16b. This is thought to increase the resistance of the microfilament.
  • the current control element 2 includes, for example, a lower electrode 13 made of tantalum nitride and a semiconductor layer 14 made of a nitrogen-deficient silicon nitride film having a nitrogen content smaller than that of Si 3 N 4. And an internal electrode 15 made of tantalum nitride.
  • the thickness of the semiconductor layer 14 can be 3 to 20 nm, for example.
  • the silicon nitride film can be formed to have semiconductor characteristics by reducing the nitrogen content, and the current control element 2 configured as an MSM diode can be manufactured by a simple manufacturing process.
  • a nitrogen-deficient silicon nitride film (SiN z : 0 ⁇ z ⁇ 1.33) can be formed by reactive sputtering in a nitrogen gas atmosphere using a Si target, for example.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • the initial break voltage varies for each resistance change element 1 constituting the memory cell array, or the resistance change element 1 is initially set to change to a state in which the resistance change starts.
  • the initial break voltage to be applied is increased.
  • the data input / output circuit 107 reduces the resistance or increases the resistance change element Rij in the selected memory cell Mij in accordance with the write instruction of the data “0” or the data “1” of the data input signal Din.
  • Write resistance In the present embodiment, data “0” writing corresponds to low resistance writing, and data “1” writing corresponds to high resistance writing.
  • the write circuit 105 is connected to the data input / output circuit 107.
  • the write circuit 105 includes a first LR drive circuit 105a1 that drives a high level and a second LR drive circuit 105c2 that drives a low level when performing data “0” write, that is, low resistance write. Yes.
  • the write circuit 105 includes a first HR drive circuit 105c1 that drives a high level when data “1” is written, that is, high resistance write, and an output terminal of the first HR drive circuit 105c1 connected to an input terminal.
  • Current limiting circuit 105b, and a second HR driving circuit 105a2 for driving the low level.
  • the output voltage of the inverter circuit becomes the ground potential. Therefore, since the gate of the current limiting circuit 105b rises to the voltage VCLH via the PMOS transistor MP5, the current flowing through the current limiting circuit 105b decreases.
  • the threshold voltage of the inverter circuit is set to a voltage required when the resistance change element Rij breaks initially and VCLH is applied to the gate input of the current limiting circuit 105b, the PMOS transistor MP3 is connected to the current control element 2. If the current value is set so as not to decrease the reliability, an appropriate current limit value can be obtained at the time when the variable resistance element initially breaks.
  • the selection switch 111b switches between conduction and non-conduction between a node between the current limiting circuit 105b and the row selection circuit 103 and the capacitive load element 111a.
  • the write circuit 105 first applies an initial break voltage to the word line WL1 and the bit line BLn in order to perform an initial break on the memory cells in the block 120-x, and then the memory cell located at this intersection. The initial break.
  • the write circuit 105 applies initial break voltages in the order of WL2 and BLn, WL1 and BLn-1, WL2 and BLn-1, and initially breaks the memory cells located at the respective intersections. That is, the write circuit 105 is arranged at a position closest to the row selection circuit 103 from a memory cell arranged at a position farthest from the row selection circuit 103 among a plurality of memory cells included in each selected block.
  • the memory cells are sequentially selected in the order of going to the memory cell, and the initial break is performed on the selected memory cells.
  • the order of block selection as shown in FIG. 15 can be considered.
  • the write circuit 105 includes the uppermost word line (the word line farthest from the column selection circuit 104) among the plurality of existing word lines and the rightmost bit line (row) among the plurality of existing bit lines. From the block (the upper right corner block in the memory cell array 102 in FIG. 15) including the memory cell intersected by the bit line farthest from the selection circuit 103, the lowermost word line and the plurality of word lines.
  • the blocks may be sequentially selected in a zigzag order in the order of the block including the memory cell intersected by the leftmost bit line (the block in the lower left corner of FIG. 15).
  • the write circuit 105 selects in units of blocks, but may select in units of memory cells.
  • the write circuit 105 sets the switch selection signal VAS-x to the ground potential and NVAS-x to the power supply potential.
  • the inter-block switch 112 between the block 120-x and the block 120-x-1 is turned off.
  • the write circuit 105 performs an initial break of the memory cells in the block 120-x-1.
  • the write circuit 105 sequentially turns off the inter-block switch 112 adjacent to the side close to the row selection circuit 103 for the block for which the initial break has been completed.
  • the write circuit 105 performs an initial break on a block adjacent to the side closer to the row selection circuit 103.
  • the write circuit 105 finally performs an initial break on a plurality of memory cells included in the block 120-1.
  • variable resistance nonvolatile memory device according to Embodiments 1 and 2 and the modifications thereof may be combined.

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Abstract

　本発明に係る抵抗変化型不揮発性記憶装置（１００）は、複数の第１信号線と複数の第２信号線との交差点に配置されている複数のメモリセル（１０）を備え、複数のメモリセル（１０）の各々は、抵抗変化素子（１）と、抵抗変化素子（１）に直列に接続されている電流制御素子（２）とを含み、抵抗変化型不揮発性記憶装置（１００）は書き込み回路（１０５）と、行選択回路（１０３）及び列選択回路（１０４）とを備え、書き込み回路（１０５）は、行選択回路（１０３）及び列選択回路（１０４）の一方の回路から遠い位置に配置されているブロック（１２０）から、前記一方の回路に近い位置に配置されているブロック（１２０）へ向かう順に、順次ブロック（１２０）を選択し、選択したブロック（１２０）に含まれる複数のメモリセル（１０）に初期ブレイクを行う。

Description

抵抗変化型不揮発性記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子と電流制御素子とを含むメモリセルを有する抵抗変化型不揮発性記憶装置に関する。
　近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、いわゆる１Ｔ１Ｒ型クロスポイントメモリと呼ばれる、メモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。この１Ｔ１Ｒ型クロスポイントメモリでは、直交するように配置されたビット線とワード線との交点の位置に、直列に接続されたトランジスタと抵抗変化素子とを含むメモリセルが配置される。
　また、さらなる高集積化を目指して、いわゆる１Ｄ１Ｒ型クロスポイントメモリと呼ばれる、メモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が知られている。この１Ｄ１Ｒ型クロスポイントメモリでは、直交するように配置されたビット線とワード線との交点の位置にメモリセルが配置される。このメモリセルは、電流制御素子として機能する双方向ダイオード素子と、当該双方向ダイオード素子に直列に接続された抵抗変化素子とを含む。また、１Ｄ１Ｒ型クロスポイントメモリのメモリセルを多層に積層した不揮発性記憶装置も知られている。従来、このような抵抗変化素子を用いた不揮発性記憶装置のメモリセルの書き込み方法について、様々な方法が提案されている。
　特許文献１では、１Ｄ１Ｒ型クロスポイントメモリのメモリセルについて、メモリセルの初期化を行う動作である初期ブレイク動作における、ワード線及びビット線に対する電圧の与え方が提案されている。図２０は、その中で示されている不揮発性記憶装置のメモリセルアレイの構成を示す図である。また、図２１は、同じくメモリセルアレイを初期ブレイクする時に、選択ワード線、非選択ワード線、選択ビット線、及び非選択ビット線に与えられる電圧波形を示している。
　特許文献１の不揮発性記憶装置は、選択ワード線に選択電位（この図ではＶＳＳ）を与えると同時に、複数の選択ビット線をフローティング状態にする。これにより、初期ブレイクが終了したメモリセルが接続されたビット線は個々に電圧が低下する。よって、初期ブレイク時間がビットによってばらついても、安定して初期ブレイクが行われる。
　特許文献２では、１Ｒ型クロスポイントメモリのメモリセルについて、メモリセルの書き換え動作を行う時の、書き換えの順番を決定する方法が提案されている。図２２は、その中で示されている不揮発性記憶装置のメモリセルアレイの構成を示す図である。また、図２３は、そのメモリセルアレイに対する書き換えを行う順序を示している。
　特許文献２の方法は、選択線と同一線上にある非選択セルについて、高抵抗状態のセルが多く、かつ、それらのセルを低抵抗化していく場合は駆動回路の最遠端から書き換えを行う。また、当該方法は、同一配線上に低抵抗状態のセルが多く、かつそれらを高抵抗化していく場合は最近端から書き換えを行う。この方法により、漏れ電流による影響を抑えることができ、書き換えの際の速度劣化を改善し、かつ書き換え後の抵抗値を制御することが容易となる。
特開２０１０－２１８６１５号公報（図２、図３） 特開２００７－２２６８８４号公報（図１０、図１２）
　しかしながら、このような抵抗変化型不揮発性記憶装置では、より安定して初期ブレイク動作を行えることが求められている。
　上記に鑑み、本発明は、抵抗変化型不揮発性記憶素子を用いた１Ｄ１Ｒ型クロスポイントメモリアレイであって、安定して抵抗変化素子を初期ブレイクできる不揮発性記憶装置を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、複数の第１信号線と、前記複数の第１信号線に交差する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線との交差点に配置されているメモリセルを複数有するメモリセルアレイとを備える抵抗変化型不揮発性記憶装置であって、前記複数のメモリセルの各々は、予め定められた第１の極性の第１の電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化し、かつ前記第１の極性とは逆の極性である第２の極性の第２の電圧が印加されると前記第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子と、前記抵抗変化素子に直列に接続されている２端子の電流制御素子とを含み、前記抵抗変化型不揮発性記憶装置は、前記メモリセルに、対応する前記第１信号線及び前記第２信号線を介して、絶対値が前記第１の電圧以上の前記第１の極性の低抵抗化電圧を印加することにより、前記抵抗変化素子を前記低抵抗状態に変化させる低抵抗化書き込みと、前記メモリセルに、対応する前記第１信号線及び前記第２信号線を介して、絶対値が前記第２の電圧以上の前記第２の極性の高抵抗化電圧を印加することにより、前記抵抗変化素子を前記高抵抗状態に変化させる高抵抗化書き込みとを行う書き込み回路と、前記複数の第１信号線のいずれかを選択する第１選択回路と、前記複数の第２信号線のいずれかを選択する第２選択回路とを備え、前記複数のメモリセルは、複数のブロックに分割されており、前記複数のブロックの各々は、複数のメモリセルを含み、前記書き込み回路は、さらに、前記抵抗変化型不揮発性記憶装置が製造された後の初期状態の前記抵抗変化素子に対し、対応する前記第１信号線及び前記第２信号線を介して、前記低抵抗化電圧及び前記高抵抗化電圧の絶対値より絶対値が大きい初期ブレイク電圧を印加することにより、前記抵抗変化素子を、前記低抵抗化書き込み及び前記高抵抗化書き込みにより抵抗変化が可能な状態に遷移させる初期ブレイクを行い、前記初期ブレイクにおいて、前記第１選択回路により選択された第１信号線及び前記第２選択回路により選択された第２信号線に、前記第１選択回路及び前記第２選択回路を介して前記初期ブレイク電圧を印加し、前記複数のブロックのうち、前記第１選択回路及び前記第２選択回路の少なくとも一方の回路から最も遠い位置に配置されているブロックから、前記いずれか一方の回路に最も近い位置に配置されているブロックへ向かう順に、順次ブロックを選択し、選択したブロックに含まれる複数のメモリセルに前記初期ブレイクを行う。
　以上より、本発明は、１Ｄ１Ｒ型クロスポイントメモリアレイにおいて、安定して抵抗変化素子を初期ブレイクできる抵抗変化型不揮発性記憶装置を提供できる。
図１は、本発明の実施の形態１に係るメモリセルの回路図である。 図２は、本発明の実施の形態１に係る電流制御素子の電圧－電流特性の一例を示すグラフである。 図３Ａは、本発明の実施の形態１に係る単層クロスポイント構造を示す図である。 図３Ｂは、本発明の実施の形態１に係る多層クロスポイント構造を示す図である。 図４は、本発明の実施の形態１に係るメモリセルの断面構造の例である。 図５は、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置の構成を示す図である。 図６Ａは、本発明の実施の形態１に係る、電流制限回路、第１ＨＲ化駆動回路及び第２ＬＲ化駆動回路の回路図である。 図６Ｂは、本発明の実施の形態１に係る、第１ＬＲ化駆動回路及び第２ＨＲ化駆動回路の回路図である。 図７は、本発明の実施の形態１に係る、電流制限回路及び制御回路の回路図である。 図８は、本発明の実施の形態１に係る、容量負荷回路を含む抵抗変化型不揮発性記憶装置の構成を示す図である。 図９は、本発明の実施の形態１に係る、容量負荷回路の回路図である。 図１０は、本発明の実施の形態１の変形例に係る抵抗変化型不揮発性記憶装置の構成を示す図である。 図１１Ａは、本発明の実施の形態１の変形例に係る、電流制限回路、第１ＨＲ化駆動回路及び第２ＬＲ化駆動回路の回路図である。 図１１Ｂは、本発明の実施の形態１の変形例に係る、第１ＬＲ化駆動回路及び第２ＨＲ化駆動回路の回路図である。 図１２は、本発明の実施の形態１の変形例に係る、電流制限回路及び制御回路の回路図である。 図１３Ａは、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置の動作を示すタイミングチャートである。 図１３Ｂは、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置の動作を示すタイミングチャートである。 図１４は、本発明の実施の形態２に係るメモリセルアレイの構成を示す図である。 図１５は、本発明の実施の形態２に係る、ブロックの選択順序を示す図である。 図１６は、本発明の実施の形態２に係る、ブロックの選択順序を示す図である。 図１７は、本発明の実施の形態２に係る、ブロックの選択順序を示す図である。 図１８は、本発明の実施の形態２に係る、ブロックの選択順序を示す図である。 図１９は、本発明の実施の形態２の変形例に係るメモリセルアレイの構成を示す図である。 図２０は、従来のメモリセルアレイ及びその周辺の回路図である。 図２１は、従来のメモリセルアレイ及びその周辺の回路に係る、各部の電圧波形を示す図である。 図２２は、従来のメモリセルアレイの要部を模式的に示す回路図である。 図２３は、従来のデータ書き換え方法により決定された書き換え順序でのデータ書き換え例を示す図である。
（本発明の基礎となった知見）
　本願発明者らは、抵抗変化型不揮発性記憶装置の１つとして、電流制御素子と抵抗変化素子とを含むメモリセルを用いた１Ｄ１Ｒ型クロスポイントメモリアレイにおける、初期ブレイク動作の方法を検討した。初期ブレイクを行うと、通常、メモリセルの抵抗値は、製造直後の抵抗値より小さくなる。
　抵抗変化型不揮発性記憶装置において、初期ブレイク動作は一般に、アレイ内の駆動回路に近い側から遠い側に向けて行われる。しかしながら、１Ｄ１Ｒ型クロスポイントメモリアレイでは、アレイ内のメモリセルの初期ブレイクが進むに従い、低抵抗状態の抵抗変化素子が増加する。これにより、非選択状態のメモリセルの電流制御素子を介した漏れ電流が増大する。その結果、駆動回路から遠いメモリセルほど初期ブレイク動作が困難になるという課題があることを本発明者は見出した。
　上記の問題に鑑み、本実施の形態では、抵抗変化型不揮発性記憶素子を用いた１Ｄ１Ｒ型クロスポイントメモリアレイであって、メモリセルアレイ内の位置によらず、安定して抵抗変化素子を初期ブレイクできる不揮発性記憶装置について説明する。
　上記課題を解決するために、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、複数の第１信号線と、前記複数の第１信号線に交差する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線との交差点に配置されているメモリセルを複数有するメモリセルアレイとを備える抵抗変化型不揮発性記憶装置であって、前記複数のメモリセルの各々は、予め定められた第１の極性の第１の電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化し、かつ前記第１の極性とは逆の極性である第２の極性の第２の電圧が印加されると前記第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子と、前記抵抗変化素子に直列に接続されている２端子の電流制御素子とを含み、前記抵抗変化型不揮発性記憶装置は、前記メモリセルに、対応する前記第１信号線及び前記第２信号線を介して、絶対値が前記第１の電圧以上の前記第１の極性の低抵抗化電圧を印加することにより、前記抵抗変化素子を前記低抵抗状態に変化させる低抵抗化書き込みと、前記メモリセルに、対応する前記第１信号線及び前記第２信号線を介して、絶対値が前記第２の電圧以上の前記第２の極性の高抵抗化電圧を印加することにより、前記抵抗変化素子を前記高抵抗状態に変化させる高抵抗化書き込みとを行う書き込み回路と、前記複数の第１信号線のいずれかを選択する第１選択回路と、前記複数の第２信号線のいずれかを選択する第２選択回路とを備え、前記複数のメモリセルは、複数のブロックに分割されており、前記複数のブロックの各々は、複数のメモリセルを含み、前記書き込み回路は、さらに、前記抵抗変化型不揮発性記憶装置が製造された後の初期状態の前記抵抗変化素子に対し、対応する前記第１信号線及び前記第２信号線を介して、前記低抵抗化電圧及び前記高抵抗化電圧の絶対値より絶対値が大きい初期ブレイク電圧を印加することにより、前記抵抗変化素子を、前記低抵抗化書き込み及び前記高抵抗化書き込みにより抵抗変化が可能な状態に遷移させる初期ブレイクを行い、前記初期ブレイクにおいて、前記第１選択回路により選択された第１信号線及び前記第２選択回路により選択された第２信号線に、前記第１選択回路及び前記第２選択回路を介して前記初期ブレイク電圧を印加し、前記複数のブロックのうち、前記第１選択回路及び前記第２選択回路の少なくとも一方の回路から最も遠い位置に配置されているブロックから、前記いずれか一方の回路に最も近い位置に配置されているブロックへ向かう順に、順次ブロックを選択し、選択したブロックに含まれる複数のメモリセルに前記初期ブレイクを行う。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、初期ブレイク済みのメモリセルへの漏れ電流を低減できる。これにより、当該抵抗変化型不揮発性記憶装置は、選択セルの初期ブレイクに対する当該漏れ電流の影響を低減できる。このように、当該抵抗変化型不揮発性記憶装置は、１Ｄ１Ｒ型クロスポイントメモリアレイにおいて、メモリセルアレイ内の位置によらず、安定して抵抗変化素子を初期ブレイクできる。
　また、前記書き込み回路は、選択した各ブロックに含まれる複数のメモリセルのうち、前記第１選択回路及び前記第２選択回路の少なくとも一方の回路から最も遠い位置に配置されているメモリセルから、前記いずれか一方の回路に最も近い位置に配置されているメモリセルへ向かう順に、順次メモリセルを選択し、選択したメモリセルに前記初期ブレイクを行ってもよい。
　また、前記書き込み回路は、前記第１選択回路から最も遠い位置に配置されており、かつ前記第２選択回路から最も遠い位置に配置されているブロックから、前記第１選択回路に最も近い位置に配置されており、かつ前記第２選択回路に最も近い位置に配置されているブロックへ向かう順に、ジグザグに順次ブロックを選択し、選択したブロックに含まれる複数のメモリセルに前記初期ブレイクを行ってもよい。
　また、前記複数のブロックは、行列状に配置されており、前記書き込み回路は、ブロック単位の行及び列の一方であり、前記第１信号線に沿う方向の複数のラインのうち、前記第２選択回路から最も遠い位置に配置されているラインから、前記第２選択回路に最も近い位置に配置されているラインへ向かう順に、順次ラインを選択し、選択したラインに配置されている複数のブロックのうち、前記第１選択回路から最も遠い位置に配置されているブロックから、前記第１選択回路に最も近い位置に配置されているブロックへ向かう順に、順次ブロックを選択してもよい。
　また、前記抵抗変化型不揮発性記憶装置は、さらに、前記第１信号線の前記ブロックの間の各々に設けられている複数のブロック間スイッチを含み、前記書き込み回路は、選択した第１ブロックに含まれる複数のメモリセルの前記初期ブレイクを行ったのち、当該第１ブロックと、当該第１ブロックに対して前記一方の回路側に隣接する第２ブロックとの間に設けられている前記ブロック間スイッチをオフしたうえで、前記第２ブロックに前記初期ブレイクを行ってもよい。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、初期ブレイク済みのメモリセルへの漏れ電流をなくすことができる。これにより、当該抵抗変化型不揮発性記憶装置は、当該漏れ電流の影響を受けることなく選択セルを初期ブレイクできるので、さらに安定して抵抗変化素子を初期ブレイクできる。
　また、前記抵抗変化型不揮発性記憶装置は、さらに、前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを高抵抗状態に変化させる第１方向の電流と、前記複数のメモリセルを低抵抗状態に変化させる第２方向の電流とのうち、前記第１方向の電流のみを制限する電流制限回路を備え、前記書き込み回路は、前記初期ブレイクにおいて、前記メモリセルに、前記第２の極性の前記初期ブレイク電圧を印加し、前記電流制限回路は、前記初期ブレイクにおいて、前記経路に流れる前記第１方向の電流を制限してもよい。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、初期ブレイク時にメモリセルに流れる電流を制限できる。これにより、当該抵抗変化型不揮発性記憶装置は、１Ｄ１Ｒ型クロスポイントメモリアレイにおいて、電流制御素子の信頼性を損なうことなく抵抗変化素子の初期ブレイクを行うことが可能となる。
　また、前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１の電圧が印加されたときに前記低抵抗状態に変化し、前記第１の極性とは逆の前記第２の極性の第２の電圧が印加されたときに前記高抵抗状態に変化し、前記書き込み回路は、前記第１の電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２の電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、前記第１選択回路は、前記複数の第１信号線の中から１つの第１信号線を選択し、選択した１つの第１信号線と、前記第１駆動回路及び前記第４駆動回路とを接続し、前記第２選択回路は、前記複数の第２信号線の中から１つの第２信号線を選択し、選択した１つの第２信号線と、前記第２駆動回路及び前記第３駆動回路とを接続し、前記電流制限回路は、前記第４駆動回路と前記第１選択回路との間に挿入されていてもよい。
　また、前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１の電圧が印加されたときに前記低抵抗状態に変化し、前記第１の極性とは逆の前記第２の極性の第２の電圧が印加されたときに前記高抵抗状態に変化し、前記書き込み回路は、前記第１の電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２の電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、前記第１選択回路は、前記複数の第１信号線の中から１つの第１信号線を選択し、選択した１つの第１信号線と、前記第１駆動回路及び前記第４駆動回路とを接続し、前記第２選択回路は、前記複数の第２信号線の中から１つの第２信号線を選択し、選択した１つの第２信号線と、前記第２駆動回路及び前記第３駆動回路とを接続し、前記電流制限回路は、前記第２駆動回路と前記第２選択回路との間に挿入されていてもよい。
　また、前記電流制限回路は、前記初期ブレイク電圧の前記メモリセルへの供給を開始した後、かつ、前記メモリセルが前記初期ブレイクされる前である第１期間において、第１電流値まで前記経路に流れる前記第１方向の電流を制限し、前記第１期間の後であり、かつ、前記メモリセルが前記初期ブレイクされる時点を含む第２期間において、第１電流値より小さい第２電流値まで前記経路に流れる前記第１方向の電流を制限してもよい。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、選択された第１信号線又は第２信号線が初期ブレイク電圧に達するまでの時間を短くできる。よって、当該抵抗変化型不揮発性記憶装置は、初期ブレイクを高速に行える。
　また、前記電流制限回路は、前記第１信号線又は前記第２信号線の電圧が予め定められた電圧に達したか否かを検出し、前記第１信号線又は前記第２信号線の電圧が前記予め定められた電圧に達した場合に、制限する電流を前記第１電流値から前記第２電流値に変更してもよい。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、電流制限を行うタイミングを自動的に制御できる。
　また、前記抵抗変化型不揮発性記憶装置は、さらに、容量負荷素子と、前記電流制限回路と前記第１選択回路との間のノードと、前記容量負荷素子との間の導通及び非導通を切り替える選択スイッチとを備え、前記選択スイッチは、前記初期ブレイク時に前記ノードと前記容量負荷素子とを導通させてもよい。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、初期ブレイク時における、第１信号線の電圧の変動を抑制できる。よって、当該抵抗変化型不揮発性記憶装置は、さらに安定して初期ブレイクを行える。
　また、前記抵抗変化型不揮発性記憶装置は、さらに、容量負荷素子と、前記電流制限回路と前記第２選択回路との間のノードと、前記容量負荷素子との間の導通及び非導通を切り替える選択スイッチとを備え、前記選択スイッチは、前記初期ブレイク時に前記ノードと前記容量負荷素子とを導通させてもよい。
　この構成によれば、本発明の一形態に係る抵抗変化型不揮発性記憶装置は、初期ブレイク時における、第２信号線の電圧の変動を抑制できる。よって、当該抵抗変化型不揮発性記憶装置は、さらに安定して初期ブレイクを行える。
　また、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し前記第１の遷移金属酸化物層よりも酸素不足度が少ない第２の遷移金属酸化物層とを含んでもよい。
　なお、本発明は、このような抵抗変化型不揮発性装置として実現できるだけでなく、抵抗変化型不揮発性装置に含まれる特徴的な手段をステップとする抵抗変化型不揮発性装置の初期ブレイク方法として実現できる。また、本発明は、このような抵抗変化型不揮発性装置を製造する抵抗変化型不揮発性装置の製造方法として実現できる。
　さらに、本発明は、このような抵抗変化型不揮発性装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような抵抗変化型不揮発性装置を備える記憶装置実現したりできる。
　以下、本発明に係る抵抗変化型不揮発性記憶装置の実施形態について、図面を参照して詳細に説明する。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置は、初期ブレイクの際に、書き込み回路からメモリセルへの経路に流れる電流を制限する。これにより、当該抵抗変化型不揮発性記憶装置は、１Ｄ１Ｒ型クロスポイントメモリアレイにおいて、電流制御素子の信頼性を損なうことなく抵抗変化素子の初期ブレイクを行うことが可能となる。
　まず、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置が備えるメモリセルの構成を説明する。
　図１は、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置が備えるメモリセル１０（クロスポイントメモリセル）の回路図である。図１に示すように、本実施の形態では、極性の異なる所定の閾値以上の電圧又は電流の印加によりメモリセル１０の抵抗値が変化する双方向型メモリセルを前提とする。双方向型メモリセル１０は、抵抗変化が双方向の電圧又は電流の印加において生じる抵抗変化型の不揮発性記憶素子である抵抗変化素子１と、この抵抗変化素子１に直列に接続された電流制御素子２とによって構成されている。
　抵抗変化素子１は、少なくとも低抵抗状態と高抵抗状態とになり得るものであり、印加される電気的信号に基づいて可逆的に抵抗値（抵抗状態）が変化することにより情報を記憶することができる。すなわち、抵抗変化素子１は、高抵抗状態のときに、抵抗変化素子１への印加電圧の絶対値が所定の第１の電圧を越えたとき、低抵抗状態に変化し、低抵抗状態のときに第１の電圧の印加方向（印加極性）とは反対方向（逆極性）の抵抗変化素子１への印加電圧の絶対値が所定の第２の電圧を越えたとき、高抵抗状態に変化する特性を有する。
　双方向ダイオード素子である電流制御素子２は、印加電圧に対して非線形な電流特性を有し、かつ双方向（正電圧領域及び負電圧領域）において電流が流れる双方向性を有する。
　図２に電流制御素子２の電圧－電流特性の一例を示す。Ｉｔ（＞０）は閾値電圧を決定する所定の電流値、Ｖ１は第１の閾値電圧（正の閾値電圧）、Ｖ２は第２の閾値電圧（負の閾値電圧）を表す。図２に示すように、この特性は非線形であって、電圧ＶがＶ２＜Ｖ＜Ｖ１を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、電流制御素子２を流れる電流をＩとすると、Ｉは、－Ｉｔ＜Ｉ＜Ｉｔの関係を満たしている。一方、電圧ＶがＶ≦Ｖ２又はＶ１≦Ｖを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、Ｖ１≦Ｖを満たす領域においてＩｔ≦Ｉとなり、Ｖ≦Ｖ２を満たす領域においてＩ≦－Ｉｔとなっている。
　ここで、閾値電圧は、所定の電流が流れるときの電圧を意味する。ここでの所定の電流とは、閾値電圧を決定するために任意に決めうる値であり、電流制御素子２が制御する素子の特性、又は電流制御素子２の特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流を閾値電流に決定する。
　なお、図２では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば｜Ｖ１｜＜｜Ｖ２｜であったり、｜Ｖ２｜＜｜Ｖ１｜であったりしてもよい。
　また、ビット線１１とワード線１２との間に設けられた双方向型メモリセル１０によって、１ビットの記憶素子が実現される。
　ここで、図１では、抵抗変化素子１の一端がビット線１１に接続され、抵抗変化素子１の他方の端と電流制御素子２の一端とが接続され、電流制御素子２の他方の端とワード線１２とが接続されているが、抵抗変化素子１の一端をワード線１２に接続し、抵抗変化素子１の他方の端と電流制御素子２の一端とを接続し、電流制御素子２の他方の端とビット線１１とを接続してもよい。
　図３Ａ及び図３Ｂはメモリセル１０を含む立体構造を示す概念図である。図３Ａは、いわゆる単層クロスポイントメモリセルの立体構造を示す。図３Ａに示す構造では、直交するように配置されたビット線１１とワード線１２との交点の位置に、ビット線１１とワード線１２とに挟まれてメモリセル１０が配置されている。
　図３Ｂはいわゆる多層クロスポイントメモリセルの立体構造を示す。図３Ｂに示す構造は、図３Ａの単層クロスポイントメモリセルが積み重ねられている。
　図４は、本発明の実施の形態１に係る抵抗変化素子１を用いた１Ｄ１Ｒ型メモリセル１０の構成（１ビット分の構成）を示す断面図である。図４に示されるように、１Ｄ１Ｒ型メモリセル１０は、通常、抵抗変化素子１と電流制御素子２とから構成されている。
　また、図４に示されるように、抵抗変化素子１は、内部電極１５（第１電極）と、抵抗変化層１６と、上部電極１７（第２電極）とを備えている。ここで、抵抗変化層１６は、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層１６ａと、第１の遷移金属酸化物層１６ａよりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層１６ｂとを含む。また、第１の遷移金属酸化物層１６ａと第２の遷移金属酸化物層１６ｂとは積層されている。本発明の実施の形態においては、その一例として、第１の遷移金属と第２の遷移金属とに同種の遷移金属を用いる。例えば、第１の遷移金属酸化物層１６ａとして酸素不足型の第１のタンタル酸化物層を用い、第２の遷移金属酸化物層１６ｂとして第２のタンタル酸化物層を用いる。
　ここで、第２のタンタル酸化物層の酸素不足度は、第１のタンタル酸化物層の酸素不足度よりも少ない。言い換えると、第２のタンタル酸化物層の酸素含有率は、第１のタンタル酸化物層の酸素含有率よりも高くなっている。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素含有率とは、当該遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率である。Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
　製造直後のメモリセルの抵抗値は、第２の遷移金属酸化物層１６ｂの抵抗値を反映して、非常に高い。その後、初期ブレイクを行うことにより、第２の遷移金属酸化物層１６ｂ中に微小なフィラメント(導電パス)が形成されることで、メモリセルの抵抗値は小さくなる。
　抵抗変化層１６を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いて積層構造の抵抗変化層とした場合、第１の遷移金属酸化物層１６ａである第１のハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層１６ｂである第２のハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層の膜厚は、３～４ｎｍが好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物層１６ａである第１のジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物層１６ｂである第２のジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１６の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層の膜厚は、１～５ｎｍが好ましい。
　また、抵抗変化層１６として、第１の遷移金属で構成される第１の遷移金属酸化物層１６ａと、第１の遷移金属とは異なる第２の遷移金属で構成される第２の遷移金属酸化物層１６ｂとで構成される積層構造を用いてもよい。第２の遷移金属酸化物層１６ｂの酸素不足度は、第１の遷移金属酸化物層１６ａの酸素不足度よりも小さい。言い換えると、第２の遷移金属酸化物層１６ｂの抵抗値は、第１の遷移金属酸化物層１６ａの抵抗値よりも高い。このような構成とすることにより、抵抗変化時に内部電極１５及び上部電極１７間に印加された電圧は、第２の遷移金属酸化物層１６ｂに、より多くの電圧が分配される。これにより、第２の遷移金属酸化物層１６ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗が高い第２の遷移金属酸化物層１６ｂ中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こることで、その抵抗値が変化する。これにより、抵抗変化現象が発生すると考えられるからである。例えば、第１の遷移金属酸化物層１６ａに酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１６ｂにチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作を実現できる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。第２の遷移金属酸化物層１６ｂに第１の遷移金属酸化物層１６ａより標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１６ｂ中で、より酸化還元反応が発生しやすくなる。
　上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層１６ｂ中に形成された微小なフィラメント中で酸化還元反応が起こることで、その抵抗値が変化し、その結果、発生すると考えられる。つまり、第２の遷移金属酸化物層１６ｂ側の上部電極１７に、内部電極１５を基準にして正の電圧を印加したとき、抵抗変化層１６中の酸素イオンが第２の遷移金属酸化物層１６ｂ側に引き寄せられることで、第２の遷移金属酸化物層１６ｂ中に形成された微小なフィラメント中で酸化反応が発生する。これにより、微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層１６ｂ側の上部電極１７に、内部電極１５を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層１６ｂ中の酸素イオンが第１の遷移金属酸化物層１６ａ側に押しやられることで、第２の遷移金属酸化物層１６ｂ中に形成された微小なフィラメント中で還元反応が発生する。これにより、微小なフィラメントの抵抗が減少すると考えられる。
　酸素不足度がより小さい第２の遷移金属酸化物層１６ｂに接続されている上部電極１７には、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などを使用できる。ここで、上部電極１７は、第２の遷移金属酸化物層１６ｂを構成する遷移金属及び内部電極１５を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極１７と第２の遷移金属酸化物層１６ｂの界面近傍の第２の遷移金属酸化物層１６ｂ中において、選択的に酸化還元反応が発生することで、安定した抵抗変化現象が実現できる。電極材料を構成する金属と抵抗変化層を構成する金属との標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなる。一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。特に、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られるので、望ましい。
　電流制御素子２は、下部電極１３と、ダイオード層１４と、内部電極１５とで構成されている。
　本実施の形態に係る電流制御素子２は、例えば、タンタル窒化物で構成される下部電極１３と、Ｓｉ３Ｎ４より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層１４と、タンタル窒化物で構成される内部電極１５とを備えたＭＳＭダイオードとして構成される。半導体層１４の厚みは例えば３～２０ｎｍとすることができる。シリコン窒化膜は窒素含有率を小さくすることにより半導体特性を有するように形成することができ、ＭＳＭダイオードとして構成される電流制御素子２を簡単な製造プロセスにより作製することができる。例えば、窒素不足型のシリコン窒化膜（ＳｉＮｚ：０＜ｚ＜１．３３）は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　ここで、上述した抵抗変化素子１の特性について、メモリセルアレイを構成する抵抗変化素子１ごとに初期ブレイク電圧がばらつく、又は、抵抗変化が開始される状態へ遷移させるために初期に抵抗変化素子に印加する初期ブレイク電圧が高くなるという課題がある。これらの課題は、所定時間、抵抗変化素子１が高抵抗化する向きに電圧を印加し続けることにより解決される。これは、低抵抗化する向きに初期ブレイク電圧を印加すると、メモリセルの抵抗値の急激な減少により過剰にブレイクされ、かつブレイク後の抵抗値もばらつくが、高抵抗化する向きに初期ブレイク電圧を印加すると、ブレイクしても高抵抗状態のメモリセルが自ら保護抵抗として働くためと考えられる。
　また、１Ｄ１Ｒ型のメモリセルでは、上記の抵抗変化素子の課題に加え、抵抗変化素子１が初期ブレイクすると同時に抵抗値が下がることにより、電流制御素子２に大電流が流れることによって、電流制御素子２の信頼性が低下するという課題がある。
　図５は、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置１００の構成を示すブロック図である。
　図５に示す抵抗変化型不揮発性記憶装置１００は、半導体基板上に形成されたメモリ本体部１０１を備えている。メモリ本体部１０１は、メモリセルアレイ１０２と、行選択回路１０３と、列選択回路１０４と、書き込み回路１０５と、選択ビット線に流れる電流量を検出することで、記憶されているデータが「１」か「０」かを判定する読み出し回路１０６と、端子ＤＱを介して入出力データを入出力するデータ入出力回路１０７とを備えている。
　さらに、抵抗変化型不揮発性記憶装置１００は、アドレス入力回路１０８と、制御回路１０９とを備える。アドレス入力回路１０８は、抵抗変化型不揮発性記憶装置１００の外部より与えられるアドレス信号が入力され、アドレス信号で示されるアドレスを選択するようにメモリ本体部１０１に指示する。制御回路１０９は、制御信号が入力され、当該制御信号に応じてメモリ本体部１０１の動作を制御する。
　メモリセルアレイ１０２には、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に複数のメモリセルＭｉｊ（ｉ≦ｍ、ｊ≦ｎなる自然数。以下同じものは省略）が配列されている。メモリセルＭｉｊは、抵抗変化素子Ｒｉｊと、正負の双方向に閾値電圧を有する電流制御素子Ｄｉｊとで構成されている。抵抗変化素子Ｒｉｊの一端と、正負の双方向に閾値電圧を有する電流制御素子Ｄｉｊの一端とは接続されている。抵抗変化素子Ｒｉｊの他端はワード線ＷＬｉに、電流制御素子Ｄｉｊの他端はビット線ＢＬｊに接続されている。
　本構成では、ビット線ＢＬｊが下層の配線で構成され、紙面内の上下方向に沿って配置される。また、ワード線ＷＬｉはビット線ＢＬｊより上層の配線で構成され、紙面内の左右方向に沿って配置される。
　ここで、メモリセルＭｉｊ、抵抗変化素子Ｒｉｊ、電流制御素子Ｄｉｊ、ビット線ＢＬｊ及びワード線ＷＬｉは、上述したメモリセル１０、抵抗変化素子１、電流制御素子２、ビット線１１及びワード線１２に対応する。また、図５では、簡単化のため、２行２列の４ビット分のみ図示している。
　ワード線ＷＬｉは、行選択回路１０３に接続され、読み出し又は書き込みモードにおいて択一的に行選択が行われる。またビット線ＢＬｊは、列選択回路１０４に接続され、読み出し又は書き込みモードにおいて択一的に列選択が行われる。
　データ入出力回路１０７は、書き込みモードにおいて、データ入力信号Ｄｉｎのデータ“０”又はデータ“１”の書き込み指示に従って、選択されたメモリセルＭｉｊ内の抵抗変化素子Ｒｉｊに対し、低抵抗化又は高抵抗化の書き込みを行う。本実施の形態では、データ“０”書き込みを低抵抗化書き込みに、データ“１”書き込みを高抵抗化書き込みに対応させてある。
　書き込み回路１０５は、メモリセルＭｉｊに、対応するビット線ＢＬｊ及びワード線ＷＬｉを介して、上記第１の電圧以上の低抵抗化電圧を印加することにより、抵抗変化素子Ｒｉｊを低抵抗状態に変化させる低抵抗化書き込みを行う。また、書き込み回路１０５は、メモリセルＭｉｊに、対応するビット線ＢＬｊ及びワード線ＷＬｉを介して、上記第２の電圧以上の高抵抗化電圧を印加することにより、抵抗変化素子Ｒｉｊを高抵抗状態に変化させる高抵抗化書き込みを行う。
　さらに、書き込み回路１０５は、抵抗変化型不揮発性記憶装置１００が製造された後の初期状態の抵抗変化素子Ｒｉｊに対し、対応するビット線ＢＬｊ及びワード線ＷＬｉを介して、初期ブレイク電圧を印加することにより、当該抵抗変化素子Ｒｉｊに初期ブレイクを行う。ここで、初期ブレイク電圧は、低抵抗化電圧及び高抵抗化電圧より絶対値の大きい電圧であり、高抵抗化電圧と同じ極性の電圧である。また、初期ブレイクとは、初期状態の抵抗変化素子Ｒｉｊを、低抵抗化書き込み及び高抵抗化書き込みにより抵抗変化が可能な状態に遷移させる処理である。
　この書き込み回路１０５はデータ入出力回路１０７と接続される。また、書き込み回路１０５は、データ“０”書き込み、すなわち低抵抗化書き込みを行うときにハイレベルを駆動する第１ＬＲ化駆動回路１０５ａ１と、ロウレベルを駆動する第２ＬＲ化駆動回路１０５ｃ２とを有している。また、書き込み回路１０５は、データ“１”書き込み、すなわち高抵抗化書き込みを行うときにハイレベルを駆動する第１ＨＲ化駆動回路１０５ｃ１と、第１ＨＲ化駆動回路１０５ｃ１の出力端子が入力端子に接続されている電流制限回路１０５ｂと、ロウレベルを駆動する第２ＨＲ化駆動回路１０５ａ２とを有している。
　電流制限回路１０５ｂは、書き込み回路１０５から複数のメモリセルＭｉｊへ流れる電流の経路に挿入される。この電流制限回路１０５ｂは、複数のメモリセルＭｉｊを高抵抗状態に変化させる第１方向の電流と、複数のメモリセルＭｉｊを低抵抗状態に変化させる第２方向の電流とのうち、第１方向の電流のみを制限する。
　そして、抵抗変化型不揮発性記憶装置１００は、メモリセルＭｉｊ中の抵抗変化素子Ｒｉｊの初期ブレイク動作を行うときは、第１ＨＲ化駆動回路１０５ｃ１から、電流制限回路１０５ｂにより電流制限した信号を、行選択回路１０３を介して選択ビット線ＢＬｊに供給することを一つの特徴としている。つまり、電流制限回路１０５ｂは、初期ブレイクにおいて、書き込み回路１０５から複数のメモリセルＭｉｊへ経路に流れる上記第１方向の電流を制限する。
　このように構成される抵抗変化型不揮発性記憶装置１００において、ビット線ＢＬｊ及びワード線ＷＬｉが、それぞれ本発明の第１信号線及び第２信号線の一例である。第１ＬＲ化駆動回路１０５ａ１、第１ＨＲ化駆動回路１０５ｃ１、第２ＬＲ化駆動回路１０５ｃ２、及び第２ＨＲ化駆動回路１０５ａ２が、それぞれ本発明の第１駆動回路、第２駆動回路、第３駆動回路、及び第４駆動回路の一例である。電流制限回路１０５ｂが、本発明の電流制限回路の一例である。また、列選択回路１０４及び行選択回路１０３が、それぞれ本発明の第１選択回路及び第２選択回路の一例である。
　図６Ａ及び図６Ｂは、図５の書き込み回路１０５の具体的な回路構成の一例を示す図である。図６Ａは、第２ＬＲ化駆動回路１０５ｃ２、第１ＨＲ化駆動回路１０５ｃ１、及び電流制限回路１０５ｂの一例をそれぞれ示している。図６Ｂは、第１ＬＲ化駆動回路１０５ａ１、及び第２ＨＲ化駆動回路１０５ａ２の一例をそれぞれ示している。
　第１ＨＲ化駆動回路１０５ｃ１はＰ型ＭＯＳトランジスタＭＰ２で構成され、第２ＬＲ化駆動回路１０５ｃ２はＮ型ＭＯＳトランジスタＭＮ２で構成され、第１ＬＲ化駆動回路１０５ａ１はＰ型ＭＯＳトランジスタＭＰ１で構成され、第２ＨＲ化駆動回路１０５ａ２はＮ型ＭＯＳトランジスタＭＮ１で構成されている。また、電流制限回路１０５ｂは、Ｐ型ＭＯＳトランジスタＭＰ３で構成されている。
　初期ブレイク動作時、信号Ｃ＿ＮＨＲはロウレベル、信号Ｃ＿ＬＲはロウレベル、信号Ｃ＿ＮＬＲはハイレベル、信号Ｃ＿ＨＲはハイレベルとなるように、各々制御される。またＰ型ＭＯＳトランジスタＭＰ２のソースには、高抵抗化する向きの初期ブレイク電圧ＶＨＲが供給される。このＰＭＯＳトランジスタＭＰ２は、抵抗変化素子Ｒｉｊを初期ブレイクするのに十分な電圧及び電流を駆動できる能力を有するように設定されている。
　初期ブレイク動作を行う時は、信号Ｃ＿ＮＨＲ、信号Ｃ＿ＬＲ、信号Ｃ＿ＮＬＲ及び信号Ｃ＿ＨＲにより、第１ＨＲ化駆動回路１０５ｃ１のＰ型ＭＯＳトランジスタＭＰ２と、第２ＨＲ化駆動回路１０５ａ２のＮ型ＭＯＳトランジスタＭＮ１とがオンする。また、第１ＨＲ化駆動回路１０５ｃ１からの出力電流が、電流制限回路１０５ｂ、ワード線ＷＬｉ、メモリセルＭｉｊ、及びビット線ＢＬｊで構成される経路を介して、第２ＨＲ化駆動回路１０５ａ２に流れ込む。また、電流制限回路１０５ｂの出力電流は、Ｐ型ＭＯＳトランジスタＭＰ３のゲート入力信号ＶＣＬにより、抵抗変化素子１が初期ブレイクするのに必要な電流で、かつ電流制御素子２の信頼性が低下しない電流となるよう制御される。
　ここで、電流制限回路１０５ｂのゲート入力信号ＶＣＬは、抵抗変化素子Ｒｉｊが初期ブレイクする時点で、初期ブレイクに必要な電流となるように制御されていればよい。従って初期ブレイク動作開始直後は、ワード線ＷＬｉの電圧が高速に立ち上がるよう、電流制限値を高くしておき、抵抗変化素子Ｒｉｊの初期ブレイクが開始する時点までに、抵抗変化素子Ｒｉｊが初期ブレイクするのに必要な電流で、かつ電流制御素子２の信頼性が低下しない電流となるよう制御するのが望ましい。
　この電流制限値の制御は、ワード線ＷＬｉの電圧を検知することにより行ってもよい。つまり、電流制限回路１０５ｂは、ワード線ＷＬｉの電圧が予め定められた電圧に達したか否かを検出し、ワード線ＷＬｉの電圧が上記予め定められた電圧に達した場合に、制限する電流を第１電流値から、第１電流値より小さい第２電流値に変更してもよい。
　図７は、ワード線ＷＬｉの電圧を検知して電流制限値を制御する回路の一例を示す図である。この制御回路１１０では、ワード線ＷＬｉの電圧が、ＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ４とで構成されるインバータ回路の閾値電圧に達するまでは、インバータ回路の出力電圧は電源電圧ＶＤＤとなる。よって、ＮＭＯＳトランジスタＭＮ５を介して、電流制限回路１０５ｂのゲートにはグランド電位が供給されるため、電流制限回路１０５ｂは多くの電流を流す。
　一方、ワード線ＷＬｉの電圧が上記インバータ回路の閾値電圧以上になると、インバータ回路の出力電圧はグランド電位となる。よって、ＰＭＯＳトランジスタＭＰ５を介して、電流制限回路１０５ｂのゲートは電圧ＶＣＬＨまで上昇するため、電流制限回路１０５ｂが流す電流は減少する。上記のインバータ回路の閾値電圧を、抵抗変化素子Ｒｉｊが初期ブレイクする際に必要な電圧に設定し、かつ電流制限回路１０５ｂのゲート入力にＶＣＬＨを与えた時に、ＰＭＯＳトランジスタＭＰ３が電流制御素子２の信頼性を低下させないような電流値になるように設定しておけば、抵抗変化素子が初期ブレイクする時点において、適切な電流制限値を得ることが可能となる。
　また、初期ブレイク動作を安定して行うには、抵抗変化素子Ｒｉｊが初期ブレイクする時点で選択ワード線ＷＬｉ及び選択ビット線ＢＬｊの電圧が変動せず、安定していることが望ましい。これは図８のように、電流制限回路１０５ｂと、行選択回路１０３との間に、容量負荷回路１１１を設けることで実現可能である。
　図９に容量負荷回路１１１の一例を示す。図９のように、容量負荷回路１１１は、ＮＭＯＳトランジスタＭＮ６及びＰＭＯＳトランジスタＭＰ６で構成される選択スイッチ１１１ｂと、選択スイッチ１１１ｂを介して電流制限回路１０５ｂの出力端子に接続されている容量負荷素子１１１ａとを含む。
　選択スイッチ１１１ｂは、電流制限回路１０５ｂと行選択回路１０３との間のノードと、容量負荷素子１１１ａとの間の導通及び非導通を切り替える。
　初期ブレイク動作を行う時は、ＮＭＯＳトランジスタＭＮ６のゲート入力信号ＶＮＬを電源電位にし、ＰＭＯＳトランジスタＭＰ６のゲート入力信号ＮＶＮＬをグランド電位にすることで容量負荷素子１１１ａを電流制限回路１０５ｂの出力端子に接続すればよい。
　なお、容量負荷回路１１１を設けるのではなく、図５に示す構成において、初期ブレイク動作時に読み出し回路１０６を活性化させることで、当該読み出し回路１０６を容量負荷回路として用いてもよい。
　また、電流制限回路１０５ｂは、第１ＨＲ化駆動回路１０５ｃ１側ではなく、第２ＨＲ化駆動回路１０５ａ２側に設けることも可能である。図１０は、実施の形態１の変形例に係る抵抗変化型不揮発性記憶装置１００の構成を示す図である。また、図１１Ａ及び図１１Ｂは、図１０に示す書き込み回路１０５の具体的な回路構成の一例を示している。図１１Ｂに示すように、電流制限回路１０５ｂは、Ｎ型ＭＯＳトランジスタＭＮ３で構成される。図１２は、図１１に示す電流制限回路１０５ｂの電流制限値を制御する制御回路１１０を示している。この場合、制御回路１１０は、ビット線ＢＬｊの電圧を検知して制御を行う。つまり、電流制限回路１０５ｂは、ビット線ＢＬｊの電圧が予め定められた電圧に達したか否かを検出し、ビット線ＢＬｊの電圧が上記予め定められた電圧に達した場合に、制限する電流を第１電流値から、第１電流値より小さい第２電流値に変更してもよい。
　次に、実施の形態１に係る抵抗変化型不揮発性記憶装置１００のメモリセルＭｉｊに対し、初期ブレイク動作を行う場合の動作例について、図１３Ａに示すタイミングチャートを参照しながら説明する。
　図１３Ａは、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置１００の動作例を示すタイミングチャートである。以下において、メモリセルＭ１１が選択され、メモリセルＭ１１の初期ブレイク動作が行われる場合についてのみを示す。メモリセルＭ１１が選択セルとなる場合、メモリセルＭ１２はワード線が選択電位となり、ビット線が非選択電位となる非選択セルである。メモリセルＭ２１はワード線が非選択電位となり、ビット線が選択電位となる非選択セルである。メモリセルＭ２２はワード線及びビット線が共に非選択電位となる非選択セルである。
　図１３Ａでは、選択セルであるメモリセルＭ１１に流れる電流とあわせて、非選択セルであるメモリセルＭ１２、Ｍ２１及びＭ２２に流れる電流も示している。また電流波形は、ワード線ＷＬｉからビット線ＢＬｊの方向、すなわち抵抗変化素子Ｒｉｊの上部電極１７から内部電極１５の方向に流れる電流を正極性としている。
　以下、図１３Ａについて、Ｔ１～Ｔ４の期間に分けて、その動作を説明する。なお、図１３Ａにおいて、ＶＤＤは抵抗変化型不揮発性記憶装置１００に供給される電源電圧に対応している。
　図１３Ａに示すメモリセルＭ１１に対する初期ブレイク動作を行うサイクルにおいては、期間Ｔ１において、全ワード線（ＷＬ１及びＷＬ２）を電圧ＶＰＲ＿ＷＬに、全ビット線（ＢＬ１及びＢＬ２）を電圧ＶＰＲ＿ＢＬにプリチャージしておく。なお、プリチャージ電圧は、ワード線及びビット線の最大振幅の概ね中間電圧に設定されている。
　期間Ｔ１に続く期間Ｔ２では、まだ抵抗変化素子Ｒ１１は初期状態である。行選択回路１０３はワード線ＷＬ１を選択し、列選択回路１０４はビット線ＢＬ１を選択する。第１ＨＲ化駆動回路１０５ｃ１は、選択ワード線ＷＬ１を電圧ＶＨＲに駆動し、第２ＨＲ化駆動回路１０５ａ２は、選択ビット線ＢＬ１を０Ｖに駆動する。また、期間Ｔ２及び期間Ｔ３において、電流制限回路１０５ｂに含まれるＰ型ＭＯＳトランジスタＭＰ３のゲート入力信号ＶＣＬは電圧ＶＣＬＨとなる。これにより、期間Ｔ２及び期間Ｔ３において、メモリセルＭ１１に流れる電流が制限される。
　以上の動作により、期間Ｔ２において、時間経過とともに選択ワード線ＷＬ１の電位が上昇し、選択ビット線ＢＬ１の電位が降下する。ここで、ビット線ＢＬ１は比較的高速に降下するのに対し、電流制限回路１０５ｂを介して駆動されるワード線ＷＬ１は緩やかに上昇する。
　期間Ｔ３では、抵抗変化素子が初期ブレイクされる。期間Ｔ３では、メモリセルＭ１１に流れる電流値が増加する。また、抵抗変化素子Ｒ１１に、下部電極（内部電極）１５を基準にして上部電極１７に、抵抗変化素子の初期ブレイクに必要な電圧が抵抗変化素子Ｒ１１に印加される。そして所定時間の経過後に、抵抗変化素子Ｒ１１が初期ブレイクされる。
　抵抗変化素子Ｒ１１が初期ブレイクされると共に、メモリセルＭ１１に流れる電流は増加するが、電流制限回路１０５ｂがあるため、電流値は上記の通り設定された値以上増加しない。これにより、ダイオードの信頼性は低下しない。
　その後、期間Ｔ４では、ワード線ＷＬ１及びビット線ＢＬ１の選択が解除される。そして、全ワード線が電圧ＶＰＲ＿ＷＬに、全ビット線が電圧ＶＰＲ＿ＢＬにプリチャージされる。以上により、メモリセルＭ１１の初期ブレイク動作が完了する。
　図１３Ｂは、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置１００の動作の別の例を示すタイミングチャートである。図１３Ｂでは、信号ＶＣＬは、期間Ｔ２の初めから電圧ＶＣＬＨになるのではなく、期間Ｔ５では、電圧ＶＣＬＨより低い電圧ＶＣＬＬであり、期間Ｔ２の途中から期間Ｔ３の終わりまでの期間Ｔ６の間、電圧ＶＣＬＨになる。
　このように、ワード線ＷＬ１を駆動し始めた期間Ｔ５において、電流制限回路１０５ｂの電流制限値を大きくすることで、選択ワード線ＷＬ１が電圧ＶＨＲに達するまでの時間を短くできる。
　ここで、電流制限回路１０５ｂの電流制限値が大きい期間Ｔ５は、初期ブレイク電圧の選択セルへの供給が開始された後、かつ、選択セルが初期ブレイクされる前の期間でればよい。また、電流制限回路１０５ｂを電流制限値が小さい期間Ｔ６は、期間Ｔ５の後であり、かつ、選択セルが初期ブレイクされる時点を含む期間であればよい。
　また、この図１３Ｂに示す信号ＶＣＬは、上述した図７に示す制御回路１１０により自動的に生成される。なお、この信号ＶＣＬは、予め定められたタイミングに基づき生成されてもよい。
　以上より、本発明の実施の形態１に係る抵抗変化型不揮発性記憶装置１００は、初期ブレイクの際に、書き込み回路１０５からメモリセルへの経路に流れる電流を制限する。これにより、当該抵抗変化型不揮発性記憶装置１００は、１Ｄ１Ｒ型クロスポイントメモリアレイにおいて、電流制御素子Ｄｉｊの信頼性を損なうことなく抵抗変化素子Ｒｉｊの初期ブレイクを行うことが可能となる。
　（実施の形態２）
　ここで、メモリセルの初期ブレイクが進むに従って、抵抗変化素子Ｒｉｊの抵抗値が減少するため、非選択セルへの漏れ電流が増加する。これにより、ワード線ＷＬｉ上の電圧降下、及びビット線ＢＬｊ上の電圧上昇により、初期ブレイクが困難になるという課題が生じることを本発明者は見出した。この課題は、メモリセルアレイ１０２内のメモリセルを初期ブレイクする順番を工夫することにより、解決可能である。
　図１４は、本発明の実施の形態２に係る抵抗変化型不揮発性記憶装置１００の構成を示す図である。なお、図１４では、メモリセルアレイ１０２はｍ行ｎ列のマトリクス状となったメモリアレイの一部と、行選択回路１０３、列選択回路１０４、書き込み回路１０５、及び読み出し回路１０６のみを記載している。また、これら以外の構成要素は、例えば、図５と同様である。
　図１４に示すように、メモリセルアレイ１０２は、複数のブロック１２０－１～１２０－ｘに分割されている。また、各ブロックは、２行×１６列のメモリセルを含む。なお、各ブロックに含まれるメモリセルの数は一例であり、これ以外であってもよい。
　また、以下では、簡単化のため、メモリセルアレイ１０２に含まれる２行×ｎ列のメモリセルに対する動作を説明する。
　本発明の実施の形態２では、書き込み回路１０５は、メモリセルを初期ブレイクする時、最初に行選択回路１０３から最も離れた、ブロック１２０－ｘに含まれる複数のメモリセルの初期ブレイクを行う。ブロック１２０－ｘに含まれる複数のメモリセルの初期ブレイクが完了した後、書き込み回路１０５は、ブロック１２０－ｘ－１に含まれるメモリセルの初期ブレイクを行う。同様に順次、書き込み回路１０５は、初期ブレイクが完了したブロックに隣接し、かつ行選択回路１０３に近い側に隣接したブロックの初期ブレイクを行う。そして、書き込み回路１０５は、最後にブロック１２０－１に含まれる複数のメモリセルの初期ブレイクを行う。
　初期ブレイクが完了したアレイは、抵抗変化素子の抵抗値が減少するため、漏れ電流が増大する。しかしながら、上記の方法で初期ブレイクを行うことにより、初期ブレイクが完了したメモリセルは行選択回路１０３、すなわち書き込み回路１０５からより離れた場所に位置するため、漏れ電流の増加によるワード線の電圧降下の影響が少ない。よって、選択セルに初期ブレイクを安定して行うことができる。
　このように、本発明の実施の形態２では、書き込み回路１０５は、行選択回路１０３に遠い位置に配置されているブロックから、行選択回路１０３に近い位置に配置されているブロックへ向かう順に、順次ブロックを選択し、選択したブロックに含まれる各々のメモリセルに初期ブレイクを行う。したがって、書き込み回路１０５は、ブロック１２０－ｘ、１２０－ｘ－１、・・・、１２０－２、１２０－１の順にブロックを選択する。
　より具体的には、書き込み回路１０５は、ブロック１２０－ｘ内のメモリセルを初期ブレイクするために、まず、ワード線ＷＬ１及びビット線ＢＬｎに初期ブレイク電圧を印加し、この交差点に位置するメモリセルを初期ブレイクする。次に、書き込み回路１０５は、ＷＬ２とＢＬｎ、ＷＬ１とＢＬｎ－１、ＷＬ２とＢＬｎ－１、の順に初期ブレイク電圧を印加し、各々の交差点に位置するメモリセルを初期ブレイクする。つまり、書き込み回路１０５は、選択した各ブロックに含まれる複数のメモリセルのうち、行選択回路１０３から最も遠い位置に配置されているメモリセルから、行選択回路１０３に最も近い位置に配置されているメモリセルへ向かう順に、順次メモリセルを選択し、選択したメモリセルに前記初期ブレイクを行う。
　なお、ＷＬ２とＢＬｎ、ＷＬ１とＢＬｎ－１への初期ブレイク電圧の印加の順序を逆転して、ＷＬ１とＢＬｎ－１、ＷＬ２とＢＬｎ、の順に初期ブレイクを行ってもかまわない。
　以下、ブロック１２０－ｘ－１、・・・、ブロック１２０－２、ブロック１２０－１についても、上述したブロック１２０－ｘと同様の手順で初期ブレイクを行う。
　なお、上述した説明では、書き込み回路１０５は、行選択回路１０３に遠い位置に配置されているブロックから、行選択回路１０３に近い位置に配置されているブロックへ向かう順に、順次ブロックを選択する場合について説明したが、これに代えて、列選択回路１０４に遠い位置に配置されているブロックから、列選択回路１０４に近い位置に配置されているブロックへ向かう順に、順次ブロックを選択して、選択したブロックに含まれる各々のメモリセルに初期ブレイクを行うとしてもよい。
　なお、メモリセルアレイ１０２には、ｍ行ｎ列のマトリクス状に複数のメモリセルが配列されているので、実際のブロックの選択は複雑になる。
　例えば、図１５に示すようなブロック選択の順序が考えられる。図１５ではブロック数を８×８＝６４とした場合について記載している。図１５においては、書き込み回路１０５は、複数存在するワード線のうちの最も上側のワード線（列選択回路１０４から最も遠いワード線）及び複数存在するビット線のうちの最も右側のビット線（行選択回路１０３から最も遠いビット線）が交差するメモリセルを含んでいるブロック（図１５のメモリセルアレイ１０２において右上隅のブロック）から、複数存在するワード線のうちの最も下側のワード線及び複数存在するビット線のうちの最も左側のビット線が交差するメモリセルを含んでいるブロック（図１５の左下隅のブロック）へ向かう順に、ジグザグに順次ブロックを選択してもよい。
　また、書き込み回路１０５は、ジグザグにブロックを選択する順番として、図１６に示す順番を用いてもよい。また、ジグザグにブロックを選択する順番として、図１５及び図１６以外の順番を用いてもよい。例えば、図１５及び図１６では、左、斜め右下、の順番でブロックを選択しているが、この順序に代えて、下、斜め左上、の順番でブロックを選択するとしてもよい。
　また、図１７に示すように、書き込み回路１０５は、列選択回路１０４から最も遠い位置に配置されている、ブロック単位の行（図１７の上端の行）から、列選択回路１０４に最も近い位置に配置されている行（図１７の下端の行）へ向かう順に、順次行を選択し、選択行に配置されている複数のブロックのうち、行選択回路１０３から最も遠い位置に配置されているブロック（図１７の右端のブロック）から、行選択回路１０３に最も近い位置に配置されているブロック（図１７の左端のブロック）へ向かう順に、順次ブロックを選択してもよい。言い換えると、書き込み回路１０５は、列選択回路１０４から最も遠い位置に配置されているワード線（図１７の上端のワード線）から、列選択回路１０４に最も近い位置に配置されているワード線（図１７の下端のワード線）へ向かう順に、順次ワード線を選択し、選択したワード信号線に対応して配置されている複数のブロックのうち、行選択回路１０３から最も遠い位置に配置されているブロック（図１７の右端のブロック）から、行選択回路１０３に最も近い位置に配置されているブロック（図１７の左端のブロック）へ向かう順に、順次ブロックを選択してもよい。
　また、図１８に示すように、書き込み回路１０５は、行選択回路１０３から最も遠い位置に配置されているブロック単位の列（図１８の右端の列）から、行選択回路１０３に最も近い位置に配置されている列（図１８の左端の列）へ向かう順に、順次列を選択し、選択した列に配置されている複数のブロックのうち、列選択回路１０４から最も遠い位置に配置されているブロック（図１８の上端のブロック）から、列選択回路１０４に最も近い位置に配置されているブロック（図１８の下端のブロック）へ向かう順に、順次ブロックを選択してもよい。言い換えると、書き込み回路１０５は、行選択回路１０３から最も遠い位置に配置されているビット線（図１８の右端のビット線）から、行選択回路１０３に最も近い位置に配置されているビット線（図１８の左端のビット線）へ向かう順に、順次ビット線を選択し、選択したビット信号線に対応して配置されている複数のブロックのうち、列選択回路１０４から最も遠い位置に配置されているブロック（図１８の上端のブロック）から、列選択回路１０４に最も近い位置に配置されているブロック（図１８の下端のブロック）へ向かう順に、順次ブロックを選択してもよい。
　言い換えると、複数のブロックは、行列状に配置されている。書き込み回路１０５は、ブロック単位の行及び列の一方であり、第１信号線（ビット線及びワード線の一方）に沿う方向の複数のラインのうち、第２信号線（ビット線及びワード線の他方）を選択する第２選択回路（列選択回路１０４及び行選択回路１０３の一方）から最も遠い位置に配置されているラインから、当該第２選択回路に最も近い位置に配置されているラインへ向かう順に、順次ラインを選択する。そして、書き込み回路１０５は、選択したラインに配置されている複数のブロックのうち、第１信号線（ビット線及びワード線の一方）を選択する第１選択回路（列選択回路１０４及び行選択回路１０３の他方）から最も遠い位置に配置されているブロックから、当該第１選択回路に最も近い位置に配置されているブロックへ向かう順に、順次ブロックを選択する。
　なお、図１５～図１８に示す例では、ｍ行ｎ列のメモリセルアレイにおいて、行の数と列の数とが等しい例を述べたが、行数ｍと列数ｎとが異なってもよい。例えば、列数ｎが行数ｍより大きい場合、少なくとも、行方向（ワード線に沿った方向：図１５～図１８の横方向）に対して、電圧供給側から遠い側のブロックから、近い側のブロックに向けて、順次ブロックを選択することが好ましい。また、行数ｍが列数ｎより大きい場合、少なくとも、列方向（ビット線に沿った方向：図１５～図１８の縦方向）に対して、電圧供給側から遠い側のブロックから、近い側のブロックに向けて、順次ブロックを選択することが好ましい。
　また、図１５～図１８のいずれの場合でも、各ワード線に対して、当該ワード線の電圧供給側から遠い側のブロックから、近い側のブロックに向けて、順次ブロックが選択され、各ビット線に対して、当該ビット線の電圧供給側から遠い側のブロックから、近い側のブロックに向けて、順次ブロックが選択される。
　また、上記説明では、書き込み回路１０５は、ブロック単位で選択を行っているが、メモリセル単位で選択を行なってもよい。
　また、上記説明では、書き込み回路１０５は、ワード線及びビット線の一端からブレイク電圧を印加しているが、二点以上からブレイク電圧を印加してもよい。言い換えると、２つの行選択回路１０３が、メモリセルアレイ１０２を挟むように、当該メモリセルアレイ１０２の左右に配置されていてもよい。つまり、書き込み回路１０５は、２つの行選択回路１０３を介して、ワード線の両端からブレイク電圧を印加する。この場合、書き込み回路１０５は、メモリセルアレイ１０２の横方向の中央に配置されているブロック（２つの行選択回路１０３の両方から遠い位置に配置されているブロック）から両端に配置されているブロック（２つの行選択回路１０３のいずれかに近い位置に配置されているブロック）に向かう順に、順次ブロックを選択すればよい。同様に、２つの列選択回路１０４が、メモリセルアレイ１０２を挟むように、メモリセルアレイ１０２の上下に配置されていてもよい。
　以下、本発明の実施の形態２の変形例について説明する。
　当該変形例では、初期ブレイクが完了したメモリセルを切断することにより、漏れ電流の影響を完全になくすことができる。
　図１９は、本発明の実施の形態２の変形例に係る、抵抗変化型不揮発性記憶装置１００の構成を示す図である。図１９に示す抵抗変化型不揮発性記憶装置１００は、図１４に示す構成に加え、ワード線のブロック間に設けられている複数のブロック間スイッチ１１２を備える。
　初期ブレイク動作時には、まず、書き込み回路１０５は、スイッチ選択信号ＶＡＳ１～ｘを電源電位にし、スイッチ選択信号ＮＶＡＳ１～ｎをグランド電位にする。この状態で、書き込み回路１０５は、ブロック１２０－ｘに含まれる複数のメモリセルの初期ブレイクを行う。
　そして、ブロック１２０－ｘに含まれるメモリセルの初期ブレイクが完了した後、書き込み回路１０５は、スイッチ選択信号ＶＡＳ－ｘをグランド電位にし、ＮＶＡＳ－ｘを電源電位にする。これにより、ブロック１２０－ｘと、ブロック１２０－ｘ－１との間のブロック間スイッチ１１２がオフ状態になる。この状態で、書き込み回路１０５は、ブロック１２０－ｘ－１内のメモリセルの初期ブレイクを行う。同様に順次、書き込み回路１０５は、初期ブレイクが完了したブロックに対して、行選択回路１０３に近い側に隣接したブロック間スイッチ１１２をオフにする。そして、書き込み回路１０５は、その状態で、行選択回路１０３に近い側に隣接したブロックの初期ブレイクを行う。そして、書き込み回路１０５は、最後にブロック１２０－１に含まれる複数のメモリセルの初期ブレイクを行う。
　このように、書き込み回路１０５は、選択した第１ブロックに含まれる複数のメモリセルの初期ブレイクを行ったのち、当該第１ブロックと、当該第１ブロックに対して、ワード線の電圧供給側（行選択回路１０３側）に隣接する第２ブロックとの間に設けられているブロック間スイッチ１１２をオフしたうえで、第２ブロックに初期ブレイクを行う。
　これにより、初期ブレイクが完了したブロックは、選択セルから切断されるため、漏れ電流による影響を受けることなく選択セルに初期ブレイクを行うことが可能となる。
　なお、図１９では、ワード線方向にブロックを分割する場合を説明したが、ビット線方向にブロックを分割してもよい。
　また、上記説明では、上述した実施の形態１の構成に対して、さらに、実施の形態２で説明した特徴を加えた例を説明したが、実施の形態２の特徴のみを有する抵抗変化型不揮発性記憶装置としても、本発明は実現可能である。
　以上、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置について説明したが、本発明は、この実施の形態に限定されるものではない。
　また、上記実施の形態に係る抵抗変化型不揮発性記憶装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記実施の形態１～２に係る、抵抗変化型不揮発性記憶装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ロウにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
　更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は、抵抗変化型不揮発性記憶装置に適用できる。また、本発明は、デジタル家電、メモリカード、携帯型電話機、及びパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性メモリ装置として有用である。
　　１、Ｒｉｊ　　抵抗変化素子
　　２、Ｄｉｊ　　電流制御素子
　　１０、Ｍｉｊ　　メモリセル
　　１１、ＢＬｊ　　ビット線
　　１２、ＷＬｉ　　ワード線
　　１３　　下部電極
　　１４　　ダイオード層
　　１５　　内部電極
　　１６　　抵抗変化層
　　１６ａ　　第１の遷移金属酸化物層
　　１６ｂ　　第２の遷移金属酸化物層
　　１７　　上部電極
　　１００　　抵抗変化型不揮発性記憶装置
　　１０１　　メモリ本体部
　　１０２　　メモリセルアレイ
　　１０３　　行選択回路
　　１０４　　列選択回路
　　１０５　　書き込み回路
　　１０５ａ１　第１ＬＲ化駆動回路
　　１０５ａ２　第２ＨＲ化駆動回路
　　１０５ｂ　電流制限回路
　　１０５ｃ１　第１ＨＲ化駆動回路
　　１０５ｃ２　第２ＬＲ化駆動回路
　　１０６　　読み出し回路
　　１０７　　データ入出力回路
　　１０８　　アドレス入力回路
　　１０９　　制御回路
　　１１０　　制御回路
　　１１１　　容量負荷回路
　　１１１ａ　容量負荷素子
　　１１１ｂ　選択スイッチ
　　１１２　　ブロック間スイッチ
　　１２０　　ブロック

Claims (13)

  1. 　複数の第１信号線と、前記複数の第１信号線に交差する複数の第２信号線と、前記複数の第１信号線と前記複数の第２信号線との交差点に配置されているメモリセルを複数有するメモリセルアレイとを備える抵抗変化型不揮発性記憶装置であって、
    　前記複数のメモリセルの各々は、予め定められた第１の極性の第１の電圧が印加されると第１範囲に属する抵抗値の低抵抗状態に変化し、かつ前記第１の極性とは逆の極性である第２の極性の第２の電圧が印加されると前記第１範囲よりも高い第２範囲に属する抵抗値の高抵抗状態に変化する抵抗変化素子と、前記抵抗変化素子に直列に接続されている２端子の電流制御素子とを含み、
    　前記抵抗変化型不揮発性記憶装置は、
    　前記メモリセルに、対応する前記第１信号線及び前記第２信号線を介して、絶対値が前記第１の電圧以上の前記第１の極性の低抵抗化電圧を印加することにより、前記抵抗変化素子を前記低抵抗状態に変化させる低抵抗化書き込みと、前記メモリセルに、対応する前記第１信号線及び前記第２信号線を介して、絶対値が前記第２の電圧以上の前記第２の極性の高抵抗化電圧を印加することにより、前記抵抗変化素子を前記高抵抗状態に変化させる高抵抗化書き込みとを行う書き込み回路と、
    　前記複数の第１信号線のいずれかを選択する第１選択回路と、
    　前記複数の第２信号線のいずれかを選択する第２選択回路とを備え、
    　前記複数のメモリセルは、複数のブロックに分割されており、
    　前記複数のブロックの各々は、複数のメモリセルを含み、
    　前記書き込み回路は、さらに、
    　前記抵抗変化型不揮発性記憶装置が製造された後の初期状態の前記抵抗変化素子に対し、対応する前記第１信号線及び前記第２信号線を介して、前記低抵抗化電圧及び前記高抵抗化電圧の絶対値より絶対値が大きい初期ブレイク電圧を印加することにより、前記抵抗変化素子を、前記低抵抗化書き込み及び前記高抵抗化書き込みにより抵抗変化が可能な状態に遷移させる初期ブレイクを行い、
    　前記初期ブレイクにおいて、前記第１選択回路により選択された第１信号線及び前記第２選択回路により選択された第２信号線に、前記第１選択回路及び前記第２選択回路を介して前記初期ブレイク電圧を印加し、
    　前記複数のブロックのうち、前記第１選択回路及び前記第２選択回路の少なくとも一方の回路から最も遠い位置に配置されているブロックから、前記いずれか一方の回路に最も近い位置に配置されているブロックへ向かう順に、順次ブロックを選択し、選択したブロックに含まれる複数のメモリセルに前記初期ブレイクを行う
    　抵抗変化型不揮発性記憶装置。
  2. 　前記書き込み回路は、選択した各ブロックに含まれる複数のメモリセルのうち、前記第１選択回路及び前記第２選択回路の少なくとも一方の回路から最も遠い位置に配置されているメモリセルから、前記いずれか一方の回路に最も近い位置に配置されているメモリセルへ向かう順に、順次メモリセルを選択し、選択したメモリセルに前記初期ブレイクを行う
    　請求項１記載の抵抗変化型不揮発性記憶装置。
  3. 　前記書き込み回路は、前記第１選択回路から最も遠い位置に配置されており、かつ前記第２選択回路から最も遠い位置に配置されているブロックから、前記第１選択回路に最も近い位置に配置されており、かつ前記第２選択回路に最も近い位置に配置されているブロックへ向かう順に、ジグザグに順次ブロックを選択し、選択したブロックに含まれる複数のメモリセルに前記初期ブレイクを行う
    　請求項１記載の抵抗変化型不揮発性記憶装置。
  4. 　前記複数のブロックは、行列状に配置されており、
    　前記書き込み回路は、
    　ブロック単位の行及び列の一方であり、前記第１信号線に沿う方向の複数のラインのうち、前記第２選択回路から最も遠い位置に配置されているラインから、前記第２選択回路に最も近い位置に配置されているラインへ向かう順に、順次ラインを選択し、
    　選択したラインに配置されている複数のブロックのうち、前記第１選択回路から最も遠い位置に配置されているブロックから、前記第１選択回路に最も近い位置に配置されているブロックへ向かう順に、順次ブロックを選択する
    　請求項１記載の抵抗変化型不揮発性記憶装置。
  5. 　前記抵抗変化型不揮発性記憶装置は、さらに、
    　前記第１信号線の前記ブロックの間の各々に設けられている複数のブロック間スイッチを含み、
    　前記書き込み回路は、選択した第１ブロックに含まれる複数のメモリセルの前記初期ブレイクを行ったのち、当該第１ブロックと、当該第１ブロックに対して前記一方の回路側に隣接する第２ブロックとの間に設けられている前記ブロック間スイッチをオフしたうえで、前記第２ブロックに前記初期ブレイクを行う
    　請求項１記載の抵抗変化型不揮発性記憶装置。
  6. 　前記抵抗変化型不揮発性記憶装置は、さらに、
    　前記書き込み回路から前記複数のメモリセルへ流れる電流の経路に挿入され、前記複数のメモリセルを高抵抗状態に変化させる第１方向の電流と、前記複数のメモリセルを低抵抗状態に変化させる第２方向の電流とのうち、前記第１方向の電流のみを制限する電流制限回路を備え、
    　前記書き込み回路は、前記初期ブレイクにおいて、前記メモリセルに、前記第２の極性の前記初期ブレイク電圧を印加し、
    　前記電流制限回路は、前記初期ブレイクにおいて、前記経路に流れる前記第１方向の電流を制限する
    　請求項１～５のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１の電圧が印加されたときに前記低抵抗状態に変化し、前記第１の極性とは逆の前記第２の極性の第２の電圧が印加されたときに前記高抵抗状態に変化し、
    　前記書き込み回路は、前記第１の電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２の電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、
    　前記第１選択回路は、前記複数の第１信号線の中から１つの第１信号線を選択し、選択した１つの第１信号線と、前記第１駆動回路及び前記第４駆動回路とを接続し、
    　前記第２選択回路は、前記複数の第２信号線の中から１つの第２信号線を選択し、選択した１つの第２信号線と、前記第２駆動回路及び前記第３駆動回路とを接続し、
    　前記電流制限回路は、前記第４駆動回路と前記第１選択回路との間に挿入されている
    　請求項６記載の抵抗変化型不揮発性記憶装置。
  8. 　前記各メモリセルは、接続されている第１信号線と第２信号線とを介して、前記第１信号線の電圧が前記第２信号線の電圧よりも高い前記第１の極性の第１の電圧が印加されたときに前記低抵抗状態に変化し、前記第１の極性とは逆の前記第２の極性の第２の電圧が印加されたときに前記高抵抗状態に変化し、
    　前記書き込み回路は、前記第１の電圧以上の第１駆動電圧を発生する第１駆動回路と、前記第２の電圧以上の第２駆動電圧を発生する第２駆動回路と、前記第１駆動電圧の基準となる電圧を発生する第３駆動回路と、前記第２駆動電圧の基準となる電圧を発生する第４駆動回路とを有し、
    　前記第１選択回路は、前記複数の第１信号線の中から１つの第１信号線を選択し、選択した１つの第１信号線と、前記第１駆動回路及び前記第４駆動回路とを接続し、
    　前記第２選択回路は、前記複数の第２信号線の中から１つの第２信号線を選択し、選択した１つの第２信号線と、前記第２駆動回路及び前記第３駆動回路とを接続し、
    　前記電流制限回路は、前記第２駆動回路と前記第２選択回路との間に挿入されている
    　請求項６記載の抵抗変化型不揮発性記憶装置。
  9. 　前記電流制限回路は、前記初期ブレイク電圧の前記メモリセルへの供給を開始した後、かつ、前記メモリセルが前記初期ブレイクされる前である第１期間において、第１電流値まで前記経路に流れる前記第１方向の電流を制限し、前記第１期間の後であり、かつ、前記メモリセルが前記初期ブレイクされる時点を含む第２期間において、第１電流値より小さい第２電流値まで前記経路に流れる前記第１方向の電流を制限する
    　請求項６～８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  10. 　前記電流制限回路は、前記第１信号線又は前記第２信号線の電圧が予め定められた電圧に達したか否かを検出し、前記第１信号線又は前記第２信号線の電圧が前記予め定められた電圧に達した場合に、制限する電流を前記第１電流値から前記第２電流値に変更する
    　請求項９記載の抵抗変化型不揮発性記憶装置。
  11. 　前記抵抗変化型不揮発性記憶装置は、さらに、
    　容量負荷素子と、
    　前記電流制限回路と前記第１選択回路との間のノードと、前記容量負荷素子との間の導通及び非導通を切り替える選択スイッチとを備え、
    　前記選択スイッチは、前記初期ブレイク時に前記ノードと前記容量負荷素子とを導通させる
    　請求項７記載の抵抗変化型不揮発性記憶装置。
  12. 　前記抵抗変化型不揮発性記憶装置は、さらに、
    　容量負荷素子と、
    　前記電流制限回路と前記第２選択回路との間のノードと、前記容量負荷素子との間の導通及び非導通を切り替える選択スイッチとを備え、
    　前記選択スイッチは、前記初期ブレイク時に前記ノードと前記容量負荷素子とを導通させる
    　請求項８記載の抵抗変化型不揮発性記憶装置。
  13. 　前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、
    　前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し前記第１の遷移金属酸化物層よりも酸素不足度が少ない第２の遷移金属酸化物層とを含む
    　請求項１～１２のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014049175A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置、及びそのフォーミング方法
JP2014216046A (ja) * 2013-04-23 2014-11-17 株式会社東芝 半導体記憶装置
JP2016021272A (ja) * 2014-06-16 2016-02-04 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶装置
JP2017168173A (ja) * 2016-03-17 2017-09-21 株式会社東芝 集積回路
US11756616B2 (en) 2021-02-19 2023-09-12 Fujitsu Limited Computer and calculation method using memristor array

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9401201B1 (en) * 2015-05-22 2016-07-26 Qualcomm Incorporated Write driver for memory
FR3042304B1 (fr) 2015-10-09 2017-11-24 Commissariat Energie Atomique Procede et circuit pour controler le courant de programmation dans une matrice de memoire non volatile
KR102645776B1 (ko) * 2016-11-18 2024-03-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 위한 리드 회로 및 방법
JP6899024B1 (ja) * 2020-06-11 2021-07-07 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型シナプスアレイ装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007226884A (ja) * 2006-02-23 2007-09-06 Sharp Corp 不揮発性半導体記憶装置及びデータ書き換え方法
WO2007141865A1 (ja) * 2006-06-08 2007-12-13 Renesas Technology Corp. 半導体装置及びその製造方法
JP2011065737A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 抵抗変化型メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144086A (ja) 1996-11-14 1998-05-29 Sharp Corp 不揮発性半導体記憶装置
CN102017145B (zh) * 2008-12-04 2012-08-01 松下电器产业株式会社 非易失性存储元件以及非易失性存储装置
JP4607256B2 (ja) 2008-12-18 2011-01-05 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
JP4861444B2 (ja) 2009-03-16 2012-01-25 株式会社東芝 可変抵抗素子のフォーミング方法
WO2010125805A1 (ja) * 2009-04-27 2010-11-04 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法及び抵抗変化型不揮発性記憶装置
CN102473457B (zh) * 2010-06-29 2014-07-23 松下电器产业株式会社 非易失性存储装置以及其驱动方法
JP2012069216A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
WO2013051267A1 (ja) * 2011-10-06 2013-04-11 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007226884A (ja) * 2006-02-23 2007-09-06 Sharp Corp 不揮発性半導体記憶装置及びデータ書き換え方法
WO2007141865A1 (ja) * 2006-06-08 2007-12-13 Renesas Technology Corp. 半導体装置及びその製造方法
JP2011065737A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 抵抗変化型メモリ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014049175A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置、及びそのフォーミング方法
JP2014216046A (ja) * 2013-04-23 2014-11-17 株式会社東芝 半導体記憶装置
JP2016021272A (ja) * 2014-06-16 2016-02-04 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶装置
JP2017168173A (ja) * 2016-03-17 2017-09-21 株式会社東芝 集積回路
US11756616B2 (en) 2021-02-19 2023-09-12 Fujitsu Limited Computer and calculation method using memristor array

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