WO2012014983A1 - 太陽電池の製造方法及び太陽電池 - Google Patents

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良 後藤
井手　大輔
森上　光章
村上　洋平
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三洋電機株式会社
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Definitions

  • the present invention relates to a method for manufacturing a back junction solar cell and a solar cell.
  • Patent Document 1 proposes a so-called back junction type solar cell in which a p-type region and an n-type region are formed on the back side of the solar cell.
  • this back junction solar cell it is not necessary to provide an electrode on the light receiving surface side. For this reason, in the back junction solar cell, the light receiving efficiency can be increased. Therefore, more improved power generation efficiency can be realized.
  • the solar cell can be connected by the wiring material only on the back surface side. For this reason, a wide wiring material can be used. Therefore, the voltage drop by wiring a plurality of solar cells using the wiring material can be suppressed.
  • the electrode structure that can increase the power generation efficiency of the solar cell and the method of forming the electrode are currently not fully considered. Therefore, it is an important issue to further improve the power generation efficiency of the solar cell by optimizing the electrode structure and the electrode forming method.
  • the present invention has been made in view of the above points, and provides a method for producing a solar cell having improved power generation efficiency and a solar cell having improved power generation efficiency.
  • a solar cell substrate having a p-type surface and an n-type surface that has one main surface and another main surface and is exposed in one region and one other region of the one main surface, respectively.
  • a seed layer is formed on the p-type surface and the n-type surface in an electrically separated state.
  • Plating films are formed on the seed layer on the p-type surface and the n-type surface, respectively, using an electrolytic plating method.
  • the solar cell according to the present invention has a solar cell substrate and an electrode layer.
  • the solar cell substrate has one main surface and another main surface.
  • the solar cell substrate has a p-type surface and an n-type surface exposed to one region of one main surface and the other region, respectively.
  • the electrode layers are formed on the p-type surface and the n-type surface, respectively.
  • the thickness of the electrode formed on one surface having a large area among the p-type surface and the n-type surface is larger than the thickness of the electrode formed on the other surface.
  • FIG. 2 is a schematic partial sectional view taken along line II-II in FIG. It is a flowchart showing the manufacturing process of the solar cell in 1st Embodiment. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell. It is schematic-drawing sectional drawing for demonstrating the manufacturing process of a solar cell.
  • the solar cell 1 is a back junction solar cell.
  • the solar cell 1 may be used as a solar cell module in which a plurality of solar cells 1 are connected by a wiring material. .
  • the solar cell 1 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 has a light receiving surface 10a as a second main surface and a back surface 10b as a first main surface.
  • the semiconductor substrate 10 generates carriers by receiving the light 11 on the light receiving surface 10a.
  • the carriers are holes and electrons that are generated when light is absorbed by the semiconductor substrate 10.
  • the semiconductor substrate 10 is composed of a crystalline semiconductor substrate having n-type or p-type conductivity.
  • Specific examples of the crystalline semiconductor substrate include a crystalline silicon substrate such as a single crystal silicon substrate and a polycrystalline silicon substrate.
  • the semiconductor substrate can be formed of a semiconductor substrate other than a crystalline semiconductor substrate.
  • a compound semiconductor substrate made of GaAs, InP, or the like can be used in place of the semiconductor substrate 10.
  • the semiconductor substrate 10 is formed of an n-type crystalline silicon substrate will be described.
  • an i-type amorphous semiconductor layer 17i made of an intrinsic amorphous semiconductor (hereinafter, the intrinsic semiconductor is referred to as an “i-type semiconductor”) is formed.
  • the i-type amorphous semiconductor layer 17i is specifically formed of i-type amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 17i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 17i can be, for example, about several to 250 inches.
  • amorphous semiconductor includes a microcrystalline semiconductor.
  • a microcrystalline semiconductor refers to a semiconductor in which the average particle size of semiconductor crystals precipitated in an amorphous semiconductor is in the range of about 1 nm to 80 nm.
  • the n-type amorphous semiconductor layer 17n having the same conductivity type as that of the semiconductor substrate 10 is formed on the i-type amorphous semiconductor layer 17i.
  • the n-type amorphous semiconductor layer 17n is an amorphous semiconductor layer to which an n-type dopant is added and has an n-type conductivity type.
  • the n-type amorphous semiconductor layer 17n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 17n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 17n can be, for example, about 20 to 500 mm.
  • an insulating layer 16 having both a function as an antireflection film and a function as a protective film is formed on the n-type amorphous semiconductor layer 17n.
  • the insulating layer 16 can be formed of, for example, silicon oxide, silicon nitride, or silicon oxynitride.
  • the thickness of the insulating layer 16 can be appropriately set according to the antireflection characteristics of the antireflection film to be applied.
  • the thickness of the insulating layer 16 can be set to, for example, about 80 nm to 1 ⁇ m.
  • the laminated structure of the i-type amorphous semiconductor layer 17i, the n-type amorphous semiconductor layer 17n, and the insulating layer 16 has a function as a passivation layer of the semiconductor substrate 10 and a function as an antireflection film.
  • an IN stacked body 12 and an IP stacked body 13 are formed on the back surface 10b of the semiconductor substrate 10. As shown in FIG. 1, each of the IN laminated body 12 and the IP laminated body 13 is formed in a comb-tooth shape. The IN stacked body 12 and the IP stacked body 13 are formed so as to be inserted into each other. For this reason, the IN stacked bodies 12 and the IP stacked bodies 13 are alternately arranged along the direction x perpendicular to the intersecting width direction y on the back surface 10b. The adjacent IN stacked body 12 and the IP stacked body 13 are in contact with each other in the direction x. In other words, in the present embodiment, the entire back surface 10 b is covered with the IN stacked body 12 and the IP stacked body 13.
  • Each of the width W1 (see FIG. 2) of the IN stacked body 12 and the interval W2 between the IN stacked bodies 12 in the direction x can be set to about 100 ⁇ m to 1.5 mm, for example.
  • the width W1 and the interval W2 may be equal to each other or may be different.
  • the IN stacked body 12 includes an i-type amorphous semiconductor layer 12i formed on the back surface 10b and an n-type amorphous semiconductor layer 12n formed on the i-type amorphous semiconductor layer 12i. It is comprised by the laminated body. Like the i-type amorphous semiconductor layer 17i, the i-type amorphous semiconductor layer 12i is made of amorphous silicon containing hydrogen. The thickness of the i-type amorphous semiconductor layer 12i is not particularly limited as long as the thickness does not substantially contribute to power generation. The thickness of the i-type amorphous semiconductor layer 12i can be, for example, about several to 250 inches.
  • the n-type amorphous semiconductor layer 12n is doped with an n-type dopant similarly to the n-type amorphous semiconductor layer 17n, and has an n-type conductivity type as with the semiconductor substrate 10.
  • the n-type amorphous semiconductor layer 12n is made of n-type amorphous silicon containing hydrogen.
  • the thickness of the n-type amorphous semiconductor layer 12n is not particularly limited. The thickness of the n-type amorphous semiconductor layer 12n can be, for example, about 20 to 500 mm.
  • the insulating layer 18 is formed on both ends excluding the central portion in the direction x of the IN laminate 12.
  • the central portion in the direction x of the IN stacked body 12 is exposed from the insulating layer 18.
  • the width W3 in the direction x of the insulating layer 18 is not particularly limited, and can be, for example, about 1/3 of the width W1.
  • the interval W4 in the direction x between the insulating layers 18 is not particularly limited, and can be, for example, about 3 of the width W1.
  • the material of the insulating layer 18 is not particularly limited.
  • the insulating layer 18 can be formed of, for example, silicon oxide, silicon nitride, silicon oxynitride, or the like. Especially, it is preferable that the insulating layer 18 is formed of silicon nitride.
  • the insulating layer 18 preferably contains hydrogen.
  • the IP laminate 13 is formed on the portion of the back surface 10b exposed from the IN laminate 12 and the end of the insulating layer 18. For this reason, both end portions of the IP stacked body 13 overlap with the IN stacked body 12 in the height direction z.
  • the IP stacked body 13 includes an i-type amorphous semiconductor layer 13i formed on the back surface 10b and a p-type amorphous semiconductor layer 13p formed on the i-type amorphous semiconductor layer 13i. It is comprised by the laminated body.
  • the i-type amorphous semiconductor layer 13i is made of amorphous silicon containing hydrogen.
  • the thickness of the i-type amorphous semiconductor layer 13i is not particularly limited as long as the thickness does not substantially contribute to power generation.
  • the thickness of the i-type amorphous semiconductor layer 13i can be, for example, about several to 250 inches.
  • the p-type amorphous semiconductor layer 13p is an amorphous semiconductor layer having a p-type conductivity type, to which a p-type dopant is added.
  • the p-type amorphous semiconductor layer 13p is made of p-type amorphous silicon containing hydrogen.
  • the thickness of the p-type amorphous semiconductor layer 13p is not particularly limited. The thickness of the p-type amorphous semiconductor layer 13p can be, for example, about 20 to 500 mm.
  • the i-type amorphous semiconductor layer 13i having a thickness that does not substantially contribute to power generation is provided between the crystalline semiconductor substrate 10 and the p-type amorphous semiconductor layer 13p.
  • Structure is constructed.
  • each of the amorphous semiconductor layers 17, 12, and 13 contains hydrogen in order to improve passivation properties.
  • n-side electrode 14 as a first electrode that collects electrons is formed on the n-type amorphous semiconductor layer 12n.
  • a p-side electrode 15 as a second electrode that collects holes is formed on the p-type amorphous semiconductor layer 13p.
  • the p-side electrode 15 and the n-side electrode 14 are electrically insulated.
  • the interval W5 between the n-side electrode 14 and the p-side electrode 15 on the insulating layer 18 can be set to about 1/3 of the width W3, for example.
  • each of the IN laminate 12 and the IP laminate 13 is formed in a comb shape.
  • each of the n-side electrode 14 and the p-side electrode 15 includes bus bars 14A and 15A and a plurality of fingers 14B and 15B.
  • each of the n-side electrode 14 and the p-side electrode 15 is composed of only a plurality of fingers, and may be a so-called bus bar-less electrode that does not have a bus bar.
  • the bus bar 14A of the n-side electrode 14 and the bus bar 15A of the p-side electrode 15 have substantially the same area.
  • the finger 14 ⁇ / b> B of the n-side electrode 14 is narrower than the finger 15 ⁇ / b> B of the p-side electrode 15. That is, the width W6 of the finger 14B is smaller than the width W7 of the finger 15B. Moreover, the finger 14B is one fewer than the finger 15B. Accordingly, the n-side electrode 14 has a smaller area than the p-side electrode 15.
  • W6 / W7 is preferably in the range of 0.5 to 1, for example.
  • Each of the n-side electrode 14 and the p-side electrode 15 is not particularly limited as long as it can collect carriers.
  • each of the n-side electrode 14 and the p-side electrode 15 is formed by a laminated body of first to fourth conductive layers 19a to 19d.
  • the first conductive layer 19a can be formed by, for example, TCO (Transparent Conductive Oxide) such as ITO (Indium Tin Oxide). Specifically, in the present embodiment, the first conductive layer 19a is made of ITO. The thickness of the first conductive layer 19a can be about 50 to 100 nm, for example.
  • the first conductive layer 19a can be formed by a thin film forming method such as a sputtering method or a CVD (Chemical Vapor Deposition) method.
  • the second to fourth conductive layers 19b to 19d can be formed of a metal or alloy such as Cu, for example. Specifically, in the present embodiment, each of the second and third conductive layers 19b and 19c is formed of Cu.
  • the fourth conductive layer 19d is made of Sn.
  • the thicknesses of the second to fourth conductive layers 19b to 19d can be, for example, about 50 nm to 1 ⁇ m, about 10 ⁇ m to 20 ⁇ m, and about 1 ⁇ m to 5 ⁇ m, respectively.
  • the second conductive layer 19b constitutes a seed layer.
  • the “seed layer” refers to a layer that is a starting point for plating growth.
  • the seed layer is generally made of a metal or an alloy.
  • the second conductive layer 19b as a seed layer can be formed by a thin film forming method such as a sputtering method, a vapor deposition method, a printing method, or an ink jet method other than the plating method.
  • the third and fourth conductive layers 19c and 19d are constituted by plating films.
  • a semiconductor substrate 10 (see FIGS. 4 and 2) is prepared.
  • step S1 the light receiving surface 10a and the back surface 10b of the semiconductor substrate 10 are cleaned.
  • the semiconductor substrate 10 can be cleaned using, for example, an HF aqueous solution.
  • step S1 a texture structure is formed on the light receiving surface 10a of the semiconductor substrate 10. Note that no texture structure is formed on the back surface 10b.
  • step S2 the i-type amorphous semiconductor layer 17i and the n-type amorphous semiconductor layer 17n are formed on the light receiving surface 10a of the semiconductor substrate 10, and the i-type amorphous semiconductor is formed on the back surface 10b.
  • the formation method of i-type amorphous semiconductor layers 17i and 21 and n-type amorphous semiconductor layers 17n and 22 is not particularly limited.
  • Each of the i-type amorphous semiconductor layers 17i, 21 and the n-type amorphous semiconductor layers 17n, 22 can be formed by, for example, a CVD (Chemical Vapor Deposition) method such as a plasma CVD method.
  • CVD Chemical Vapor Deposition
  • the insulating layer 16 is formed on the n-type amorphous semiconductor layer 17n, and the insulating layer 23 is formed on the n-type amorphous semiconductor layer 22.
  • the formation method of the insulating layers 16 and 23 is not specifically limited.
  • the insulating layers 16 and 23 can be formed by, for example, a thin film forming method such as a sputtering method or a CVD method.
  • step S4 the insulating layer 23 is etched to remove a part of the insulating layer 23. Specifically, a portion of the insulating layer 23 located on a region where the p-type semiconductor layer is bonded to the semiconductor substrate 10 in a later step is removed.
  • the insulating layer 23 can be etched using an acidic etching solution such as an HF aqueous solution, for example, when the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride.
  • step S5 using the insulating layer 23 patterned in step S4 as a mask, the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22 are etched using an alkaline etchant. As a result, portions of the i-type amorphous semiconductor layer 21 and the n-type amorphous semiconductor layer 22 other than the portions covered by the insulating layer 23 are removed. As a result, a portion of the back surface 10b where the insulating layer 23 is not located above is exposed, and the i-type amorphous semiconductor layer 12i and the n-type amorphous semiconductor layer 12n (see FIG. 2).
  • the insulating layer 23 is made of silicon oxide, silicon nitride, or silicon oxynitride. For this reason, although the etching rate of the insulating layer 23 with an acidic etching solution is high, the etching rate of the insulating layer 23 with an alkaline etching solution is low.
  • the semiconductor layers 21 and 22 are made of amorphous silicon. For this reason, the semiconductor layers 21 and 22 have a low etching rate with an acidic etching solution and a high etching rate with an alkaline etching solution. Therefore, although the insulating layer 23 is etched by the acidic etching solution used in step S4, the semiconductor layers 21 and 22 are not substantially etched.
  • the semiconductor layers 21 and 22 are etched by the alkaline etching solution used in step S5, but the insulating layer 23 is not substantially etched. Therefore, in step S4 and step S5, the insulating layer 23 or the semiconductor layers 21 and 22 can be selectively etched.
  • the n-type semiconductor device has the back surface 10b as the first main surface and the light-receiving surface 10a as the second main surface, and is made of an n-type semiconductor on a part of the back surface 10b.
  • a semiconductor substrate 10 on which an amorphous semiconductor layer 12n is formed and an insulating layer 23 is formed so as to cover the n-type amorphous semiconductor layer 12n is prepared.
  • step S6 the i-type amorphous semiconductor layer 24 and the p-type amorphous semiconductor layer 25 are sequentially formed in this order so as to cover the back surface 10b.
  • a method for forming the amorphous semiconductor layers 24 and 25 is not particularly limited.
  • the amorphous semiconductor layers 24 and 25 can be formed by, for example, a CVD method.
  • step S7 a part of the portion located on the insulating layer 23 of the amorphous semiconductor layers 24 and 25 is etched. Thereby, the i-type amorphous semiconductor layer 13i and the p-type amorphous semiconductor layer 13p are formed from the amorphous semiconductor layers 24 and 25.
  • a first etchant having an etching rate for the amorphous semiconductor layers 24 and 25 higher than that for the insulating layer 23 is used. For this reason, the amorphous semiconductor layers 24 and 25 are selectively etched out of the insulating layer 23 and the amorphous semiconductor layers 24 and 25.
  • etching agent includes a paste-like etching paste and an etching ink whose viscosity is adjusted.
  • step S8 the insulating layer 23 is etched. Specifically, the insulating layer 23 is formed on the amorphous semiconductor layers 13i and 13p including the amorphous semiconductor layers 24 and 25 partially removed by the etching in step S7 using a second etching agent. The exposed part is removed by etching. Thereby, the n-type amorphous semiconductor layer 12n is exposed and the insulating layer 18 is formed from the insulating layer 23.
  • step S8 a second etching agent having an etching rate for the insulating layer 23 higher than that for the amorphous semiconductor layers 24 and 25 is used. For this reason, the insulating layer 23 is selectively etched among the insulating layer 23 and the amorphous semiconductor layers 24 and 25.
  • one region of one main surface has a p-type surface (the surface of the p-type amorphous semiconductor layer 13p), and the other region has an n-type surface (n-type non-surface).
  • the solar cell substrate 20 having the surface of the crystalline semiconductor layer 12n) is manufactured.
  • step S9 by performing an electrode forming step of forming the n-side electrode 14 and the p-side electrode 15 on the n-type amorphous semiconductor layer 12n and the p-type amorphous semiconductor layer 13p, respectively, The battery 1 can be completed.
  • the conductive layer 26 made of TCO and the conductive layer 27 made of a metal or alloy such as Cu are formed by a CVD (Chemical Vapor Deposition) method such as a plasma CVD method or a sputtering method. They are formed in this order by a thin film forming method such as.
  • CVD Chemical Vapor Deposition
  • portions of the conductive layers 26 and 27 located on the insulating layer 18 are divided.
  • the first and second conductive layers 19a, 19b are formed from the conductive layers 26, 27.
  • the second conductive film 19b forms a seed layer
  • the seed layers of the n-side electrode 14 and the p-side electrode 15 are formed in step S9-1. Is done.
  • the second conductive film 19b as a seed layer includes a first seed layer 19b1 located on the n-type amorphous semiconductor layer 12n and a p-type amorphous semiconductor layer 13p.
  • An overlying second seed layer 19b2 is included.
  • the first seed layer 19b1 and the second seed layer 19b2 have different areas. Specifically, the area of the first seed layer 19b1 is smaller than the area of the second seed layer 19b2. Further, the width of the portion constituting the finger 14B of the first seed layer 19b1 is narrower than the width of the portion constituting the finger 15B of the second seed layer 19b2.
  • the conductive layers 26 and 27 can be divided by, for example, a photolithography method.
  • a third conductive layer 19c made of Cu and a fourth conductive layer 19d made of Sn are sequentially formed on the first and second conductive layers 19a and 19b by electrolytic plating.
  • the n-side electrode 14 and the p-side electrode 15 shown in FIG. 2 can be completed.
  • the area of the first seed layer 19b1 is smaller than the area of the second seed layer 19b2. Further, when the same current flows in the first seed layer 19b1 and the second seed layer 19b2, plating of the same mass is performed on each of the first and second seed layers 19b1 and 19b2. A film is formed. For this reason, when the same current flows through the first seed layer 19b1 and the second seed layer 19b2, the conductive layers 19c and 19d are positioned on the first seed layer 19b1.
  • the first plating film 19cd1 is thicker than the second plating film 19cd2 located on the second seed layer 19b2. Therefore, it is possible to effectively reduce the electrical resistance of the n-side electrode 14 that has a relatively small area and tends to have high electrical resistance. As a result, the power generation efficiency of the solar cell 1 can be further increased.
  • the n-side electrode 14 and the p-side electrode 14 are relatively small with respect to the p-side electrode 15 because the n-side electrode 14, which has a relatively small area and tends to have high electrical resistance, is relatively high. It is difficult to contact the electrode 15. Therefore, the interval W5 between the n-side electrode 14 and the p-side electrode 15 can be reduced. As a result, the electrical resistance of the n-side electrode 14 can be reduced more effectively.
  • the p-side electrode 15 is relatively thin with respect to the n-side electrode 14, so that a large stress is unlikely to act on the semiconductor substrate 10. Therefore, the semiconductor substrate 10 can be prevented from warping.
  • the ratio between the thickness of the n-side electrode 14 and the thickness of the p-side electrode 15 is not particularly limited, but is in the range of 1 to 2 It is preferable to be within.
  • the first and second plating layers 19b1 and 19b2 are adjusted by adjusting the currents flowing through the first and second seed layers 19b1 and 19b2.
  • the thickness of the plating films 19cd1 and 19cd2 can be adjusted. For example, the case where the magnitudes of currents flowing through the first and second seed layers 19b1 and 19b2 are made equal by making the magnitudes of currents flowing through the first and second seed layers 19b1 and 19b2 different from each other.
  • the first and second plating films 19cd1 and 19cd2 having different thickness ratios can be formed. Specifically, the first and second plating films 19cd1 and 19cd2 having the same thickness can be formed. Therefore, the electrical resistance of the n-side electrode 14 and the p-side electrode 15 can be adjusted according to the required characteristics of the solar cell 1.
  • a crystalline semiconductor substrate having an n-type conductivity is used as the semiconductor substrate 10, and the n-type amorphous semiconductor layer 12n is formed on the semiconductor substrate 10.
  • the example in which the p-type amorphous semiconductor layer 13p is formed has been described. However, the present invention is not limited to this configuration.
  • the n-type dopant is thermally diffused into a part of the n-type crystalline semiconductor substrate 30 on the back surface 30b side, so that the back surface 30b of the crystalline semiconductor substrate 30 is highly doped.
  • the n + -type region 31n may be formed.
  • the n-type dopant is thermally diffused in one region of the back surface of the n-type crystalline semiconductor substrate 30 to form a highly doped n-type region, and the p-type dopant is thermally diffused in the other region.
  • a mold region may be formed.
  • the surface of the n-type region that is more highly doped than the semiconductor substrate constitutes the n-type surface of the present invention
  • the surface of the p-type region constitutes the p-type surface.
  • the first conductive layer 19a composed of TCO is not particularly required.
  • the first conductive layer 19a made of TCO may be provided on the surface made of an amorphous semiconductor layer among the p-type surface and the n-type surface.

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Abstract

【課題】向上した発電効率を有する太陽電池を製造し得る方法及び向上した発電効率を有する太陽電池を提供する。 【解決手段】一主面と他主面とを有し、一主面の一の領域及び他の領域に夫々露出するｐ型表面及びｎ型表面を有する太陽電池基板２０を形成する。ｐ型表面上及びｎ型表面上に夫々シード層を電気的に分離された状態で形成する。電解メッキ法を用いてｐ型表面上及びｎ型表面上のシード層上に、夫々めっき膜を形成する。

Description

太陽電池の製造方法及び太陽電池
　本発明は、裏面接合型の太陽電池の製造方法及び太陽電池に関する。
　近年、環境に対する負荷が小さなエネルギー源として、太陽電池が大いに注目されている。このため、太陽電池に関する研究開発が活発に行われている。なかでも、太陽電池の発電効率を如何に高めるかが重要な課題となっており、向上した発電効率を有する太陽電池やその製造方法の研究開発が特に盛んに行われている。
　発電効率が高い太陽電池としては、例えば下記の特許文献１などにおいて、太陽電池の裏面側にｐ型領域及びｎ型領域が形成されている所謂裏面接合型の太陽電池が提案されている。この裏面接合型の太陽電池では、受光面側に電極を設ける必要がない。このため、裏面接合型の太陽電池では、光の受光効率を高めることができる。従って、より向上した発電効率を実現し得る。また、配線材による太陽電池の接続を裏面側のみで行える。このため、幅の広い配線材を用いることができる。従って、複数の太陽電池を、配線材を用いて配線することによる電圧降下を抑制することができる。
特開２００９－２００２６７号公報
　しかしながら、太陽電池の発電効率を高め得る電極構造や電極の形成方法については、現在のところ、十分に検討が行われているとは言い難い状況にある。従って、電極構造及び電極の形成方法を好適化することにより、太陽電池の発電効率をさらに向上させることが重要な課題となっている。
　本発明は、係る点に鑑みてなされたものであり、向上した発電効率を有する太陽電池を製造し得る方法及び向上した発電効率を有する太陽電池を提供することにある。
　本発明に係る太陽電池の製造方法では、一主面と他主面とを有し、一主面の一の領域及び他の領域に夫々露出するｐ型表面及びｎ型表面を有する太陽電池基板を形成する。ｐ型表面上及びｎ型表面上に夫々シード層を電気的に分離された状態で形成する。電解メッキ法を用いてｐ型表面上及びｎ型表面上のシード層上に、夫々めっき膜を形成する。
　本発明に係る太陽電池は、太陽電池基板と、電極層とを有する。太陽電池基板は、一主面と他主面とを有する。太陽電池基板は、一主面の一の領域及び他の領域に夫々露出するｐ型表面及びｎ型表面を有する。電極層は、ｐ型表面上及びｎ型表面上にそれぞれ形成されている。ｐ型表面及びｎ型表面のうち面積の大きい一方の表面上に形成された電極の厚みは、他方の表面上に形成された電極の厚みよりも大きい。
　本発明によれば、向上した発電効率を有する太陽電池を製造し得る方法及び向上した発電効率を有する太陽電池を提供することができる。
第１の実施形態における太陽電池の略図的平面図である。 図１の線ＩＩ－ＩＩにおける略図的な部分断面図である。 第１の実施形態における太陽電池の製造工程を表すフローチャートである。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 太陽電池の製造工程を説明するための略図的断面図である。 第２の実施形態における太陽電池の略図的断面図である。
　以下、本発明の好ましい実施形態の一例について説明する。但し、下記の実施形態は、単なる一例である。本発明は、下記の実施形態に何ら限定されない。
　また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
　《第１の実施形態》
　（太陽電池１の構成）
　まず、本実施形態において製造される太陽電池１の構成について、図１及び図２を参照しながら詳細に説明する。
　太陽電池１は、裏面接合型の太陽電池である。なお、本実施形態の太陽電池１単体では、十分に大きな出力が得られない場合は、太陽電池１は、複数の太陽電池１が配線材により接続された太陽電池モジュールとして利用されることもある。
　太陽電池１は、半導体基板１０を備えている。半導体基板１０は、第２の主面としての受光面１０ａと、第１の主面としての裏面１０ｂとを有する。半導体基板１０は、受光面１０ａにおいて、光１１を受光することによってキャリアを生成する。ここで、キャリアとは、光が半導体基板１０に吸収されることにより生成される正孔及び電子のことである。
　半導体基板１０は、ｎ型またはｐ型の導電型を有する結晶性半導体基板により構成されている。結晶性半導体基板の具体例としては、例えば、単結晶シリコン基板、多結晶シリコン基板などの結晶シリコン基板が挙げられる。
　なお、半導体基板を結晶性半導体基板以外の半導体基板により構成することができる。例えば、ＧａＡｓやＩｎＰなどからなる化合物半導体基板を半導体基板１０に替えて用いることができる。以下、本実施形態では、半導体基板１０がｎ型の結晶シリコン基板により構成されている例について説明する。
　半導体基板１０の受光面１０ａの上には、真性な非晶質半導体（以下、真性な半導体を「ｉ型半導体」とする。）からなるｉ型非晶質半導体層１７ｉが形成されている。本実施形態においては、ｉ型非晶質半導体層１７ｉは、具体的には、水素を含有するｉ型のアモルファスシリコンにより形成されている。ｉ型非晶質半導体層１７ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１７ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　なお、本発明において、「非晶質半導体」には、微結晶半導体を含むものとする。微結晶半導体とは、非晶質半導体中に析出している半導体結晶の平均粒子径が約１ｎｍ～８０ｎｍの範囲内にある半導体をいう。
　ｉ型非晶質半導体層１７ｉの上には、半導体基板１０と同じ導電型を有するｎ型非晶質半導体層１７ｎが形成されている。ｎ型非晶質半導体層１７ｎは、ｎ型のドーパントが添加されており、ｎ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｎ型非晶質半導体層１７ｎは、水素を含有するｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１７ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１７ｎの厚みは、例えば、２０Å～５００Å程度とすることができる。
　ｎ型非晶質半導体層１７ｎの上には、反射防止膜としての機能と保護膜としての機能とを兼ね備えた絶縁層１６が形成されている。絶縁層１６は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素により形成することができる。絶縁層１６の厚みは、付与しようとする反射防止膜の反射防止特性などに応じて適宜設定することができる。絶縁層１６の厚みは、例えば８０ｎｍ～１μｍ程度とすることができる。
　上記のｉ型非晶質半導体層１７ｉ、ｎ型非晶質半導体層１７ｎ及び絶縁層１６の積層構造は、半導体基板１０のパッシベーション層としての機能及び反射防止膜としての機能を有する。
　半導体基板１０の裏面１０ｂの上には、ＩＮ積層体１２とＩＰ積層体１３とが形成されている。図１に示すように、ＩＮ積層体１２とＩＰ積層体１３とのそれぞれは、くし歯状に形成されている。ＩＮ積層体１２とＩＰ積層体１３とは互いに間挿し合うように形成されている。このため、裏面１０ｂ上において、ＩＮ積層体１２とＩＰ積層体１３とは、交差幅方向ｙに垂直な方向ｘに沿って交互に配列されている。方向ｘにおいて隣り合うＩＮ積層体１２とＩＰ積層体１３とは接触している。すなわち、本実施形態では、ＩＮ積層体１２とＩＰ積層体１３とによって、裏面１０ｂの実質的に全体が被覆されている。なお、ＩＮ積層体１２の幅Ｗ１（図２を参照）と、方向ｘにおけるＩＮ積層体１２の間隔Ｗ２とのそれぞれは、例えば、１００μｍ～１．５ｍｍ程度とすることができる。幅Ｗ１と間隔Ｗ２とは、互いに等しくてもよいし、異なっていてもよい。
　ＩＮ積層体１２は、裏面１０ｂの上に形成されているｉ型非晶質半導体層１２ｉと、ｉ型非晶質半導体層１２ｉの上に形成されているｎ型非晶質半導体層１２ｎとの積層体により構成されている。ｉ型非晶質半導体層１２ｉは、上記ｉ型非晶質半導体層１７ｉと同様に、水素を含有するアモルファスシリコンからなる。ｉ型非晶質半導体層１２ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１２ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　ｎ型非晶質半導体層１２ｎは、上記ｎ型非晶質半導体層１７ｎと同様に、ｎ型のドーパントが添加されており、半導体基板１０と同様に、ｎ型の導電型を有する。具体的には、本実施形態では、ｎ型非晶質半導体層１２ｎは、水素を含有するｎ型アモルファスシリコンからなる。ｎ型非晶質半導体層１２ｎの厚みは、特に限定されない。ｎ型非晶質半導体層１２ｎの厚みは、例えば、２０Å～５００Å程度とすることができる。
　ＩＮ積層体１２の方向ｘにおける中央部を除く両端部の上には、絶縁層１８が形成されている。ＩＮ積層体１２の方向ｘにおける中央部は、絶縁層１８から露出している。絶縁層１８の方向ｘにおける幅Ｗ３は特に限定されず、例えば、幅Ｗ１の約１／３程度とすることができる。また、絶縁層１８間の方向ｘにおける間隔Ｗ４も特に限定されず、例えば、幅Ｗ１の約１／３程度とすることができる。
　絶縁層１８の材質は、特に限定されない。絶縁層１８は、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素などにより形成することができる。なかでも、絶縁層１８は、窒化ケイ素により形成されていることが好ましい。また、絶縁層１８は、水素を含んでいることが好ましい。
　ＩＰ積層体１３は、裏面１０ｂのＩＮ積層体１２から露出した部分と、絶縁層１８の端部との上に形成されている。このため、ＩＰ積層体１３の両端部は、ＩＮ積層体１２と高さ方向ｚにおいて重なっている。
　ＩＰ積層体１３は、裏面１０ｂの上に形成されているｉ型非晶質半導体層１３ｉと、ｉ型非晶質半導体層１３ｉの上に形成されているｐ型非晶質半導体層１３ｐとの積層体により構成されている。
　ｉ型非晶質半導体層１３ｉは、水素を含有するアモルファスシリコンからなる。ｉ型非晶質半導体層１３ｉの厚みは、発電に実質的に寄与しない程度の厚みである限りにおいて特に限定されない。ｉ型非晶質半導体層１３ｉの厚みは、例えば、数Å～２５０Å程度とすることができる。
　ｐ型非晶質半導体層１３ｐは、ｐ型のドーパントが添加されており、ｐ型の導電型を有する非晶質半導体層である。具体的には、本実施形態では、ｐ型非晶質半導体層１３ｐは、水素を含有するｐ型のアモルファスシリコンからなる。ｐ型非晶質半導体層１３ｐの厚みは、特に限定されない。ｐ型非晶質半導体層１３ｐの厚みは、例えば、２０Å～５００Å程度とすることができる。
　このように、本実施形態では、結晶性の半導体基板１０とｐ型非晶質半導体層１３ｐとの間に、実質的に発電に寄与しない程度の厚みのｉ型非晶質半導体層１３ｉが設けられた構造が構成されている。本実施形態のような構造を採用することにより、半導体基板１０とＩＰ積層体１３との接合界面における小数キャリアの再結合を抑制することができる。その結果、光電変換効率の向上を図ることができる。
　なお、非晶質半導体層１７、１２、１３のそれぞれは、パッシベーション性を高めるため、水素を含むものであることが好ましい。
　ｎ型非晶質半導体層１２ｎの上には、電子を収集する、第１の電極としてのｎ側電極１４が形成されている。一方、ｐ型非晶質半導体層１３ｐの上には、正孔を収集する、第２の電極としてのｐ側電極１５が形成されている。ｐ側電極１５とｎ側電極１４とは、電気的に絶縁されている。なお、絶縁層１８の上におけるｎ側電極１４とｐ側電極１５との間の間隔Ｗ５は、例えば、幅Ｗ３の１／３程度とすることができる。
　上述の通り、本実施形態では、ＩＮ積層体１２とＩＰ積層体１３とのそれぞれはくし歯状に形成されている。このため、図１に示すように、ｎ側電極１４及びｐ側電極１５のそれぞれは、バスバー１４Ａ，１５Ａ及び複数のフィンガー１４Ｂ，１５Ｂを有する。もっとも、ｎ側電極１４及びｐ側電極１５のそれぞれは、複数のフィンガーのみにより構成されており、バスバーを有さない所謂バスバーレス型の電極であってもよい。
　本実施形態では、ｎ側電極１４のバスバー１４Ａと、ｐ側電極１５のバスバー１５Ａとは、実質的に同じ面積を有している。ｎ側電極１４のフィンガー１４Ｂは、ｐ側電極１５のフィンガー１５Ｂよりも幅狭である。すなわち、フィンガー１４Ｂの幅Ｗ６は、フィンガー１５Ｂの幅Ｗ７よりも小さい。また、フィンガー１４Ｂは、フィンガー１５Ｂよりも１本少ない。従って、ｎ側電極１４の方が、ｐ側電極１５よりも面積が小さい。
　なお、Ｗ６／Ｗ７は、例えば、０．５～１の範囲内であることが好ましい。
　ｎ側電極１４及びｐ側電極１５のそれぞれは、キャリアを収集できるものである限りにおいて特に限定されない。本実施形態においては、ｎ側電極１４とｐ側電極１５とのそれぞれは、第１～第４の導電層１９ａ～１９ｄの積層体により形成されている。
　第１の導電層１９ａは、例えば、ＩＴＯ（インジウム錫酸化物）などのＴＣＯ（Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｖｅ　Ｏｘｉｄｅ）等により形成することができる。具体的には、本実施形態では、第１の導電層１９ａは、ＩＴＯにより形成されている。第１の導電層１９ａの厚みは、例えば、５０～１００ｎｍ程度とすることができる。なお、第１の導電層１９ａは、例えば、スパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの薄膜形成法により形成することができる。
　第２～第４の導電層１９ｂ～１９ｄは、例えばＣｕなどの金属や合金により形成することができる。具体的には、本実施形態では、第２及び第３の導電層１９ｂ、１９ｃのそれぞれは、Ｃｕにより形成されている。第４の導電層１９ｄは、Ｓｎにより形成されている。第２～第４の導電層１９ｂ～１９ｄの厚みは、それぞれ、例えば、５０ｎｍ～１μｍ程度、１０μｍ～２０μｍ程度、１μｍ～５μｍ程度とすることができる。
　本実施形態においては、第１～第４の導電層１９ａ～１９ｄのうち、第２の導電層１９ｂがシード層を構成している。ここで、「シード層」とは、めっき成長の起点となる層のことをいう。シード層は、一般的には、金属や合金により構成されている。シード層としての第２の導電層１９ｂは、めっき法以外の、スパッタリング法や蒸着法、印刷法或いはインクジェット法などの薄膜形成法などにより形成することができる。
　本実施形態においては、第３及び第４の導電層１９ｃ、１９ｄがめっき膜により構成されている。
　次に、図３～図１３を主として参照しながら、本実施形態の太陽電池１の製造方法について説明する。
　まず、半導体基板１０（図４及び図２を参照）を用意する。次に、ステップＳ１において、半導体基板１０の受光面１０ａ及び裏面１０ｂの洗浄を行う。半導体基板１０の洗浄は、例えば、ＨＦ水溶液などを用いて行うことができる。なお、このステップＳ１において、半導体基板１０の受光面１０ａにテクスチャ構造を形成する。尚、裏面１０ｂにはテクスチャ構造を形成しない。
　次に、ステップＳ２において、半導体基板１０の受光面１０ａの上にｉ型非晶質半導体層１７ｉとｎ型非晶質半導体層１７ｎとを形成すると共に、裏面１０ｂの上にｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを形成する。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれの形成方法は、特に限定されない。ｉ型非晶質半導体層１７ｉ，２１及びｎ型非晶質半導体層１７ｎ，２２のそれぞれは、例えば、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成することができる。
　次に、ステップＳ３において、ｎ型非晶質半導体層１７ｎの上に絶縁層１６を形成すると共に、ｎ型非晶質半導体層２２の上に絶縁層２３を形成する。なお、絶縁層１６，２３の形成方法は特に限定されない。絶縁層１６，２３は、例えば、スパッタリング法やＣＶＤ法等の薄膜形成法などにより形成することができる。
　次に、ステップＳ４において、絶縁層２３をエッチングすることにより、絶縁層２３の一部分を除去する。具体的には、絶縁層２３のうち、後の工程で半導体基板１０にｐ型半導体層を接合させる領域の上に位置する部分を除去する。なお、絶縁層２３のエッチングは、絶縁層２３が酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる場合は、例えば、ＨＦ水溶液等の酸性のエッチング液を用いて行うことができる。
　次に、ステップＳ５において、ステップＳ４においてパターニングした絶縁層２３をマスクとして用いて、ｉ型非晶質半導体層２１とｎ型非晶質半導体層２２とを、アルカリ性のエッチング液を用いてエッチングすることにより、ｉ型非晶質半導体層２１及びｎ型非晶質半導体層２２の絶縁層２３により覆われている部分以外の部分を除去する。これにより、裏面１０ｂのうち、上方に絶縁層２３が位置していない部分を露出させると共に、半導体層２１，２２から、ｉ型非晶質半導体層１２ｉとｎ型非晶質半導体層１２ｎ（図２を参照）とを形成する。
　ここで、上述の通り、本実施形態では、絶縁層２３が酸化シリコン、窒化シリコンまたは酸窒化シリコンからなる。このため、酸性のエッチング液による絶縁層２３のエッチング速度は高いものの、アルカリ性のエッチング液による絶縁層２３のエッチング速度は低い。一方、半導体層２１，２２は非晶質シリコンからなる。このため、半導体層２１，２２に関しては、酸性のエッチング液によるエッチング速度が低く、アルカリ性のエッチング液によるエッチング速度が高い。よって、ステップＳ４において用いた酸性のエッチング液によって、絶縁層２３はエッチングされるものの、半導体層２１，２２は、実質的にエッチングされない。一方、ステップＳ５において用いたアルカリ性のエッチング液によって半導体層２１，２２はエッチングされるものの、絶縁層２３は実質的にエッチングされない。従って、ステップＳ４及びステップＳ５において、絶縁層２３または半導体層２１，２２を選択的にエッチングすることができる。
　以上のように、ステップＳ１～Ｓ５によって、第１の主面としての裏面１０ｂと第２の主面としての受光面１０ａとを有し、裏面１０ｂの一部分の上にｎ型半導体からなるｎ型非晶質半導体層１２ｎが形成されており、さらにｎ型非晶質半導体層１２ｎを覆うように絶縁層２３が形成されている半導体基板１０を用意する。
　次に、ステップＳ６において、裏面１０ｂを覆うように、ｉ型非晶質半導体層２４とｐ型非晶質半導体層２５とをこの順番で順次形成する。非晶質半導体層２４，２５の形成方法は特に限定されない。非晶質半導体層２４，２５は、例えば、ＣＶＤ法などにより形成することができる。
　次に、ステップＳ７において、非晶質半導体層２４，２５の絶縁層２３の上に位置している部分の一部分をエッチングする。これにより、非晶質半導体層２４，２５からｉ型非晶質半導体層１３ｉとｐ型非晶質半導体層１３ｐとを形成する。
　このステップＳ７においては、非晶質半導体層２４，２５に対するエッチング速度が絶縁層２３に対するエッチング速度よりも大きな第１のエッチング剤を使用する。このため、絶縁層２３と非晶質半導体層２４，２５のうち、非晶質半導体層２４，２５が選択的にエッチングされる。
　なお、「エッチング剤」には、ペースト状のエッチングペーストや粘度が調製されたエッチングインクが含まれるものとする。
　次に、ステップＳ８において絶縁層２３のエッチングを行う。具体的には、ステップＳ７におけるエッチングにより一部分が除去された非晶質半導体層２４，２５からなる非晶質半導体層１３ｉ、１３ｐの上から、第２のエッチング剤を用いて、絶縁層２３の露出部をエッチングにより除去する。これにより、ｎ型非晶質半導体層１２ｎを露出させると共に、絶縁層２３から絶縁層１８を形成する。
　このステップＳ８においては、絶縁層２３に対するエッチング速度が非晶質半導体層２４，２５に対するエッチング速度よりも大きな第２のエッチング剤を使用する。このため、絶縁層２３と非晶質半導体層２４，２５のうち、絶縁層２３が選択的にエッチングされる。
　以上のように、ステップＳ８までの工程において、一主面の一の領域にｐ型表面（ｐ型非晶質半導体層１３ｐの表面）を有し、他の領域にｎ型表面（ｎ型非晶質半導体層１２ｎの表面）を有する太陽電池基板２０が製造される。
　次に、ステップＳ９において、ｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐのそれぞれの上にｎ側電極１４及びｐ側電極１５を形成する電極形成工程を行うことにより、太陽電池１を完成させることができる。
　具体的には、まず、ステップＳ９－１において、ＴＣＯからなる導電層２６と、Ｃｕなどの金属や合金からなる導電層２７とを、プラズマＣＶＤ法等のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタリング法等の薄膜形成法によりこの順番で形成する。その後、図１２に示すように、導電層２６，２７の絶縁層１８の上に位置している部分を分断する。これにより、導電層２６，２７から第１及び第２の導電層１９ａ、１９ｂが形成される。ここで、本実施形態では、上述のように、第２の導電膜１９ｂがシード層を構成しているため、ステップＳ９－１において、ｎ側電極１４及びｐ側電極１５夫々のシード層が形成される。
　図１２に示すように、シード層としての第２の導電膜１９ｂには、ｎ型非晶質半導体層１２ｎの上に位置する第１のシード層１９ｂ１と、ｐ型非晶質半導体層１３ｐの上に位置する第２のシード層１９ｂ２とが含まれている。本実施形態では、第１のシード層１９ｂ１と第２のシード層１９ｂ２とは、面積が互いに異なる。具体的には、第１のシード層１９ｂ１の面積は、第２のシード層１９ｂ２の面積よりも小さい。また、第１のシード層１９ｂ１のフィンガー１４Ｂを構成する部分の幅は、第２のシード層１９ｂ２のフィンガー１５Ｂを構成する部分の幅よりも狭い。
　なお、導電層２６，２７の分断は、例えばフォトリソグラフィー法などにより行うことができる。
　次に、第１及び第２の導電層１９ａ、１９ｂの上に、電解めっきにより、Ｃｕからなる第３の導電層１９ｃと、Ｓｎからなる第４の導電層１９ｄとを順次形成することにより、図２に示すｎ側電極１４とｐ側電極１５とを完成させることができる。
　ここで、本実施形態では、上述のように、第１のシード層１９ｂ１の面積は、第２のシード層１９ｂ２の面積よりも小さい。また、第１のシード層１９ｂ１と第２のシード層１９ｂ２とに、互いに同じ大きさの電流を流した場合、第１及び第２のシード層１９ｂ１，１９ｂ２のそれぞれの上に、同じ質量のめっき膜が形成される。このため、第１のシード層１９ｂ１と第２のシード層１９ｂ２とに、互いに同じ大きさの電流を流した場合、導電層１９ｃ、１９ｄのうち、第１のシード層１９ｂ１の上に位置している第１のめっき膜１９ｃｄ１の方が、第２のシード層１９ｂ２の上に位置している第２のめっき膜１９ｃｄ２よりも厚くなる。よって、相対的に面積が狭く、電気抵抗が高くなりがちなｎ側電極１４の電気抵抗を効果的に低減することができる。その結果、太陽電池１の発電効率をより高くすることができる。
　ここで、第１のシード層１９ｂ１と第２のシード層１９ｂ２とに、同じ電源を用いて電流を供給することで、両シード層１９ｂ１及び１９ｂ２に容易に同じ大きさの電流を流すことができる。従って、太陽電池１の製造が容易になる。
　例えば、電極の電気抵抗を低減する観点からは、ｎ側電極及びｐ側電極の両方を厚く形成することも考えられる。しかしながら、その場合は、隣接しているｎ側電極とｐ側電極とが接触してしまいやすくなる。このため、ｎ側電極とｐ側電極との間の間隔を大きくする必要がある。よって、ｎ側及びｐ側電極のそれぞれの面積が小さくなってしまい、電極の電気抵抗を低減できない場合がある。
　それに対して、本実施形態では、相対的に面積が狭く、電気抵抗が高くなりがちなｎ側電極１４を、ｐ側電極１５に対して相対的に高くするため、ｎ側電極１４とｐ側電極１５とが接触しにくい。従って、ｎ側電極１４とｐ側電極１５との間の間隔Ｗ５を小さくすることができる。その結果、ｎ側電極１４の電気抵抗をより効果的に低減することができる。
　また、ｎ側電極とｐ側電極との両方を厚く形成した場合は、半導体基板に大きな応力が働きやすく、半導体基板が反りやすくなる。それに対して、本実施形態では、ｐ側電極１５は、ｎ側電極１４に対して相対的に薄いため、半導体基板１０に大きな応力が働きにくい。従って、半導体基板１０が反ることを抑制することができる。
　なお、ｎ側電極１４の厚みと、ｐ側電極１５の厚みとの比（（ｎ側電極１４の厚み）／（ｐ側電極１５の厚み））は、特に限定されないが、１～２の範囲内であることが好ましい。
　また、ステップＳ９－１の第１及び第２のめっき膜１９ｃｄ１，１９ｃｄ２を形成する工程において、第１及び第２のシード層１９ｂ１、１９ｂ２に流す電流を調整することにより、第１及び第２のめっき膜１９ｃｄ１，１９ｃｄ２の厚みを調整することができる。例えば、第１及び第２のシード層１９ｂ１、１９ｂ２に流す電流の大きさを相互に異ならせることにより、第１及び第２のシード層１９ｂ１、１９ｂ２に流す電流の大きさを等しくした場合とは異なる厚み比の第１及び第２のめっき膜１９ｃｄ１，１９ｃｄ２を形成することができる。具体的には、同じ厚みの第１及び第２のめっき膜１９ｃｄ１，１９ｃｄ２を形成することも可能となる。従って、太陽電池１の必要特性に応じて、ｎ側電極１４とｐ側電極１５の電気抵抗を調整することができる。
　また、上記第１の実施形態では、図２に示すように、半導体基板１０として、ｎ型の導電型を有する結晶性半導体基板を用い、半導体基板１０の上にｎ型非晶質半導体層１２ｎ及びｐ型非晶質半導体層１３ｐを形成する例について説明した。但し、本発明は、この構成に限定されない。
　例えば、図１３に示すように、ｎ型の結晶性半導体基板３０の裏面３０ｂ側の部分の一部分にｎ型のドーパントを熱拡散させることにより、結晶性半導体基板３０の裏面３０ｂの部分に高ドープのｎ＋型領域３１ｎを形成するようにしてもよい。
　また、ｎ型の結晶性半導体基板３０の裏面の一の領域にｎ型のドーパントを熱拡散させて高ドープのｎ型領域を形成し、他の領域にｐ型のドーパントを熱拡散させてｐ型領域を形成するようにしてもよい。この場合には、半導体基板より高ドープのｎ型領域の表面が本発明のｎ型表面を構成し、ｐ型領域の表面がｐ型表面を構成する。
　また、ｐ型表面あるいはｎ型表面が結晶性半導体の表面から構成される場合、ＴＣＯから構成される第１の導電層１９ａは特に設けなくてもよい。ｐ型表面及びｎ型表面のうち非晶質半導体層から構成されている表面上に、ＴＣＯから構成される第１の導電層１９ａを設けるとよい。
１…太陽電池
１０…半導体基板
１０ａ…受光面
１０ｂ…裏面
１１…光
１２…ＩＮ積層体
１２ｉ…ｉ型非晶質半導体層
１２ｎ…ｎ型非晶質半導体層
１３…ＩＰ積層体
１３ｉ…ｉ型非晶質半導体層
１３ｐ…ｐ型非晶質半導体層
１４…ｎ側電極
１５…ｐ側電極
１４Ａ，１５Ａ…バスバー
１４Ｂ，１５Ｂ…フィンガー
１６…絶縁層
１７ｉ…ｉ型非晶質半導体層
１７ｎ…ｎ型非晶質半導体層
１８…絶縁層
１９ａ…第１の導電層
１９ｂ…第２の導電層
１９ｂ１…第１のシード層
１９ｂ２…第２のシード層
１９ｃ…第３の導電層
１９ｄ…第４の導電層
１９ｃｄ１…第１のめっき膜
１９ｃｄ２…第２のめっき膜
２０…太陽電池基板
２１…ｉ型非晶質半導体層
２２…ｎ型非晶質半導体層
２３…絶縁層
２４…ｉ型非晶質半導体層
２５…ｐ型非晶質半導体層
２６，２７…導電層
３０…非晶質半導体基板
３０ｂ…裏面
３１ｎ…ｎ＋型領域

Claims (10)

  1. 　一主面と他主面とを有し、前記一主面の一の領域及び他の領域に夫々露出するｐ型表面及びｎ型表面を有する太陽電池基板を形成する工程と、
    　前記ｐ型表面上及びｎ型表面上に夫々シード層を電気的に分離された状態で形成する工程と、
    　電解メッキ法を用いて前記ｐ型表面上及びｎ型表面上のシード層上に、夫々めっき膜を形成する工程と、
    を有する太陽電池の製造方法。
  2. 　前記ｐ型表面上及びｎ型表面上のシード層に、同一の電源を用いて電流を供給することを特徴とする請求項１に記載の太陽電池の製造方法。
  3. 　前記ｐ型表面上及びｎ型表面上に夫々シード層を電気的に分離された状態で形成する工程は、前記ｐ型表面上及びｎ型表面上に連なるように金属層を形成し、次いで電気的に分離する工程を含むことを特徴とする請求項１または２に記載の太陽電池の製造方法。
  4. 　前記太陽電池基板は一導電型の半導体基板を有し、
    　前記ｐ型表面及びｎ型表面のうち前記半導体基板と同じ導電型を有する表面上に絶縁層を形成する工程を備え、
    　前記絶縁層上を含んで前記ｐ側表面上及びｎ側表面上に連なるように前記金属層を形成し、次いで前記絶縁層上で前記金属層を除去することにより電気的に分離された前記シード層を形成することを特徴とする請求項１乃至３のいずれか一項に記載の太陽電池の製造方法。
  5. 　前記ｐ型表面及び前記ｎ型表面のうち面積の大きい一方の表面上に形成する前記めっき膜の厚みを、他方の表面上に形成する前記めっき膜の厚みより大きくすることを特徴とする請求項１乃至４のいずれか一項に記載の太陽電池の製造方法。
  6. 　前記太陽電池基板の前記他主面は受光面である請求項１乃至５のいずれか一項に記載の太陽電池の製造方法。
  7. 　前記太陽電池基板は、前記他主面にパッシベーション膜を有することを特徴とする請求項６に記載の太陽電池の製造方法。
  8. 　一主面と他主面とを有し、前記一主面の一の領域及び他の領域に夫々露出するｐ型表面及びｎ型表面を有する太陽電池基板と、
    　前記ｐ型表面上及びｎ型表面上にそれぞれ形成された電極層と、を有し、
    　前記ｐ型表面及び前記ｎ型表面のうち面積の大きい一方の表面上に形成された電極の厚みは、他方の表面上に形成された電極の厚みよりも大きいことを特徴とする太陽電池。
  9. 　前記他主面は受光面である請求項８に記載の太陽電池。
  10. 　前記他主面に、パッシベーション膜を有することを特徴とする請求項８に記載の太陽電池。
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