WO2011155250A1 - 結晶性半導体膜の製造方法、半導体装置、および表示装置 - Google Patents
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Definitions
- the present invention relates to a method for manufacturing a crystalline semiconductor film, a semiconductor device, and a display device, and more particularly, a method for manufacturing a crystalline semiconductor film suitable for forming a plurality of types of semiconductor elements having different electrical characteristics, and a semiconductor
- the present invention relates to a device and a display device.
- TFT thin film transistor
- Such a semiconductor element is formed using a silicon film having a film thickness of several tens to several hundreds of nanometers formed on an insulating substrate by a CVD (Chemical Vapor Deposition) method.
- a liquid crystal display device is one of such electronic devices, and the liquid crystal panel has a fully monolithic type in which not only an image display unit but also peripheral circuits such as a drive circuit and a power supply circuit are formed in a peripheral frame portion. Panels have come to be used.
- peripheral circuit of such a liquid crystal panel a TFT having a high carrier mobility and a large on-current is required.
- a TFT having a small variation in threshold voltage is required for a switching element included in each pixel forming portion constituting the image display portion.
- crystalline silicon film having a large average particle size among silicon films having a crystal structure (hereinafter referred to as “crystalline silicon film”) is suitable for forming TFTs constituting the peripheral circuit, and the switching element.
- a crystalline silicon film having a small average particle size is suitable for forming the TFT to be.
- a photodiode that functions as an optical sensor is also required.
- the photodiode is required to have a large ratio between the on-current during light and the off-current during dark (hereinafter referred to as “on / off ratio”).
- on / off ratio a ratio between the on-current during light and the off-current during dark
- a crystalline silicon film including at least two types of silicon regions having different average grain sizes is formed on the insulating substrate. It is necessary to form at each position.
- Japanese Unexamined Patent Publication No. 2007-115786 discloses that a crystallization process is performed three times when a crystalline silicon film is formed from an amorphous silicon film formed on an insulating substrate. Specifically, first, in the first crystallization step, a crystalline silicon film is formed by adding a catalytic element for promoting crystallization to the amorphous silicon film and performing heat treatment. Next, in the second crystallization step, the crystalline silicon film formed in the first crystallization step is irradiated with a laser beam to further improve the crystallinity. Further, in the third crystallization process, the microcrystalline region generated in the crystalline silicon film in the second crystallization process is selectively recrystallized by irradiating a laser beam. In this manner, a crystalline silicon film having excellent crystallinity is stably formed over the entire surface of the insulating substrate.
- Japanese Unexamined Patent Publication No. 2009-246235 discloses a method of forming a crystalline silicon film having two silicon regions having different average particle diameters. Specifically, in the first crystallization step, a part of the amorphous silicon film formed over the insulating substrate is crystallized to form the first silicon region. In the second crystallization step, the remaining amorphous silicon film is melted and solidified to form a second silicon region having an average particle size smaller than that of the first silicon region. In the third crystallization step, the first and second silicon regions are crystallized by melting and solidifying while maintaining the average particle size of the first silicon region larger than the average particle size of the second silicon region. To improve. Thin film transistors having different electrical characteristics are formed in two silicon regions having different average particle diameters contained in the crystalline silicon film thus formed.
- the crystallization method described in Japanese Patent Application Laid-Open No. 2007-115786 is a crystallization method that stably forms a crystalline silicon film having a uniform average grain size over the entire surface of an insulating substrate. Therefore, a plurality of semiconductor elements having different electrical characteristics are formed on such a crystalline silicon film, such as a TFT having a large on-current, a TFT having a small variation in threshold voltage, or a photodiode having a small off-current. A plurality of silicon regions having different average grain sizes that can be used are not included. Therefore, if a plurality of types of semiconductor elements having different electrical characteristics are formed in such a crystalline silicon film, at least one of the types of semiconductor elements cannot sufficiently perform its function.
- the crystallization method described in Japanese Patent Application Laid-Open No. 2009-246235 includes a first crystallization process to a third crystallization process in order to form a crystalline silicon film including two silicon regions having different average particle diameters. Including three crystallization steps up to the crystallization step. This complicates the manufacturing process of the crystalline silicon film and increases its manufacturing cost.
- an object of the present invention is to provide a method for manufacturing a crystalline semiconductor film, which can form a crystalline semiconductor film including a plurality of semiconductor regions having different average grain sizes by a simple manufacturing process.
- Another object of the present invention is to provide a semiconductor device and a display device using a plurality of crystalline semiconductor films having different average particle diameters.
- a first aspect is a method for manufacturing a crystalline semiconductor film, which forms a crystalline semiconductor film including a plurality of semiconductor regions having different average grain sizes on an insulating substrate, Forming a metal film on an insulating substrate; Patterning the metal film to form a first metal pattern and a second metal pattern having a smaller area than the first metal pattern; Forming an insulating film so as to cover the first and second metal patterns; Forming an amorphous semiconductor film on the insulating film; A first crystallization step of crystallizing the amorphous semiconductor film to form a first crystalline semiconductor film; A second crystallization step of crystallizing the first crystalline semiconductor film to form a second crystalline semiconductor film, The second crystalline semiconductor film is located above the first metal pattern, and has a first semiconductor region having an average grain size substantially equal to an average grain size of the first crystalline semiconductor film, And a second semiconductor region located above the second metal pattern and having an average grain size larger than the average grain size of the first semiconductor region.
- the second aspect is the first aspect
- the second crystallization step includes a step of irradiating the first crystalline semiconductor film with a laser beam.
- a third aspect is the first or second aspect,
- the first metal pattern includes a third metal pattern and a fourth metal pattern surrounding the third metal pattern.
- the fourth aspect is the second aspect,
- the wavelength of the laser beam is 126 to 370 nm.
- the fifth aspect is the second aspect,
- the laser beam is output from a pulsed excimer laser device.
- the sixth aspect is the second aspect,
- the laser beam is a substantially linear beam
- the second crystallization step is characterized in that the laser beam is step-scanned in the minor axis direction of the beam shape.
- the seventh aspect is the sixth aspect,
- the width of the first metal pattern is longer than the length of the laser beam in the minor axis direction.
- the eighth aspect is the first aspect,
- the first crystallization step includes a step of forming the first crystalline semiconductor film by heating the amorphous semiconductor film at a predetermined temperature to cause solid phase crystal growth.
- the ninth aspect is the eighth aspect,
- the predetermined temperature is 500 to 700 ° C.
- the first crystallization step further includes a step of adding a catalytic element for promoting crystallization of the amorphous semiconductor film to the surface of the amorphous semiconductor film.
- the eleventh aspect is the tenth aspect,
- the catalytic element includes at least one element selected from the group consisting of iron, cobalt, nickel, germanium, ruthenium, rhodium, palladium, osnium, iridium, platinum, copper, and gold.
- the twelfth aspect is the tenth aspect,
- the step of adding the catalytic element includes a step of forming a film containing the catalytic element at a concentration of 1E10 to 1E12 atoms / cm 2 on the surface of the amorphous semiconductor film.
- the thirteenth aspect is any one of the first to twelfth aspects,
- the amorphous semiconductor film is an amorphous silicon film,
- the first and second crystalline semiconductor films are crystalline silicon films.
- the metal film includes a refractory metal element.
- the insulating film includes at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
- a sixteenth aspect is a semiconductor comprising a thin film transistor having a crystalline semiconductor film formed by the method for producing a crystalline semiconductor film according to any one of the first to fifteenth aspects as an active layer. Device.
- the seventeenth aspect is the sixteenth aspect,
- the crystalline semiconductor film includes a first semiconductor region and a second semiconductor region having an average grain size smaller than that of the first semiconductor region,
- the thin film transistor includes a first thin film transistor and a second thin film transistor having different electrical characteristics from the first thin film transistor,
- the first thin film transistor has the first semiconductor region as an active layer, and the second thin film transistor has the second semiconductor region as an active layer.
- the eighteenth aspect is the sixteenth aspect, Further comprising a photodiode;
- the crystalline semiconductor film includes a first semiconductor region and a second semiconductor region having an average grain size smaller than that of the first semiconductor region,
- the thin film transistor has the first semiconductor region as an active layer, and the photodiode has the second semiconductor region as an active layer.
- the nineteenth aspect is the eighteenth aspect,
- the photodiode further includes a light-shielding film made of a metal pattern and formed between the active layer and the insulating substrate.
- a twentieth aspect is a display device including the semiconductor device according to the seventeenth aspect, an image display unit, and peripheral circuits necessary for driving the image display unit,
- the peripheral circuit includes a first thin film transistor of the semiconductor device
- the image display unit includes a second thin film transistor of the semiconductor device.
- the twenty-first aspect is the twentieth aspect, A semiconductor device according to the eighteenth invention, and a photosensor;
- the photosensor includes a photodiode of the semiconductor device.
- the amorphous semiconductor film is crystallized to form the first crystalline semiconductor film.
- the first crystalline semiconductor film is melted and solidified to form a second crystalline semiconductor film.
- the first crystalline semiconductor film above the first metal pattern having a large area is hardly melted and the crystallinity is improved to become the first semiconductor region.
- the average grain size of the first semiconductor region hardly changes from the average grain size of the first crystalline semiconductor film and is substantially the same.
- the second crystalline semiconductor film above the second metal pattern having a small area is completely melted and solidified to become a second semiconductor region.
- the average grain size of the second semiconductor region is smaller than the average grain size of the first crystalline semiconductor film and the first semiconductor region.
- the first semiconductor region and the second semiconductor region having different average grain sizes can be formed at the same time. It can be simplified.
- the semiconductor elements having different electrical characteristics are respectively included in the first and second semiconductor regions. Can be formed.
- the second crystallization step includes a first semiconductor region and a second semiconductor region by irradiating the first crystalline semiconductor film with a laser beam.
- 2 crystalline semiconductor film can be formed easily.
- the first metal pattern includes the third metal pattern and the fourth metal pattern formed so as to surround the third metal pattern, and has a large area. It is a pattern with a large heat capacity.
- the energy of the laser beam applied to the first crystalline semiconductor film above the third and fourth metal patterns is radiated by the third and fourth metal patterns.
- the laser beam having a wavelength of 126 to 370 ⁇ m used in the second crystallization step can give large energy to a very short time on the order of nanosecond to microsecond, Since it is light in the ultraviolet region, it is easily absorbed by the semiconductor film. Therefore, if the first crystalline semiconductor film is irradiated with a laser beam having a wavelength of 126 to 370 ⁇ m, the first semiconductor region having improved crystallinity without changing the average grain size of the first semiconductor region, The second crystalline semiconductor film including the second semiconductor region having an average grain size smaller than that of the first semiconductor region can be efficiently formed.
- the first crystalline semiconductor film is efficiently formed by step scanning the laser beam output from the pulsed excimer laser in a certain direction.
- a second crystalline semiconductor film can be formed.
- a laser beam having a substantially linear shape is step-scanned in the minor axis direction of the beam shape.
- the first crystalline semiconductor film having a large area can be crystallized in a short time, and the second crystalline semiconductor film can be formed efficiently and simply.
- the first metal pattern having a large area and a large heat capacity spreads under the first crystalline silicon film irradiated with the laser beam. If the length of the first metal pattern is longer than the length of the laser beam in the minor axis direction, much of the thermal energy generated in the second crystalline silicon film when irradiated with the laser beam passes through the insulating film. Escape to the first metal pattern. As a result, the second crystalline silicon film above the first metal pattern is not sufficiently heated, so that the second crystalline silicon film is not completely melted.
- the average grain size of the first semiconductor region formed in this way is substantially the same with almost no change from the average grain size of the second crystalline silicon film.
- the amorphous semiconductor film is heated at a predetermined temperature to cause solid phase crystal growth.
- the characteristics of the crystallized first crystalline semiconductor film can be improved while improving the efficiency of the first crystallization process.
- the first crystallization step is performed at a temperature lower than 500 ° C.
- the solid phase growth rate of the crystal becomes very slow, and the throughput decreases.
- the first crystalline semiconductor film in which not only a crystal grain having a large particle diameter attributed to the catalyst element but also a crystal grain having a small particle diameter not attributed to the catalyst element has grown is obtained. can get. If a semiconductor device is manufactured using the second crystalline semiconductor film obtained by further crystallization of the first crystalline semiconductor film, sufficient electrical characteristics may not be obtained. Therefore, by performing the first crystallization step in a temperature range of 500 to 700 ° C., it is possible to prevent a decrease in the solid phase growth rate of crystals and to prevent a decrease in electrical characteristics.
- crystallization of the amorphous semiconductor film can be promoted by adding a catalytic element to the surface of the amorphous semiconductor film.
- the first crystalline semiconductor film can be efficiently formed and the characteristics of the crystallized first crystalline semiconductor film can be improved.
- a film containing an element selected from the group consisting of iron, cobalt, nickel, germanium, ruthenium, rhodium, palladium, osnium, iridium, platinum, copper, and gold as the catalytic element can be formed efficiently on the surface of the amorphous semiconductor film, and the characteristics of the crystallized first crystalline semiconductor film can be improved. Can do.
- the amorphous semiconductor film when a film having a concentration of the catalytic element lower than 1E10 atoms / cm 2 is formed on the surface of the amorphous semiconductor film, the amorphous semiconductor film is completely crystallized. Even if it does not occur or crystallization occurs, the solid phase growth rate becomes very slow.
- a film having a concentration higher than 1E12 atoms / cm 2 when a film having a concentration higher than 1E12 atoms / cm 2 is formed, the density of crystal grains caused by the catalyst element is increased, but the grain diameter of crystals not caused by the catalyst density is reduced, and the electrical characteristics are increased. Decreases. Therefore, by setting the concentration of the catalyst element to 1E10 to 1E12 atoms / cm 2 , it is possible to prevent a decrease in the solid phase growth rate of the crystal and a decrease in electrical characteristics.
- the amorphous semiconductor film is an amorphous silicon film, it is easy to form the film. Further, since the first and second crystalline semiconductor films are crystalline silicon films, they are easily crystallized.
- the metal film contains a refractory metal element, the metal film does not dissolve in the first and second crystallization steps.
- the second crystalline semiconductor film including the first semiconductor region and the second semiconductor region can be easily formed.
- the silicon oxide film, the silicon nitride film, and the silicon oxynitride film are not altered in the first and second crystallization steps. For this reason, these films function as insulating films even after the first and second crystallization steps.
- a thin film transistor having the crystalline semiconductor film formed by the crystalline semiconductor film manufacturing method according to the first to fifteenth inventions as an active layer can be formed.
- the average grain size of the crystal grains included in the first semiconductor region of the second crystalline semiconductor film formed according to the sixteenth invention is included in the second semiconductor region. Larger than the average grain size. Therefore, in the first thin film transistor using the first semiconductor region as an active layer, the carrier mobility is high, so that the operation speed can be increased. Further, in the second thin film transistor using the second semiconductor region as an active layer, variation in threshold voltage can be reduced. As described above, by forming the thin film transistors having different electrical characteristics into the first semiconductor region and the second semiconductor region, the capability of each thin film transistor can be sufficiently exhibited.
- the on / off ratio of the photodiode can be increased by forming the photodiode in the second semiconductor region having a small average particle diameter. Thereby, the sensitivity of the photodiode can be increased.
- a light shielding film is formed between the active layer and the insulating substrate.
- the peripheral circuit is configured by using the first thin film transistor formed in the first semiconductor region, the operation speed of the peripheral circuit can be increased. As a result, the circuit scale of the peripheral circuit is reduced, so that the frame portion of the display panel can be narrowed to reduce the size of the display panel, and the display device can have high performance and high image quality.
- the image display portion is formed using the second thin film transistor formed in the second semiconductor region, variations in luminance and color of an image displayed on the image display portion can be reduced. Thereby, the display of a display apparatus can be stabilized.
- the operating speed of the peripheral circuit can be increased as in the twentieth invention.
- the circuit scale of the peripheral circuit is reduced, so that the frame portion of the display panel can be narrowed to reduce the size of the display panel, and the display device can have high performance and high image quality.
- the touch position can be accurately detected.
- FIGS. 4A to 4C are process cross-sectional views illustrating respective manufacturing processes of the semiconductor device illustrated in FIG.
- FIGS. 4A to 4C are process cross-sectional views illustrating respective manufacturing processes of the semiconductor device illustrated in FIG.
- FIGS. 4A to 4C are process cross-sectional views illustrating respective manufacturing processes of the semiconductor device illustrated in FIG. (A)
- And (B) is process sectional drawing which shows each manufacturing process of the semiconductor device shown in FIG.
- FIG. 3 is a plan view showing a manufacturing process of the semiconductor device corresponding to FIG.
- FIG. 5A is a plan view showing a manufacturing process of a semiconductor device corresponding to FIG. FIG.
- FIG. 5 is a plan view showing first and second silicon regions formed by a semiconductor device manufacturing process corresponding to FIG.
- FIG. 5 is a plan view showing a manufacturing process of the semiconductor device corresponding to FIG.
- FIG. 5D is a plan view showing a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 6 is a plan view showing a manufacturing process of a semiconductor device corresponding to FIG. It is sectional drawing which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention.
- FIGS. 13A to 13C are process cross-sectional views illustrating each manufacturing process of the semiconductor device illustrated in FIG.
- FIGS. 13A to 13C are process cross-sectional views illustrating each manufacturing process of the semiconductor device illustrated in FIG. FIGS.
- FIG. 13A to 13C are process cross-sectional views illustrating each manufacturing process of the semiconductor device illustrated in FIG. (A) And (B) is process sectional drawing which shows each manufacturing process of the semiconductor device shown in FIG.
- FIG. 14 is a plan view illustrating a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 15 is a plan view showing a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 15 is a plan view showing first and second silicon regions formed by a semiconductor device manufacturing process corresponding to FIG.
- FIG. 16 is a plan view illustrating a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 16 is a plan view illustrating a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 16 is a plan view illustrating a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 16 is a plan view illustrating a manufacturing step of the semiconductor device corresponding to FIG.
- FIG. 17 is a plan view illustrating a manufacturing step of the semiconductor device corresponding to FIG. (A) is a perspective view which shows the liquid crystal panel of the active matrix type liquid crystal display device provided with the semiconductor device which concerns on 1st Embodiment, (B) is a TFT substrate contained in the liquid crystal panel shown to (A)
- FIG. (A) is a perspective view which shows the liquid crystal panel of the active-matrix liquid crystal display device with the touchscreen function provided with the semiconductor device which concerns on 2nd Embodiment
- (B) is a liquid crystal panel shown to (A). It is a circuit diagram which shows the structure of the image display part contained in the TFT substrate.
- FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 1 according to the first embodiment of the present invention.
- the semiconductor device 1 is formed on a glass substrate 15 (hereinafter also referred to as “substrate 15”), which is a substrate having an insulating surface (hereinafter referred to as “insulating substrate”).
- substrate 15 a glass substrate 15
- insulating substrate a substrate having an insulating surface
- TFTs 10 first thin film transistors
- TFTs 60 second thin film transistors
- the two types of TFTs 10 and 60 are both bottom gate types, but the sizes of the corresponding components are different.
- the glass substrate 15 includes a glass substrate on which a base coat film made of an insulating film is formed.
- the gate electrode 21 On the glass substrate 15, the gate electrode 21 (first metal pattern or third metal pattern) of the TFT 10, the heat radiation part 22 (first metal pattern or fourth metal pattern) surrounding the gate electrode 21, and the TFT 60.
- the gate electrode 71 (second metal pattern) is formed.
- the gate electrode 21, the heat radiation part 22, and the gate electrode 71 are made of the same metal.
- a gate insulating film 25 (insulating film) is formed so as to cover the entire glass substrate 15 including the gate electrode 21, the heat radiation part 22, and the gate electrode 71.
- the island-shaped active layer 31 extending over the left and right heat dissipation portions 22 across the gate electrode 21 in plan view, and the upper side of the left and right glass substrates 15 across the gate electrode 71 in plan view.
- An island-shaped active layer 81 extending in the direction is formed.
- the active layer 31 of the TFT 10 is made of crystalline silicon composed of large crystal grains having an average grain size of about 3 ⁇ m.
- a source region 32 and a drain region 34 doped with high-concentration n-type impurities are formed on the left and right sides of the active layer 31, respectively.
- a region sandwiched between the source region 32 and the drain region 34 is a channel region 33, and its size is, for example, 20 ⁇ m ⁇ 20 ⁇ m.
- the active layer 81 of the TFT 60 is made of crystalline silicon made of small crystal grains having an average grain size of about 0.3 ⁇ m.
- a source region 82 and a drain region 84 doped with high-concentration n-type impurities are formed on the left and right sides of the active layer 81, respectively.
- a region sandwiched between the source region 82 and the drain region 84 is a channel region 83, and the size thereof is smaller than the channel region 33 of the TFT 10, for example, 4 ⁇ m ⁇ 4 ⁇ m.
- the “average grain size” is an average value of the size of crystal grains contained in a crystalline semiconductor film such as a crystalline silicon film, and is measured by an EBSP (Electron Backscatter diffraction Patterns) method or the like. Is done.
- EBSP Electro Backscatter diffraction Patterns
- An interlayer insulating film 45 is formed so as to cover the entire glass substrate 15 including the active layers 31 and 81.
- contact holes reaching the source regions 32 and 82, contact holes reaching the drain regions 34 and 84, and contact holes (not shown) reaching the gate electrodes 21 and 71 are opened. It is holed.
- source electrodes 41 and 91 are formed which are ohmically connected to the source regions 32 and 82 through contact holes, respectively.
- drain electrodes 42 and 92 are formed in ohmic contact with the drain regions 34 and 84 through contact holes, respectively.
- a protective film 55 is formed so as to cover the entire glass substrate 15 including the source electrodes 41 and 91 and the drain electrodes 42 and 92.
- a molybdenum (Mo) film 20 (metal film) having a thickness of 50 to 200 nm, for example, 70 nm is formed on a glass substrate 15 by a sputtering method.
- a refractory metal film such as a tungsten (W) film, a titanium film (Ti), or a tantalum (Ta) film, a nitride film of a refractory metal film, or a laminated film in which these films are laminated is used.
- a film may be formed by a sputtering method. Thereby, it is possible to prevent the gate electrodes 21 and 71 from being melted in the crystallization process described later.
- a resist pattern (not shown) is formed on the surface of the molybdenum film 20 using a photolithography method.
- the molybdenum film 20 is etched to form the gate electrode 21 and the heat radiating portion 22 of the TFT 10 and the gate electrode 71 of the TFT 60. Thereafter, the resist pattern is peeled off.
- the width of the gate electrode 21 of the TFT 10 is set to 20 ⁇ m, for example, and the width of the gate electrode 71 of the TFT 60 is set to 4 ⁇ m, for example.
- the heat radiating portion 22 of the TFT 10 is formed so as to surround the periphery of the gate electrode 21.
- FIG. 6 is a plan view showing a manufacturing process corresponding to FIG.
- the gate electrode 21 and the heat dissipation part 22 of the TFT 10 and the gate electrode 71 of the TFT 60 are formed on the glass substrate 15.
- the gate electrode 21 is not only larger than the gate electrode 71, but the gate electrode 21 is surrounded by a heat radiating portion 22 formed at a distance of, for example, about 2 ⁇ m from the end portion.
- a gate insulating film 25 is formed so as to cover the entire glass substrate 15 including the gate electrodes 21 and 71 and the heat radiation portion 22.
- the gate insulating film 25 is made of silicon oxide (SiO 2) having a film thickness of, for example, 100 nm, and is formed by a plasma CVD method using TEOS (Tetra Ethoxy Silane) as a source gas.
- TEOS Tetra Ethoxy Silane
- SiNO silicon oxynitride
- a stacked insulating film formed by stacking them is formed instead of the silicon oxide film. May be. Since these films do not change in the crystallization process described later, they function as insulating films even after the crystallization process.
- an amorphous silicon film 30a (amorphous semiconductor film) having a thickness of about 50 nm is formed on the surface of the gate insulating film 25, for example.
- the amorphous silicon film 30a is formed by a low pressure CVD (Low Pressure Chemical Vapor Deposition) method using monosilane (SiH 4) gas as a source gas.
- a nickel film 35 serving as a catalyst for promoting crystallization of the amorphous silicon film 30a is deposited on the surface of the amorphous silicon film 30a using, for example, a resistance heating method.
- the nickel film 35 is deposited on the surface of the amorphous silicon film 30a, the crystallization of the amorphous silicon film 30a is promoted, and the crystalline silicon film 30b (first crystalline semiconductor film) is formed.
- the time can be shortened and the average grain size of the crystalline silicon film 30b can be increased.
- a preferable range of the nickel concentration on the surface of the amorphous silicon film 30a is 1E10 to 1E12 atoms / cm 2, and in this embodiment, for example, 5E10 atoms / cm 2. The reason why it is preferable to limit the nickel concentration to the above range will be described. If the nickel concentration is less than 1E10 atoms / cm 2, the effect of the catalyst is reduced, and the crystallization of the amorphous silicon film does not occur, or the solid phase growth rate becomes very slow. If the nickel concentration is higher than 1E12 atoms / cm 2, the density of crystal grains caused by nickel in the crystalline silicon film increases and the grain size of crystal grains not caused by nickel decreases. A TFT having such a crystalline silicon film as an active layer does not exhibit desired electrical characteristics.
- the concentration in the vicinity of the surface of the amorphous silicon film 30a on which the nickel film 35 is deposited is easily measured by total reflection X-ray fluorescence analysis. Therefore, in the present specification, the concentration of nickel at a depth of 5 to 10 nm from the surface of the amorphous silicon film 30a is measured by total reflection X-ray fluorescence analysis, and the obtained measurement value is used as the amorphous silicon film 30a.
- the substrate 15 is placed in an electric furnace and subjected to heat treatment for 1 hour in a nitrogen atmosphere (first crystallization step).
- a preferable temperature range for the heat treatment is 500 to 700 ° C., and in this embodiment, for example, 600 ° C.
- the amorphous silicon film 30a grows in solid phase crystals and becomes a crystalline silicon film 30b having an average particle diameter of about 3 ⁇ m.
- the reason why the preferable temperature range during the heat treatment is set to 500 to 700 ° C. is as follows. When the temperature is lower than 500 ° C., the growth rate of the crystalline silicon film 30b for solid phase crystal growth becomes slow.
- the temperature is higher than 700 ° C.
- the surface of the crystalline silicon film 30b is irradiated with a laser beam 5 output from a pulsed XeCl excimer laser device (second crystallization step), and the first silicon region 30c1 ( A crystalline silicon film 30c (second crystalline semiconductor film) including a first semiconductor region) and a second silicon region 30c2 (second semiconductor region) is formed.
- the laser beam 5 to be used is a laser beam having a wavelength of 126 to 370 nm, for example, 308 nm, a pulse width of 30 ns, and an energy density of 350 mJ / cm 2.
- the reason why the wavelength of the laser beam 5 is set to 126 to 370 nm is that large energy can be given in an extremely short time of nanosecond to microsecond order, and light in the ultraviolet region is easily absorbed by silicon.
- FIG. 7 is a plan view showing a manufacturing process corresponding to FIG.
- a laser beam 5 formed in a rectangular shape of 125 mm ⁇ 0.4 mm on the surface of the crystalline silicon film 30b is crystallized in the minor axis direction (the direction of the arrow shown in FIG. 7). Scanning is performed along the surface of the silicon film 30b with a step width of 20 ⁇ m / pulse. Thereby, the crystalline silicon film 30b is crystallized, and the first silicon region 30c1 and the second silicon region 30c2 are formed simultaneously.
- the crystalline silicon film 30b starts to melt from the surface thereof, and the crystalline silicon film 30b above the gate electrode 21 and the heat radiating portion 22 becomes the first silicon region 30c1.
- the crystalline silicon film 30b above the gate electrode 71 becomes the second silicon region 30c2.
- the crystalline silicon film 30b located at a position 5 nm away from the interface with the gate insulating film 25 upward. Does not melt.
- the average grain size of the first silicon region 30c1 is substantially the same as the average grain size 3 ⁇ m of the crystalline silicon film 30b and does not change.
- FIG. 8 is a plan view showing first and second silicon regions 30c1 and 30c2 formed by the manufacturing process corresponding to FIG. As shown in FIG.
- a first silicon region 30 c 1 having a large average particle size is formed above the gate electrode 21 and the heat dissipation portion 22, and a second silicon particle having a small average particle size is formed above the gate electrode 71.
- a silicon region 30c2 is formed.
- scanning the laser beam 5 at a step width of 20 ⁇ m / pulse means that the laser beam 5 is moved by 20 ⁇ m every time one pulse of the laser beam 5 is irradiated.
- the step width may be any width as long as the crystalline silicon film 30b can be crystallized without any break, and can be set as appropriate.
- the shape of the laser beam 5 is a rectangle having a very large aspect ratio, it can be said to be substantially linear.
- the laser beam 5 usable in the present embodiment is not limited to the laser beam described above, and the crystalline silicon film 30b above the gate electrode 71 is completely melted, and the gate electrode 21, the heat radiating portion 22, and the gate Any laser beam that does not melt the crystalline silicon film 30b located 5 nm upward from the interface with the insulating film 25 may be used.
- the reason why the average grain size of the first silicon region 30c1 is hardly different from the average grain size of the crystalline silicon film 30b by the crystallization described above is as follows.
- the heat dissipating part 22 is formed around the gate electrode 21 so as to have as large an area as possible within a range that does not hinder the formation of the wiring layer on the glass substrate 15.
- a heat radiating portion 22 having a large area and a large heat capacity spreads. Since the length of the heat radiating portion 22 is sufficiently longer than the length of the laser beam 5 used in the crystallization process in the minor axis direction, the laser beam 5 is step-scanned in the minor axis direction to obtain the crystalline silicon film 30b.
- the temperature of the crystalline silicon film 30b above the gate electrode 21 and the heat radiating portion 22 does not rise sufficiently, and the crystalline silicon film 30b cannot be completely melted.
- the average grain size of the first silicon region 30c1 is hardly different from the average grain size of the crystalline silicon film 30b, but the crystallinity is improved. That is, since the length of the gate electrode 21 and the heat radiating portion 22 is sufficiently longer than the length of the laser beam 5 in the minor axis direction, the first silicon region 30c1 is irradiated with a laser beam having an effectively small energy density.
- the gate electrode 71 since the gate electrode 71 has a small area and a small heat capacity, most of the heat energy given to the crystalline silicon film 30b above the gate electrode 71 escapes to the gate electrode 71. Used to crystallize the crystalline silicon film 30b. Thereby, the crystalline silicon film 30b is sufficiently heated and completely melted, so that the average grain size of the second silicon region 30c2 is smaller than the average grain size of the first silicon region 30c1.
- FIG. 4B a resist pattern (not shown) is formed on the surfaces of the first silicon region 30c1 and the second silicon region 30c2 using a photolithography technique, and the resist pattern is used as a mask.
- the first silicon region 30c1 and the second silicon region 30c2 are etched. Thereafter, the resist pattern is peeled off.
- an island-shaped active layer 31 is formed above the gate electrode 21 and the heat dissipation portion 22, and an island-shaped active layer 81 is formed above the gate electrode 71.
- FIG. 9 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 9, by patterning the first silicon region 30c1 and the second silicon region 30c2, an H-shaped active layer 31 and an active layer 81 are formed.
- resist patterns 36 and 86 are formed so as to cover regions to be channel regions of the active layers 31 and 81, respectively, and the active layers 31 and 86 are used as masks.
- 81 are ion-implanted or ion-doped with phosphorus (P) ions, which are n-type impurity ions.
- FIG. 10 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 10, resist patterns 36 and 86 are formed in the central portions of the active layers 31 and 81, respectively.
- the substrate 15 is annealed in an electric furnace to activate phosphorus ions.
- a source region 32 and a drain region 34 are formed in the active layer 31, and a channel region 33 is formed in a region sandwiched between the source region 32 and the drain region 34. It is formed.
- a source region 82 and a drain region 84 are formed in the active layer 81, and a channel region 83 is formed in a region sandwiched between the source region 82 and the drain region 84.
- FIG. 11 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 11, the source region 32, the channel region 33, and the drain region 34 are formed in the active layer 31, and the source region 82, the channel region 83, and the drain region 84 are formed in the active layer 81.
- an interlayer insulating film 45 is formed so as to cover the entire glass substrate 15 including the active layers 31 and 81.
- the interlayer insulating film 45 is made of, for example, a silicon oxide film having a thickness of about 300 nm, and is formed by an atmospheric pressure CVD (Atmospheric Pressure Chemical Vapor Deposition) method using TEOS as a source gas.
- a resist pattern (not shown) is formed on the interlayer insulating film 45 by using a photolithography method, and the contact hole reaching the source regions 32 and 82 and the drain regions 34 and 84 using the resist pattern as a mask. Hole 47 is opened. Thereafter, the resist pattern is peeled off.
- contact holes (not shown) reaching the gate electrodes 21 and 71 are simultaneously opened.
- the interlayer insulating film 45 a silicon nitride film, a silicon oxynitride film, or a stacked insulating film in which these films are stacked may be formed instead of the silicon oxide film.
- an aluminum (Al) film (not shown) is formed on the entire surface of the glass substrate 15 including the inside of the contact hole 47 by a sputtering method.
- a resist pattern (not shown) is formed on the surface of the aluminum film using a photolithography method, and the aluminum film is etched using the resist pattern as a mask. Thereafter, the resist pattern is peeled off, and the substrate 15 is subjected to heat treatment.
- the source electrode 41 ohmically connected to the source region 32 and the drain electrode 42 ohmically connected to the drain region 34 are formed through the contact hole 47.
- the source electrode 91 and the drain electrode 92 are also formed.
- the TFT 10 including the gate electrode 21 and the active layer 31 and the TFT 60 including the gate electrode 71 and the active layer 81 are formed.
- a protective film (not shown) made of a silicon nitride film is formed by plasma CVD so as to cover the entire glass substrate 15 including the TFT 10 and the TFT 60. In this way, the semiconductor device 1 including the TFT 10 and the TFT 60 is manufactured.
- the carrier mobility of the TFT 10 included in the semiconductor device 1 manufactured by the above-described manufacturing method was measured, and a high value of 350 cm 2 / V ⁇ s was obtained. Further, when the carrier mobility of the TFT 60 was measured, it was 180 cm 2 / V ⁇ s, which was a lower value than that of the TFT 10. However, when 50 TFTs 60 were fabricated and their threshold voltages were measured, the threshold voltage variation was as small as 0.05V. On the other hand, in the first silicon region 30c1 in which the active layer 31 of the TFT 10 is formed, a TFT having the same component size as that of the TFT 60 is manufactured and the carrier mobility is measured.
- the manufacturing method of the present embodiment not only the gate electrode 21 and the gate electrode 71 but also the heat radiating portion 22 is formed in advance around the gate electrode 21, and the crystalline silicon film 30b formed above them.
- the crystalline silicon film 30c including the first silicon region 30c1 and the second silicon region 30c2 having different average particle diameters is formed. be able to.
- the manufacturing method of the semiconductor device 1 using the first silicon region 30c1 and the second silicon region 30c2 can be simplified.
- the first silicon region 30 c 1 is formed above the gate electrode 21 and the heat radiating portion 22, and the second silicon region 30 c 2 is formed above the gate electrode 71.
- the first silicon region 30 c 1 is formed above the gate electrode 21 and the heat radiating portion 22
- the second silicon region 30 c 2 is formed above the gate electrode 71.
- the average grain sizes of the first silicon region 30c1 and the second silicon region 30c2 of the crystalline silicon film 30c formed by the manufacturing method of this embodiment are different, their electrical characteristics such as carrier mobility are also obtained. Different. For example, by forming the TFT 10 using the first silicon region 30c1 as an active layer, the gate voltage-on-current characteristics can be improved. Further, by forming the TFT 60 using the second silicon region 30c2 as an active layer, variations in threshold voltage can be reduced.
- FIG. 12 is a cross-sectional view showing the configuration of the semiconductor device 100 according to the second embodiment of the present invention.
- the semiconductor device 100 includes a TFT 10 (first thin film transistor) and a photodiode 160 formed on a glass substrate 15 that is an insulating substrate.
- the TFT 10 shown on the left side of FIG. 12 is a TFT having the same structure as the TFT 10 of the first embodiment.
- the photodiode 160 shown on the right side is a photodiode having a PIN structure. Since the TFT 10 of the present embodiment has the same structure as the TFT 10 of the first embodiment, the same reference numerals are given to the respective components, and the structure of the photodiode 160 will be mainly described.
- the gate electrode 21 (first metal pattern or third metal pattern) of the TFT 10, the heat radiation portion 22 (first metal pattern or fourth metal pattern) surrounding the gate electrode 21, and photo A light shielding film 171 (second metal pattern) of the diode 160 is formed.
- the gate electrode 21, the heat radiating part 22, and the light shielding film 171 are made of the same metal.
- An insulating film 25 is formed so as to cover the entire glass substrate 15 including the gate electrode 21, the heat radiation part 22, and the light shielding film 171.
- the insulating film 25 becomes a gate insulating film of the TFT 10, and in the photodiode 160, becomes an insulating film that electrically separates the light shielding film 171 and an active layer 181 described later. Therefore, in this embodiment, the insulating film 25 is referred to as a gate insulating film 25 for convenience.
- the active layer 31 of the TFT 10 is made of crystalline silicon composed of large crystal grains having an average grain size of about 3 ⁇ m.
- the active layer 181 of the photodiode 160 is made of crystalline silicon composed of crystal grains having a small average grain size of about 0.3 ⁇ m.
- a cathode region 182 doped with high-concentration n-type impurities is formed on the right side of the active layer 181, and an anode region 184 doped with high-concentration p-type impurities is formed on the left side.
- the cathode region 182 and the anode region An intrinsic region 183 not containing impurities is formed in a region sandwiched between 184.
- An interlayer insulating film 45 is formed so as to cover the entire glass substrate 15 including the active layers 31 and 181.
- contact holes reaching the source region 32 and the drain region 34 of the TFT 10 contact holes (not shown) reaching the gate electrode 21, and reaching the cathode region 182 and the anode region 184 of the photodiode 160.
- Each contact hole is opened.
- a source electrode 41 and a drain electrode 42 that are ohmically connected to the source region 32 and the drain region 34 through contact holes, respectively, and a cathode region 182 and an anode region 184 through the contact holes, respectively.
- An ohmic-connected cathode electrode 191 and anode electrode 192 are formed. Further, a protective film 55 is formed so as to cover the entire glass substrate 15 including the source electrode 41, the drain electrode 42, the cathode electrode 191, and the anode electrode 192.
- 13 to 16 are process cross-sectional views showing the respective manufacturing processes of the semiconductor device 100 shown in FIG. In the following description, the same manufacturing process as that of the semiconductor device 1 according to the first embodiment will be briefly described.
- a 70 nm-thickness molybdenum film 20 (metal film) is formed on the glass substrate 15 by a sputtering method, for example.
- a resist pattern (not shown) is formed on the surface of the molybdenum film 20 by photolithography, and the molybdenum film 20 is etched using the resist pattern as a mask.
- the gate electrode 21 and the heat radiation part 22 of the TFT 10 and the light shielding film 171 of the photodiode 160 are formed.
- the width of the gate electrode 21 of the TFT 10 is set to 20 ⁇ m, for example, and the width of the light shielding film 171 of the photodiode 160 is set to 5 ⁇ m, for example.
- FIG. 17 is a plan view showing a manufacturing process corresponding to FIG.
- the gate electrode 21 and the heat radiating portion 22 of the TFT 10 and the light shielding film 171 of the photodiode 160 are formed on the glass substrate 15.
- the gate electrode 21 is not only larger than the light shielding film 171 of the photodiode 160, but is also surrounded by a heat radiating portion 22 formed, for example, by about 2 ⁇ m away from the end portion around the gate electrode 21.
- a gate insulating film 25 made of silicon oxide is formed so as to cover the entire glass substrate 15 including the gate electrode 21, the heat radiating portion 22, and the light shielding film 171.
- the gate insulating film 25 has a film thickness of 100 nm, for example, and is formed by a plasma CVD method using TEOS as a source gas.
- an amorphous silicon film 130 a (amorphous semiconductor film) is formed on the surface of the gate insulating film 25.
- the amorphous silicon film 130a has a thickness of, for example, 50 nm, and is formed by a low pressure CVD method using monosilane gas as a source gas.
- a nickel film 135 is deposited on the surface of the amorphous silicon film 130a by a resistance heating method or the like.
- the concentration of nickel on the surface of the amorphous silicon film 130a is, for example, 5E12 atoms / cm 2 as in the case of the first embodiment.
- the substrate 15 is placed in an electric furnace and subjected to a heat treatment in a nitrogen atmosphere, for example, at 600 ° C. for 1 hour (first crystallization step).
- a heat treatment in a nitrogen atmosphere, for example, at 600 ° C. for 1 hour
- the amorphous silicon film 130a grows in a solid phase crystal and becomes a crystalline silicon film 130b (first crystalline semiconductor film) having an average particle diameter of about 3 ⁇ m.
- FIG. 14C the surface of the crystalline silicon film 130b is irradiated with a laser beam 5 output from a pulsed excimer laser device (second crystallization step), so that a first silicon region 130c1 (first crystallization step) is obtained.
- a crystalline silicon film 130c (second crystalline semiconductor film) including a first semiconductor region) and a second silicon region 130c2 (second semiconductor region).
- FIG. 18 is a plan view showing a manufacturing process corresponding to FIG.
- a laser beam 5 molded into a rectangular shape of 125 mm ⁇ 0.4 mm is 20 ⁇ m / long along the surface of the crystalline silicon film 130b in the short axis direction (the direction of the arrow shown in FIG. 18). Scan with the step width of the pulse.
- the crystalline silicon film 130b is crystallized, and the first silicon region 130c1 and the second silicon region 130c2 are formed simultaneously.
- the average grain size of the first silicon region 130c1 is substantially the same as the average grain size 3 ⁇ m of the crystalline silicon film 130b and does not change.
- the crystalline silicon film 130b above the light shielding film 171 is solidified after being completely melted to become the second silicon region 130c2. Therefore, as in the case of the first embodiment, the average grain size of the second silicon region 130c2 is 0.3 ⁇ m, which is considerably smaller than the average grain size of 3 ⁇ m of the crystalline silicon film 130b. In this way, by irradiating the crystalline silicon film 130b with the laser beam 5, the first silicon region 130c1 having a large average particle size and the second silicon region 130c2 having a smaller average particle size are simultaneously formed. can do.
- FIG. 19 is a plan view showing first and second silicon regions 130c1 and 130c2 formed by the manufacturing process corresponding to FIG. As shown in FIG. 19, a first silicon region 130 c 1 is formed above the gate electrode 21 and the heat dissipation portion 22, and a second silicon region 130 c 2 is formed above the light shielding film 171.
- the first silicon region 130c1 and the second silicon region 130c2 are patterned by using a photolithography method, and the island-shaped active layer 31 is formed above the gate electrode 21 and the heat dissipation portion 22. And an island-shaped active layer 181 is formed above the light shielding film 171.
- the size of the region to be the channel region of the active layer 31 is, for example, 20 ⁇ m ⁇ 20 ⁇ m.
- the size of the region to be the cathode region and the anode region of the active layer 181 is, for example, 10 ⁇ m ⁇ 10 ⁇ m, respectively, and the size of the region to be the intrinsic region is, for example, 5 ⁇ m ⁇ 10 ⁇ m.
- FIG. 20 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 20, by patterning the first silicon region 130c1 and the second silicon region 130c2, an H-shaped active layer 31 and a rectangular active layer 181 are formed, respectively.
- resist patterns 36 and 186 are formed so as to cover the region to be the channel region of the TFT 10, and the region to be the anode region and the intrinsic region of the photodiode 160, respectively.
- Phosphorus ions are ion-implanted or ion-doped using resist patterns 36 and 186 as a mask.
- FIG. 21 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 21, a resist pattern 36 covering the central portion of the active layer 31 and a resist pattern 186 covering the central portion of the active layer 181 to the right end are formed.
- the resist pattern 37 is formed so as to cover the entire active layer 31 of the TFT 10 and the cathode region and intrinsic region of the photodiode 160. 187, respectively.
- resist patterns 37 and 187 as a mask, boron (B) ions, which are p-type impurity ions, are ion-implanted or ion-doped.
- FIG. 22 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 22, a resist pattern 37 that covers the entire active layer 31 and a resist pattern 187 that covers from the center of the active layer 181 to the left end are formed.
- FIG. 16A a source region 32 and a drain region 34 are formed in the active layer 31, and a cathode region 182 and an anode region 184 are formed in the active layer 181. Further, the region sandwiched between the source region 32 and the drain region 34 of the active layer 31 becomes the channel region 33, and the region sandwiched between the cathode region 182 and the anode region 184 of the photodiode 160 becomes the intrinsic region 183.
- FIG. 23 is a plan view showing a manufacturing process corresponding to FIG. As shown in FIG. 23, a source region 32, a channel region 33, and a drain region 34 are formed in the active layer 31, and a cathode region 182, an intrinsic region 183, and an anode region 184 are formed in the active layer 181.
- an interlayer insulating film 45 made of silicon oxide is formed so as to cover the entire surface of the glass substrate 15 including the active layer 31 and the active layer 181.
- the thickness of the interlayer insulating film 45 is, for example, 300 nm, and is formed by an atmospheric pressure CVD method using TEOS as a source gas.
- contact holes 47 reaching the source region 32, the drain region 34, the cathode region 182, and the anode region 184 are opened in the interlayer insulating film 45. At this time, a contact hole (not shown) reaching the gate electrode 21 is simultaneously opened.
- an aluminum film (not shown) is formed by sputtering so as to cover the entire surface of the glass substrate 15 including the inside of the contact hole 47, and the aluminum film is used by photolithography. Is patterned. Then, the substrate 15 is subjected to heat treatment. Accordingly, the source electrode 41 ohmically connected to the source region 32, the drain electrode 42 ohmically connected to the drain region 34, the cathode electrode 191 ohmically connected to the cathode region 182 of the photodiode 160 through the contact hole 47, An anode electrode 192 that is ohmically connected to the anode region 184 is formed.
- a TFT 10 including the gate electrode 21 and the active layer 31 and a PIN structure photodiode 160 including the light shielding film 171 and the active layer 181 are formed.
- a protective film (not shown) made of a silicon nitride film is formed by plasma VD so as to cover the entire glass substrate 15 including the TFT 10 and the photodiode 160.
- the semiconductor device 100 including the TFT 10 and the photodiode 160 having the PIN structure is manufactured.
- the gate electrode 21 having the heat radiating portion 22 formed around and the light shielding film 171 are formed in advance, and once on the crystalline silicon film 130b formed above them.
- a crystalline silicon film 130c including a first silicon region 130c1 and a second silicon region 130c2 having different average particle diameters can be formed.
- the first silicon region 130c1 is formed so as to be located above the gate electrode 21 and the heat radiation part 22, and the second silicon region 130c2 is located above the light shielding film 171. In this manner, by determining whether or not to provide the heat dissipation portion 22, it is possible to select an optimal silicon region for the TFT 10 and the photodiode 160 from the first and second silicon regions 130c1 and 130c2.
- the average grain sizes of the first silicon region 130c1 and the second silicon region 130c2 of the crystalline silicon film 130c formed by the manufacturing method of the present embodiment are different, their electrical characteristics such as carrier mobility are also improved. Different. For example, by forming the TFT 10 using the first silicon region 130c1 as an active layer, the gate voltage-on-current characteristics can be improved, and a PIN structure photodiode 160 using the second silicon region 130c2 as an active layer. By forming, the on / off ratio can be increased.
- a nickel film 35 serving as a catalyst is deposited on the surfaces of the amorphous silicon films 30a and 130a.
- a metal film made of any element of (Pt), copper (Cu), and gold (Au), or a metal film containing a plurality of these elements may be deposited.
- a metal film containing a catalytic element that promotes crystallization of the amorphous silicon films 30a and 130a is deposited on the surfaces of the amorphous silicon films 30a and 130a by a resistance heating method.
- a solution containing a catalytic element may be applied to the surfaces of the amorphous silicon films 30a and 130a by a spinner method, or a metal film containing a catalytic element may be vacuum-deposited.
- the amorphous silicon films 30a and 130a and the crystalline silicon films 30b, 30c, 130b, and 130c are described as examples as the amorphous semiconductor film and the crystalline semiconductor film, respectively.
- the amorphous semiconductor film and the crystalline semiconductor film are not limited to these, and may be, for example, an amorphous silicon germanium film or a crystalline silicon germanium film.
- the silicon films obtained by crystallizing the amorphous silicon films 30a and 130a are the crystalline silicon films 30b, 30c, 130b, and 130c.
- the crystalline silicon films 30b, 30c, 130b, and 130c include a polycrystalline silicon film, a continuous grain boundary crystal silicon film, and the like.
- FIG. 24A is a perspective view showing a liquid crystal panel 200 of an active matrix liquid crystal display device including the semiconductor device 1 according to the first embodiment
- FIG. 24B is shown in FIG. 2 is a perspective view showing a TFT substrate 220 included in the liquid crystal panel 200 shown.
- the liquid crystal panel 200 includes two glass substrates 220 and 240 arranged to face each other and a liquid crystal layer (not shown) sandwiched between the two glass substrates 220 and 240. This is a full monolithic panel including a sealing material 250 to be sealed.
- a glass substrate in which a plurality of pixel forming portions including TFTs are formed in a matrix is called a TFT substrate 220, and is disposed to face the TFT substrate 220.
- a CF substrate 240 is referred to as a glass substrate in which a plurality of pixel forming portions including TFTs are formed in a matrix.
- the TFT substrate 220 includes an image display unit 230 in which a plurality of pixel formation units 231 are formed.
- a TFT 232 that functions as a switching element and a pixel electrode 233 connected to the TFT 232 are formed.
- a source driver 221, a gate driver 222, and a power supply circuit 224 that supplies a power supply voltage to the source driver 221 and the gate driver 222 (hereinafter, these may be collectively referred to as “peripheral circuit”) are provided on the outer frame portion of the image display unit 230. ing.
- the gate driver 222 outputs a control signal for controlling the timing for turning on / off the TFT 232 to the gate wiring GL, and the source driver 221 controls the timing for outputting an image signal for displaying an image and an image signal on the pixel formation portion 231.
- the image signal applied to the source wiring SL is applied to the pixel electrode 233 via the TFT 232.
- the pixel electrode 233 forms a pixel capacitance together with a common electrode (not shown) formed on the CF substrate 240 and holds a given image signal.
- backlight light emitted from a backlight unit (not shown) provided on the lower surface of the TFT substrate 220 is transmitted through the pixel forming unit 231 according to the image signal, and the image is displayed on the image display unit of the liquid crystal panel 200. 230.
- the peripheral circuit is configured using the TFT 10 included in the semiconductor device 1, the operation speed of the source driver 221 and the gate driver 222 can be increased. Thereby, since the circuit scale of the peripheral circuit can be reduced, the frame portion of the liquid crystal panel 200 is narrowed, and the liquid crystal panel 200 can be downsized. Further, high performance and high image quality of the liquid crystal display device can be achieved.
- FIG. 25A is a perspective view showing a liquid crystal panel 300 of an active matrix liquid crystal display device with a touch panel function, which includes the semiconductor device 100 according to the second embodiment
- FIG. FIG. 25 is a circuit diagram illustrating a configuration of an image display unit 330 included in a TFT substrate 320 of the liquid crystal panel 300 illustrated in FIG.
- the liquid crystal panel 300 is a full monolithic panel, and like the liquid crystal panel 200 shown in FIG. 24A, the TFT substrate 320 and the CF substrate ( (Not shown).
- a backlight unit 310 is provided on the lower surface of the TFT substrate 320 so as to face the TFT substrate 320.
- an image display unit 330 configured by a plurality of pixel forming units 331 and displaying an image is formed.
- a position detection circuit 323 that detects a touched position on the liquid crystal panel 300 based on the intensity of light detected by the source driver 321, the gate driver 322, and the photodiode 335 is provided on the outer frame portion of the image display unit 330.
- a power supply circuit 324 (hereinafter collectively referred to as “peripheral circuit”) for supplying a power supply voltage to them is provided.
- a plurality of pixel formation portions 331, a plurality of gate wirings GL, a plurality of source wirings SL, and a plurality of sensor wirings FL are formed on the TFT substrate 320.
- the sensor wiring FL extends in a direction parallel to the source wiring SL and intersects the gate wiring GL.
- the pixel formation portion 331 includes a TFT 332 and a photodiode 335.
- the TFT 332 functions as a switching element, and the photodiode 335 receives light incident on the pixel formation portion 331 as light from the backlight unit 310 is reflected by a finger, a touch pen, or the like.
- the photodiode 335 is disposed near the intersection of the gate wiring GL and the sensor wiring FL, the anode electrode of the photodiode 335 is connected to the gate wiring GL, and the cathode electrode is connected to the sensor wiring FL.
- a predetermined voltage is applied to the gate wiring GL
- a current having a magnitude corresponding to the intensity of light incident on the photodiode 335 flows from the gate wiring GL to the sensor wiring FL via the photodiode 335.
- the position detection circuit 323 detects the intensity of the light received by the photodiode 335 by detecting the current value flowing through the sensor wiring FL, and detects the touched position on the CF substrate.
- the photodiode 160 included in the semiconductor device 100 shown in FIG. 12 is used as the photodiode 335 of the pixel formation portion 331, the on / off ratio is increased, so that the touch position is detected with high accuracy. can do.
- the photodiode 335 includes a light shielding film 171 formed on the TFT substrate 320.
- the light shielding film 171 blocks light emitted from the backlight unit 310 from directly entering the photodiode 160. Thereby, the light received by the photodiode 335 is only the light reflected by the finger touching the surface of the CF substrate, and the position detection circuit 323 can detect the touched position more accurately.
- the peripheral circuit is configured by using the TFT 10 included in the semiconductor device 100, the operation speed of the peripheral circuits such as the source driver 321 and the gate driver 322 can be increased. Accordingly, the circuit scale of the gate driver and the source driver can be reduced, so that the frame portion of the liquid crystal panel 300 is narrowed, and the liquid crystal panel 300 can be downsized. Further, high performance and high image quality of the liquid crystal display device can be achieved.
- the TFT 60 included in the semiconductor device 1 shown in FIG. 1 is used as the TFT 332 included in the pixel formation portion 331 of the liquid crystal panel 300, the variation in threshold voltage is reduced. Therefore, the luminance and color variations in the pixel formation portion 331 are reduced. Can be reduced. Thereby, the display of a liquid crystal display device can be stabilized.
- a liquid crystal display device has been described as an example of a display device to which the semiconductor devices 1 and 100 shown in FIGS. 1 and 12 can be applied.
- the semiconductor devices 1 and 100 can also be applied to display devices such as organic EL (Electroluminescence) display devices and plasma display devices.
- the present invention is suitable for an active matrix type liquid crystal display device and an active matrix type liquid crystal display device with a touch panel function, and in particular, constitutes a switching element formed in the pixel formation portion and a drive circuit for driving the pixel formation portion. It is suitable for a transistor to detect or a photodiode to detect a touch position.
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Abstract
平均粒径が異なる複数の半導体領域を含む結晶性半導体膜を簡略な製造工程で形成することを目的とする。 結晶性シリコン膜30bの表面にレーザビーム5を照射して、結晶性シリコン膜30bを結晶化する。このとき、面積が大きなゲート電極21および放熱部22を下方に設けた結晶性シリコン膜30bでは、発生した熱エネルギーの一部が放熱部22などに逃げてしまうので、結晶性シリコン膜30bの溶融が不十分になる。これにより、形成された第1のシリコン領域30c1の平均粒径は大きくなる。一方、面積が小さなゲート電極71を下方に設けた結晶性シリコン膜30bでは、発生した熱は逃げにくくなるので、結晶性シリコン膜30bは完全に溶融する。これにより、第2のシリコン領域30c2の平均粒径は小さくなる。
Description
本発明は、結晶性半導体膜の製造方法、半導体装置、および表示装置に関し、より詳しくは、電気的特性が異なる複数種類の半導体素子を形成するのに好適な結晶性半導体膜の製造方法、半導体装置、および表示装置に関する。
近年、薄膜トランジスタ(Tin Film Transistor:以下、「TFT」という)に代表される半導体素子を用いて構成された回路を有する電子機器が広く使用されるようになってきた。このような半導体素子は、CVD(Chemical Vapor Deposition)法によって絶縁基板上に成膜された、膜厚が数10~数100nmのシリコン膜を用いて形成される。
液晶表示装置はこのような電子機器の1つであり、その液晶パネルには、画像表示部だけでなく、その周囲の額縁部に、駆動回路や電源回路などの周辺回路も形成したフルモノリシック型のパネルが使用されるようになってきた。このような液晶パネルの周辺回路には、キャリア移動度が高く、オン電流が大きなTFTが求められている。一方、画像表示部を構成する各画素形成部に含まれるスイッチング素子には、閾値電圧のばらつきが小さなTFTが求められている。このため、周辺回路を構成するTFTの形成には、結晶構造を有するシリコン膜(以下、「結晶性シリコン膜」という)のうち、平均粒径が大きな結晶性シリコン膜が適しており、スイッチング素子となるTFTの形成には、平均粒径が小さな結晶性シリコン膜が適している。
また、視聴者が指やペンで表示画面をタッチしたときに、その位置を検出する機能を備えた液晶表示装置では、光センサとして機能するフォトダイオードも必要になる。タッチ位置をより正確に検出するために、フォトダイオードには、明時のオン電流と暗時のオフ電流の比(以下、「オン/オフ比」という)が大きなことが求められる。このようなフォトダイオードの形成には、オフ電流を小さくしてオン/オフ比を大きくするために、平均粒径が小さな結晶性シリコン膜が適している。
このように、電気的特性が異なる複数種類の半導体素子を同一の絶縁基板上に形成するためには、平均粒径が異なる少なくとも2種類のシリコン領域を含む結晶性シリコン膜を絶縁基板上の所定の位置にそれぞれ形成する必要がある。
日本の特開2007-115786号公報は、絶縁基板上に成膜された非晶質シリコン膜から結晶性シリコン膜を形成する際に、結晶化工程を3回行なうことを開示している。具体的には、まず、第1の結晶化工程において、結晶化を促進する触媒元素を非晶質シリコン膜に添加して加熱処理することにより、結晶性シリコン膜を形成する。次に、第2の結晶化工程において、第1の結晶化工程で形成された結晶性シリコン膜にレーザビームを照射して、その結晶性をより向上させる。さらに、第3の結晶化工程において、第2の結晶化工程で結晶性シリコン膜に生じた微結晶領域にレーザビームを照射して選択的に再結晶化する。このようにして、絶縁基板の全面にわたって、結晶性がすぐれた結晶性シリコン膜を安定的に形成する。
日本の特開2009-246235号公報は、平均粒径が異なる2つのシリコン領域を有する結晶性シリコン膜を形成する方法を開示している。具体的には、第1の結晶化工程において、絶縁基板上に成膜した非晶質シリコン膜の一部を結晶化して第1のシリコン領域を形成する。第2の結晶化工程において、残りの非晶質シリコン膜を溶融固化して、第1のシリコン領域よりも平均粒径が小さな第2のシリコン領域を形成する。第3の結晶化工程において、第1のシリコン領域の平均粒径が第2のシリコン領域の平均粒径よりも大きな状態を維持しながら溶融固化して第1および第2のシリコン領域の結晶性を向上させる。このようにして形成された結晶性シリコン膜に含まれる平均粒径が異なる2つのシリコン領域に、電気的特性が異なる薄膜トランジスタをそれぞれ形成する。
しかし、日本の特開2007-115786号公報に記載された結晶化方法は、絶縁基板の全面にわたって、均一な平均粒径を有する結晶性シリコン膜を安定的に形成する結晶化方法である。したがって、このような結晶性シリコン膜には、オン電流が大きなTFT、および、閾値電圧のばらつきが小さなTFTまたはオフ電流が小さなフォトダイオードのように、電気的特性が異なる複数の半導体素子をそれぞれ形成することができるような、平均粒径が異なる複数のシリコン領域は含まれていない。そこで、このような結晶性シリコン膜に電気的特性が異なる複数種類の半導体素子を形成すれば、少なくともいずれかの種類の半導体素子はその機能を十分に発揮することができない。
また、日本の特開2009-246235号公報に記載された結晶化方法は、平均粒径が異なる2つのシリコン領域を含む結晶性シリコン膜を形成するために、第1の結晶化工程から第3の結晶化工程までの3回の結晶化工程を含む。これにより、結晶性シリコン膜の製造工程が複雑になり、その製造コストがアップする。
そこで、本発明の目的は、平均粒径が異なる複数の半導体領域を含む結晶性半導体膜を簡略な製造工程で形成することができる結晶性半導体膜の製造方法を提供することである。また、本発明の他の目的は、平均粒径が異なる複数の結晶性半導体膜を用いた半導体装置および表示装置を提供することである。
第1の局面は、絶縁基板上に平均粒径が異なる複数の半導体領域を含む結晶性半導体膜を形成する結晶性半導体膜の製造方法であって、
絶縁基板上に金属膜を成膜する工程と、
前記金属膜をパターニングして、第1の金属パターンと、前記第1の金属パターンよりも小さな面積の第2の金属パターンとを形成する工程と、
前記第1および第2の金属パターンを覆うように絶縁膜を成膜する工程と、
前記絶縁膜上に非晶質半導体膜を成膜する工程と、
前記非晶質半導体膜を結晶化して第1の結晶性半導体膜を形成する第1の結晶化工程と、
前記第1の結晶性半導体膜を結晶化して第2の結晶性半導体膜を形成する第2の結晶化工程とを備え、
前記第2の結晶性半導体膜は、前記第1の金属パターンの上方に位置し、前記第1の結晶性半導体膜の平均粒径と略等しい平均粒径を有する第1の半導体領域と、前記第2の金属パターンの上方に位置し、前記第1の半導体領域の平均粒径よりも大きな平均粒径を有する第2の半導体領域とを含むことを特徴とする。
絶縁基板上に金属膜を成膜する工程と、
前記金属膜をパターニングして、第1の金属パターンと、前記第1の金属パターンよりも小さな面積の第2の金属パターンとを形成する工程と、
前記第1および第2の金属パターンを覆うように絶縁膜を成膜する工程と、
前記絶縁膜上に非晶質半導体膜を成膜する工程と、
前記非晶質半導体膜を結晶化して第1の結晶性半導体膜を形成する第1の結晶化工程と、
前記第1の結晶性半導体膜を結晶化して第2の結晶性半導体膜を形成する第2の結晶化工程とを備え、
前記第2の結晶性半導体膜は、前記第1の金属パターンの上方に位置し、前記第1の結晶性半導体膜の平均粒径と略等しい平均粒径を有する第1の半導体領域と、前記第2の金属パターンの上方に位置し、前記第1の半導体領域の平均粒径よりも大きな平均粒径を有する第2の半導体領域とを含むことを特徴とする。
第2の局面は、第1の局面において、
前記第2の結晶化工程は、前記第1の結晶性半導体膜にレーザビームを照射する工程を含むことを特徴とする。
前記第2の結晶化工程は、前記第1の結晶性半導体膜にレーザビームを照射する工程を含むことを特徴とする。
第3の局面は、第1または第2の局面において、
前記第1の金属パターンは、第3の金属パターンと、前記第3の金属パターンを囲む第4の金属パターンとを含むことを特徴とする。
前記第1の金属パターンは、第3の金属パターンと、前記第3の金属パターンを囲む第4の金属パターンとを含むことを特徴とする。
第4の局面は、第2の局面において、
前記レーザビームの波長は126~370nmであることを特徴とする。
前記レーザビームの波長は126~370nmであることを特徴とする。
第5の局面は、第2の局面において、
前記レーザビームはパルス発振エキシマレーザ装置から出力されることを特徴とする。
前記レーザビームはパルス発振エキシマレーザ装置から出力されることを特徴とする。
第6の局面は、第2の局面において、
前記レーザビームは略直線状のビームであり、
前記第2の結晶化工程は、前記レーザビームをビーム形状の短軸方向にステップ走査することを特徴とする。
前記レーザビームは略直線状のビームであり、
前記第2の結晶化工程は、前記レーザビームをビーム形状の短軸方向にステップ走査することを特徴とする。
第7の局面は、第6の局面において、
前記第1の金属パターンの幅は、前記レーザビームの短軸方向の長さよりも長いことを特徴とする。
前記第1の金属パターンの幅は、前記レーザビームの短軸方向の長さよりも長いことを特徴とする。
第8の局面は、第1の局面において、
前記第1の結晶化工程は、前記非晶質半導体膜を所定の温度で加熱して固相結晶成長させることにより前記第1の結晶性半導体膜を形成する工程を含むことを特徴とする。
前記第1の結晶化工程は、前記非晶質半導体膜を所定の温度で加熱して固相結晶成長させることにより前記第1の結晶性半導体膜を形成する工程を含むことを特徴とする。
第9の局面は、第8の局面において、
前記所定の温度は、500~700℃であることを特徴とする。
前記所定の温度は、500~700℃であることを特徴とする。
第10の局面は、第8の局面において、
前記第1の結晶化工程は、前記非晶質半導体膜の結晶化を促進する触媒元素を前記非晶質半導体膜の表面に添加する工程をさらに含むことを特徴とする。
前記第1の結晶化工程は、前記非晶質半導体膜の結晶化を促進する触媒元素を前記非晶質半導体膜の表面に添加する工程をさらに含むことを特徴とする。
第11の局面は、第10の局面において、
前記触媒元素は、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金、銅、および金からなる群より選択される少なくとも1種類の元素を含むことを特徴とする。
前記触媒元素は、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金、銅、および金からなる群より選択される少なくとも1種類の元素を含むことを特徴とする。
第12の局面は、第10の局面において、
前記触媒元素を添加する工程は、前記非晶質半導体膜の表面に、濃度1E10~1E12atoms/cm2の前記触媒元素を含む膜を形成する工程を含むことを特徴とする。
前記触媒元素を添加する工程は、前記非晶質半導体膜の表面に、濃度1E10~1E12atoms/cm2の前記触媒元素を含む膜を形成する工程を含むことを特徴とする。
第13の局面は、第1から第12までのいずれか1つの局面において、
前記非晶質半導体膜は、非晶質シリコン膜であり、
前記第1および第2の結晶性半導体膜は、結晶性シリコン膜であることを特徴とする。
前記非晶質半導体膜は、非晶質シリコン膜であり、
前記第1および第2の結晶性半導体膜は、結晶性シリコン膜であることを特徴とする。
第14の局面は、第1の局面において、
前記金属膜は高融点金属元素を含むことを特徴とする。
前記金属膜は高融点金属元素を含むことを特徴とする。
第15の局面は、第1の局面において、
前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、および酸窒化シリコン膜のうち少なくともいずれかを含むことを特徴とする。
前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、および酸窒化シリコン膜のうち少なくともいずれかを含むことを特徴とする。
第16の局面は、第1から第15までのいずれか1つの局面に係る結晶性半導体膜の製造方法によって形成された結晶性半導体膜を活性層とする薄膜トランジスタを備えたことを特徴とする半導体装置である。
第17の局面は、第16の局面において、
前記結晶性半導体膜は、第1の半導体領域と、前記第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含み、
前記薄膜トランジスタは、第1の薄膜トランジスタと、前記第1の薄膜トランジスタと電気的特性が異なる第2の薄膜トランジスタとを含み、
前記第1の薄膜トランジスタは前記第1の半導体領域を活性層とし、前記第2の薄膜トランジスタは前記第2の半導体領域を活性層としていることを特徴とする。
前記結晶性半導体膜は、第1の半導体領域と、前記第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含み、
前記薄膜トランジスタは、第1の薄膜トランジスタと、前記第1の薄膜トランジスタと電気的特性が異なる第2の薄膜トランジスタとを含み、
前記第1の薄膜トランジスタは前記第1の半導体領域を活性層とし、前記第2の薄膜トランジスタは前記第2の半導体領域を活性層としていることを特徴とする。
第18の局面は、第16の局面において、
フォトダイオードをさらに備え、
前記結晶性半導体膜は、第1の半導体領域と、前記第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含み、
前記薄膜トランジスタは前記第1の半導体領域を活性層とし、前記フォトダイオードは前記第2の半導体領域を活性層としていることを特徴とする。
フォトダイオードをさらに備え、
前記結晶性半導体膜は、第1の半導体領域と、前記第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含み、
前記薄膜トランジスタは前記第1の半導体領域を活性層とし、前記フォトダイオードは前記第2の半導体領域を活性層としていることを特徴とする。
第19の局面は、第18の局面において、
前記フォトダイオードは、前記活性層と絶縁基板との間に形成された、金属パターンからなる遮光膜をさらに含むことを特徴とする。
前記フォトダイオードは、前記活性層と絶縁基板との間に形成された、金属パターンからなる遮光膜をさらに含むことを特徴とする。
第20の局面は、第17の局面に係る半導体装置と、画像表示部と、前記画像表示部を駆動するために必要な周辺回路とを備える表示装置であって、
前記周辺回路は、前記半導体装置の第1の薄膜トランジスタを含み、
前記画像表示部は、前記半導体装置の第2の薄膜トランジスタを含むことを特徴とする。
前記周辺回路は、前記半導体装置の第1の薄膜トランジスタを含み、
前記画像表示部は、前記半導体装置の第2の薄膜トランジスタを含むことを特徴とする。
第21の局面は、第20の局面において、
第18の発明に係る半導体装置と、光センサをさらに備え、
前記光センサは、前記半導体装置のフォトダイオードを含むことを特徴とする。
第18の発明に係る半導体装置と、光センサをさらに備え、
前記光センサは、前記半導体装置のフォトダイオードを含むことを特徴とする。
本発明の第1の局面によれば、第1の結晶化工程で、非晶質半導体膜を結晶化して第1の結晶性半導体膜を形成する。次に、第2の結晶化工程で、第1の結晶性半導体膜を溶融固化して、第2の結晶性半導体膜を形成する。このとき、面積が大きな第1の金属パターンの上方の第1の結晶性半導体膜はほとんど溶融することなく結晶性が向上し、第1の半導体領域になる。このため、第1の半導体領域の平均粒径は、第1の結晶性半導体膜の平均粒径からほとんど変化せず、ほぼ同じになる。一方、面積が小さな第2の金属パターンの上方の第2の結晶性半導体膜は完全に溶融して固化し、第2の半導体領域になる。このため、第2の半導体領域の平均粒径は第1の結晶性半導体膜および第1の半導体領域の平均粒径よりも小さくなる。このように、本発明の結晶性半導体膜の製造方法によれば、平均粒径が異なる第1の半導体領域と第2の半導体領域とを同時に形成することができるので、半導体装置の製造工程を簡略化することができる。また、第2の結晶性半導体膜は、平均粒径が異なる第1の半導体領域と第2の半導体領域とを含むので、電気的特性が異なる半導体素子を第1および第2の半導体領域にそれぞれ形成することができる。
本発明の第2の局面によれば、第2の結晶化工程は、第1の結晶性半導体膜にレーザビームを照射することによって、第1の半導体領域と第2の半導体領域とを含む第2の結晶性半導体膜を容易に形成することができる。
本発明の第3の局面によれば、第1の金属パターンは、第3の金属パターンと、第3の金属パターンを囲むように形成された第4の金属パターンとを含み、面積が広く、熱容量が大きなパターンである。第2の結晶化工程において、第3および第4の金属パターンの上方の第1の結晶性半導体膜に照射されたレーザビームのエネルギーは、第3および第4の金属パターンによって放熱される。これにより、第1の結晶性半導体膜は完全溶解しないので、平均粒径を変化させることなく、結晶性のみを向上させることができる。
本発明の第4の局面によれば、第2の結晶化工程で使用する、波長126~370μmのレーザビームは、ナノ秒からマイクロ秒オーダの極めて短い時間に大きなエネルギーを与えることができるとともに、紫外領域の光であるので半導体膜に吸収されやすい。したがって、波長126~370μmのレーザビームを第1の結晶性半導体膜に照射すれば、第1の半導体領域の平均粒径を変化させることなく結晶性を向上させた第1の半導体領域と、第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含む第2の結晶性半導体膜を効率よく形成することができる。
本発明の第5の局面によれば、第2の結晶化工程では、パルス発振エキシマレーザから出力されるレーザビームを一定方向にステップ走査させることにより、第1の結晶性半導体膜を効率的に結晶化して、第2の結晶性半導体膜を形成することができる。
本発明の第6の局面によれば、第2の結晶化工程では、略直線状の形状をしたレーザビームを、ビーム形状の短軸方向にステップ走査させる。これにより、広い面積の第1の結晶性半導体膜を短時間で結晶化させて、第2の結晶性半導体膜を効率よく、簡便に形成することができる。
本発明の第7の局面によれば、レーザビームが照射される第1の結晶性シリコン膜の下方には、面積が広く、熱容量が大きな第1の金属パターンが拡がっている。第1の金属パターンの長さが、レーザビームの短軸方向の長さよりも長ければ、レーザビームを照射したときに第2の結晶性シリコン膜に発生した熱エネルギーの多くは、絶縁膜を介して第1の金属パターンに逃げる。この結果、第1の金属パターンの上方の第2の結晶性シリコン膜は十分に加熱されないので、第2の結晶性シリコン膜が完全に溶融することはない。このようにして形成された第1の半導体領域の平均粒径は、第2の結晶性シリコン膜の平均粒径からほとんど変化せず、ほぼ同じになる。
本発明の第8の局面によれば、第1の結晶化工程では、非晶質半導体膜を所定の温度で加熱して固相結晶成長させる。これにより、第1の結晶化工程の効率化を図りつつ、結晶化された第1の結晶性半導体膜の特性を向上させることができる。
本発明の第9の局面によれば、第1の結晶化工程を、500℃よりも低い温度で行なえば、結晶の固相成長速度が非常に遅くなり、スループットが低下する。また、700℃よりも高い温度で行なえば、触媒元素に起因する粒径が大きな結晶粒だけでなく、触媒元素に起因しない粒径が小さな結晶粒も成長した、第1の結晶性半導体膜が得られる。このような第1の結晶性半導体膜をさらに結晶化して得られた第2の結晶性半導体膜を用いて半導体装置を製造すれば、十分な電気的特性が得られないことがある。そこで、第1の結晶化工程を、500~700℃の温度範囲で行なうことにより、結晶の固相成長速度の低下を防止することができるとともに、電気的特性の低下を防止することができる。
本発明の第10の局面によれば、非晶質半導体膜の表面に触媒元素を添加することにより、非晶質半導体膜の結晶化を促進することができる。これにより、第1の結晶化工程において、第1の結晶性半導体膜の形成を効率的に行なうことができるとともに、結晶化された第1の結晶性半導体膜の特性を向上させることができる。
本発明の第11の局面によれば、触媒元素として、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金、銅、および金からなる群より選択される元素を含む膜を非晶質半導体膜の表面に形成することにより、第1の結晶性半導体膜の形成を効率的に行なうことができるとともに、結晶化された第1の結晶性半導体膜の特性を向上させることができる。
本発明の第12の局面によれば、非晶質半導体膜の表面に、触媒元素の濃度が1E10atoms/cm2よりも低い膜を形成した場合には、非晶質半導体膜の結晶化が全く起こらないか、結晶化が起こった場合でも固相成長速度が非常に遅くなる。一方、濃度が1E12atoms/cm2よりも高い膜を形成した場合には、触媒元素に起因する結晶粒の密度が高くなるが、触媒密度に起因しない結晶粒の粒径が小さくなり、電気的特性が低下する。そこで、触媒元素の濃度を1E10~1E12atoms/cm2とすることにより、結晶の固相成長速度の低下を防止することができるとともに、電気的特性の低下を防止することができる。
本発明の第13の局面によれば、非晶質半導体膜は非晶質シリコン膜であるので、成膜しやすい。また、第1および第2の結晶性半導体膜は結晶性シリコン膜であるので、結晶化しやすい。
本発明の第14の局面によれば、金属膜は高融点金属元素を含むので、第1および第2の結晶化工程において金属膜が溶解することはない。これにより、第1の半導体領域と第2の半導体領域とを含む第2の結晶性半導体膜を容易に形成することができる。
本発明の第15の局面によれば、酸化シリコン膜、窒化シリコン膜、および酸窒化シリコン膜は、第1および第2の結晶化工程において変質することはない。このため、これらの膜は、第1および第2の結晶化工程後も絶縁膜として機能する。
本発明の第16の局面によれば、第1~第15の発明に係る結晶性半導体膜の製造方法によって形成された結晶性半導体膜を活性層とする薄膜トランジスタを形成することができる。
本発明の第17の局面によれば、第16の発明によって形成された第2の結晶性半導体膜の第1の半導体領域に含まれる結晶粒の平均粒径は、第2の半導体領域に含まれる結晶粒の平均粒径よりも大きい。そこで、第1の半導体領域を活性層とする第1の薄膜トランジスタでは、キャリア移動度が高くなるので、動作速度を速くすることができる。また、第2の半導体領域を活性層とする第2の薄膜トランジスタでは、閾値電圧のばらつきを小さくすることができる。このように、電気的特性が異なる薄膜トランジスタを第1の半導体領域と第2の半導体領域とに分けて形成することにより、各薄膜トランジスタの能力を十分に発揮させることができる。
本発明の第18の局面によれば、平均粒径が小さな第2の半導体領域にフォトダイオードを形成することにより、フォトダイオードのオン/オフ比を大きくすることができる。これにより、フォトダイオードの感度を高くすることができる。
本発明の第19の局面によれば、フォトダイオードには、活性層と絶縁基板との間に遮光膜が形成されている。これにより、絶縁基板側からフォトダイオードに直接入射する光を遮断し、表面側から入射する光に対するフォトダイオードの感度を高くすることができる。
本発明の第20の局面によれば、第1の半導体領域に形成された第1の薄膜トランジスタを用いて周辺回路を構成するので、周辺回路の動作速度を速くすることができる。その結果、周辺回路の回路規模が小さくなるので、表示パネルの額縁部を狭くして表示パネルを小型化することができるとともに、表示装置の高性能化、高画質化を図ることができる。また、第2の半導体領域に形成された第2の薄膜トランジスタを用いて画像表示部を形成するので、画像表示部に表示される画像の輝度や色のばらつきを少なくすることができる。これにより、表示装置の表示を安定させることができる。
本発明の第21の局面によれば、第20の発明と同様に、周辺回路の動作速度を速くすることができる。その結果、周辺回路の回路規模が小さくなるので、表示パネルの額縁部を狭くして表示パネルを小型化することができるとともに、表示装置の高性能化、高画質化を図ることができる。また、フォトダイオードのオン/オフ比が大きくなるので、タッチ位置を正確に検出することができる。
以下に、本発明の各実施形態について図面を参照しながら詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
<1.第1の実施形態>
<1.1 半導体装置の構成>
図1は、本発明の第1の実施形態に係る半導体装置1の構成を示す断面図である。図1に示すように、半導体装置1は、絶縁性の表面を有する基板(以下、「絶縁基板」という)であるガラス基板15(以下、「基板15」ということがある)上に形成された2種類のTFT10(第1の薄膜トランジスタ)およびTFT60(第2の薄膜トランジスタ)を含む。2種類のTFT10、60はいずれもボトムゲート型であるが、対応する構成要素のサイズがそれぞれ異なる。図1の左側に示すTFT10は、各構成要素のサイズが大きなTFTであり、右側に示すTFT60は、各構成要素のサイズが小さなTFTである。なお、以下の説明では、いずれのTFT10、60もnチャネル型TFTとして説明するが、pチャネル型TFTであってもよい。また、ガラス基板15は、絶縁膜からなるベースコート膜を表面に形成したガラス基板を含む。
<1.1 半導体装置の構成>
図1は、本発明の第1の実施形態に係る半導体装置1の構成を示す断面図である。図1に示すように、半導体装置1は、絶縁性の表面を有する基板(以下、「絶縁基板」という)であるガラス基板15(以下、「基板15」ということがある)上に形成された2種類のTFT10(第1の薄膜トランジスタ)およびTFT60(第2の薄膜トランジスタ)を含む。2種類のTFT10、60はいずれもボトムゲート型であるが、対応する構成要素のサイズがそれぞれ異なる。図1の左側に示すTFT10は、各構成要素のサイズが大きなTFTであり、右側に示すTFT60は、各構成要素のサイズが小さなTFTである。なお、以下の説明では、いずれのTFT10、60もnチャネル型TFTとして説明するが、pチャネル型TFTであってもよい。また、ガラス基板15は、絶縁膜からなるベースコート膜を表面に形成したガラス基板を含む。
ガラス基板15上に、TFT10のゲート電極21(第1の金属パターンまたは第3の金属パターン)、およびゲート電極21を囲む放熱部22(第1の金属パターンまたは第4の金属パターン)と、TFT60のゲート電極71(第2の金属パターン)とが形成されている。これらのゲート電極21、放熱部22、およびゲート電極71は同じ金属によって形成されている。ゲート電極21、放熱部22、およびゲート電極71を含むガラス基板15の全体を覆うように、ゲート絶縁膜25(絶縁膜)が形成されている。
ゲート絶縁膜25の表面に、平面視においてゲート電極21を跨いで左右の放熱部22の上方に延びる島状の活性層31と、平面視においてゲート電極71を跨いで左右のガラス基板15の上方に延びる島状の活性層81とが形成されている。TFT10の活性層31は、平均粒径が約3μmと大きな結晶粒からなる結晶性シリコンによって構成されている。活性層31の左右には高濃度のn型不純物がドープされたソース領域32およびドレイン領域34がそれぞれ形成されている。ソース領域32とドレイン領域34とによって挟まれた領域は、チャネル領域33になっており、そのサイズは例えば20μm×20μmである。
また、TFT60の活性層81は、平均粒径が約0.3μmと小さな結晶粒からなる結晶性シリコンによって構成されている。活性層81の左右には高濃度のn型不純物がドープされたソース領域82およびドレイン領域84がそれぞれ形成されている。ソース領域82とドレイン領域84とによって挟まれた領域は、チャネル領域83になっており、そのサイズは、TFT10のチャネル領域33よりも小さく、例えば4μm×4μmである。なお、本明細書において、「平均粒径」とは、結晶性シリコン膜などの結晶性半導体膜に含まれる結晶粒の大きさの平均値であり、EBSP(Electron Backscatter diffraction Patterns)法などによって測定される。
活性層31、81を含むガラス基板15の全体を覆うように、層間絶縁膜45が形成されている。層間絶縁膜45には、ソース領域32、82に到達する各コンタクトホール、ドレイン領域34、84に到達する各コンタクトホール、およびゲート電極21、71に到達する各コンタクトホール(図示しない)がそれぞれ開孔されている。層間絶縁膜45の表面には、コンタクトホールを介して各ソース領域32、82とそれぞれオーミック接続されたソース電極41、91が形成されている。また、コンタクトホールを介して各ドレイン領域34、84とそれぞれオーミック接続されたドレイン電極42、92が形成されている。さらに、ソース電極41、91およびドレイン電極42、92を含むガラス基板15の全体を覆うように、保護膜55が形成されている。
<1.2 半導体装置の製造方法>
図2~図5は、図1に示す半導体装置1の各製造工程を示す工程断面図である。図2(A)に示すように、ガラス基板15上に、膜厚が50~200nm、例えば70nmのモリブデン(Mo)膜20(金属膜)を、スパッタリング法により成膜する。なお、モリブデン膜20の代わりに、タングステン(W)膜、チタン膜(Ti)、タンタル(Ta)膜などの高融点金属膜、高融点金属膜の窒化物膜、またはそれらを積層した積層膜をスパッタリング法により成膜してもよい。これにより、後述の結晶化工程においてゲート電極21、71が溶融することを防ぐことができる。
図2~図5は、図1に示す半導体装置1の各製造工程を示す工程断面図である。図2(A)に示すように、ガラス基板15上に、膜厚が50~200nm、例えば70nmのモリブデン(Mo)膜20(金属膜)を、スパッタリング法により成膜する。なお、モリブデン膜20の代わりに、タングステン(W)膜、チタン膜(Ti)、タンタル(Ta)膜などの高融点金属膜、高融点金属膜の窒化物膜、またはそれらを積層した積層膜をスパッタリング法により成膜してもよい。これにより、後述の結晶化工程においてゲート電極21、71が溶融することを防ぐことができる。
図2(B)に示すように、モリブデン膜20をパターニングするために、モリブデン膜20の表面に、フォトリソグラフィ法を用いてレジストパターン(図示しない)を形成する。レジストパターンをマスクとして、モリブデン膜20をエッチングし、TFT10のゲート電極21と放熱部22、およびTFT60のゲート電極71を形成する。その後、レジストパターンを剥離する。TFT10のゲート電極21の幅を例えば20μmとし、TFT60のゲート電極71の幅を例えば4μmとする。また、ゲート電極21の周囲の囲むようにTFT10の放熱部22を形成する。
図6は、図2(B)に対応する製造工程を示す平面図である。図6に示すように、ガラス基板15上に、TFT10のゲート電極21と放熱部22、およびTFT60のゲート電極71が形成されている。ゲート電極21は、ゲート電極71に比べて大きいだけではなく、ゲート電極21は、その端部から例えば約2μmだけ離して形成された放熱部22によって囲まれている。
図2(C)に示すように、ゲート電極21、71および放熱部22を含むガラス基板15の全体を覆うように、ゲート絶縁膜25を成膜する。ゲート絶縁膜25は、膜厚が例えば100nmの酸化シリコン(SiO2)からなり、原料ガスとしてTEOS(Tetra Ethoxy Silane)を用いたプラズマCVD法などにより成膜される。なお、ゲート絶縁膜25として、酸化シリコン膜の代わりに、窒化シリコン(SiNx)膜(xは、任意の数字)、酸窒化シリコン(SiNO)膜、またはそれらを積層した積層絶縁膜を成膜してもよい。これらの膜は、後述する結晶化工程において変質することはないので、結晶化工程後も絶縁膜として機能する。
図3(A)に示すように、ゲート絶縁膜25の表面に、例えば膜厚約50nmの非晶質シリコン膜30a(非晶質半導体膜)を成膜する。非晶質シリコン膜30aは、原料ガスとしてモノシラン(SiH4)ガスを用いた減圧CVD(Low Pressure Chemical Vapor Deposition)法などにより成膜される。
図3(B)に示すように、非晶質シリコン膜30aの表面に、非晶質シリコン膜30aの結晶化を促進する触媒となるニッケル膜35を、例えば抵抗加熱法を用いて蒸着する。このように、ニッケル膜35を非晶質シリコン膜30aの表面に蒸着すれば、非晶質シリコン膜30aの結晶化が促進され、結晶性シリコン膜30b(第1の結晶性半導体膜)の形成時間を短縮することができるとともに、結晶性シリコン膜30bの平均粒径を大きくすることができる。
非晶質シリコン膜30aの表面におけるニッケルの濃度の好ましい範囲は、1E10~1E12atoms/cm2であり、本実施形態では例えば5E10atoms/cm2とする。ニッケルの濃度を上記範囲に限定することが好ましい理由を説明する。ニッケルの濃度が1E10atoms/cm2よりも小さくなれば、触媒の効果が小さくなり、非晶質シリコン膜の結晶化が起こらなかったり、固相成長速度が非常に遅くなったりする。また、ニッケルの濃度が1E12atoms/cm2よりも大きくなれば、結晶性シリコン膜内において、ニッケルに起因する結晶粒の密度が高くなるとともに、ニッケルに起因しない結晶粒の粒径が小さくなる。このような結晶性シリコン膜を活性層とするTFTは、所望の電気的特性を示さなくなる。
ニッケル膜35が蒸着された非晶質シリコン膜30aの表面付近の濃度は、全反射蛍光X線分析法によって容易に測定される。そこで、本明細書では、非晶質シリコン膜30aの表面から5~10nmの深さにおけるニッケルの濃度を全反射蛍光X線分析法によって測定し、得られた測定値を非晶質シリコン膜30aの表面のニッケルの濃度とする。
図3(C)に示すように、基板15を電気炉に入れて、窒素雰囲気中で、加熱処理を1時間施す(第1の結晶化工程)。加熱処理の好ましい温度範囲は500~700℃であり、本実施形態では例えば600℃である。電気炉による加熱処理によって、非晶質シリコン膜30aは固相結晶成長し、平均粒径約3μmの結晶性シリコン膜30bになる。ここで、加熱処理時の好ましい温度の範囲を500~700℃としたのは、次の理由による。温度が500℃よりも低い場合には、固相結晶成長する結晶性シリコン膜30bの成長速度が遅くなる。また、700℃よりも高い場合には、ニッケルに起因して固相結晶成長する粒径3μm以上の大きな結晶粒だけでなく、ニッケルに起因しないで固相結晶成長する粒径0.2μm以下の小さな結晶粒も成長するので、結晶粒界の密度が高い結晶性シリコン膜30bが得られる。このような結晶性シリコン膜30bをさらに結晶化して得られた結晶性シリコン膜30cを用いてTFT10、60を形成すれば、キャリア移動度が低くなるなど所望の電気的特性が得られなくなる。
図4(A)に示すように、パルス発振XeClエキシマレーザ装置から出力されるレーザビーム5を結晶性シリコン膜30bの表面に照射(第2の結晶化工程)し、第1のシリコン領域30c1(第1の半導体領域)および第2のシリコン領域30c2(第2の半導体領域)を含む結晶性シリコン膜30c(第2の結晶性半導体膜)を形成する。使用するレーザビーム5は、波長126~370nm、例えば308nm、パルス幅30ns、エネルギー密度350mJ/cm2のレーザビームである。レーザビーム5の波長を126~370nmとしたのは、ナノ秒からマイクロ秒オーダの極めて短い時間に大きなエネルギーを与えることができるとともに、紫外領域の光はシリコンに吸収されやすいからである。
図7は、図4(A)に対応する製造工程を示す平面図である。図7に示すように、結晶性シリコン膜30bの表面に、125mm×0.4mmの矩形形状に成形されたレーザビーム5を、その短軸方向(図7に示す矢印の方向)に、結晶性シリコン膜30bの表面に沿って20μm/パルスのステップ幅で走査する。これにより、結晶性シリコン膜30bは結晶化され、第1のシリコン領域30c1と第2のシリコン領域30c2とが同時に形成される。
具体的には、レーザビーム5を照射することにより、結晶性シリコン膜30bは、その表面から溶融し始め、ゲート電極21および放熱部22の上方の結晶性シリコン膜30bは第1のシリコン領域30c1になり、ゲート電極71の上方の結晶性シリコン膜30bは第2のシリコン領域30c2になる。このとき、ゲート電極21および放熱部22の上方の結晶性シリコン膜30bでは、その表面が溶融しても、ゲート絶縁膜25との界面から上方に5nmだけ離れた位置にある結晶性シリコン膜30bは溶融しない。このため、第1のシリコン領域30c1の平均粒径は、結晶性シリコン膜30bの平均粒径3μmとほぼ同じで変化しない。
一方、ゲート電極71の上方の結晶性シリコン膜30bは、完全に溶融した後に固化し、第2のシリコン領域30c2になる。これにより、第2のシリコン領域30c2の平均粒径は0.3μmと、結晶性シリコン膜30bの平均粒径3μmに比べてかなり小さくなる。このように、結晶性シリコン膜30bにレーザビーム5を照射することによって、平均粒径が大きな第1のシリコン領域30c1と、それよりも平均粒径が小さな第2のシリコン領域30c2とを同時に形成することができる。図8は、図4(A)に対応する製造工程によって形成された第1および第2のシリコン領域30c1、30c2を示す平面図である。図8に示すように、ゲート電極21および放熱部22の上方には、平均粒径が大きな第1のシリコン領域30c1が形成され、ゲート電極71の上方には、平均粒径が小さな第2のシリコン領域30c2が形成される。
なお、レーザビーム5を20μm/パルスのステップ幅で走査するとは、レーザビーム5を1パルス照射するごとに20μmずつ移動させることをいう。ステップ幅は、結晶性シリコン膜30bを切れ目なく結晶化できる幅であればよく、適宜設定することができる。また、レーザビーム5の形状は、アスペクト比が非常に大きな矩形であるので、実質的に直線状ということができる。このような直線状のレーザビーム5をステップ走査させることにより、広い面積の結晶性シリコン膜30bを短時間で結晶化して、第1のシリコン領域30c1と第2のシリコン領域30c2とを同時に形成することができる。また、本実施形態で使用可能なレーザビーム5は、上述のレーザビームに限定されず、ゲート電極71の上方の結晶性シリコン膜30bを完全に溶融させるとともに、ゲート電極21および放熱部22とゲート絶縁膜25との界面から上方に5nmだけ離れた位置の結晶性シリコン膜30bを溶融させないようなレーザビームであればよい。
上述の結晶化によって、第1のシリコン領域30c1の平均粒径が結晶性シリコン膜30bの平均粒径とほとんど変わらなかったのは、次の理由による。放熱部22は、ガラス基板15上に配線層を形成する際に障害にならない範囲で可能な限り大きな面積になるように、ゲート電極21の周囲に形成されている。図7に示すように、結晶性シリコン膜30bの下方には、面積が広く、熱容量が大きな放熱部22が拡がっている。放熱部22の長さは、結晶化工程で使用されるレーザビーム5の短軸方向の長さよりも十分に長いので、レーザビーム5をその短軸方向にステップ走査して、結晶性シリコン膜30bに熱エネルギーを与えても、熱エネルギーの多くは、ゲート絶縁膜25を介して放熱部22に逃げてしまう。このため、ゲート電極21および放熱部22の上方の結晶性シリコン膜30bの温度は十分に上昇せず、結晶性シリコン膜30bを完全に溶融させることはできない。これにより、第1のシリコン領域30c1の平均粒径は、結晶性シリコン膜30bの平均粒径とほとんどかわらないが、結晶性が向上する。すなわち、ゲート電極21および放熱部22の長さが、レーザビーム5の短軸方向の長さよりも十分に長いので、第1のシリコン領域30c1は、実効的にエネルギー密度が小さなレーザビームを照射されたのと同じ結果になる。これに対し、ゲート電極71は、面積が狭く、熱容量が小さいので、ゲート電極71の上方の結晶性シリコン膜30bに与えられた熱エネルギーの一部がゲート電極71に逃げても、大部分は結晶性シリコン膜30bを結晶化するために使用される。これにより、結晶性シリコン膜30bは十分に加熱され、完全に溶融するので、第2のシリコン領域30c2の平均粒径は、第1のシリコン領域30c1の平均粒径よりも小さくなる。
図4(B)に示すように、第1のシリコン領域30c1と第2のシリコン領域30c2の表面に、フォトグラフィ技術を用いてレジストパターン(図示しない)を形成し、レジストパターンをマスクにして第1のシリコン領域30c1と第2のシリコン領域30c2をエッチングする。その後、レジストパターンを剥離する。その結果、ゲート電極21および放熱部22の上方には島状の活性層31が形成され、ゲート電極71の上方には島状の活性層81が形成される。図9は、図4(B)に対応する製造工程を示す平面図である。図9に示すように、第1のシリコン領域30c1と第2のシリコン領域30c2をパターニングすることにより、H字型の形状をした活性層31と活性層81が形成される。
図4(C)に示すように、活性層31、81のチャンネル領域となるべき領域を覆うように、レジストパターン36、86をそれぞれ形成し、レジストパターン36、86をマスクにして、活性層31、81にそれぞれn型不純物イオンであるリン(P)イオンをイオン注入またはイオンドーピングする。図10は、図4(C)に対応する製造工程を示す平面図である。図10に示すように、活性層31、81の中央部にレジストパターン36、86をそれぞれ形成する。
レジストパターン36、86を剥離した後に、基板15を電気炉でアニールして、リンイオンを活性化する。その結果、図5(A)に示すように、活性層31にソ-ス領域32とドレイン領域34が形成され、ソ-ス領域32とドレイン領域34とに挟まれた領域にチャネル領域33が形成される。活性層81にソ-ス領域82とドレイン領域84が形成され、ソ-ス領域82とドレイン領域84とに挟まれた領域にチャネル領域83が形成される。活性層31に形成されたチャネル領域33のサイズは、例えば20μm×20μmであり、活性層81に形成されたチャネル領域83のサイズは、例えば4μm×4μmである。図11は、図5(A)に対応する製造工程を示す平面図である。図11に示すように、活性層31にソース領域32、チャネル領域33、およびドレイン領域34が形成され、活性層81にソース領域82、チャネル領域83、およびドレイン領域84が形成される。
さらに、活性層31、81を含むガラス基板15の全体を覆うように、層間絶縁膜45を成膜する。層間絶縁膜45は、例えば膜厚約300nmの酸化シリコン膜からなり、原料ガスとしてTEOSを用いた常圧CVD(Atmospheric Pressure Chemical Vapor Deposition)法などにより成膜される。次に、層間絶縁膜45上にフォトリソグラフィ法を用いてレジストパターン(図示しない)を形成し、レジストパターンをマスクにしてソ-ス領域32、82およびドレイン領域34、84に到達するコンタクトホ-ル47を開孔する。その後、レジストパターンを剥離する。このとき、ゲート電極21、71に到達するコンタクトホール(図示しない)も同時に開孔する。なお、層間絶縁膜45として、酸化シリコン膜の代わりに、窒化シリコン膜、酸窒化シリコン膜、またはそれらを積層した積層絶縁膜を成膜してもよい。
図5(B)に示すように、コンタクトホ-ル47の内部を含むガラス基板15上の全面にアルミニウム(Al)膜(図示しない)をスパッタリング法によって成膜する。アルミニウム膜の表面にフォトリソグラフィ法を用いてレジストパターン(図示しない)を形成し、レジストパターンをマスクとしてアルミニウム膜をエッチングする。その後、レジストパターンを剥離し、基板15に熱処理を施す。これにより、コンタクトホール47を介して、ソース領域32とオーミック接続されたソース電極41、および、ドレイン領域34とオーミック接続されたドレイン電極42が形成される。同様にして、ソース電極91およびドレイン電極92も形成される。その結果、ゲート電極21および活性層31を含むTFT10と、ゲート電極71および活性層81を含むTFT60とが形成される。TFT10およびTFT60を含むガラス基板15の全体を覆うように、プラズマCVD法により窒化シリコン膜からなる保護膜(図示しない)を成膜する。このようにして、TFT10とTFT60を含む半導体装置1が製造される。
<1.3 半導体装置の電気的特性>
上述の製造方法によって製造された半導体装置1に含まれるTFT10について、キャリア移動度を測定したところ、350cm2/V・sという高い値が得られた。また、TFT60について、キャリア移動度を測定したところ、180cm2/V・sと、TFT10に比べて低い値であった。しかし、TFT60を50個作製して、それらの閾値電圧を測定したところ、閾値電圧のばらつきは0.05Vと小さかった。一方、TFT10の活性層31を形成した第1のシリコン領域30c1に、各構成要素のサイズがTFT60と同じTFTを作製し、キャリア移動度を測定したところ、370cm2/V・sという高い値が得られた。しかし、このTFTを50個作製して閾値電圧を測定したところ、閾値電圧のばらつきは0.15Vと、第2のシリコン領域30c2に作製したTFT60の場合に比べて大きくなった。このように、第1のシリコン領域30c1に形成したTFT10ではキャリア移動度を高くすることができ、第2のシリコン領域30c2に形成したTFT60では閾値電圧のばらつきを小さくすることができた。
上述の製造方法によって製造された半導体装置1に含まれるTFT10について、キャリア移動度を測定したところ、350cm2/V・sという高い値が得られた。また、TFT60について、キャリア移動度を測定したところ、180cm2/V・sと、TFT10に比べて低い値であった。しかし、TFT60を50個作製して、それらの閾値電圧を測定したところ、閾値電圧のばらつきは0.05Vと小さかった。一方、TFT10の活性層31を形成した第1のシリコン領域30c1に、各構成要素のサイズがTFT60と同じTFTを作製し、キャリア移動度を測定したところ、370cm2/V・sという高い値が得られた。しかし、このTFTを50個作製して閾値電圧を測定したところ、閾値電圧のばらつきは0.15Vと、第2のシリコン領域30c2に作製したTFT60の場合に比べて大きくなった。このように、第1のシリコン領域30c1に形成したTFT10ではキャリア移動度を高くすることができ、第2のシリコン領域30c2に形成したTFT60では閾値電圧のばらつきを小さくすることができた。
<1.4 効果>
本実施形態の製造方法によれば、ゲート電極21およびゲート電極71だけでなく、さらにゲート電極21の周囲に放熱部22をあらかじめ形成しておき、それらの上方に形成された結晶性シリコン膜30bに、1回のレーザアニールを含む合計2回の結晶化工程を施すことによって、平均粒径が異なる第1のシリコン領域30c1と第2のシリコン領域30c2とを含む結晶性シリコン膜30cを形成することができる。これにより、第1のシリコン領域30c1と第2のシリコン領域30c2とを用いた半導体装置1の製造方法を簡略化できる。また、第1のシリコン領域30c1は、ゲート電極21および放熱部22の上方に位置し、第2のシリコン領域30c2はゲート電極71の上方に位置するように形成される。このように、放熱部22を設けるかどうかを決めるだけで、第1および第2のシリコン領域30c1、30c2のうち、TFT10、60にそれぞれ最適なシリコン領域を選択することができる。
本実施形態の製造方法によれば、ゲート電極21およびゲート電極71だけでなく、さらにゲート電極21の周囲に放熱部22をあらかじめ形成しておき、それらの上方に形成された結晶性シリコン膜30bに、1回のレーザアニールを含む合計2回の結晶化工程を施すことによって、平均粒径が異なる第1のシリコン領域30c1と第2のシリコン領域30c2とを含む結晶性シリコン膜30cを形成することができる。これにより、第1のシリコン領域30c1と第2のシリコン領域30c2とを用いた半導体装置1の製造方法を簡略化できる。また、第1のシリコン領域30c1は、ゲート電極21および放熱部22の上方に位置し、第2のシリコン領域30c2はゲート電極71の上方に位置するように形成される。このように、放熱部22を設けるかどうかを決めるだけで、第1および第2のシリコン領域30c1、30c2のうち、TFT10、60にそれぞれ最適なシリコン領域を選択することができる。
また、本実施形態の製造方法によって形成される結晶性シリコン膜30cの第1のシリコン領域30c1と第2のシリコン領域30c2の平均粒径が異なるので、それらのキャリア移動度などの電気的特性も異なる。例えば、第1のシリコン領域30c1を活性層とするTFT10を形成することにより、ゲート電圧-オン電流特性を向上させることができる。また、第2のシリコン領域30c2を活性層とするTFT60を形成することにより、閾値電圧のばらつきを低減させることができる。
<2.第2の実施形態>
<2.1 半導体装置の構成>
図12は、本発明の第2の実施形態に係る半導体装置100の構成を示す断面図である。図12に示すように、半導体装置100は、絶縁基板であるガラス基板15上に形成されたTFT10(第1の薄膜トランジスタ)とフォトダイオード160とを含む。図12の左側に示すTFT10は、第1の実施形態のTFT10と同じ構造のTFTである。右側に示すフォトダイオード160は、PIN構造のフォトダイオードである。本実施形態のTFT10は、第1の実施形態のTFT10と同じ構造であるので各構成要素に同じ参照符号を付し、フォトダイオード160の構造を中心に説明する。
<2.1 半導体装置の構成>
図12は、本発明の第2の実施形態に係る半導体装置100の構成を示す断面図である。図12に示すように、半導体装置100は、絶縁基板であるガラス基板15上に形成されたTFT10(第1の薄膜トランジスタ)とフォトダイオード160とを含む。図12の左側に示すTFT10は、第1の実施形態のTFT10と同じ構造のTFTである。右側に示すフォトダイオード160は、PIN構造のフォトダイオードである。本実施形態のTFT10は、第1の実施形態のTFT10と同じ構造であるので各構成要素に同じ参照符号を付し、フォトダイオード160の構造を中心に説明する。
ガラス基板15上に、TFT10のゲート電極21(第1の金属パターンまたは第3の金属パターン)、およびゲート電極21を囲む放熱部22(第1の金属パターンまたは第4の金属パターン)と、フォトダイオード160の遮光膜171(第2の金属パターン)とが形成されている。これらのゲート電極21、放熱部22、および遮光膜171は同じ金属によって構成されている。ゲート電極21、放熱部22、および遮光膜171を含むガラス基板15の全体を覆うように、絶縁膜25が形成されている。絶縁膜25は、TFT10のゲート絶縁膜になるとともに、フォトダイオード160では、遮光膜171と後述の活性層181を電気的に分離する絶縁膜になる。そこで、本実施形態では、絶縁膜25を便宜的にゲート絶縁膜25ということとする。
ゲート絶縁膜25の表面に、平面視においてゲート電極21を跨いで放熱部22の上方に延びる島状の活性層31と、遮光膜171の上方に位置する島状の活性層181とが形成されている。TFT10の活性層31は、平均粒径が約3μmと大きな結晶粒からなる結晶性シリコンによって構成されている。活性層31の左右には、高濃度のn型不純物がドープされたソース領域32およびドレイン領域34と、それらに挟まれた、サイズが20μm×20μmのチャネル領域33とが形成されている。フォトダイオード160の活性層181は、平均粒径が約0.3μmと小さな結晶粒からなる結晶性シリコンによって構成されている。活性層181の右側には高濃度のn型不純物がドープされたカソード領域182が形成され、左側には高濃度のp型不純物がドープされたアノード領域184が形成され、カソード領域182とアノード領域184とに挟まれた領域には不純物を含まない真性領域183が形成されている。
活性層31、181を含むガラス基板15の全体を覆うように、層間絶縁膜45が形成されている。層間絶縁膜45には、TFT10のソース領域32およびドレイン領域34に到達するコンタクトホール、ゲート電極21に到達するコンタクトホール(図示しない)、および、フォトダイオード160のカソード領域182およびアノード領域184に到達するコンタクトホールがそれぞれ開孔されている。層間絶縁膜45の表面には、コンタクトホールを介してソース領域32およびドレイン領域34とそれぞれオーミック接続されたソース電極41およびドレイン電極42と、コンタクトホールを介してカソード領域182およびアノード領域184とそれぞれオーミック接続されたカソード電極191およびアノード電極192が形成されている。さらに、ソース電極41、ドレイン電極42、カソード電極191、およびアノード電極192を含むガラス基板15の全体を覆うように、保護膜55が形成されている。
<2.2 半導体装置の製造方法>
図13~図16は、図12に示す半導体装置100の各製造工程を示す工程断面図である。以下の説明において、第1の実施形態に係る半導体装置1の製造工程と同じ製造工程については、簡単に説明する。図13(A)に示すように、ガラス基板15上に、例えば膜厚70nmのモリブデン膜20(金属膜)を、スパッタリング法により成膜する。
図13~図16は、図12に示す半導体装置100の各製造工程を示す工程断面図である。以下の説明において、第1の実施形態に係る半導体装置1の製造工程と同じ製造工程については、簡単に説明する。図13(A)に示すように、ガラス基板15上に、例えば膜厚70nmのモリブデン膜20(金属膜)を、スパッタリング法により成膜する。
図13(B)に示すように、モリブデン膜20の表面に、フォトリソグラフィ法を用いてレジストパターン(図示しない)を形成し、レジストパターンをマスクとして、モリブデン膜20をエッチングする。このようにして、TFT10のゲート電極21および放熱部22と、フォトダイオード160の遮光膜171を形成する。この場合、TFT10のゲート電極21の幅を例えば20μmとし、フォトダイオード160の遮光膜171の幅を例えば5μmとする。
図17は、図13(B)に対応する製造工程を示す平面図である。図17に示すように、TFT10のゲート電極21と放熱部22、およびフォトダイオード160の遮光膜171がガラス基板15上に形成される。ゲート電極21は、フォトダイオード160の遮光膜171に比べて大きいだけでなく、ゲート電極21の周囲の端部から例えば約2μmだけ離して形成された放熱部22によってその周囲を囲まれている。
図13(C)に示すように、ゲート電極21、放熱部22、および遮光膜171を含むガラス基板15の全体を覆うように、酸化シリコンからなるゲート絶縁膜25を成膜する。ゲート絶縁膜25は、膜厚が例えば100nmであり、原料ガスとしてTEOSを用いたプラズマCVD法などにより成膜される。さらに、ゲート絶縁膜25の表面に非晶質シリコン膜130a(非晶質半導体膜)を成膜する。非晶質シリコン膜130aは、膜厚が例えば50nmであり、原料ガスとしてモノシランガスを用いた減圧CVD法などにより成膜される。
図14(A)に示すように、非晶質シリコン膜130aの表面に、抵抗加熱法などによって、ニッケル膜135を蒸着する。非晶質シリコン膜130aの表面におけるニッケルの濃度は、第1の実施形態の場合と同様に、例えば5E12atoms/cm2である。
図14(B)に示すように、基板15を電気炉に入れて、窒素雰囲気中で、例えば600℃で、加熱処理を1時間施す(第1の結晶化工程)。電気炉による加熱処理によって、非晶質シリコン膜130aは固相結晶成長し、平均粒径が約3μmの結晶性シリコン膜130b(第1の結晶性半導体膜)になる。
図14(C)に示すように、パルス発振エキシマレーザ装置から出力されるレーザビーム5を結晶性シリコン膜130bの表面に照射(第2の結晶化工程)し、第1のシリコン領域130c1(第1の半導体領域)および第2のシリコン領域130c2(第2の半導体領域)を含む結晶性シリコン膜130c(第2の結晶性半導体膜)を形成する。図18は、図14(C)に対応する製造工程を示す平面図である。図18に示すように、125mm×0.4mmの矩形形状に成型したレーザビーム5を、その短軸方向(図18に示す矢印の方向)に、結晶性シリコン膜130bの表面に沿って20μm/パルスのステップ幅で走査する。これにより、結晶性シリコン膜130bは結晶化され、第1のシリコン領域130c1と第2のシリコン領域130c2とが同時に形成される。
具体的には、レーザビーム5を照射することにより、結晶性シリコン膜130bは、その表面から溶融し始め、ゲート電極21および放熱部22の上方の結晶性シリコン膜130bは第1のシリコン領域130c1になり、遮光膜171の上方の結晶性シリコン膜130bは第2のシリコン領域130c2になる。第1の実施形態の場合と同様に、第1のシリコン領域130c1の平均粒径は、結晶性シリコン膜130bの平均粒径3μmとほぼ同じで変化していない。
一方、遮光膜171の上方の結晶性シリコン膜130bは、完全に溶融した後に固化し、第2のシリコン領域130c2になる。このため、第1の実施形態の場合と同様に、第2のシリコン領域130c2の平均粒径は0.3μmと、結晶性シリコン膜130bの平均粒径3μmに比べてかなり小さくなる。このように、結晶性シリコン膜130bにレーザビーム5を照射することによって、平均粒径が大きな第1のシリコン領域130c1と、それよりも平均粒径が小さな第2のシリコン領域130c2とを同時に形成することができる。この方法によって、平均粒径が異なる第1および第2のシリコン領域130c1、130c2が形成される理由は、第1の実施形態の場合と同じであるため、その説明を省略する。図19は、図14(C)に対応する製造工程によって形成された第1および第2のシリコン領域130c1、130c2を示す平面図である。図19に示すように、ゲート電極21および放熱部22の上方には、第1のシリコン領域130c1が形成され、遮光膜171の上方には第2のシリコン領域130c2が形成される。
図15(A)に示すように、フォトリソグラフィ法を用いて、第1のシリコン領域130c1および第2のシリコン領域130c2をパターニングし、ゲート電極21および放熱部22の上方に島状の活性層31を形成し、遮光膜171の上方に島状の活性層181を形成する。活性層31のチャネル領域となるべき領域のサイズは、例えば20μm×20μmである。活性層181のカソード領域およびアノード領域となるべき領域のサイズは、例えばそれぞれ10μm×10μmであり、真性領域となるべき領域のサイズは、例えば5μm×10μmである。図20は、図15(A)に対応する製造工程を示す平面図である。図20に示すように、第1のシリコン領域130c1および第2のシリコン領域130c2をパターニングすることにより、H字型の形状をした活性層31および矩形形状の活性層181がそれぞれ形成される。
図15(B)に示すように、TFT10のチャネル領域となるべき領域と、フォトダイオード160のアノード領域および真性領域となるべき領域とを覆うようにレジストパターン36、186をそれぞれ形成する。レジストパターン36、186をマスクにして、リンイオンをイオン注入またはイオンドーピングする。図21は、図15(B)に対応する製造工程を示す平面図である。図21に示すように、活性層31の中央部を覆うレジストパターン36と、活性層181の中央部から右端までを覆うレジストパターン186が形成される。
図15(C)に示すように、レジストパターン36、186を剥離した後、TFT10の活性層31の全体と、フォトダイオード160のカソード領域および真性領域となるべき領域とを覆うようにレジストパターン37、187をそれぞれ形成する。レジストパターン37、187をマスクにして、p型不純物イオンであるボロン(B)イオンをイオン注入またはイオンドーピングする。図22は、図15(C)に対応する製造工程を示す平面図である。図22に示すように、活性層31の全体を覆うレジストパターン37と、活性層181の中央部から左端までを覆うレジストパターン187が形成される。
レジストパターン37、187を除去した後に、基板15を電気炉でアニールして、リンイオンおよびボロンイオンを活性化する。その結果、図16(A)に示すように、活性層31にソ-ス領域32とドレイン領域34を形成し、活性層181にカソード領域182とアノード領域184を形成する。また、活性層31のソ-ス領域32とドレイン領域34とに挟まれた領域はチャネル領域33になり、フォトダイオード160のカソード領域182とアノード領域184とに挟まれた領域は真性領域183になる。図23は、図16(A)に対応する製造工程を示す平面図である。図23に示すように、活性層31には、ソース領域32、チャネル領域33、およびドレイン領域34が形成され、活性層181には、カソード領域182、真性領域183、およびアノード領域184が形成される。
さらに、活性層31および活性層181を含むガラス基板15の全面を覆うように、酸化シリコンからなる層間絶縁膜45を成膜する。層間絶縁膜45の膜厚は例えば300nmであり、原料ガスとしてTEOSを用いた常圧CVD法などにより成膜される。次に、層間絶縁膜45に、ソ-ス領域32、ドレイン領域34、カソード領域182およびアノード領域184にそれぞれ到達するコンタクトホ-ル47を開孔する。このとき、ゲート電極21に到達するコンタクトホール(図示しない)も同時に開孔する。
図16(B)に示すように、コンタクトホ-ル47内を含むガラス基板15の全面を覆うように、アルミニウム膜(図示しない)をスパッタリング法によって成膜し、フォトリソグラフィ法を用いてアルミニウム膜をパターニングする。そして、基板15に熱処理を施す。これにより、コンタクトホール47を介して、ソース領域32とオーミック接続されたソース電極41、ドレイン領域34とオーミック接続されたドレイン電極42、フォトダイオード160のカソード領域182とオーミック接続されたカソード電極191、アノード領域184とオーミック接続されたアノード電極192がそれぞれ形成される。その結果、ゲート電極21および活性層31を含むTFT10と、遮光膜171および活性層181を含むPIN構造のフォトダイオード160が形成される。TFT10およびフォトダイオード160を含むガラス基板15の全体を覆うように、プラズマVD法により窒化シリコン膜からなる保護膜(図示しない)を成膜する。このようにして、TFT10とPIN構造のフォトダイオード160を含む半導体装置100が製造される。
<2.3 半導体装置の電気的特性>
上述の製造方法によって製造された半導体装置100に含まれるTFT10について、キャリア移動度を測定したところ、350cm2/V・sという高い値が得られた。また、第2のシリコン領域130c2に形成したフォトダイオード160と、フォトダイオード160と同じ構造で、第1のシリコン領域130c1に形成したフォトダイオードについて、オン/オフ比をそれぞれ測定した。その結果、フォトダイオード160のオン/オフ比は、第1のシリコン領域130c1に形成したフォトダイオードに比べて、5.4倍も大きくなった。
上述の製造方法によって製造された半導体装置100に含まれるTFT10について、キャリア移動度を測定したところ、350cm2/V・sという高い値が得られた。また、第2のシリコン領域130c2に形成したフォトダイオード160と、フォトダイオード160と同じ構造で、第1のシリコン領域130c1に形成したフォトダイオードについて、オン/オフ比をそれぞれ測定した。その結果、フォトダイオード160のオン/オフ比は、第1のシリコン領域130c1に形成したフォトダイオードに比べて、5.4倍も大きくなった。
<2.4 効果>
本実施形態の製造方法によれば、周囲に放熱部22を形成したゲート電極21と、遮光膜171とをそれぞれあらかじめ形成しておき、それらの上方に形成された結晶性シリコン膜130bに1回のレーザアニールを含む合計2回の結晶化工程を施すことによって、平均粒径が異なる第1のシリコン領域130c1と第2のシリコン領域130c2とを含む結晶性シリコン膜130cを形成することができる。これにより、第1のシリコン領域130c1と第2のシリコン領域130c2cとを用いた半導体装置100の製造方法を簡略化できる。また、第1のシリコン領域130c1は、ゲート電極21および放熱部22の上方に位置し、第2のシリコン領域130c2は遮光膜171の上方に位置するように形成される。このように、放熱部22を設けるかどうかを決めるだけで、第1および第2のシリコン領域130c1、130c2のうち、TFT10およびフォトダイオード160にそれぞれ最適なシリコン領域を選択することができる。
本実施形態の製造方法によれば、周囲に放熱部22を形成したゲート電極21と、遮光膜171とをそれぞれあらかじめ形成しておき、それらの上方に形成された結晶性シリコン膜130bに1回のレーザアニールを含む合計2回の結晶化工程を施すことによって、平均粒径が異なる第1のシリコン領域130c1と第2のシリコン領域130c2とを含む結晶性シリコン膜130cを形成することができる。これにより、第1のシリコン領域130c1と第2のシリコン領域130c2cとを用いた半導体装置100の製造方法を簡略化できる。また、第1のシリコン領域130c1は、ゲート電極21および放熱部22の上方に位置し、第2のシリコン領域130c2は遮光膜171の上方に位置するように形成される。このように、放熱部22を設けるかどうかを決めるだけで、第1および第2のシリコン領域130c1、130c2のうち、TFT10およびフォトダイオード160にそれぞれ最適なシリコン領域を選択することができる。
また、本実施形態の製造方法によって形成される結晶性シリコン膜130cの第1のシリコン領域130c1と第2のシリコン領域130c2の平均粒径が異なるので、それらのキャリア移動度などの電気的特性も異なる。例えば、第1のシリコン領域130c1を活性層とするTFT10を形成することにより、ゲート電圧-オン電流特性を向上させることができ、第2のシリコン領域130c2を活性層とするPIN構造のフォトダイオード160を形成することにより、オン/オフ比を大きくすることができる。
<3. 第1および第2の実施形態に共通する変形例>
第1および第2の実施形態では、非晶質シリコン膜30a、130aの結晶化を促進するために、非晶質シリコン膜30a、130aの表面に触媒となるニッケル膜35を蒸着した。しかし、ニッケル膜35の代わりに、鉄(Fe)、コバルト(Co)、ゲルマニウム(Ge)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、銅(Cu)、および金(Au)のうちいずれかの元素からなる金属膜、またはそれらの元素のうち複数の元素を含む金属膜を蒸着してもよい。
第1および第2の実施形態では、非晶質シリコン膜30a、130aの結晶化を促進するために、非晶質シリコン膜30a、130aの表面に触媒となるニッケル膜35を蒸着した。しかし、ニッケル膜35の代わりに、鉄(Fe)、コバルト(Co)、ゲルマニウム(Ge)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、銅(Cu)、および金(Au)のうちいずれかの元素からなる金属膜、またはそれらの元素のうち複数の元素を含む金属膜を蒸着してもよい。
第1および第2の実施形態では、非晶質シリコン膜30a、130aの結晶化を促進する触媒元素を含む金属膜を、抵抗加熱法によって非晶質シリコン膜30a、130aの表面に蒸着した。しかし、抵抗加熱法の代わりに、触媒元素を含む溶液をスピンナ法によって非晶質シリコン膜30a、130aの表面に塗布したり、触媒元素を含む金属膜を真空蒸着したりしてもよい。これらの方法を用いれば、非晶質シリコン膜30a、130aの表面に触媒元素を簡便に添加することができる。
第1および第2の実施形態では、非晶質半導体膜および結晶性半導体膜として、それぞれ非晶質シリコン膜30a、130aおよび結晶性シリコン膜30b、30c、130b、130cを例に挙げて説明した。しかし、非晶質半導体膜および結晶性半導体膜は、これらに限定されず、例えば非晶質シリコンゲルマニウム膜および結晶性シリコンゲルマニウム膜などであってもよい。
第1および第2の実施形態では、非晶質シリコン膜30a、130aを結晶化して得られるシリコン膜は結晶性シリコン膜30b、30c、130b、130cであるとして説明した。この結晶性シリコン膜30b、30c、130b、130cには、多結晶シリコン膜や連続粒界結晶シリコン(Continuous Grain silicon)膜などが含まれる。
<4.第1の液晶表示装置>
図24(A)は、第1の実施形態に係る半導体装置1を備えたアクティブマトリクス型液晶表示装置の液晶パネル200を示す斜視図であり、図24(B)は、図24(A)に示す液晶パネル200に含まれるTFT基板220を示す斜視図である。図24(A)に示すように、液晶パネル200は、対向して配置された2枚のガラス基板220、240と、2枚のガラス基板220、240によって挟持された液晶層(図示しない)を封止する封止材250とを含む、フルモノリシック型のパネルである。2枚のガラス基板220、240のうち、TFTを含む複数の画素形成部がマトリクス状に形成されたガラス基板をTFT基板220といい、TFT基板220と対向して配置され、カラーフィルタ(Color Filter)などが形成されたガラス基板をCF基板240という。
図24(A)は、第1の実施形態に係る半導体装置1を備えたアクティブマトリクス型液晶表示装置の液晶パネル200を示す斜視図であり、図24(B)は、図24(A)に示す液晶パネル200に含まれるTFT基板220を示す斜視図である。図24(A)に示すように、液晶パネル200は、対向して配置された2枚のガラス基板220、240と、2枚のガラス基板220、240によって挟持された液晶層(図示しない)を封止する封止材250とを含む、フルモノリシック型のパネルである。2枚のガラス基板220、240のうち、TFTを含む複数の画素形成部がマトリクス状に形成されたガラス基板をTFT基板220といい、TFT基板220と対向して配置され、カラーフィルタ(Color Filter)などが形成されたガラス基板をCF基板240という。
図24(B)に示すように、TFT基板220は、複数の画素形成部231が形成された画像表示部230を含む。画素形成部231には、スイッチング素子として機能するTFT232と、TFT232に接続された画素電極233とが形成されている。画像表示部230の外側の額縁部には、ソースドライバ221、ゲートドライバ222、およびそれらに電源電圧を供給する電源回路224(以下、これらをまとめて「周辺回路」ということがある)が設けられている。ゲートドライバ222は、TFT232をオン/オフさせるタイミングを制御する制御信号をゲート配線GLに出力し、ソースドライバ221は、画素形成部231に画像を表示する画像信号や画像信号を出力するタイミングを制御する制御信号をソース配線SLに出力する。
ゲート配線GLを順に活性化して、活性化されたゲート配線GLに接続されたTFT232をオン状態にすることにより、ソース配線SLに与えられた画像信号はTFT232を介して、画素電極233に与えられる。画素電極233は、CF基板240に形成された共通電極(図示しない)とともに画素容量を形成し、与えられた画像信号を保持する。この結果、TFT基板220の下面に設けられたバックライトユニット(図示しない)から発せられたバックライト光が、画像信号に応じて画素形成部231を透過し、画像が液晶パネル200の画像表示部230に表示される。
このような液晶パネル200において、図1に示す半導体装置1に含まれるTFT60を画素形成部231のTFT232として用いれば、TFT60の閾値電圧のばらつきが小さいので、画素形成部231の輝度や色のばらつきを少なくすることができる。これにより、液晶表示装置の表示を安定させることができる。
また、半導体装置1に含まれるTFT10を用いて周辺回路を構成すれば、ソースドライバ221やゲートドライバ222などの動作速度を速くすることができる。これにより、周辺回路の回路規模を小さくすることができるので、液晶パネル200の額縁部が狭くなり、液晶パネル200を小型化することができる。さらに、液晶表示装置の高性能化、高画質化を図ることができる。
<5.第2の液晶表示装置>
図25(A)は、第2の実施形態に係る半導体装置100を備えた、タッチパネル機能付きのアクティブマトリクス型液晶表示装置の液晶パネル300を示す斜視図であり、図25(B)は、図25(A)に示す液晶パネル300のTFT基板320に含まれる画像表示部330の構成を示す回路図である。図25(A)に示すように、液晶パネル300は、フルモノリシック型のパネルであり、図24(A)に示す液晶パネル200と同様に、対向して配置されたTFT基板320とCF基板(図示しない)を含む。また、TFT基板320の下面には、TFT基板320と対向するように、バックライトユニット310が設けられている。
図25(A)は、第2の実施形態に係る半導体装置100を備えた、タッチパネル機能付きのアクティブマトリクス型液晶表示装置の液晶パネル300を示す斜視図であり、図25(B)は、図25(A)に示す液晶パネル300のTFT基板320に含まれる画像表示部330の構成を示す回路図である。図25(A)に示すように、液晶パネル300は、フルモノリシック型のパネルであり、図24(A)に示す液晶パネル200と同様に、対向して配置されたTFT基板320とCF基板(図示しない)を含む。また、TFT基板320の下面には、TFT基板320と対向するように、バックライトユニット310が設けられている。
TFT基板320の中央付近に、複数の画素形成部331によって構成され、画像が表示される画像表示部330が形成されている。画像表示部330の外側の額縁部には、ソースドライバ321、ゲートドライバ322、フォトダイオード335によって検出された光の強度に基づいて液晶パネル300上のタッチされた位置を検出する位置検出回路323、それらに電源電圧を供給する電源回路324(以下、それらをまとめて「周辺回路」という)が設けられている。
図25(B)に示すように、TFT基板320には、複数の画素形成部331、複数のゲート配線GL、複数のソース配線SL、および複数のセンサ配線FLが形成されている。センサ配線FLは、ソース配線SLに平行な方向に延び、ゲート配線GLと交差している。画素形成部331は、TFT332とフォトダイオード335とを含む。TFT332はスイッチング素子として機能し、フォトダイオード335は、バックライトユニット310からの光が指やタッチペンなどによって反射されて、画素形成部331に入射する光を受光する。
フォトダイオード335はゲート配線GLとセンサ配線FLとの交点近傍に配置され、フォトダイオード335のアノード電極はゲート配線GLに接続され、カソード電極はセンサ配線FLに接続されている。ゲート配線GLに所定の電圧が印加されると、フォトダイオード335に入射した光の強度に応じた大きさの電流が、ゲート配線GLからフォトダイオード335を介してセンサ配線FLに流れる。位置検出回路323は、センサ配線FLに流れる電流値を検出することにより、フォトダイオード335が受光した光の強度を検出し、CF基板上のタッチされた位置を検出する。
このような液晶パネル300において、図12に示す半導体装置100に含まれるフォトダイオード160を画素形成部331のフォトダイオード335として用いれば、オン/オフ比が大きくなるので、タッチ位置を高い精度で検出することができる。さらに、フォトダイオード335は、TFT基板320上に形成された遮光膜171を有する。遮光膜171は、バックライトユニット310が発する光がフォトダイオード160に直接入射しないように遮断する。これにより、フォトダイオード335が受光する光は、CF基板の表面にタッチした指などによって反射された光だけになり、位置検出回路323はタッチされた位置をより正確に検出することができる。
また、半導体装置100に含まれるTFT10を用いて周辺回路を構成すれば、ソースドライバ321やゲートドライバ322などの周辺回路の動作速度を速くすることができる。これにより、ゲートドライバやソースドライバの回路規模を小さくすることができるので、液晶パネル300の額縁部が狭くなり、液晶パネル300を小型化することができる。また、液晶表示装置の高性能化、高画質化を図ることができる。
さらに、液晶パネル300の画素形成部331に含まれるTFT332として図1に示す半導体装置1に含まれるTFT60を用いれば、閾値電圧のばらつきが小さくなるので、画素形成部331の輝度や色のばらつきを少なくすることができる。これにより、液晶表示装置の表示を安定させることができる。
なお、図1および図12に示す半導体装置1、100を適用可能な表示装置として、液晶表示装置を例に挙げて説明した。しかし、半導体装置1、100を、有機EL(Electroluminescence)表示装置やプラズマ表示装置などの表示装置にも適用することができる。
本発明は、アクティブマトリクス型液晶表示装置、およびタッチパネル機能付きのアクティブマトリクス型液晶表示装置に適しており、特に、その画素形成部に形成されるスイッチング素子、画素形成部を駆動する駆動回路を構成するトランジスタ、または、タッチ位置を検出するフォトダイオードに適している。
1、100…半導体装置
5…レーザビーム
10…(第1の)薄膜トランジスタ(TFT)
15…ガラス基板(絶縁基板)
20…モリブデン膜(金属膜)
21、71…ゲート電極
22…放熱部
25…ゲート絶縁膜(絶縁膜)
30a、130a…非晶質シリコン膜
30b、130b…(第1の)結晶性シリコン膜
30c、130c…(第2の)結晶性シリコン膜
30c1、130c1…第1のシリコン領域
30c2、130c2…第2のシリコン領域
31、81、181…活性層
60…(第2の)薄膜トランジスタ(TFT)
160…フォトダイオード
171…遮光膜
200、300…液晶パネル
230、330…画像表示部
221~224、321~324…周辺回路
5…レーザビーム
10…(第1の)薄膜トランジスタ(TFT)
15…ガラス基板(絶縁基板)
20…モリブデン膜(金属膜)
21、71…ゲート電極
22…放熱部
25…ゲート絶縁膜(絶縁膜)
30a、130a…非晶質シリコン膜
30b、130b…(第1の)結晶性シリコン膜
30c、130c…(第2の)結晶性シリコン膜
30c1、130c1…第1のシリコン領域
30c2、130c2…第2のシリコン領域
31、81、181…活性層
60…(第2の)薄膜トランジスタ(TFT)
160…フォトダイオード
171…遮光膜
200、300…液晶パネル
230、330…画像表示部
221~224、321~324…周辺回路
Claims (21)
- 絶縁基板上に平均粒径が異なる複数の半導体領域を含む結晶性半導体膜を形成する結晶性半導体膜の製造方法であって、
絶縁基板上に金属膜を成膜する工程と、
前記金属膜をパターニングして、第1の金属パターンと、前記第1の金属パターンよりも小さな面積の第2の金属パターンとを形成する工程と、
前記第1および第2の金属パターンを覆うように絶縁膜を成膜する工程と、
前記絶縁膜上に非晶質半導体膜を成膜する工程と、
前記非晶質半導体膜を結晶化して第1の結晶性半導体膜を形成する第1の結晶化工程と、
前記第1の結晶性半導体膜を結晶化して第2の結晶性半導体膜を形成する第2の結晶化工程とを備え、
前記第2の結晶性半導体膜は、前記第1の金属パターンの上方に位置し、前記第1の結晶性半導体膜の平均粒径と略等しい平均粒径を有する第1の半導体領域と、前記第2の金属パターンの上方に位置し、前記第1の半導体領域の平均粒径よりも大きな平均粒径を有する第2の半導体領域とを含むことを特徴とする、結晶性半導体膜の製造方法。 - 前記第2の結晶化工程は、前記第1の結晶性半導体膜にレーザビームを照射する工程を含むことを特徴とする、請求項1に記載の結晶性半導体膜の製造方法。
- 前記第1の金属パターンは、第3の金属パターンと、前記第3の金属パターンを囲む第4の金属パターンとを含むことを特徴とする、請求項1または請求項2に記載の結晶性半導体膜の製造方法。
- 前記レーザビームの波長は126~370nmであることを特徴とする、請求項2に記載の結晶性半導体膜の製造方法。
- 前記レーザビームはパルス発振エキシマレーザ装置から出力されることを特徴とする、請求項2に記載の結晶性半導体膜の製造方法。
- 前記レーザビームは略直線状のビームであり、
前記第2の結晶化工程は、前記レーザビームをビーム形状の短軸方向にステップ走査することを特徴とする、請求項2に記載の結晶性半導体膜の製造方法。 - 前記第1の金属パターンの幅は、前記レーザビームの短軸方向の長さよりも長いことを特徴とする、請求項6に記載の結晶性半導体膜の製造方法。
- 前記第1の結晶化工程は、前記非晶質半導体膜を所定の温度で加熱して固相結晶成長させることにより前記第1の結晶性半導体膜を形成する工程を含むことを特徴とする、請求項1に記載の結晶性半導体膜の製造方法。
- 前記所定の温度は、500~700℃であることを特徴とする、請求項8に記載の結晶性半導体膜の製造方法。
- 前記第1の結晶化工程は、前記非晶質半導体膜の結晶化を促進する触媒元素を前記非晶質半導体膜の表面に添加する工程をさらに含むことを特徴とする、請求項8に記載の結晶性半導体膜の製造方法。
- 前記触媒元素は、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金、銅、および金からなる群より選択される少なくとも1種類の元素を含むことを特徴とする、請求項10に記載の結晶性半導体膜の製造方法。
- 前記触媒元素を添加する工程は、前記非晶質半導体膜の表面に、濃度1E10~1E12atoms/cm2の前記触媒元素を含む膜を形成する工程を含むことを特徴とする、請求項10に記載の結晶性半導体膜の製造方法。
- 前記非晶質半導体膜は、非晶質シリコン膜であり、
前記第1および第2の結晶性半導体膜は、結晶性シリコン膜であることを特徴とする、請求項1に記載の結晶性半導体膜の製造方法。 - 前記金属膜は高融点金属元素を含むことを特徴とする、請求項1に記載の結晶性半導体膜の製造方法。
- 前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、および酸窒化シリコン膜のうち少なくともいずれかを含むことを特徴とする、請求項1に記載の結晶性半導体膜の製造方法。
- 請求項1から請求項15までのいずれか1項に記載の結晶性半導体膜の製造方法によって形成された結晶性半導体膜を活性層とする薄膜トランジスタを備えたことを特徴とする、半導体装置。
- 前記結晶性半導体膜は、第1の半導体領域と、前記第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含み、
前記薄膜トランジスタは、第1の薄膜トランジスタと、前記第1の薄膜トランジスタと電気的特性が異なる第2の薄膜トランジスタとを含み、
前記第1の薄膜トランジスタは前記第1の半導体領域を活性層とし、前記第2の薄膜トランジスタは前記第2の半導体領域を活性層としていることを特徴とする、請求項16に記載の半導体装置。 - フォトダイオードをさらに備え、
前記結晶性半導体膜は、第1の半導体領域と、前記第1の半導体領域よりも平均粒径が小さな第2の半導体領域とを含み、
前記薄膜トランジスタは前記第1の半導体領域を活性層とし、前記フォトダイオードは前記第2の半導体領域を活性層としていることを特徴とする、請求項16に記載の半導体装置。 - 前記フォトダイオードは、前記活性層と絶縁基板との間に形成された、金属パターンからなる遮光膜をさらに含むことを特徴とする、請求項18に記載の半導体装置。
- 請求項17に記載の半導体装置と、画像表示部と、前記画像表示部を駆動するために必要な周辺回路とを備える表示装置であって、
前記周辺回路は、前記半導体装置の第1の薄膜トランジスタを含み、
前記画像表示部は、前記半導体装置の第2の薄膜トランジスタを含むことを特徴とする、表示装置。 - 請求項18に記載の半導体装置と、光センサをさらに備え、
前記光センサは、前記半導体装置のフォトダイオードを含むことを特徴とする、請求項20に記載の表示装置。
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