実施の形態
始めに、本実施の形態にかかる薄膜トランジスタ(TFT:Thin Film Transistor)を用いた半導体装置について説明する。ここでは、一例として、図1、2を参照して、本実施の形態にかかるTFTを用いた液晶表示装置について説明する。図1は、液晶表示パネルをアレイ状に配置したアレイパネル基板の構成を示す平面概略図である。図2は、液晶表示パネルの構成を示す平面概略図である。
図1に示すように、ガラス基板等の絶縁性基板1には、液晶表示パネルが区画配置される。液晶表示パネルがアレイ状に配置したアレイパネル基板を液晶表示パネルの単位に切り出し、対向する基板間の隙間に液晶を注入する。そして、両基板の外側に偏光板、位相差板等をそれぞれ貼り付け、ICチップやプリント基板の実装を行うことにより、図2に示される液晶表示パネルとなる。液晶表示パネルは、絶縁性基板1上にTFT108がアレイ状に配列される。すなわち、液晶表示パネルは、TFT108がアレイ状に配列したTFTアレイ基板100を有する。TFTアレイ基板100には、表示領域101と表示領域101を囲むように設けられた額縁領域102とが設けられている。この表示領域101には、複数のゲート配線(走査信号線)110、複数の蓄積容量配線112、及び複数のソース配線(表示信号線)111が形成されている。
複数のゲート配線110及び複数の蓄積容量配線112は、平行に設けられている。蓄積容量配線112は、隣接するゲート配線110間にそれぞれ設けられている。すなわち、ゲート配線110と蓄積容量配線112とは、交互に配置されている。そして、複数のソース配線111は平行に設けられている。ゲート配線110とソース配線111とは、互いに交差するように形成されている。同様に、蓄積容量配線112とソース配線111とは、互いに交差するように形成されている。また、ゲート配線110とソース配線111とは直交している。同様に、蓄積容量配線112とソース配線111とは直交している。そして、隣接するゲート配線110及び蓄積容量配線112と、隣接するソース配線111とで囲まれた領域が画素105となる。TFTアレイ基板100では、画素105がマトリクス状に配列される。
さらに、TFTアレイ基板100の額縁領域102には、走査信号駆動回路103と表示信号駆動回路104とが設けられる。走査信号駆動回路103と表示信号駆動回路104は、表示領域101内のTFT108と同時に形成されたTFT113やTFT114によって回路が構成されている。ゲート配線110は、表示領域101から額縁領域102まで延設されている。そして、ゲート配線110は、TFTアレイ基板100の端部で、走査信号駆動回路103に接続される。ソース配線111も同様に表示領域101から額縁領域102まで延設されている。そして、ソース配線111は、TFTアレイ基板100の端部で、表示信号駆動回路104と接続される。
TFTアレイ基板100には、外部から接続できる外部端子が形成されている。走査信号駆動回路103と外部端子とは外部配線によって接続される。同様に、表示信号駆動回路104と外部端子とは外部配線によって接続される。この外部端子を介して、走査信号駆動回路103の近傍には、プリント基板115やICチップ116が接続される。
外部端子を介して走査信号駆動回路103、及び表示信号駆動回路104に外部からの各種信号が供給される。走査信号駆動回路103は外部からの制御信号に基づいて、ゲート信号(走査信号)をゲート配線110に供給する。このゲート信号によって、ゲート配線110が順次選択されていく。表示信号駆動回路104は外部からの制御信号や、表示データに基づいて表示信号をソース配線111に供給する。これにより、表示データに応じた表示電圧を各画素105に供給することができる。
画素105内には、少なくとも1つのTFT108と、TFT108と接続された蓄積容量109とが形成されている。画素105内において、TFT108と蓄積容量109は直列に接続されている。TFT108はソース配線111とゲート配線110の交差点近傍に配置される。例えば、このTFT108が画素電極に表示電圧を供給するためのスイッチング素子となる。TFT108のゲート電極はゲート配線110に接続され、ゲート端子から入力されるゲート信号によってTFT108のONとOFFを制御している。TFT108のソース電極はソース配線111に接続されている。ゲート電極に電圧を印加され、TFT108がONされると、ソース配線111から電流が流れるようになる。これにより、ソース配線111から、TFT108のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。
一方、蓄積容量109は、TFT108だけでなく、蓄積容量配線112を介して対向電極とも電気的に接続されている。従って、蓄積容量109は、画素電極と対向電極との間の容量と並列接続されていることになる。蓄積容量109によって画素電極に印加される電圧を一定時間保持することができる。TFTアレイ基板100の表面には、配向膜(不図示)が形成される。TFTアレイ基板100は、以上のように構成される。
TFTアレイ基板100には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス(BM)、対向電極、及び配向膜等が形成されている。なお、例えば、IPS方式の液晶表示装置の場合、対向電極は、TFTアレイ基板100側に配置される。そして、TFTアレイ基板100と対向基板との間に液晶層が挟持される。すなわち、TFTアレイ基板100と対向基板との間には液晶が注入されている。さらに、TFTアレイ基板100と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。液晶表示装置は、以上のように構成される。
画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、TFTアレイ基板100側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、蓄積容量109においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。
上記のように、液晶表示装置は、画素105に形成されたスイッチング用のTFT108、走査信号駆動回路103を構成するTFT113、及び表示信号駆動回路104を構成するTFT114を有する。この中で、特に走査信号駆動回路103や表示信号駆動回路104で使われるTFT113やTFT114には常時TFT動作しているものがある。
従来のTFTでは、連続動作が長時間になると閾値電圧シフトが発生し、正常な駆動動作をしなくなる。すなわち正常な表示ができなくなる。これまで走査信号駆動回路103や表示信号駆動回路104の動作には外付けのICチップを用いていた。ここで、本実施の形態によれば、TFT113やTFT114の閾値電圧シフトが抑えることができるようになる。このため、絶縁性基板1上に、TFT1083と同時にTFT113やTFT114を形成することが可能となる。これにより、ICチップの部品点数を減らせることが可能となる。すなわち、減量化、軽量化、さらには小型化が期待できる。また、ICチップ等の実装における品質ロスや生産性向上が可能である。
また、画素105のTFT108はスイッチング動作として機能すればよいのでTFT113やTFT114ほどのTFT特性は必要としない。よって、本実施の形態にかかるTFTは、TFT108、113、114にとって好適なものである。
なお、上記の説明では、TFTが用いられる半導体装置の一例として液晶表示装置について説明したが、これに限らない。例えば、有機EL表示装置等の他の平面型表示装置(フラットパネルディスプレイ)等に用いることも可能である。特に、有機EL表示装置に用いられるTFTには、オン電流の向上等が実現できる高いTFT性能が要求されるため、本実施の形態にかかるTFTを用いることが好ましい。
次に、図3を参照して、TFT108、113、114等のTFTの構成について説明する。図3は、TFTの構成を示した断面図である。本実施の形態にかかるTFTは、逆スタガ構造のTFTである。
絶縁性基板1上には、ゲート電極2が形成される。そして、ゲート電極2を覆うように、ゲート絶縁膜3が形成される。ゲート絶縁膜3上には、結晶性半導体膜40が形成される。ゲート絶縁膜3としては、例えば、窒化シリコン膜(SiN膜)と酸化膜(SiOx膜)が絶縁性基板1側から順次積層された積層膜を用いることができる。ゲート絶縁膜3のSiOx膜と結晶性半導体膜40とは直接接する。結晶性半導体膜40としては、例えば結晶性シリコン膜が用いられる。結晶性半導体膜40は、非晶質半導体膜に対して、エキシマレーザーアニール(ELA)を行うことによって形成される。
結晶性半導体膜40は、ソース領域41、ドレイン領域42、及びチャネル領域43から構成される。チャネル領域43は、ゲート電極2と対向するように形成される。ソース領域41及びドレイン領域42は、チャネル領域43を挟むように形成される。ソース領域41及びドレイン領域42は、不純物を含んだ半導体膜であり、チャネル領域43と比較して低抵抗化されている。ここで、チャネル領域43とは、ゲート電極2にゲート電圧を印加した際に、チャネルが形成される領域を示す。具体的には、ゲート電極2にゲート電圧を印加すると、チャネル領域43における、ゲート電極2側の面には、チャネルが形成される。そして、ソース領域41とドレイン領域42との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域41とドレイン領域42の間にはドレイン電流が流れる。
結晶性半導体膜40において、ソース領域41及びドレイン領域42では、略同一の大きさの結晶粒によって構成される。また、結晶性半導体膜40において、チャネル領域43では、ソース領域41及びドレイン領域42よりも小さい結晶粒によって構成される。チャネル領域43の結晶粒を小さくすることにより、結晶サイズバラツキを抑えることができる。すなわち、TFT特性バラツキを小さくできる。このような特性を得られることでスイッチング素子となるTFTとして適している。
このような特性を可能とするために、結晶サイズが100nm程度もしくはそれ以下であることが好ましい。すなわち、結晶性半導体膜40の中で、少なくともチャネル領域43は、微結晶によって構成されることが好ましい。換言すると、少なくともチャネル領域43において、微結晶半導体膜となっていることが好ましい。なお、同じ領域内であれば、略同一の大きさの結晶粒となっている。
チャネル領域43上には、絶縁膜5が島状に形成される。チャネル領域43と絶縁膜5とは、略同一の平面寸法を有し、上面視にて、略一致するように形成される。ソース領域41及びドレイン領域42上には、シリサイド層61がそれぞれ形成される。ここで、シリサイド層61とは、後述する高融点金属膜6の材料と、結晶性半導体膜40の材料との反応生成物層である。ソース領域41と、その上のシリサイド層61とは、略同一の平面寸法を有し、上面視にて、略一致するように形成される。同様に、ドレイン領域42と、その上のシリサイド層61とは、略同一の平面寸法を有し、上面視にて、略一致するように形成される。すなわち、チャネル領域43上には、シリサイド層61は形成されない。換言すると、絶縁膜5とシリサイド層61とは重ならないように形成される。
シリサイド層61上には、高融点金属膜6がそれぞれ形成される。すなわち、高融点金属膜6と結晶性半導体膜40との間に、シリサイド層61が形成される。シリサイド層61は、高融点金属膜6及び結晶性半導体膜40と直接接する。また、高融点金属膜6は、チャネル領域43側に突出するように形成される。すなわち、高融点金属膜6は、絶縁膜5上にも形成される。
高融点金属膜6上には、ソース電極71及びドレイン電極72が形成される。ソース電極71は、一方の、シリサイド層61及び高融点金属膜6を介してソース領域41と接続される。ドレイン電極72は、他方の、シリサイド層61及び高融点金属膜6を介してドレイン領域42と接続される。TFTは、以上のように構成されている。
また、ここでは、図示を省略するが、ソース電極71及びドレイン電極72上には、全体を覆うようにパッシベーション膜が形成される。さらに、スイッチング素子としてのTFT108の場合、ドレイン電極72上のパッシベーション膜に開口が形成される。これにより、パッシベーション膜上に形成された画素電極がこの開口に埋設される。そして、画素電極とドレイン電極72とが接続される。
以上のように、本実施の形態にかかるTFTは、少なくともチャネル領域43において、微結晶半導体膜になっている。このため、従来のa−TFTに比べ、ゲート絶縁膜3との界面付近を流れるオン電流を大きくし、それによって高い電界効果移動度が得られる。また、結晶性半導体膜40やその界面でのトラップ密度や欠陥準位を低減し、長時間動作させた時の閾値電圧シフトを従来のa−TFTよりも大幅に抑えることが可能となる。このような特性が得られることで液晶表示装置等を駆動させるための周辺回路を形成するTFTとして適している。
ソース領域41およびドレイン領域42の結晶性半導体膜40には不純物を導入しており、低抵抗になっている。さらに、ソース領域41と高融点金属膜6との間、及びドレイン領域42と高融点金属膜6との間には、シリサイド層61が形成されている。これにより、ショットキー障壁高さを下げ、オーミック性が得られ、コンタクト抵抗を下げることができる。そして、ソース電極71からドレイン電極72を流れる電流も大きくすることができる。すなわち、より高い電界効果移動度が得られる。
次に、図4を参照して、TFTの製造方法について説明する。図4は、TFTの製造方法を示す断面図である。
まず、絶縁性基板1上に、スパッタ法を用いて金属膜を成膜する。絶縁性基板1としては、例えばガラス基板や石英基板などの光透過性を有する絶縁性基板を用いることができる。金属膜としては、アルミニウム(Al)もしくはそれを含む合金、好ましくは高融点金属であるモリブデン(Mo)、クロム(Cr)を用いることができる。金属膜として高融点金属を用いることにより、後のELAにおいて熱ダメージによる損傷をかなり抑えることができる。
そして、金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する第一のフォトリソ工程(写真製版工程)を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストをマスクとして、金属膜をエッチングし、所望の形状にパターニングする。その後、フォトレジストパターンを除去する。これにより、ゲート電極2が形成される。なお、ゲート電極2の端面はテーパー形状とすることが望ましい。テーパー形状とすることにより、後に成膜するゲート絶縁膜の被覆性が向上する。そして、絶縁膜耐圧が向上するという効果を奏する。以上の工程により、図4(a)に示す構成となる。
次に、形成したゲート電極2の上に、プラズマCVD法を用いてゲート絶縁膜3、非晶質半導体膜400、絶縁膜5を順次連続成膜する。ゲート絶縁膜3は、SiOx膜とSiN膜との積層膜である。また、少なくとも非晶質半導体膜400と接触する側のゲート絶縁膜3は、SiOx膜で形成する。すなわち、非晶質半導体膜400とSiOx膜とが直接接する。これにより、後にELAによって形成される結晶性半導体膜40の結晶性がよくなる。また、結晶性半導体膜40とSiOx膜界面との固定電荷を減少することができる。
ELAの際、非晶質半導体膜400を完全に溶融させて所望の結晶性を得る為にはある程度の照射エネルギー密度が必要である。本実施の形態では、非晶質半導体膜400と接するSiOx膜が熱バッファー膜となって照射エネルギー密度を抑えることができる。従って、SiOx膜の膜厚は、SiN膜よりもできるだけ厚くしていることが望ましい。SiOx膜の膜厚は例えば200nm、SiN膜の膜厚は例えば50nmとする。
また、非晶質半導体膜400を結晶化させる潜熱(1500K程度)以上の熱がゲート絶縁膜3に伝播する。SiN膜は熱伝導率が大きいため、SiOx膜の下層にSiN膜を形成することにより、基板側に熱が伝わりやすくなる。これにより、例えばAl合金からなるゲート電極2がSiOx膜から直接熱ダメージを受け難くできる。勿論、ゲート電極2の材料に高融点金属であるMo、Crを用いれば、Al合金を用いる場合に比べ、熱ダメージによる損傷はかなり抑えることができる。
非晶質半導体膜400としては、非晶質シリコン膜を用いることができる。非晶質半導体膜400の膜厚は、20nm以上、40nm以下とする。好ましくは、非晶質半導体膜400の膜厚は30nmとする。これよりも薄い膜厚(例えば、15nm)の場合、ELAの照射エネルギー密度の設定範囲が非常に狭くなり、我々が結晶性半導体膜40としての結晶性シリコン膜を評価したところ、シリコン膜の消失が生じた。なお、ELAの照射エネルギー密度は、高融点金属膜6に熱ダメージを与えない程度に抑える必要がある。このため、40nmよりも厚い膜厚の場合、十分な結晶性(結晶化率>約90%程度)を得ることが困難になる。絶縁膜5としては、酸化膜を用いることができる。絶縁膜5の膜厚は、例えば20nmとする。以上の工程により、図4(b)に示す構成となる。
連続成膜後、ELA時の非晶質半導体膜400のアブレーション(非晶質半導体膜400の消失)や、原因がよく分かっていないが、非晶質半導体膜400の表面にシミ状のムラが発見されたので、これらを抑制する目的で400℃以上の脱水素処理を行う。第二のフォトリソ工程により、絶縁膜5上にレジスト80を所望の形状に形成する。このレジスト80をマスクとして、絶縁膜5をエッチングして絶縁膜5を島状に形成する。
その後、レジスト80を残したまま、非晶質半導体膜400に対して、不純物81をドーピングする。本実施の形態では、不純物81として、リン(P)を用いる。島状の絶縁膜5直下の非晶質半導体膜400にはレジスト80及び絶縁膜5がマスクとなり、不純物81はドーピングされない。すなわち、不純物を含む領域と不純物を含まない領域とがセルファライン構造で形成される。非晶質半導体膜400において、不純物を含まない領域は、不純物を含む領域に挟まれる。非晶質半導体膜400において不純物を含まない領域が後の工程でチャネル領域43となる。また、非晶質半導体膜400において、一方の不純物を含む領域が後の工程でソース領域41、チャネル領域43を挟んで反対側の不純物を含む領域が後の工程でドレイン領域42となる。以降、後の工程で、ソース領域41となる領域をソース領域410、ドレイン領域42となる領域をドレイン領域420、チャネル領域43となる領域をチャネル領域430という。以上の工程により、図4(c)に示す構成となる。
ドーピング後、レジスト80は剥離して取り除く。次に、非晶質半導体膜400及び絶縁膜5上に、スパッタ法により高融点金属膜6を成膜する。ここで、高融点金属膜6とは、例えば1000℃以上の超高温極限環境下でも十分な強度を保ち、化学的に安定でかつ急激な温度変化にも耐えるといった特性を有する高融点金属からなる膜である。高融点金属としては、タンタル(Ta)、チタン(Ti)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、クロム(Cr)等が挙げられる。換言すると、高融点金属膜6とは、不透明な導体である。また、高融点金属としては、シリサイド化できるものを用いる。本実施の形態では、高融点金属膜6の高融点金属としてMoを用いる。そして、Moを100nmの厚さに成膜する。このようにして、ソース領域410及びドレイン領域420上では、非晶質半導体膜400に接して高融点金属膜6が形成される。そして、チャネル領域430上では、絶縁膜5に接して高融点金属膜6が形成される。
その後、レーザー光82を高融点金属膜6に照射して、レーザーアニールを施す。具体的には、レーザー光82としてエキシマレーザー(XeCl 波長:308nm)を照射してELAを施す。エキシマレーザーは酸化膜やその他基板への熱的影響をほとんど与えることなく、非晶質半導体膜400のみを溶融させることができる。高融点金属膜6は、レーザー光82の照射によって加熱されて高温になる。すなわち、高融点金属膜6は、レーザー光82を吸収して熱を発生する光−熱変換膜として働く。このように、レーザー光82の照射によって高融点金属膜6は加熱され、熱が下方に伝播する。換言すると、高融点金属膜6は、レーザー光82を吸収して発熱し、熱を下層に伝播することができる膜である。
ソース領域410及びドレイン領域420では、高融点金属膜6を介してELAが施される。これに対して、チャネル領域430では、高融点金属膜6及び絶縁膜5を介して、ELAが施される。すなわち、ソース領域410及びドレイン領域420では、高融点金属膜6からの発熱が非晶質半導体膜400に直接伝播するのに対して、チャネル領域430では、この熱が絶縁膜5を介して非晶質半導体膜400に伝播する。この様な熱伝播経路により加熱されることで非晶質半導体膜400は膜厚方向に対し一旦は完全に半導体膜が溶融し、極短時間内で再結晶化が進む。
ELAでの照射エネルギー密度は、最小でも、チャネル領域430の非晶質半導体膜400の膜厚方向に対して一旦は完全に溶融させて再結晶化する程度とする。また、ELAでの照射エネルギー密度は、最大でも、レーザー光82の照射中にゲート電極2、ゲート絶縁膜3、及び高融点金属膜6に熱ダメージを与えない程度とする。具体的には、照射エネルギー密度は、200mJ/cm2以上300mJ/cm2以下に設定する。
チャネル領域430では、絶縁膜5によって結晶成長が抑制され、大きな結晶が出来難い。すなわち、チャネル領域43では、ソース領域41及びドレイン領域42と比較して、結晶粒の大きさが小さくなる。このように、絶縁膜5下方の非晶質半導体膜400は、選択的に結晶化される。そして、基板面方向(膜厚方向とは垂直な方向)において、結晶粒の大きさが異なる結晶性半導体膜40が形成される。
図5は、チャネル領域43における、結晶性半導体膜40としての結晶シリコンの結晶性をラマン分析によって評価した分析データである。図5において、縦軸はラマン散乱光強度Int.、横軸はラマンシフト[cm−1]を表す。観察の為に高融点金属膜6と絶縁膜5は除去している。また、ラマン分析では結晶性半導体膜40の深さ方向まで観察している。
図5(a)は本目的とした所望の結晶性状態のものである。結晶性シリコンを示す520cm−2付近で鋭いピークになっているのがわかる。この時の結晶化率を計算すると概ね96%である。一方、図5(b)は、非晶質シリコン膜の膜厚を50nmとして最大照射エネルギー密度(300mJ/cm2)で結晶化したもので結晶化率は概ね88%である。図5(b)のような結晶性シリコンでもTFT特性上構わないが、結晶化率が高いほうが好ましい。また、この結晶化するための照射エネルギー密度はできるだけ抑えられる本発明の条件が好ましい。
図6は、チャネル領域43の結晶性シリコン表面のAFM像である。概ね100nm程度の円形状粒が密集する構造となっているのがわかる。すなわち、チャネル領域43における結晶性シリコンの結晶サイズは、100nm程度もしくはそれ以下である。すなわち、チャネル領域43における結晶性シリコンは微結晶シリコンである。
また、非晶質半導体膜400を結晶性半導体膜40に変換されると同時に、高融点金属膜6の金属と、結晶性半導体膜40のシリコンとが接触していることで熱反応が起こる。これにより、高融点金属膜6と結晶性半導体膜40との間にシリサイド層61が形成される。具体的には、高融点金属膜6と非晶質半導体膜400とが直接接触した状態でELAが施されたソース領域41およびドレイン領域42では、シリサイド層61が形成される。すなわち、高融点金属膜6のモリブデンとシリコンとの接合部分で熱反応によりシリサイド層61としてのモリブデンシリサイド層が形成される。一方、チャネル領域43では、高融点金属膜6が絶縁膜5上に形成されていることから、高融点金属膜6と絶縁膜5との接合部では熱反応は生じない。すなわち、チャネル領域43では、絶縁膜5によってシリサイド層61の形成が抑えられる。以上の工程により、図4(d)に示す構成となる。
次に、高融点金属膜6を残したまま、ソース電極71及びドレイン電極72となる金属膜をスパッタ法を用いて成膜する。そして、第三のフォトリソ工程およびエッチング工程により、金属膜を所望のパターンに形成する。これにより、高融点金属膜6上に、ソース電極71及びドレイン電極72が形成される。また、このエッチング工程の際、チャネル領域43上の絶縁膜5はエッチングストッパーとして働く。そして、ゲート絶縁膜3とは反対側のチャネル領域43の結晶性半導体膜40へのエッチングダメージ等を抑えることができる。なお、金属膜のエッチングと同時に、高融点金属膜6及びシリサイド層61をエッチングする。
その後、ソース電極71とドレイン電極72のパターンをマスクとして結晶性半導体膜40のエッチングを行う。また、絶縁膜5がマスクとなり、絶縁膜5直下の結晶性半導体膜40はエッチングされない。これにより、チャネル領域43が形成される。絶縁膜5は、ソース電極71及びドレイン電極72のエッチングや結晶性半導体膜40のエッチングからチャネル領域43を保護する。これにより、これらのエッチングの際にも、ゲート絶縁膜3とは反対側の結晶性半導体膜40の表面に対するダメージを抑えることができる。
このように、結晶性半導体膜40のエッチングの際に、ソース電極71及びドレイン電極72をマスクとして使用しているため、フォトリソ工程を増加させることはなく、生産工程を簡略化している。このため、フォトリソ工程で消費されるレジストなどの材料を減量化することができる。
また、第三のフォトリソ工程で、ハーフトーンマスク、グレイトーンマスク等の多階調マスクを用いて厚さに階調をつけたレジストを形成してもよい。具体的には、ソース領域41及びドレイン領域42上と、チャネル領域43上とで厚みが異なるレジストを形成してもよい。すなわち、ソース領域41及びドレイン領域42上ではレジストを厚くし、チャネル領域43上ではレジストを薄くし、その他の領域にはレジストを形成しない。以上の工程により、図3に示すTFTが完成する。
その後、プラズマCVD法を用いて、ソース電極71及びドレイン電極72上に全体を覆うようにパッシベーション膜を成膜する。パッシベーション膜としては、例えば、SiN膜、SiOx膜、あるいはこれらの積層膜を用いる。そして、第四のフォトリソ工程およびエッチング工程を用いて、パッシベーション膜を所望のパターンに形成する。これにより、ドレイン電極72上のパッシベーション膜を除去して、コンタクトホールを形成する。すなわち、コンタクトホールでは、ドレイン電極72が露出する。
次に、パッシベーション膜上に、透明電極を形成するため、ITOやIZOなどの透明性を有する導電膜を成膜する。そして、第五のフォトリソ工程により所望の形状にパターニングして透明電極を形成する。ここで、透明電極はコンタクトホールを介して、ドレイン電極72と接続するようにパターニングされる。スイッチング素子用のTFT108の場合、透明電極である画素電極がコンタクトホールを介して、ドレイン電極72と接続する。そして、TFTアレイ基板100が完成する。
このように、本実施の形態によれば、非晶質半導体膜400が選択的に結晶化される。そして、チャネル領域43は、結晶粒が小さい結晶性半導体膜40によって構成される。このため、大粒径結晶による特性バラツキを小さくできる。また、結晶性半導体膜40にすることで従来のa−TFTよりもオン電流が大きい、すなわち高電界移動度を有し、閾値電圧シフトが小さいTFTを得ることができる。また、シリサイド層61を形成することにより、ショットキー障壁高さを下げ、オーミック性が得られ、コンタクト抵抗を下げることができる。そして、より高い電界効果移動度が得られることができることから、TFT特性と信頼性の高いTFTを形成することができる。
また、結晶性半導体膜及びシリサイド層を有するTFTを形成する場合、一般的に、2回のレーザーアニール工程が必要である。具体的には、1回目のレーザーアニールにより、非晶質半導体膜を結晶化させてから、結晶性半導体膜上に高融点金属膜を形成して、2回目のレーザーアニールにより、シリサイド層を形成させる。なお、この場合、本実施の形態とは異なり、ソース領域、ドレイン領域、及びチャネル領域における結晶粒は同一の大きさを有する。
これに対して、本実施の形態では、1回のELAを施すことにより、結晶化とシリサイド層61の形成とを同時に行うことができる。すなわち、余計な工程を必要とせず、生産性を向上させることができる。このように、本実施の形態では、生産性を向上させ、かつトランジスタ特性が良好な逆スタガ構造のTFTを得ることができる。
上記の製造方法では、ソース電極71及びドレイン電極72となる金属膜のエッチングと同時に、高融点金属膜6及びシリサイド層61をエッチングする。このため、高融点金属膜6は、ソース電極71及びドレイン電極72のパターンからはみ出さないように形成される。これに限らず、この金属膜のエッチングと、高融点金属膜6及びシリサイド層61のエッチングとを別々に行ってもよい。これにより、図7に示されるようなTFTを形成することができる。図7は、TFTの第2の構成を示す断面図である。
具体的には、ソース電極71及びドレイン電極72からチャネル領域43側に向けて突出するように高融点金属膜6を形成することができる。また、チャネル領域43とは反対側における、高融点金属膜6、シリサイド層61、及び結晶性半導体膜40の端面をソース電極71及びドレイン電極72によって覆うことができる。
図7に示されたTFTは、以下のような工程により形成される。なお、重複する説明は簡略化又は省略する。図4(d)に示されるように、ELAを施した後、フォトリソ工程およびエッチング工程を用いて、高融点金属膜6、シリサイド層61、及び結晶性半導体膜40を所望のパターンに形成する。次に、ソース電極71及びドレイン電極72となる金属膜を成膜する。そして、フォトリソ工程およびエッチング工程を用いて、金属膜を所望のパターンに形成する。これにより、ソース電極71及びドレイン電極72が形成され、TFTが完成する。
また、シリサイド層61が形成されていればよく、図8に示されるように高融点金属膜6は途中で除去されてもよい。図8は、TFTの第3の構成を示す断面図である。具体的には、ELAを施し、シリサイド層61を形成した後、高融点金属膜6を除去する。そして、ソース電極71及びドレイン電極72となる金属膜を成膜する。その後、ソース電極71及びドレイン電極72を形成することにより、図8に示す構成となる。
言うまでもなく、TFT特性を向上するために結晶性半導体膜40の界面の結晶欠陥の回復処理や膜中の欠陥準位低減のための熱処理工程については説明を省略した。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。