WO2011074542A1 - 画素アレイ基板、表示装置 - Google Patents
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Definitions
- the present invention relates to a pixel array substrate including a light emitting element (for example, an organic EL element) and a display device including the pixel array substrate.
- a light emitting element for example, an organic EL element
- Patent Document 1 discloses a display device including an organic EL element (see FIG. 13).
- This conventional display device includes control lines DSL, AZL1, AZL2, and WSL, a signal line DTL, and power lines Vofs, Vss, Vcc, and Vcat.
- the pixel circuit 10 includes an organic EL element 1 and five N-channel transistors T1 to T5 and a capacitor C1 are provided.
- the gate terminal of T1 is connected to WSL
- the gate terminal of T2 is connected to AZL2
- the gate terminal of T3 is connected to DSL
- the gate terminal of T4 is connected to AZL1
- the gate of T5 driving transistor
- the terminal is connected to DTL through T1, and is connected to Vofs through T2
- the drain terminal of T5 is connected to Vcc through T3
- the source terminal of T5 is connected to the anode of the organic EL element.
- Vss through T4
- a capacitor C1 is arranged between the gate terminal and source terminal of T5, and the cathode of the organic EL element is connected to Vcat.
- the pixel circuit 10 initializes the anode potential of the organic EL element 1 and detects the threshold value of the driving transistor T5 (stores the threshold value between the gate terminal and the source terminal of T5), and then transmits data to the gate terminal of T5 via T1.
- the signal potential is written, and a current is passed through the organic EL element 1 through T3 and T5 (the organic EL element 1 emits light). According to this configuration, the threshold voltage of the driving transistor T5 and the deterioration of the organic EL element are caused. High resistance can be compensated.
- Patent Document 1 discloses a configuration in which the power supply line Vofs connected to T2 is shared with the control line WSL.
- Patent Document 2 discloses a configuration in which the control line AZL2 is shared with the previous control line WSL.
- Patent Document 3 discloses a configuration in which the power supply line Vss connected to T4 and the power supply line Vofs connected to T2 are shared, and the supply potential is switched in each period.
- the pixel circuit configuration of FIG. 13 has a problem that the number of power supply lines increases (four systems of Vofs, Vss, Vcc, and Vcat are necessary).
- a current path of power supply line Vcc ⁇ T3 ⁇ T5 ⁇ T4 ⁇ power supply line Vss can be formed.
- a large current flows in this current path.
- An object of the present invention is to realize a pixel array substrate with few power supply lines.
- the pixel array substrate includes first to fourth transistors, a light emitting element, a first power supply line connected to one conduction terminal of the first transistor, and a first control line connected to one conduction terminal of the third transistor.
- a second control line connected to the control terminal of the first transistor, a scanning line connected to the control terminal of the fourth transistor, and a data line connected to one conduction terminal of the fourth transistor.
- One conduction terminal is connected to the first power supply line via the first transistor, the control terminal of the second transistor is connected to the data line via the fourth transistor, and the light emitting element is connected via the capacitor. And the terminal of the light emitting element, the other conduction terminal of the second transistor, the other conduction terminal of the third transistor, and the control terminal of the third transistor are connected. That.
- This pixel array substrate is driven as follows, for example.
- the terminal potential of the light emitting element is initialized by turning on the third transistor under the condition that no current flows through the light emitting element while applying the predetermined potential to the control terminal of the second transistor while turning on the first transistor.
- the third transistor is turned off
- the second transistor is turned off from on under the condition that no current flows through the light emitting element while a predetermined potential is applied to the control terminal of the second transistor. Is detected.
- the data signal potential is written from the data line to the control terminal of the second transistor via the fourth transistor.
- the first transistor is turned on, and a current is passed from the first power supply line to the light emitting element via the first and second transistors (light emitting element is turned on).
- the number of power supply lines can be reduced as compared with the conventional configuration (see FIG. 13) by providing the third transistor with a diode connection configuration.
- the aperture ratio is increased, and the parasitic capacitance between the power supply line and a wiring (for example, a data line) intersecting with the power supply line can be reduced.
- a short circuit between the power supply line and the wiring intersecting with the power supply line is reduced, and the yield (productivity) is improved.
- wiring in the pixel circuit can be simplified, and the layout area can be reduced. Further, it is possible to reduce the number of external power supply circuits that supply the power supply potential to the pixel array substrate.
- FIG. 1 is a block diagram showing a configuration of the display device according to a first exemplary embodiment.
- FIG. 3 is a circuit diagram illustrating a partial configuration (four pixels) of the pixel array according to the first embodiment; 3 is a timing chart showing a method for driving the pixel array in FIG. 2.
- FIG. 3 is a circuit diagram for explaining an effect of the pixel array of FIG. 2.
- FIG. 3 is a block diagram showing a configuration of the display device according to a second exemplary embodiment.
- FIG. 6 is a circuit diagram showing a partial configuration (4 pixels) of a pixel array according to a second embodiment; 7 is a timing chart showing a method for driving the pixel array in FIG. 6.
- FIG. 6 is a block diagram showing a configuration of the display device according to a third exemplary embodiment.
- FIG. 6 is a circuit diagram showing a partial configuration (4 pixels) of a pixel array according to a third embodiment; 10 is a timing chart illustrating a method for driving the pixel array of FIG. 9.
- FIG. 6 is a circuit diagram showing a partial configuration (4 pixels) of a pixel array according to a fourth embodiment; 12 is a timing chart illustrating a method for driving the pixel array in FIG. 11. It is a pixel circuit diagram of a conventional display device.
- FIGS. 1 to 12 The embodiment of the present invention will be described with reference to FIGS. 1 to 12 as follows.
- FIG. 1 is a block diagram showing the configuration of the display device.
- the display device includes a pixel array substrate PAS, a display control circuit DCC, a first driver DR1, and a second driver DR2.
- the pixel array substrate PAS is provided with, for example, a first power line Ypj and a data line Sj corresponding to the j-th pixel column, for example, corresponding to the i-th pixel row, the first control line AZi, 2 control lines Ei, scanning lines Gi, third control lines Ri, and second power supply lines Xpi are provided, and the first driver DR1 is based on the clock signal CK and the start pulse SP input from the display control circuit DCC.
- the first power supply line Ypj and the data line Sj are driven.
- the second driver DR2 also includes the first control line AZi, the second control line Ei, the scanning line Gi, the third line based on the clock signal CK, the video data DA, and the start pulse SP input from the display control circuit DCC.
- the control line Ri and the second power supply line Xpi are driven.
- FIG. 2 shows a part (four pixel circuit) configuration of the pixel array substrate according to the first embodiment.
- the pixel circuit Pij belonging to the i-th pixel row and the j-th pixel column includes an organic EL element (organic light-emitting diode, light-emitting element) OEL and five n-channel transistors Ta to Te. (First to fifth transistors) and a capacitor C are provided.
- the gate terminal of Ta is connected to the second control line Ei
- the gate terminal of Td is connected to the scanning line Gi
- the gate terminal of Te is connected to the third control line Ri
- the terminal is connected to the data line Sj via Td, is connected to the second power supply line Xpi via Te
- the drain terminal of Tb is connected to the first power supply line Ypj via Ta
- the drain of Te The terminal is connected to the second power supply line Xpi
- the capacitor C is arranged between the gate terminal and the source terminal of Tb
- the source terminal of Tb is connected to the anode of the organic EL element OEL
- the first terminal is connected via Tc.
- the cathode of the organic EL element OEL is connected to Vcom, and the gate terminal and drain terminal of Tc are connected. That is, in this pixel circuit, the gate terminal and drain terminal of the transistor Tc are connected to the anode of the organic EL element OEL, and the source terminal of the transistor Tc is connected to the first control line AZi.
- FIG. 3 shows a driving method of the pixel circuit Pij of the pixel array substrate PAS having each pixel circuit of FIG.
- AZi is the potential of the first control line AZi
- Ri is the potential of the third control line Ri
- Ei is the potential of the second control line Ei
- Gi is the potential of the scanning line Gi
- Sj is the data line Sj.
- Xpi represents the potential of the second power supply line Xpi
- Vg (Tb) represents the gate potential of the transistor Tb
- Vs (Tb) represents the source potential of the transistor Tb.
- the period A for resetting the anode potential of the organic EL element OEL starts.
- the transistor Te is ON, and the gate potential Vg (Tb) of the transistor (driving transistor) Tb becomes the potential of the second power supply line Xpi.
- Vref which is the potential of the second power supply line Xpi and VL (AZ) which is the “Low” potential of the first control line AZi are the threshold potential of the transistor Tb as Vth (Tb) and the threshold potential of the transistor Tc as Vth.
- Tc The light emission threshold value of the organic EL element OEL is set to Vth (EL), and the following (1) to (3) are satisfied.
- the aspect ratio (W / L ratio) of the transistor Tc is preferably smaller than the aspect ratio (W / L ratio) of the transistor Tb.
- the period A ends, and the period B for detecting the threshold value of the transistor Tb starts.
- the source potential of the transistor Tc rises and the transistor Tc is turned off.
- the transistor Tc is preferably an enhancement type transistor having a positive threshold (higher than the ground potential).
- a period C which is a data writing period, starts.
- the voltage between the gate terminal and the source terminal of the transistor Tb is Vgs
- the capacity between the gate terminal and the source terminal of the transistor Tb is Cst
- the capacity of the organic EL element OEL is Cel.
- Vgs ⁇ Cel / (Cel + Cst) ⁇ ⁇ (Vdat ⁇ Vref) + Vth (Tb)
- Cel is much larger than Cst
- Vgs Vdat ⁇ Vref + Vth (Tb) (4) and the voltage Vgs between the gate terminal and the source terminal of the transistor Tb becomes a value corresponding to the data.
- the period C ends.
- the second control line Ei changes from “Low” to “High” at t7
- the period D during which the organic EL element OEL emits light.
- a current corresponding to Vgs flows from the first power supply line Ypj to the organic EL element OEL via the transistor Ta ⁇ Tb.
- the gate terminal of the transistor Tb is electrically floating, the gate potential also rises in accordance with the rise in the source potential of the transistor Tb, so that Vgs is kept substantially constant.
- the drain current Ib (current flowing through the organic EL element OEL) can be set to a value corresponding to Vdat regardless of the variation of the threshold Vth (Tb) for each pixel circuit and the secular change of Vth (Tb).
- the number of power supply lines can be reduced as compared with the conventional configuration (see FIG. 13) by using the transistor Tc in a diode connection configuration.
- the aperture ratio is increased, and the parasitic capacitance between the power supply line and a wiring (for example, a data line) intersecting with the power supply line can be reduced.
- a short circuit between the power supply line and the wiring intersecting with the power supply line is reduced, and the yield (productivity) is improved.
- wiring in the pixel circuit can be simplified, and the layout area can be reduced. Further, it is possible to reduce the number of external power supply circuits that supply the power supply potential to the pixel array substrate.
- FIG. 5 is a block diagram showing a configuration of the display device.
- the display device includes a pixel array substrate PAS, a display control circuit DCC, a first driver DR1, and a second driver DR2.
- the pixel array substrate PAS is provided with, for example, a first power line Ypj and a data line Sj corresponding to the j-th pixel column, for example, corresponding to the i-th pixel row, the first control line AZi, 2 control lines Ei, scanning lines Gi, and third control lines Ri are provided, and the first driver DR1 uses the first power supply line Ypj based on the clock signal CK and the start pulse SP input from the display control circuit DCC.
- the second driver DR2 also includes the first control line AZi, the second control line Ei, the scanning line Gi, and the first control line based on the clock signal CK, the video data DA, and the start pulse SP input from the display control circuit DCC. 3
- the control line Ri is driven.
- FIG. 6 shows a part (four pixel circuit) configuration of the pixel array substrate according to the second embodiment.
- the pixel circuit Pij belonging to the i-th pixel row and the j-th pixel column includes an organic EL element OEL, five n-channel transistors (field effect transistors) Ta to Te, and a capacitor. C is provided.
- the gate terminal of Ta is connected to the second control line Ei
- the gate terminal of Td is connected to the scanning line Gi
- the gate terminal of Te is connected to the third control line Ri
- the terminal is connected to the data line Sj via Td, is connected to the second power supply line Xpi via Te
- the drain terminal of Tb is connected to the first power supply line Ypj via Ta
- the drain of Te The terminal is connected to the scanning line Gi
- the capacitor C is arranged between the gate terminal and the source terminal of Tb
- the source terminal of Tb is connected to the anode of the organic EL element OEL
- the first control line is connected via Tc.
- the cathode of the organic EL element OEL is connected to Vcom, and the gate terminal and drain terminal of Tc are connected. That is, in this pixel circuit, the gate terminal and drain terminal of the transistor Tc are connected to the anode of the organic EL element OEL, and the source terminal of the transistor Tc is connected to the first control line AZi.
- FIG. 7 shows a driving method of the pixel circuit Pij of the pixel array substrate PAS having each pixel circuit of FIG.
- AZi is the potential of the first control line AZi
- Ri is the potential of the third control line Ri
- Ei is the potential of the second control line Ei
- Gi is the potential of the scanning line Gi
- Sj is the data line Sj.
- Vg (Tb) indicates the gate potential of the transistor Tb
- Vs (Tb) indicates the source potential of the transistor Tb.
- FIG. 7 shows a driving method of the pixel circuit Pij of the pixel array substrate PAS having each pixel circuit of FIG.
- AZi is the potential of the first control line AZi
- Ri is the potential of the third control line Ri
- Ei is the potential of the second control line Ei
- Gi is the potential of the scanning line Gi
- Sj is the data line Sj.
- Vg (Tb) indicates the gate potential of the transistor Tb
- Vs (Tb) indicates the source potential of the transistor Tb.
- the configuration of FIG. 6 is a configuration in which the second power supply line Xpi and the scanning line Gi of FIG. 2 are shared. Therefore, VL (Gi), which is the “Low (inactive) potential of the scanning line Gi, and VL (AZ), which is the“ Low ”potential of the first control line AZi, set the threshold potential of the transistor Tb to Vth (Tb), The threshold potential of the transistor Tc is set to Vth (Tc), and the light emission threshold value of the organic EL element OEL is set to Vth (EL), so that the following (5) to (7) are satisfied.
- VL (Gi) which is the “Low (inactive) potential of the scanning line Gi
- VL (AZ) which is the“ Low ”potential of the first control line AZi
- VL (AZ) ⁇ Vth (EL) ⁇ Vth (Tc) VL (Gi)> Vth (Tb) + VL (AZ) + Vth (Tc) (6) VL (Gi) ⁇ Vth (EL) + Vth (Tb) (7) Note that the operations in the periods A to D are the same as those described in FIG.
- the pixel array substrate according to the second embodiment has an advantage that the number of power supply lines can be further reduced in addition to the advantages described in the first embodiment. As a result, the aperture ratio is increased, and the parasitic capacitance between the power supply line and a wiring (for example, a data line) intersecting with the power supply line can be reduced. In addition, a short circuit between the power supply line and the wiring intersecting with the power supply line is reduced, and the yield (productivity) is improved. Further, it is possible to reduce an external power supply circuit that supplies a power supply potential to the pixel array substrate.
- FIG. 8 is a block diagram showing the configuration of the display device.
- the display device includes a pixel array substrate PAS, a display control circuit DCC, a first driver DR1, and a second driver DR2.
- the pixel array substrate PAS is provided with, for example, a first power line Ypj and a data line Sj corresponding to the j-th pixel column, for example, corresponding to the i-th pixel row, the first control line AZi, 2 control lines Ei and scanning lines Gi are provided, and the first driver DR1 sets the first power supply line Ypj and the data line Sj based on the clock signal CK and the start pulse SP input from the display control circuit DCC.
- the second driver DR2 drives the first control line AZi, the second control line Ei, and the scanning line Gi based on the clock signal CK, the video data DA, and the start pulse SP input from the display control circuit DCC. To do.
- FIG. 9 shows a partial (4-pixel circuit) configuration of the pixel array substrate according to the third embodiment.
- the pixel circuit Pij belonging to the i-th pixel row and the j-th pixel column is provided with an organic EL element OEL, five n-channel transistors Ta to Te, and a capacitor C. ing.
- the gate terminal of Ta is connected to the second control line Ei
- the gate terminal of Td is connected to the scanning line Gi of its own stage
- the gate terminal of Te is connected to the scanning signal line G (i ⁇ 1) of the previous stage.
- the gate terminal of Tb driving transistor
- the drain terminal of Tb is connected to the first power supply via Ta.
- the drain terminal of Te is connected to the scanning line Gi of its own stage, the capacitor C is arranged between the gate terminal and the source terminal of Tb, and the source terminal of Tb is connected to the anode of the organic EL element OEL At the same time, it is connected to the first control line AZi via Tc, the cathode of the organic EL element OEL is connected to Vcom, and the gate terminal and drain terminal of Tc are connected. That is, in this pixel circuit, the gate terminal and drain terminal of the transistor Tc are connected to the anode of the organic EL element OEL, and the source terminal of the transistor Tc is connected to the first control line AZi.
- FIG. 10 shows a driving method of the pixel circuit Pij of the pixel array substrate PAS having each pixel circuit of FIG.
- AZ (i-1) is the potential of the first control line AZ (i-1) in the previous stage
- E (i-1) is the potential of the second control line E (i-1) in the previous stage
- G (I-1) is the potential of the previous scanning line G (i-1)
- AZi is the potential of the first control line AZi of the own stage
- Ei is the potential of the second control line Ei of the own stage
- Gi is The potential of the scanning line Gi of its own stage
- Sj indicates the potential of the data line Sj
- Vg (Tb) indicates the gate potential of the transistor Tb
- Vs (Tb) indicates the source potential of the transistor Tb.
- the first control line AZi is changed from “High” to “Low”, and the scanning line G (i ⁇ 1) in the previous stage is changed.
- a period A for resetting the anode potential of the organic EL element OEL starts.
- the transistor Te is ON, and the gate potential Vg (Tb) of the transistor (driving transistor) Tb becomes the potential of the second power supply line Xpi.
- VL (Gi) which is the “Low (inactive) potential of the scanning line Gi
- VL (AZ) which is the“ Low ”potential of the first control line AZi
- the threshold potential of the transistor Tc is set to Vth (Tc)
- the light emission threshold value of the organic EL element OEL is set to Vth (EL), so that the equations (5) to (7) described in the second embodiment are satisfied.
- a current flows from the anode of the organic EL element OEL to the first control line AZi through the transistor Tc, but no current flows to the organic EL element OEL according to the above equation (5).
- the transistor Tb is turned on by the above formula (6), but no current flows through the organic EL element OEL by the above formula (7).
- the period A ends, and the period B for detecting the threshold value of the transistor Tb starts.
- the source potential of the transistor Tc rises and the transistor Tc is turned off.
- the pixel array substrate according to the third embodiment has an advantage that the number of control lines can be reduced in addition to the advantages described in the second embodiment. As a result, the aperture ratio is increased, and the parasitic capacitance between the control line and a wiring (for example, a data line) intersecting with the control line can be reduced. In addition, short-circuits between the control line and the wiring intersecting with the control line are reduced, and the yield (productivity) is improved. In addition, the configuration of the second driver DR2 that drives the control line can be simplified.
- FIG. 11 shows a partial (four pixel circuit) configuration of the pixel array substrate according to the fourth embodiment.
- the pixel circuit Pij belonging to the i-th pixel row and the j-th pixel column is provided with an organic EL element OEL, four n-channel transistors Ta to Td, and a capacitor C. ing.
- the gate terminal of Ta is connected to the second control line Ei
- the gate terminal of Td is connected to the scanning line Gi of its own stage
- the gate terminal of Tb driving transistor
- the drain terminal of Tb is connected to the first power supply line Ypj via Ta
- a capacitor C is arranged between the gate terminal and the source terminal of Tb
- the source terminal of Tb is connected to the anode of the organic EL element OEL
- it is connected to the first control line AZi via Tc
- the cathode of the organic EL element OEL is connected to Vcom
- the gate terminal and drain terminal of Tc are connected. That is, in this pixel circuit, the gate terminal and drain terminal of the transistor Tc are connected to the anode of the organic EL element OEL, and the source terminal of the transistor Tc is connected to the first control line AZi.
- FIG. 12 shows a driving method of the pixel circuit Pij of the pixel array substrate PAS having each pixel circuit of FIG.
- AZi is the potential of the first control line AZi
- Ei is the potential of the second control line Ei
- Gi is the potential of the scanning line Gi
- Sj is the potential of the data line Sj
- Vg (Tb) is the transistor Tb.
- Vs (Tb) indicates the source potential of the transistor Tb.
- the reset potential Vref and the VL (AZ) that is the “Low” potential of the first control line AZi are set so as to satisfy the expressions (1) to (3) described in the first embodiment.
- the period A ends, and the period B for detecting the threshold value of the transistor Tb starts.
- the scanning line Gi maintains “High”.
- the source potential of the transistor Tc rises and the transistor Tc is turned off.
- the scanning line Gi maintains “High”, and the period C, which is a data writing period, starts.
- the pixel array substrate according to the fourth embodiment has an advantage that the number of power supply lines and control lines can be reduced in addition to the merit described in the first embodiment. This increases the aperture ratio. Further, it is possible to reduce the parasitic capacitance between the power supply line and a wiring (for example, a data line) intersecting with the power supply line. In addition, a short circuit between the power supply line and the wiring intersecting with the power supply line is reduced, and the yield (productivity) is improved. Similarly, parasitic capacitance between the control line and a wiring (for example, a data line) intersecting with the control line can be reduced. In addition, short-circuits between the control line and the wiring intersecting with the control line are reduced, and the yield (productivity) is improved. In addition, the configuration of the second driver DR2 that drives the power supply line and the control line can be simplified. Therefore, the pixel array substrate of Embodiment 4 is suitable for a small and high-definition display.
- the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and combinations thereof are also included in the embodiments of the present invention.
- the pixel array substrate includes first to fourth transistors, a light emitting element, a first power supply line connected to one conduction terminal of the first transistor, and a first control line connected to one conduction terminal of the third transistor.
- a second control line connected to the control terminal of the first transistor, a scanning line connected to the control terminal of the fourth transistor, and a data line connected to one conduction terminal of the fourth transistor.
- One conduction terminal is connected to the first power supply line via the first transistor, the control terminal of the second transistor is connected to the data line via the fourth transistor, and the light emitting element is connected via the capacitor. And the terminal of the light emitting element, the other conduction terminal of the second transistor, the other conduction terminal of the third transistor, and the control terminal of the third transistor are connected. That.
- This pixel array substrate is driven as follows, for example.
- the terminal potential of the light emitting element is initialized by turning on the third transistor under the condition that no current flows through the light emitting element while applying the predetermined potential to the control terminal of the second transistor while turning on the first transistor.
- the third transistor is turned off
- the second transistor is turned off from on under the condition that no current flows through the light emitting element while a predetermined potential is applied to the control terminal of the second transistor. Is detected.
- the data signal potential is written from the data line to the control terminal of the second transistor via the fourth transistor.
- the first transistor is turned on, and a current is passed from the first power supply line to the light emitting element via the first and second transistors (light emitting element is turned on).
- the number of power supply lines can be reduced as compared with the conventional configuration (see FIG. 13) by providing the third transistor with a diode connection configuration.
- the aperture ratio is increased, and the parasitic capacitance between the power supply line and a wiring (for example, a data line) intersecting with the power supply line can be reduced.
- a short circuit between the power supply line and the wiring intersecting with the power supply line is reduced, and the yield (productivity) is improved.
- wiring in the pixel circuit can be simplified, and the layout area can be reduced. Further, it is possible to reduce the number of external power supply circuits that supply the power supply potential to the pixel array substrate.
- the first to fourth transistors may be n-channel field effect transistors.
- the third transistor may be an enhancement type field effect transistor having a threshold value higher than the ground potential.
- the pixel array substrate may include a fifth transistor in which one conduction terminal is connected to the control terminal of the second transistor.
- the pixel array substrate may include a second power supply line connected to the other conduction terminal of the fifth transistor and a third control line connected to the control terminal of the fifth transistor.
- the present pixel array substrate may include a third control line connected to the control terminal of the fifth transistor, and the other conduction terminal of the fifth transistor may be connected to the scanning line of its own stage.
- control terminal of the fifth transistor may be connected to the preceding scanning line, and the other conduction terminal of the fifth transistor may be connected to the scanning line of the own stage.
- the light emitting element may be an organic light emitting diode.
- the aspect ratio of the third transistor may be smaller than the aspect ratio of the second transistor.
- This display device includes the pixel array substrate.
- the terminal potential of the light emitting element is turned on by turning on the third transistor under the condition that no current flows through the light emitting element while applying the predetermined potential to the control terminal of the second transistor while turning on the first transistor. It can also be set as the structure which initializes.
- the third transistor can be turned off except for a period in which the terminal potential of the light emitting element is initialized.
- the second transistor is applied under the condition that a predetermined potential is applied to the control terminal of the second transistor and no current flows through the light emitting element.
- the threshold value of the second transistor can also be detected by turning OFF from ON.
- the threshold value of the second transistor is detected, the first transistor is turned off, and then the data signal potential is written from the data line to the control terminal of the second transistor through the fourth transistor. it can.
- the first transistor is turned on after the data signal potential is written to the control terminal of the second transistor, and current is supplied from the first power supply line to the light emitting element through the first and second transistors.
- the pixel array substrate and the display device are suitable for an organic EL display, for example.
- OEL Organic EL device (organic light emitting diode) Ta to Te transistors (first to fifth transistors) C capacity Gi scanning line Sj data line Ypj first power line Xpi second power line AZi first control line Ei second control line Ri third control line
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Abstract
本画素アレイ基板は、第1~第4トランジスタ(Ta~Td)と、発光素子(OEL)と、第4トランジスタの制御端子に接続する走査線と、第4トランジスタの一方の導通端子に接続するデータ線と、第3トランジスタの一方の導通端子に接続する第1制御線(AZi)と、第1トランジスタの制御端子に接続する第2制御線(Ei)と、第1トランジスタの一方の導通端子に接続する第1電源線(Ypj)とを備え、第2トランジスタの一方の導通端子が、第1トランジスタを介して第1電源線に接続され、第2トランジスタの制御端子が、第4トランジスタを介してデータ線に接続されるとともに、容量(C)を介して発光素子の1つの端子に接続され、発光素子の上記端子と、第2トランジスタの他方の導通端子と、第3トランジスタの他方の導通端子と、第3トランジスタの制御端子とが接続されている。こうすれば、有機発光ダイオードを備えた画素アレイ基板の配線数を削減することができる。
Description
本発明は、発光素子(例えば、有機EL素子)を備えた画素アレイ基板およびこれを備えた表示装置に関する。
特許文献1には、有機EL素子を備えた表示装置が開示されている(図13参照)。この従来の表示装置は制御線DSL・AZL1・AZL2・WSLと、信号線DTLと、電源線Vofs・Vss・Vcc・Vcatとを備え、画素回路10には、有機EL素子1と、5個のnチャネルトランジスタT1~T5と、容量C1とが設けられている。ここで、T1のゲート端子がWSLに接続され、T2のゲート端子がAZL2に接続され、T3のゲート端子がDSLに接続され、T4のゲート端子がAZL1に接続され、T5(駆動トランジスタ)のゲート端子が、T1を介してDTLに接続されるとともに、T2を介してVofsに接続され、T5のドレイン端子がT3を介してVccに接続され、T5のソース端子が、有機EL素子のアノードに接続されるとともに、T4を介してVssに接続され、T5のゲート端子およびソース端子間に容量C1が配され、有機EL素子のカソードがVcatに接続されている。
画素回路10は、有機EL素子1のアノード電位を初期化し、かつ駆動トランジスタT5の閾値を検出(T5のゲート端子-ソース端子間に閾値をストア)した後にT1を介してT5のゲート端子にデータ信号電位を書き込み、T3およびT5を介して有機EL素子1に電流を流す(有機EL素子1を発光させる)構成であり、この構成によれば、駆動トランジスタT5の閾値や有機EL素子の劣化による高抵抗化を補償することができる。
なお、特許文献1には、T2に接続する電源線Vofsを、制御線WSLと共通化する構成が開示されている。また、特許文献2には、制御線AZL2を、前行の制御線WSLと共通化する構成が開示されている。また、特許文献3には、T4に接続する電源線VssとT2に接続する電源線Vofsとを共通化し、各期間で供給電位を切り替える構成が開示されている。
しかしながら、図13の画素回路構成では、電源線の数が多くなる(Vofs・Vss・Vcc・Vcatの4系統が必要)という問題がある。また、有機EL素子のアノード電位を初期化する際、電源線Vcc→T3→T5→T4→電源線Vssの電流パスができ、各トランジスタが線形領域で動作した場合にはこの電流パスに大電流が流れるという問題もある。
本発明の目的は、電源線の少ない画素アレイ基板を実現する点にある。
本画素アレイ基板は、第1~第4トランジスタと、発光素子と、第1トランジスタの一方の導通端子に接続する第1電源線と、第3トランジスタの一方の導通端子に接続する第1制御線と、第1トランジスタの制御端子に接続する第2制御線と、第4トランジスタの制御端子に接続する走査線と、第4トランジスタの一方の導通端子に接続するデータ線とを備え、第2トランジスタの一方の導通端子が、第1トランジスタを介して第1電源線に接続され、第2トランジスタの制御端子が、第4トランジスタを介してデータ線に接続されるとともに、容量を介して発光素子の端子に接続され、発光素子の上記端子と、第2トランジスタの他方の導通端子と、第3トランジスタの他方の導通端子と、第3トランジスタの制御端子とが接続されている。
本画素アレイ基板は、例えば、以下のように駆動される。まず、第1トランジスタをONさせ、かつ第2トランジスタの制御端子に所定電位を与えながら、発光素子に電流が流れない条件下で第3トランジスタをONさせることで、発光素子の端子電位を初期化する。ついで第3トランジスタをOFFさせた後、第2トランジスタの制御端子に所定電位を与えたまま、発光素子に電流が流れない条件下で第2トランジスタをONからOFFさせることで、第2トランジスタの閾値を検出する。ついで第1トランジスタをOFFさせた後に、データ線から、第4トランジスタを介して第2トランジスタの制御端子にデータ信号電位を書き込む。ついで第1トランジスタをONさせ、第1電源線から、第1および第2トランジスタを介して発光素子に電流を流す(発光素子を点灯させる)。
このように、本画素アレイ基板では第3トランジスタをダイオード接続構成にすることで、従来の構成(図13参照)よりも電源線数を削減することができる。これにより、開口率が高められ、また、電源線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、電源線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。また、同一素子のゲート端子とドレイン端子を短絡(接続)すればよいので、画素回路内での配線の引き廻しも簡単になり、レイアウト面積の削減も可能となる。また、本画素アレイ基板に電源電位を供給する外部の電源回路を削減することができる。
さらに、第3トランジスタについては、発光素子に接続する導通端子および制御端子間電圧=2つの導通端子間電圧が成り立つため、必ず飽和領域で動作することになる。したがって、発光素子の端子電位を初期化する際に従来構成(図13参照)のような大電流が流れてしまうことがなく、電流リミッタ機能が実現される。
す
す
以上のように、本発明によれば、電源線の少ない画素アレイ基板を実現することができる。
本発明の実施の形態を、図1~12を用いて説明すれば、以下のとおりである。
〔実施の形態1〕
図1は本表示装置の構成を示すブロック図である。同図に示すように、本表示装置は、画素アレイ基板PAS、表示制御回路DCC、第1ドライバDR1、および第2ドライバDR2を備える。画素アレイ基板PASには、例えばj番目の画素列に対応して、第1電源線Ypj、およびデータ線Sjが設けられ、例えばi番目の画素行に対応して、第1制御線AZi、第2制御線Ei、走査線Gi、第3制御線Ri、および第2電源線Xpiが設けられ、第1ドライバDR1は、表示制御回路DCCから入力されるクロック信号CK、およびスタートパルスSPに基づいて、第1電源線Ypj、およびデータ線Sjを駆動する。また、第2ドライバDR2は、表示制御回路DCCから入力されるクロック信号CK、映像データDA、およびスタートパルスSPに基づいて、第1制御線AZi、第2制御線Ei、走査線Gi、第3制御線Ri、および第2電源線Xpiを駆動する。
図1は本表示装置の構成を示すブロック図である。同図に示すように、本表示装置は、画素アレイ基板PAS、表示制御回路DCC、第1ドライバDR1、および第2ドライバDR2を備える。画素アレイ基板PASには、例えばj番目の画素列に対応して、第1電源線Ypj、およびデータ線Sjが設けられ、例えばi番目の画素行に対応して、第1制御線AZi、第2制御線Ei、走査線Gi、第3制御線Ri、および第2電源線Xpiが設けられ、第1ドライバDR1は、表示制御回路DCCから入力されるクロック信号CK、およびスタートパルスSPに基づいて、第1電源線Ypj、およびデータ線Sjを駆動する。また、第2ドライバDR2は、表示制御回路DCCから入力されるクロック信号CK、映像データDA、およびスタートパルスSPに基づいて、第1制御線AZi、第2制御線Ei、走査線Gi、第3制御線Ri、および第2電源線Xpiを駆動する。
実施の形態1にかかる画素アレイ基板の一部(4画素回路)構成を図2に示す。図2に示されるように、i番目の画素行およびj番目の画素列に属する画素回路Pijには、有機EL素子(有機発光ダイオード、発光素子)OELと、5個のnチャネルトランジスタTa~Te(第1~第5トランジスタ)と、容量Cとが設けられている。
ここで、Taのゲート端子が第2制御線Eiに接続され、Tdのゲート端子が走査線Giに接続され、Teのゲート端子が第3制御線Riに接続され、Tb(駆動トランジスタ)のゲート端子が、Tdを介してデータ線Sjに接続されるとともに、Teを介して第2電源線Xpiに接続され、Tbのドレイン端子がTaを介して第1電源線Ypjに接続され、Teのドレイン端子が第2電源線Xpiに接続され、Tbのゲート端子およびソース端子間に容量Cが配され、Tbのソース端子が、有機EL素子OELのアノードに接続されるとともに、Tcを介して第1制御線AZiに接続され、有機EL素子OELのカソードがVcomに接続され、Tcのゲート端子およびドレイン端子が接続されている。すなわち、本画素回路では、トランジスタTcのゲート端子およびドレイン端子が有機EL素子OELのアノードに接続され、トランジスタTcのソース端子が第1制御線AZiに接続されている。
図2の各画素回路を有する画素アレイ基板PASの画素回路Pijの駆動方法を図3に示す。図中、AZiは第1制御線AZiの電位を、Riは第3制御線Riの電位を、Eiは第2制御線Eiの電位を、Giは走査線Giの電位を、Sjはデータ線Sjの電位を、Xpiは第2電源線Xpiの電位を、Vg(Tb)はトランジスタTbのゲート電位を、Vs(Tb)はトランジスタTbのソース電位を示している。
図3に示すように、第2制御線Eiが「High」となっているt1で第1制御線AZiが「High」から「Low」になるとともに、第3制御線Riが「Low」から「High」になることで、有機EL素子OELのアノード電位をリセットする期間Aが開始する。期間Aでは、トランジスタTeがONしており、トランジスタ(駆動トランジスタ)Tbのゲート電位Vg(Tb)は、第2電源線Xpiの電位となる。
ここで、第2電源線Xpiの電位であるVrefおよび第1制御線AZiの「Low」電位であるVL(AZ)は、トランジスタTbの閾値電位をVth(Tb)、トランジスタTcの閾値電位をVth(Tc)、有機EL素子OELの発光閾値をVth(EL)として、以下の(1)~(3)が満たされるように設定されている。
VL(AZ)<Vth(EL)-Vth(Tc)・・・(1)
Vref>Vth(Tb)+VL(AZ)+Vth(Tc)・・・(2)
Vref<Vth(EL)+Vth(Tb)・・・(3)
したがって、期間Aでは、有機EL素子OELのアノードからトランジスタTcを介して第1制御線AZiに電流が流れるが、上記(1)式により有機EL素子OELには電流が流れないため、有機EL素子OELのアノード電位(=トランジスタTbのソース電位)は、VL(AZ)+Vth(Tc)に初期化される。このとき、上記式(2)によりトランジスタTbはONしているが、上記式(3)により有機EL素子OELには電流は流れない。なお、トランジスタTcのアスペクト比(W/L比)は、トランジスタTbのアスペクト比(W/L比)よりも小さいことが望ましい。有機EL素子OELのアノード電位を初期化する際、第1電源線Ypj→Ta→Tb→Tc→第1制御線AZiのパスで電流が流れるが、Tcのアスペクト比をTbのアスペクト比よりも小さくしておくことで、特性ばらつきが表示品質に与える影響が最も大きいTbに流れる電流を抑制(Tbへの電流ストレスを軽減)し、Tbの特性変動を抑えることができる。
Vref>Vth(Tb)+VL(AZ)+Vth(Tc)・・・(2)
Vref<Vth(EL)+Vth(Tb)・・・(3)
したがって、期間Aでは、有機EL素子OELのアノードからトランジスタTcを介して第1制御線AZiに電流が流れるが、上記(1)式により有機EL素子OELには電流が流れないため、有機EL素子OELのアノード電位(=トランジスタTbのソース電位)は、VL(AZ)+Vth(Tc)に初期化される。このとき、上記式(2)によりトランジスタTbはONしているが、上記式(3)により有機EL素子OELには電流は流れない。なお、トランジスタTcのアスペクト比(W/L比)は、トランジスタTbのアスペクト比(W/L比)よりも小さいことが望ましい。有機EL素子OELのアノード電位を初期化する際、第1電源線Ypj→Ta→Tb→Tc→第1制御線AZiのパスで電流が流れるが、Tcのアスペクト比をTbのアスペクト比よりも小さくしておくことで、特性ばらつきが表示品質に与える影響が最も大きいTbに流れる電流を抑制(Tbへの電流ストレスを軽減)し、Tbの特性変動を抑えることができる。
t2で第1制御線AZiが「Low」から「High」になると期間Aが終了し、トランジスタTbの閾値を検出する期間Bが開始する。期間BではトランジスタTcのソース電位が上昇してトランジスタTcがOFFするが、上記式(1)により有機EL素子OELには電流が流れないため、有機EL素子OELのアノード電位(=トランジスタTbのソース電位)は上昇し、トランジスタTbのソース電位Vs(Tb)=Vref-Vth(Tb)となった時点でトランジスタTbがOFFする。なお、期間B(期間A以外)でトランジスタTcを確実にOFFするため、トランジスタTcは閾値が正(グラウンド電位よりも高い)のエンハンスメント型トランジスタであることが望ましい。
t3で第2制御線Eiが「High」から「Low」になると期間Bが終了し、トランジスタTaがOFFする。続いて、t4で第3制御線Riが「High」から「Low」になり、トランジスタTeもOFFする。
t5で走査線Giが「Low」から「High」になると、データ書き込み期間である期間Cが開始する。期間Cでは、トランジスタTbのゲート端子にデータ線Sjからデータ信号電位Vdatが書き込まれ、Vg(Tb)=Vdatとなる。このとき、トランジスタTbのゲート端子-ソース端子間電圧をVgs、トランジスタTbのゲート端子-ソース端子間容量をCst、有機EL素子OELの容量をCelとして、
Vgs={Cel/(Cel+Cst)}×(Vdat-Vref)+Vth(Tb)
となるが、CelはCstよりも非常に大きいため、
Vgs=Vdat-Vref+Vth(Tb)・・・(4)となり、トランジスタTbのゲート端子-ソース端子間電圧Vgsはデータに応じた値となる。
Vgs={Cel/(Cel+Cst)}×(Vdat-Vref)+Vth(Tb)
となるが、CelはCstよりも非常に大きいため、
Vgs=Vdat-Vref+Vth(Tb)・・・(4)となり、トランジスタTbのゲート端子-ソース端子間電圧Vgsはデータに応じた値となる。
t6で走査線Giが「High」から「Low」になると、期間Cが終了し、続くt7で第2制御線Eiが「Low」から「High」になると、有機EL素子OELが発光する期間Dが開始する。期間Dでは、トランジスタTa・Tbを介して、第1電源線Ypjから有機EL素子OELに、Vgs(トランジスタTbのゲート端子-ソース端子間電圧)に応じた電流が流れる。このとき、トランジスタTbのゲート端子は電気的にフローティングになっているため、トランジスタTbのソース電位の上昇に応じてゲート電位も上昇するため、Vgsは実質的に一定に保たれる。ここで、トランジスタTbが飽和領域で動作するように第1電源線Ypの電位を設定しておけば、チャネル長変調効果が無視できるものとし、チャネル長をL、チャネル幅をW、電子の移動度をμ、酸化物の容量をCoxとして、トランジスタTbのドレイン電流Ibは、
Ib={W×μ×Cox×(Vgs-Vth(Tb))2}/(2×L)となり、上記(4)式から、
Ib={W×μ×Cox×(Vdat-Vref)2}/(2×L)となる。
Ib={W×μ×Cox×(Vgs-Vth(Tb))2}/(2×L)となり、上記(4)式から、
Ib={W×μ×Cox×(Vdat-Vref)2}/(2×L)となる。
すなわち、閾値Vth(Tb)の画素回路ごとのばらつきやVth(Tb)の経年変化に関係なく、ドレイン電流Ib(有機EL素子OELに流れる電流)をVdatに応じた値とすることができる。
このように、本画素アレイ基板ではトランジスタTcをダイオード接続構成にすることで、従来の構成(図13参照)よりも電源線数を削減することができる。これにより、開口率が高められ、また、電源線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、電源線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。また、同一素子のゲート端子とドレイン端子を短絡(接続)すればよいので、画素回路内での配線の引き廻しも簡単になり、レイアウト面積の削減も可能となる。また、本画素アレイ基板に電源電位を供給する外部の電源回路を削減することができる。
さらに、駆動面での効果も期待できる。すなわち、期間A(有機EL素子OELのアノード電位をリセットする期間)において、第1電源線Ypから第1制御線AZiに、図4の点線矢印で示すような電流パスができるが、本画素アレイ基板によれば、トランジスタTcについては、ゲート端子-ソース端子間電圧vgs=ドレイン端子-ソース端子間電圧vdsとなり、必ず飽和領域で動作することになる。そして、飽和領域では、トランジスタTcのドレイン電流Icは、
Ic={W×μ×Cox×(vgs-Vth(Tc))2}/(2×L)の式により制限され、従来(図13参照)のような大電流が流れてしまうことはない。すなわち、本画素アレイ基板によれば、アノード電位初期化時の電流リミッタ機能も実現される。
Ic={W×μ×Cox×(vgs-Vth(Tc))2}/(2×L)の式により制限され、従来(図13参照)のような大電流が流れてしまうことはない。すなわち、本画素アレイ基板によれば、アノード電位初期化時の電流リミッタ機能も実現される。
〔実施の形態2〕
図5は本表示装置の構成を示すブロック図である。同図に示すように、本表示装置は、画素アレイ基板PAS、表示制御回路DCC、第1ドライバDR1、および第2ドライバDR2を備える。画素アレイ基板PASには、例えばj番目の画素列に対応して、第1電源線Ypj、およびデータ線Sjが設けられ、例えばi番目の画素行に対応して、第1制御線AZi、第2制御線Ei、走査線Gi、および第3制御線Riが設けられ、第1ドライバDR1は、表示制御回路DCCから入力されるクロック信号CK、およびスタートパルスSPに基づいて、第1電源線Ypj、およびデータ線Sjを駆動する。また、第2ドライバDR2は、表示制御回路DCCから入力されるクロック信号CK、映像データDA、およびスタートパルスSPに基づいて、第1制御線AZi、第2制御線Ei、走査線Gi、および第3制御線Riを駆動する。
図5は本表示装置の構成を示すブロック図である。同図に示すように、本表示装置は、画素アレイ基板PAS、表示制御回路DCC、第1ドライバDR1、および第2ドライバDR2を備える。画素アレイ基板PASには、例えばj番目の画素列に対応して、第1電源線Ypj、およびデータ線Sjが設けられ、例えばi番目の画素行に対応して、第1制御線AZi、第2制御線Ei、走査線Gi、および第3制御線Riが設けられ、第1ドライバDR1は、表示制御回路DCCから入力されるクロック信号CK、およびスタートパルスSPに基づいて、第1電源線Ypj、およびデータ線Sjを駆動する。また、第2ドライバDR2は、表示制御回路DCCから入力されるクロック信号CK、映像データDA、およびスタートパルスSPに基づいて、第1制御線AZi、第2制御線Ei、走査線Gi、および第3制御線Riを駆動する。
実施の形態2にかかる画素アレイ基板の一部(4画素回路)構成を図6に示す。図6に示されるように、i番目の画素行およびj番目の画素列に属する画素回路Pijには、有機EL素子OELと、5個のnチャネルトランジスタ(電界効果トランジスタ)Ta~Teと、容量Cとが設けられている。
ここで、Taのゲート端子が第2制御線Eiに接続され、Tdのゲート端子が走査線Giに接続され、Teのゲート端子が第3制御線Riに接続され、Tb(駆動トランジスタ)のゲート端子が、Tdを介してデータ線Sjに接続されるとともに、Teを介して第2電源線Xpiに接続され、Tbのドレイン端子がTaを介して第1電源線Ypjに接続され、Teのドレイン端子が走査線Giに接続され、Tbのゲート端子およびソース端子間に容量Cが配され、Tbのソース端子が、有機EL素子OELのアノードに接続されるとともに、Tcを介して第1制御線AZiに接続され、有機EL素子OELのカソードがVcomに接続され、Tcのゲート端子およびドレイン端子が接続されている。すなわち、本画素回路では、トランジスタTcのゲート端子およびドレイン端子が有機EL素子OELのアノードに接続され、トランジスタTcのソース端子が第1制御線AZiに接続されている。
図6の各画素回路を有する画素アレイ基板PASの画素回路Pijの駆動方法を図7に示す。図中、AZiは第1制御線AZiの電位を、Riは第3制御線Riの電位を、Eiは第2制御線Eiの電位を、Giは走査線Giの電位を、Sjはデータ線Sjの電位を、Vg(Tb)はトランジスタTbのゲート電位を、Vs(Tb)はトランジスタTbのソース電位を示している。
図6の各画素回路を有する画素アレイ基板PASの画素回路Pijの駆動方法を図7に示す。図中、AZiは第1制御線AZiの電位を、Riは第3制御線Riの電位を、Eiは第2制御線Eiの電位を、Giは走査線Giの電位を、Sjはデータ線Sjの電位を、Vg(Tb)はトランジスタTbのゲート電位を、Vs(Tb)はトランジスタTbのソース電位を示している。
図6の構成は、図2の第2電源線Xpiと走査線Giとを共通化した構成である。したがって、走査線Giの「Low(非アクティブ)」電位であるVL(Gi)および第1制御線AZiの「Low」電位であるVL(AZ)は、トランジスタTbの閾値電位をVth(Tb)、トランジスタTcの閾値電位をVth(Tc)、有機EL素子OELの発光閾値をVth(EL)として、以下の(5)~(7)が満たされるように設定されている。
VL(AZ)<Vth(EL)-Vth(Tc)・・・(5)
VL(Gi)>Vth(Tb)+VL(AZ)+Vth(Tc)・・・(6)
VL(Gi)<Vth(EL)+Vth(Tb)・・・(7)
なお、期間A~Dの動作については、図3の説明と同様である。
VL(Gi)>Vth(Tb)+VL(AZ)+Vth(Tc)・・・(6)
VL(Gi)<Vth(EL)+Vth(Tb)・・・(7)
なお、期間A~Dの動作については、図3の説明と同様である。
実施の形態2の画素アレイ基板は、実施の形態1で説明したメリットに加え、電源線数をさらに少なくすることができるというメリットがある。これにより、開口率が高められ、また、電源線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、電源線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。また、画素アレイ基板に電源電位を供給する外部の電源回路を削減することができる。
〔実施の形態3〕
図8は本表示装置の構成を示すブロック図である。同図に示すように、本表示装置は、画素アレイ基板PAS、表示制御回路DCC、第1ドライバDR1、および第2ドライバDR2を備える。画素アレイ基板PASには、例えばj番目の画素列に対応して、第1電源線Ypj、およびデータ線Sjが設けられ、例えばi番目の画素行に対応して、第1制御線AZi、第2制御線Ei、および走査線Giが設けられ、第1ドライバDR1は、表示制御回路DCCから入力されるクロック信号CK、およびスタートパルスSPに基づいて、第1電源線Ypj、およびデータ線Sjを駆動する。また、第2ドライバDR2は、表示制御回路DCCから入力されるクロック信号CK、映像データDA、およびスタートパルスSPに基づいて、第1制御線AZi、第2制御線Ei、および走査線Giを駆動する。
図8は本表示装置の構成を示すブロック図である。同図に示すように、本表示装置は、画素アレイ基板PAS、表示制御回路DCC、第1ドライバDR1、および第2ドライバDR2を備える。画素アレイ基板PASには、例えばj番目の画素列に対応して、第1電源線Ypj、およびデータ線Sjが設けられ、例えばi番目の画素行に対応して、第1制御線AZi、第2制御線Ei、および走査線Giが設けられ、第1ドライバDR1は、表示制御回路DCCから入力されるクロック信号CK、およびスタートパルスSPに基づいて、第1電源線Ypj、およびデータ線Sjを駆動する。また、第2ドライバDR2は、表示制御回路DCCから入力されるクロック信号CK、映像データDA、およびスタートパルスSPに基づいて、第1制御線AZi、第2制御線Ei、および走査線Giを駆動する。
実施の形態3にかかる画素アレイ基板の一部(4画素回路)構成を図9に示す。図9に示されるように、i番目の画素行およびj番目の画素列に属する画素回路Pijには、有機EL素子OELと、5個のnチャネルトランジスタTa~Teと、容量Cとが設けられている。
ここで、Taのゲート端子が第2制御線Eiに接続され、Tdのゲート端子が自段の走査線Giに接続され、Teのゲート端子が前段の走査信号線G(i-1)に接続され、Tb(駆動トランジスタ)のゲート端子が、Tdを介してデータ線Sjに接続されるとともに、Teを介して第2電源線Xpiに接続され、Tbのドレイン端子がTaを介して第1電源線Ypjに接続され、Teのドレイン端子が自段の走査線Giに接続され、Tbのゲート端子およびソース端子間に容量Cが配され、Tbのソース端子が、有機EL素子OELのアノードに接続されるとともに、Tcを介して第1制御線AZiに接続され、有機EL素子OELのカソードがVcomに接続され、Tcのゲート端子およびドレイン端子が接続されている。すなわち、本画素回路では、トランジスタTcのゲート端子およびドレイン端子が有機EL素子OELのアノードに接続され、トランジスタTcのソース端子が第1制御線AZiに接続されている。
図9の各画素回路を有する画素アレイ基板PASの画素回路Pijの駆動方法を図10に示す。図中、AZ(i-1)は前段の第1制御線AZ(i-1)の電位を、E(i-1)は前段の第2制御線E(i-1)の電位を、G(i-1)は前段の走査線G(i-1)の電位を、AZiは自段の第1制御線AZiの電位を、Eiは自段の第2制御線Eiの電位を、Giは自段の走査線Giの電位を、Sjはデータ線Sjの電位を、Vg(Tb)はトランジスタTbのゲート電位を、Vs(Tb)はトランジスタTbのソース電位を示している。
図10に示すように、第2制御線Eiが「High」となっているt1で第1制御線AZiが「High」から「Low」になるとともに、前段の走査線G(i-1)が「Low」から「High」になることで、有機EL素子OELのアノード電位をリセットする期間Aが開始する。期間Aでは、トランジスタTeがONしており、トランジスタ(駆動トランジスタ)Tbのゲート電位Vg(Tb)は、第2電源線Xpiの電位となる。
ここで、走査線Giの「Low(非アクティブ)」電位であるVL(Gi)および第1制御線AZiの「Low」電位であるVL(AZ)は、トランジスタTbの閾値電位をVth(Tb)、トランジスタTcの閾値電位をVth(Tc)、有機EL素子OELの発光閾値をVth(EL)として、実施の形態2に記載の式(5)~(7)が満たされるように設定されている。
したがって、期間Aでは、有機EL素子OELのアノードからトランジスタTcを介して第1制御線AZiに電流が流れるが、上記式(5)により有機EL素子OELには電流が流れないため、有機EL素子OELのアノード電位(=トランジスタTbのソース電位)は、VL(AZ)+Vth(Tc)に初期化される。このとき、上記式(6)によりトランジスタTbはONしているが、上記式(7)により有機EL素子OELには電流は流れない。
t2で第1制御線AZiが「Low」から「High」になると期間Aが終了し、トランジスタTbの閾値を検出する期間Bが開始する。期間BではトランジスタTcのソース電位が上昇してトランジスタTcがOFFするが、上記式(8)により有機EL素子OELには電流が流れないため、有機EL素子OELのアノード電位(=トランジスタTbのソース電位)は上昇し、トランジスタTbのソース電位Vs(Tb)=Vref-Vth(Tb)となった時点でトランジスタTbがOFFする。
t3で第2制御線Eiが「High」から「Low」になると期間Bが終了し、トランジスタTaがOFFする。続いて、t4で前段の走査線G(i-1)が「High」から「Low」になり、トランジスタTeもOFFする。
期間C・Dの動作については、図3の説明と同様である。
実施の形態3の画素アレイ基板は、実施の形態2で説明したメリットに加え、制御線数を少なくすることができるというメリットがある。これにより、開口率が高められ、また、制御線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、制御線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。また、制御線を駆動する第2ドライバDR2の構成を簡易化することができる。
〔実施の形態4〕
実施の形態4にかかる表示装置の構成は図8と同様である。実施の形態4にかかる画素アレイ基板の一部(4画素回路)構成を図11に示す。図11に示されるように、i番目の画素行およびj番目の画素列に属する画素回路Pijには、有機EL素子OELと、4個のnチャネルトランジスタTa~Tdと、容量Cとが設けられている。
実施の形態4にかかる表示装置の構成は図8と同様である。実施の形態4にかかる画素アレイ基板の一部(4画素回路)構成を図11に示す。図11に示されるように、i番目の画素行およびj番目の画素列に属する画素回路Pijには、有機EL素子OELと、4個のnチャネルトランジスタTa~Tdと、容量Cとが設けられている。
ここで、Taのゲート端子が第2制御線Eiに接続され、Tdのゲート端子が自段の走査線Giに接続され、Tb(駆動トランジスタ)のゲート端子が、Tdを介してデータ線Sjに接続され、Tbのドレイン端子がTaを介して第1電源線Ypjに接続され、Tbのゲート端子およびソース端子間に容量Cが配され、Tbのソース端子が、有機EL素子OELのアノードに接続されるとともに、Tcを介して第1制御線AZiに接続され、有機EL素子OELのカソードがVcomに接続され、Tcのゲート端子およびドレイン端子が接続されている。すなわち、本画素回路では、トランジスタTcのゲート端子およびドレイン端子が有機EL素子OELのアノードに接続され、トランジスタTcのソース端子が第1制御線AZiに接続されている。
図11の各画素回路を有する画素アレイ基板PASの画素回路Pijの駆動方法を図12に示す。図中、AZiは第1制御線AZiの電位を、Eiは第2制御線Eiの電位を、Giは走査線Giの電位を、Sjはデータ線Sjの電位を、Vg(Tb)はトランジスタTbのゲート電位を、Vs(Tb)はトランジスタTbのソース電位を示している。
図12に示すように、第2制御線Eiが「High」となっているt1で第1制御線AZiが「High」から「Low」になるとともに、走査線Giが「Low」から「High」になることで、有機EL素子OELのアノード電位をリセットする期間Aが開始する。期間Aでは、データ線Sjにリセット電位Vrefが供給されており、トランジスタ(駆動トランジスタ)Tbのゲート電位Vg(Tb)はリセット電位Vrefとなる。
ここで、リセット電位Vrefおよび第1制御線AZiの「Low」電位であるVL(AZ)は、実施の形態1に記載の式(1)~(3)が満たされるように設定されている。
t2で第1制御線AZiが「Low」から「High」になると期間Aが終了し、トランジスタTbの閾値を検出する期間Bが開始する。なお、走査線Giは「High」を維持している。期間BではトランジスタTcのソース電位が上昇してトランジスタTcがOFFするが、上記式(1)により有機EL素子OELには電流が流れないため、有機EL素子OELのアノード電位(=トランジスタTbのソース電位)は上昇し、トランジスタTbのソース電位Vs(Tb)=Vref-Vth(Tb)となった時点でトランジスタTbがOFFする。
t3で第2制御線Eiが「High」から「Low」になると期間Bが終了し、トランジスタTaがOFFする。
t5では走査線Giが「High」を維持しており、データ書き込み期間である期間Cが開始する。期間Cでは、トランジスタTbのゲート端子にデータ線Sjからデータ信号電位Vdatが書き込まれ、Vg(Tb)=Vdatとなる。なお、期間Dの動作については、図3の説明と同様である。
実施の形態4の画素アレイ基板は、実施の形態1で説明したメリットに加え、電源線および制御線数それぞれを少なくすることができるというメリットがある。これにより、開口率が高められ。また、電源線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、電源線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。同様に、制御線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、制御線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。また、電源線および制御線を駆動する第2ドライバDR2の構成を簡易化することができる。したがって、実施の形態4の画素アレイ基板は、小型・高精細なディスプレイに好適である。
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
本画素アレイ基板は、第1~第4トランジスタと、発光素子と、第1トランジスタの一方の導通端子に接続する第1電源線と、第3トランジスタの一方の導通端子に接続する第1制御線と、第1トランジスタの制御端子に接続する第2制御線と、第4トランジスタの制御端子に接続する走査線と、第4トランジスタの一方の導通端子に接続するデータ線とを備え、第2トランジスタの一方の導通端子が、第1トランジスタを介して第1電源線に接続され、第2トランジスタの制御端子が、第4トランジスタを介してデータ線に接続されるとともに、容量を介して発光素子の端子に接続され、発光素子の上記端子と、第2トランジスタの他方の導通端子と、第3トランジスタの他方の導通端子と、第3トランジスタの制御端子とが接続されている。
本画素アレイ基板は、例えば、以下のように駆動される。まず、第1トランジスタをONさせ、かつ第2トランジスタの制御端子に所定電位を与えながら、発光素子に電流が流れない条件下で第3トランジスタをONさせることで、発光素子の端子電位を初期化する。ついで第3トランジスタをOFFさせた後、第2トランジスタの制御端子に所定電位を与えたまま、発光素子に電流が流れない条件下で第2トランジスタをONからOFFさせることで、第2トランジスタの閾値を検出する。ついで第1トランジスタをOFFさせた後に、データ線から、第4トランジスタを介して第2トランジスタの制御端子にデータ信号電位を書き込む。ついで第1トランジスタをONさせ、第1電源線から、第1および第2トランジスタを介して発光素子に電流を流す(発光素子を点灯させる)。
このように、本画素アレイ基板では第3トランジスタをダイオード接続構成にすることで、従来の構成(図13参照)よりも電源線数を削減することができる。これにより、開口率が高められ、また、電源線およびこれと交差する配線(例えば、データ線)間の寄生容量を低減することができる。また、電源線およびこれと交差する配線間の短絡も少なくなり、歩留まり(生産性)が高められる。また、同一素子のゲート端子とドレイン端子を短絡(接続)すればよいので、画素回路内での配線の引き廻しも簡単になり、レイアウト面積の削減も可能となる。また、本画素アレイ基板に電源電位を供給する外部の電源回路を削減することができる。
さらに、第3トランジスタについては、発光素子に接続する導通端子および制御端子間電圧=2つの導通端子間電圧が成り立つため、必ず飽和領域で動作することになる。したがって、発光素子の端子電位を初期化する際に従来構成(図13参照)のような大電流が流れてしまうことがなく、電流リミッタ機能が実現される。
本画素アレイ基板では、第1~第4トランジスタはnチャネルの電界効果トランジスタである構成とすることもできる。
本画素アレイ基板では、第3トランジスタは閾値がグラウンド電位よりも高いエンハンスメント型電界効果トランジスタである構成とすることもできる。
本画素アレイ基板では、一方の導通端子が第2トランジスタの制御端子に接続された第5トランジスタを備え構成とすることもできる。
本画素アレイ基板では、第5トランジスタの他方の導通端子に接続する第2電源線と、第5トランジスタの制御端子に接続する第3制御線とを備える構成とすることもできる。
本画素アレイ基板では、第5トランジスタの制御端子に接続する第3制御線を備え、第5トランジスタの他方の導通端子が自段の走査線に接続されている構成とすることもできる。
本画素アレイ基板では、第5トランジスタの制御端子が前段の走査線に接続され、第5トランジスタの他方の導通端子が自段の走査線に接続されている構成とすることもできる。
本画素アレイ基板では、上記発光素子が有機発光ダイオードである構成とすることもできる。
本画素アレイ基板では、第3トランジスタのアスペクト比が、第2トランジスタのアスペクト比よりも小さい構成とすることもできる。
本表示装置は上記画素アレイ基板を備える。
本表示装置では、第1トランジスタをONさせ、かつ第2トランジスタの制御端子に所定電位を与えながら、発光素子に電流が流れない条件下で第3トランジスタをONさせることで、発光素子の端子電位を初期化する構成とすることもできる。
本表示装置では、発光素子の端子電位を初期化する期間以外は第3トランジスタがOFFしている構成とすることもできる。
本表示装置では、発光素子の端子電位を初期化し、第3トランジスタをOFFさせた後、第2トランジスタの制御端子に所定電位を与えたまま、発光素子に電流が流れない条件下で第2トランジスタをONからOFFさせることで、第2トランジスタの閾値を検出する構成とすることもできる。
本表示装置では、発光素子の端子電位を初期化し、第3トランジスタをOFFさせた後、第2トランジスタの制御端子に所定電位を与えたまま、発光素子に電流が流れない条件下で第2トランジスタをONからOFFさせることで、第2トランジスタの閾値を検出する構成とすることもできる。
本表示装置では、第2トランジスタの閾値を検出し、第1トランジスタをOFFさせた後に、データ線から、第4トランジスタを介して第2トランジスタの制御端子にデータ信号電位を書き込む構成とすることもできる。
本表示装置では、第2トランジスタの制御端子にデータ信号電位を書き込んだ後に第1トランジスタをONさせ、第1電源線から、第1および第2トランジスタを介して発光素子に電流を流す構成とすることもできる。
本表示装置では、第2トランジスタの制御端子にデータ信号電位を書き込んだ後に第1トランジスタをONさせ、第1電源線から、第1および第2トランジスタを介して発光素子に電流を流す構成とすることもできる。
本画素アレイ基板や本表示装置は、例えば、有機ELディスプレイに好適である。
OEL 有機EL素子(有機発光ダイオード)
Ta~Te トランジスタ(第1~第5トランジスタ)
C 容量
Gi 走査線
Sj データ線
Ypj 第1電源線
Xpi 第2電源線
AZi 第1制御線
Ei 第2制御線
Ri 第3制御線
Ta~Te トランジスタ(第1~第5トランジスタ)
C 容量
Gi 走査線
Sj データ線
Ypj 第1電源線
Xpi 第2電源線
AZi 第1制御線
Ei 第2制御線
Ri 第3制御線
Claims (15)
- 第1~第4トランジスタと、発光素子と、第1トランジスタの一方の導通端子に接続する第1電源線と、第3トランジスタの一方の導通端子に接続する第1制御線と、第1トランジスタの制御端子に接続する第2制御線と、第4トランジスタの制御端子に接続する走査線と、第4トランジスタの一方の導通端子に接続するデータ線とを備え、
第2トランジスタの一方の導通端子が、第1トランジスタを介して第1電源線に接続され、第2トランジスタの制御端子が、第4トランジスタを介してデータ線に接続されるとともに、容量を介して発光素子の端子に接続され、
発光素子の上記端子と、第2トランジスタの他方の導通端子と、第3トランジスタの他方の導通端子と、第3トランジスタの制御端子とが接続されている画素アレイ基板。 - 第1~第4トランジスタはnチャネルの電界効果トランジスタである請求項1記載の画素アレイ基板。
- 第3トランジスタは、閾値がグラウンド電位よりも高いエンハンスメント型の電界効果トランジスタである請求項1記載の画素アレイ基板。
- 一方の導通端子が第2トランジスタの制御端子に接続された第5トランジスタを備える請求項1記載の画素アレイ基板。
- 第5トランジスタの他方の導通端子に接続する第2電源線と、第5トランジスタの制御端子に接続する第3制御線とを備える請求項4記載の画素アレイ基板。
- 第5トランジスタの制御端子に接続する第3制御線を備え、第5トランジスタの他方の導通端子が自段の走査線に接続されている請求項4記載の画素アレイ基板。
- 第5トランジスタの制御端子が前段の走査線に接続され、第5トランジスタの他方の導通端子が自段の走査線に接続されている請求項4記載の画素アレイ基板。
- 第3トランジスタのアスペクト比が、第2トランジスタのアスペクト比よりも小さい請求項1記載の画素アレイ基板。
- 上記発光素子が有機発光ダイオードである請求項1~8のいずれか1項に記載の画素アレイ基板。
- 請求項1~9のいずれか1項に記載の画素アレイ基板を備える表示装置。
- 第1トランジスタをONさせ、かつ第2トランジスタの制御端子に所定電位を与えながら、発光素子に電流が流れない条件下で第3トランジスタをONさせることで、発光素子の端子電位を初期化する請求項10記載の表示装置。
- 発光素子の端子電位を初期化する期間以外は第3トランジスタがOFFしている請求項11記載の表示装置。
- 発光素子の端子電位を初期化し、第3トランジスタをOFFさせた後、第2トランジスタの制御端子に所定電位を与えたまま、発光素子に電流が流れない条件下で第2トランジスタをONからOFFさせることで、第2トランジスタの閾値を検出する請求項12記載の表示装置。
- 第2トランジスタの閾値を検出し、第1トランジスタをOFFさせた後に、データ線から、第4トランジスタを介して第2トランジスタの制御端子にデータ信号電位を書き込む請求項13記載の表示装置。
- 第2トランジスタの制御端子にデータ信号電位を書き込んだ後に第1トランジスタをONさせ、第1電源線から、第1および第2トランジスタを介して発光素子に電流を流す請求項14記載の表示装置。
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CN104751777B (zh) * | 2013-12-31 | 2017-10-17 | 昆山工研院新型平板显示技术中心有限公司 | 像素电路、像素及包括该像素的amoled显示装置及其驱动方法 |
CN106448564B (zh) * | 2016-12-20 | 2019-06-25 | 京东方科技集团股份有限公司 | 一种oled像素电路及其驱动方法、显示装置 |
CN110689840B (zh) * | 2019-11-15 | 2021-01-26 | 京东方科技集团股份有限公司 | 一种像素电路、短路检测方法和显示面板 |
US20230239593A1 (en) * | 2020-06-05 | 2023-07-27 | Sony Semiconductor Solutions Corporation | Imaging device and electronic device |
CN115966176B (zh) * | 2022-12-28 | 2024-02-09 | 惠科股份有限公司 | 阵列基板和显示面板 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006215275A (ja) * | 2005-02-03 | 2006-08-17 | Sony Corp | 表示装置 |
JP2007179042A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置及びに電子機器 |
JP2007316453A (ja) * | 2006-05-29 | 2007-12-06 | Sony Corp | 画像表示装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4049010B2 (ja) * | 2003-04-30 | 2008-02-20 | ソニー株式会社 | 表示装置 |
TW200620207A (en) * | 2004-07-05 | 2006-06-16 | Sony Corp | Pixel circuit, display device, driving method of pixel circuit, and driving method of display device |
TWI288377B (en) * | 2004-09-01 | 2007-10-11 | Au Optronics Corp | Organic light emitting display and display unit thereof |
JP2007108380A (ja) | 2005-10-13 | 2007-04-26 | Sony Corp | 表示装置および表示装置の駆動方法 |
CN102176299B (zh) | 2005-12-02 | 2013-07-17 | 株式会社半导体能源研究所 | 发光器件的驱动方法 |
JP2008203478A (ja) * | 2007-02-20 | 2008-09-04 | Sony Corp | 表示装置とその駆動方法 |
JP2008233502A (ja) * | 2007-03-20 | 2008-10-02 | Sony Corp | 有機エレクトロルミネッセンス発光部の駆動方法 |
JP5098508B2 (ja) * | 2007-08-13 | 2012-12-12 | ソニー株式会社 | 有機エレクトロルミネッセンス表示装置、及び、有機エレクトロルミネッセンス発光部を駆動するための駆動回路、並びに、有機エレクトロルミネッセンス発光部の駆動方法 |
JP5299126B2 (ja) * | 2009-07-01 | 2013-09-25 | セイコーエプソン株式会社 | 発光装置および電子機器、並びに画素回路の駆動方法。 |
-
2010
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- 2010-12-13 WO PCT/JP2010/072395 patent/WO2011074542A1/ja active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006215275A (ja) * | 2005-02-03 | 2006-08-17 | Sony Corp | 表示装置 |
JP2007179042A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置及びに電子機器 |
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