WO2010140297A1 - 半導体装置及び信号伝達方法 - Google Patents

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帰山隼一
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Definitions

  • the present invention relates to a semiconductor device and a signal transmission method capable of transmitting an electric signal between two circuits having different electric signal potentials.
  • a photocoupler is often used when an electric signal is transmitted between two circuits having different electric signal potentials.
  • the photocoupler has a light emitting element such as a light emitting diode and a light receiving element such as a phototransistor, and converts an inputted electric signal into light by the light emitting element, and returns this light to an electric signal by the light receiving element. An electrical signal is transmitted.
  • Patent Documents 2 and 3 describe that a circuit is arranged inside an inductor used as an antenna in a plan view.
  • An object of the present invention is to provide a semiconductor device and a signal transmission method capable of suppressing malfunction of a circuit of a semiconductor device when an electric signal is transmitted by inductively coupling two inductors provided in the semiconductor device. .
  • a first substrate A first circuit formed on the first substrate; A multilayer wiring layer formed on the first substrate; A transmission-side inductor formed in the multilayer wiring layer and wound in a plane parallel to the first substrate; A reception-side inductor formed on the multilayer wiring layer, wound in a plane parallel to the first substrate, and overlapping the transmission-side inductor in plan view;
  • the first circuit is connected to one of the transmission-side inductor and the reception-side inductor, In plan view, at least a part of the first circuit is located inside the transmission-side inductor and the reception-side inductor,
  • the first circuit includes any one of a saddle-shaped wiring pattern, a slit-shaped wiring pattern, a wiring element functioning as a resistance element or a capacitive element in a portion located inside the transmission-side inductor and the reception-side inductor in a plan view.
  • a semiconductor device is provided.
  • a first substrate A first circuit formed on the first substrate; A multilayer wiring layer formed on the first substrate; A transmission-side inductor formed in the multilayer wiring layer and wound in a plane parallel to the first substrate; A reception-side inductor formed on the multilayer wiring layer, wound in a plane parallel to the first substrate, and overlapping the transmission-side inductor in plan view;
  • a semiconductor device comprising: Connecting the first circuit to one of the transmitting-side inductor and the receiving-side inductor; In a plan view, at least a part of the first circuit is positioned inside the transmission-side inductor and the reception-side inductor, A portion of the first circuit located inside the transmitting inductor and the receiving inductor in plan view has a saddle-shaped wiring pattern, a slit-shaped wiring pattern, a wiring pattern that functions as a resistance element or a capacitive element. Either There is provided a signal transmission method for transmitting the transmission signal to the reception-side inductor by inputting a
  • the present invention it is possible to prevent the circuit from malfunctioning due to the magnetic field generated by the inductor.
  • FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device shown in FIG. 1. It is a plane schematic diagram showing the composition of the semiconductor device concerning a 2nd embodiment. It is a plane schematic diagram showing the composition of the semiconductor device concerning a 3rd embodiment. It is a plane schematic diagram showing the composition of the semiconductor device concerning a 4th embodiment. It is a plane schematic diagram showing the composition of the semiconductor device concerning a 5th embodiment. It is sectional drawing of the semiconductor device which concerns on 6th Embodiment. It is a plane schematic diagram showing the composition of the semiconductor device concerning a 7th embodiment. It is sectional drawing which shows the structure of the semiconductor device which concerns on 8th Embodiment.
  • FIG. 4 is a three-dimensional view more specifically showing the configuration of the semiconductor device shown in FIG. 3. It is a figure which shows an example of the inverter circuit in 2nd Embodiment. It is a three-dimensional view more specifically showing the configuration of the semiconductor device according to the second embodiment.
  • FIG. 10 is a first three-dimensional view more specifically showing a configuration of a semiconductor device according to a fifth embodiment.
  • FIG. 10 is a second three-dimensional view more specifically showing the configuration of the semiconductor device according to the fifth embodiment. It is a three-dimensional view more specifically showing the configuration of a semiconductor device according to a seventh embodiment. It is a figure which shows the example which formed the MOS type capacitive element of the filter circuit with the polysilicon layer and the well layer, and formed the resistive element of the filter circuit with the polysilicon layer.
  • FIG. 20 is a diagram in which a resistance element is formed in the well layer in the example illustrated in FIG. 19. It is a three-dimensional view more specifically showing the configuration of the semiconductor device according to the sixth embodiment.
  • FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment.
  • This semiconductor device has a first semiconductor chip 10.
  • the first semiconductor chip 10 includes a first substrate 102, a first circuit 100, a multilayer wiring layer 400, a first inductor 310 (transmission side inductor), and a second inductor 320 (reception side inductor).
  • the first substrate 102 is a semiconductor substrate such as a silicon substrate, for example.
  • the first circuit 100 is formed on the first substrate 102.
  • the multilayer wiring layer 400 is formed on the first substrate 102.
  • the first inductor 310 is formed in the multilayer wiring layer 400 and is wound in a plane parallel to the first substrate 102.
  • the second inductor 320 is formed in the multilayer wiring layer 400, wound in a plane parallel to the first substrate 102, and overlaps the first inductor 310 in plan view.
  • the first circuit 100 is connected to one of the first inductor 310 and the second inductor 320. In plan view, at least a part of the first circuit 100 is located inside the first inductor 310 and the second inductor 320.
  • a portion of the first circuit 100 that is located inside the first inductor 310 and the second inductor 320 in plan view has a saddle-shaped wiring pattern, a slit-shaped wiring pattern, a wiring pattern that functions as a resistance element or a capacitive element. Either of these is provided. In the present embodiment, a bowl-shaped wiring pattern is provided.
  • the first inductor 310 and the second inductor 320 constitute the signal transmission element 300, and transmit electric signals to each other by inductive coupling with each other.
  • the electrical signal is, for example, a digital signal, but may be an analog signal.
  • the first inductor 310 is connected to the first circuit 100, and the second inductor 320 is connected to the second semiconductor chip 20.
  • the first circuit 100 is a transmission circuit. That is, the first inductor 310 functions as a transmission-side inductor, and the second inductor 320 functions as a reception-side inductor.
  • the wiring connecting the second inductor 320 and the second semiconductor chip 20 is, for example, a bonding wire 520.
  • the second semiconductor chip 20 has a second substrate 202, a second circuit 200, and a multilayer wiring layer 600.
  • the second circuit 200 includes a receiving circuit and is connected to the second inductor 320 via the multilayer wiring layer 600 and the bonding wire 520.
  • the first circuit 100 includes a modulation processing unit that modulates a digital signal into a signal for transmission, and a transmission side driver circuit that outputs the modulated signal to the first inductor 310.
  • the second circuit 200 includes a receiving circuit 260 (shown in FIG. 2) connected to the second inductor 320 and a receiving side driver circuit 250 (shown in FIG. 2).
  • the receiving circuit 260 demodulates the modulated signal into a digital signal.
  • the digital signal demodulated by the reception circuit 260 is output to the reception side driver circuit 250.
  • the diameter of the wiring pattern is set from the viewpoint of suppressing the influence of the magnetic field by the first inductor 310 and the second inductor 320. Or it is preferable that it is 1/10 or less of the diameter of the 2nd inductor 320.
  • the first circuit 100 and the second circuit 200 have different electric signal potentials
  • the first inductor 310 and the second inductor 320 transmit and receive the electric signal using inductive coupling. There is no problem in the second circuit 200.
  • the electric potentials of the input electric signals are different from each other
  • the electric signals have different amplitudes (the difference between the electric potential indicating 0 and the electric potential indicating 1), (Potentials indicating 0) are different, and the amplitudes of electrical signals are different from each other, and the reference potentials of electrical signals are different.
  • the first circuit 100 of the first semiconductor chip 10 has a first transistor.
  • the first transistor includes a first conductivity type transistor and a second conductivity type transistor.
  • the first conductivity type first transistor 121 is formed in a second conductivity type well, and includes two first conductivity type impurity regions 124 and a gate electrode 126 which serve as a source and a drain.
  • the second conductivity type first transistor 141 is formed in the first conductivity type well, and has two second conductivity type impurity regions 144 and a gate electrode 146 to be a source and a drain.
  • a gate insulating film is located under each of the gate electrodes 126 and 146. These two gate insulating films have substantially the same thickness.
  • the first transistors 121 and 141 constitute the above-described transmission side driver circuit, for example, an inverter.
  • a second conductivity type impurity region 122 is formed in the second conductivity type well, and a first conductivity type impurity region 142 is formed in the first conductivity type well.
  • a wiring for supplying a reference potential (ground potential) of the first conductivity type first transistor 121 is connected to the impurity region 122, and a wiring for supplying a reference potential of the second conductivity type first transistor 141 is connected to the impurity region 142. Is connected.
  • the second circuit 200 of the second semiconductor chip 20 has a second transistor.
  • the second transistor also includes a first conductivity type transistor and a second conductivity type transistor.
  • the first conductivity type second transistor 221 is formed in a second conductivity type well, and has two first conductivity type impurity regions 224 and a gate electrode 226 which serve as a source and a drain.
  • the second conductivity type second transistor 241 is formed in the first conductivity type well, and has two second conductivity type impurity regions 244 and a gate electrode 246 to be a source and a drain.
  • a gate insulating film is located under each of the gate electrodes 226 and 246.
  • the second transistors 221 and 241 constitute the reception-side driver circuit 250, for example, an inverter.
  • a second conductivity type impurity region 222 is formed in the first conductivity type well, and a first conductivity type impurity region 242 is formed in the second conductivity type well.
  • a wiring for supplying a reference potential of the second transistor 221 of the first conductivity type is connected to the impurity region 222, and a wiring for supplying a reference potential of the second transistor of the second conductivity type 241 is connected to the impurity region 242. Yes.
  • the first transistors 121 and 141 and the second transistors 221 and 241 have different gate insulating film thicknesses, but may be the same.
  • the first inductor 310 and the second inductor 320 are spiral wiring patterns formed in different wiring layers.
  • the first inductor 310 is located, for example, in the lowermost wiring layer 412
  • the second inductor 320 is located, for example, in the uppermost wiring layer 442.
  • all of the first circuit 100 is located inside the first inductor 310 and the second inductor 320.
  • the distance between the first inductor 310 and the second inductor 320 is smaller than the diameter of the first inductor 310 and the diameter of the second inductor 320. Thereby, the first inductor 310 and the second inductor 320 are easily inductively coupled.
  • the multilayer wiring layer 400 is obtained by alternately stacking insulating layers and wiring layers in this order at least t times (t ⁇ 3).
  • the first inductor 310 is provided in the nth wiring layer of the multilayer wiring layer 400.
  • the second inductor 320 is provided in the m-th wiring layer (t ⁇ m ⁇ n + 2) of the multilayer wiring layer and is located above the first inductor 310. That is, the first inductor 310 and the second inductor 320 are formed in different wiring layers.
  • no inductor positioned above the first inductor 310 is provided in any wiring layer positioned between the n-th wiring layer and the m-th wiring layer.
  • the multilayer wiring layer 400 has a configuration in which an insulating layer 410, a wiring layer 412, an insulating layer 420, a wiring layer 422, an insulating layer 430, a wiring layer 432, an insulating layer 440, and a wiring layer 442 are stacked in this order.
  • the insulating layers 410, 420, 430, and 440 may have a structure in which a plurality of insulating films are stacked, or may be a single insulating film.
  • the wirings located in the wiring layers 412, 422, 432, 442 are Cu wirings formed by the damascene method, and are embedded in the grooves formed in the wiring layers 412, 422, 432, 442, respectively.
  • a pad (not shown) is formed on the uppermost wiring layer.
  • at least one of the wiring layers 412, 422, 432, and 442 described above may be an Al alloy wiring.
  • the wirings formed in the wiring layers 412, 422, 432, and 442 are connected to each other through plugs embedded in the insulating layers 410, 420, 430, and 440.
  • Each insulating film constituting the insulating layer and the wiring layer may be a SiO 2 film or a low dielectric constant film.
  • the low dielectric constant film can be an insulating film having a relative dielectric constant of 3.3 or less, preferably 2.9 or less, for example.
  • polyhydrogensiloxane such as HSQ (hydrogen silsesquioxane), MSQ (methyl silsesquioxane), or MHSQ (methylated hydrogen silsesquioxane), Aromatic-containing organic materials such as polyaryl ether (PAE), divinylsiloxane-bis-benzocyclobutene (BCB), or Silk (registered trademark), SOG, FOX (flowable oxide), Cytop, or BCB (Bencyclic cyclone) It can also be used. Moreover, these porous films can also be used as the low dielectric constant film.
  • PAE polyaryl ether
  • BCB divinylsiloxane-bis-benzocyclobutene
  • Silk registered trademark
  • SOG polyaryl ether
  • FOX flowable oxide
  • Cytop Cytop
  • BCB BCBencyclic cyclone
  • FIG. 2 is a schematic plan view of the semiconductor device shown in FIG.
  • the first circuit 100 is located inside the first inductor 310 and the second inductor 320.
  • the first circuit 100 includes a transmission side driver circuit 150.
  • the transmission side driver circuit 150 includes at least a part, for example, an inverter, by the first transistors 121 and 141.
  • the transmission side driver circuit 150 is connected to at least one end 312 of the first inductor 310. In the example shown in this figure, the other end 314 of the first inductor 310 is grounded.
  • the first circuit 100 has a bowl-shaped wiring pattern 402 in a portion located inside the first inductor 310 and the second inductor 320 in plan view.
  • the first circuit 100 is formed on the first substrate 102.
  • the multilayer wiring layer 400 is formed on the first substrate 102.
  • the first inductor 310 and the second inductor 320 are formed.
  • the first inductor 310 is connected to the first circuit 100 through the wiring provided in the multilayer wiring layer 400.
  • the effect of this embodiment is demonstrated.
  • at least a part of the first circuit 100 is located inside the first inductor 310 and the second inductor 320 in plan view.
  • noise may occur in the first circuit 100 due to the magnetic field generated by the first inductor 310.
  • a bowl-shaped wiring pattern 402 is provided for the wiring in the first circuit 100. Due to the magnetic field generated by the first inductor 310, the first eddy current I 1 and the second eddy current I 2 are generated in the saddle-shaped wiring pattern 402.
  • the second eddy current I 2 raw orientation is a first eddy current I 1 and the reverse. Therefore, it is possible to suppress the occurrence of noise or malfunction in the first circuit 100.
  • FIG. 3 is a schematic plan view showing the configuration of the semiconductor device according to the second embodiment, and corresponds to FIG. 2 in the first embodiment.
  • This semiconductor device has the same configuration as that of the first embodiment except that both ends of the first inductor 310 are connected to the transmission side driver circuit 150.
  • the current passed through the first inductor 310 by the transmission side driver circuit 150 can be controlled to a desired direction in either the first direction or the second direction. Thereby, the direction of the electromotive force generated in the second inductor 320 can be reversed.
  • the transmission side driver circuit 150 When the transmission side driver circuit 150 is controlled by the first circuit 100, the direction of the current flowing through the first inductor 310 can be changed according to the value of the logic signal input to the first circuit 100.
  • the value of the logic signal input to the first circuit 100 can be determined by a circuit connected to the second inductor.
  • FIG. 13 is a three-dimensional view more specifically showing the configuration of the semiconductor device shown in FIG.
  • the first circuit 100 is mounted on the first substrate 102.
  • the first circuit 100 includes a transmission side driver circuit 150 including an inverter circuit 160.
  • a first inductor 310 and a second inductor 320 are mounted on the inverter circuit 160.
  • the inverter circuit 160 of the transmission-side driver circuit 150 occupies a large area.
  • the area of the first substrate 102 can be used more effectively. For this reason, the cost of the semiconductor device can be reduced.
  • the inverter circuit 160 can be composed of a transistor formed on the first substrate 102, a polysilicon wiring 162, and a wiring 164 made of a first layer metal. Therefore, when an inductor is integrated on the inverter circuit 160, the wiring layer above the second metal layer can be used for forming the inductor, as shown in FIG. In order to ensure the withstand voltage between the transmission-side inductor and the reception-side inductor, that is, the first inductor 310 and the second inductor 320, it is desirable that the distance between them is long. Can be used for forming the second inductor 320 from the viewpoint of securing the withstand voltage. Therefore, the inverter circuit 160 is a circuit suitable for being disposed under the first inductor 310 and the second inductor 320.
  • the inverter circuit 160 does not include a large loop-shaped wiring pattern as shown in FIG. 14, even if it is formed under the first inductor 310 and the second inductor 320, it is difficult to generate noise due to the induced electromotive force. Therefore, the circuit is suitable for being placed under the first inductor 310 and the second inductor 320.
  • the hook-shaped wiring pattern 402 is provided, the same effect as that of the first embodiment can be obtained.
  • the inverter circuit 160 has a large area, since the inverter circuit 160 is formed under the first inductor 310 and the second inductor 320, an increase in the size of the semiconductor device can be suppressed.
  • FIG. 4 is a schematic plan view showing the configuration of the semiconductor device according to the third embodiment.
  • the semiconductor device includes a first circuit 100, a first inductor 310, a second inductor 320, and a second circuit 200, each of which transmits and receives signals in both directions between the first semiconductor chip 10 and the second semiconductor chip 20. Except for this point, the configuration is the same as that of the first or second embodiment.
  • the first circuit 100 of the first semiconductor chip 10 is connected to the second circuit 200 of the second semiconductor chip 20 via the first inductor 310, the second inductor 320, and the bonding wire 520 of the first semiconductor chip 10. Yes.
  • the first circuit 100 of the second semiconductor chip 20 is connected to the second circuit 200 of the first semiconductor chip 10 via the first inductor 310, the second inductor 320, and the bonding wire 520 of the second semiconductor chip 20. Yes.
  • FIG. 5 is a schematic plan view showing the configuration of the semiconductor device according to the fourth embodiment.
  • This semiconductor device has the same configuration as that of the third embodiment except that both of the two sets of the first inductor 310 and the second inductor 320 are formed on the first semiconductor chip 10.
  • the first circuit 310 of the first semiconductor chip 10 is connected to a first inductor 310 as a receiving side inductor. At least a part, preferably all, of the second circuit 200 is located inside the first inductor 310 and the second inductor 320 inductively coupled to the first inductor 310.
  • FIG. 6 is a schematic plan view showing the configuration of the semiconductor device according to the fifth embodiment, and corresponds to FIG. 2 in the first embodiment.
  • This semiconductor device is the same as the semiconductor device according to the first embodiment except that the first circuit 100 includes a reception circuit 152 and a reception-side driver circuit 154, and the second circuit 200 is a transmission circuit. It is a configuration.
  • the second inductor 320 functions as a transmission-side inductor
  • the first inductor 310 functions as a reception-side inductor.
  • the second circuit 200 includes a modulation processing unit that modulates a digital signal into a signal for transmission, and a transmission side driver circuit that outputs the modulated signal to the second inductor 320.
  • the receiving circuit 152 of the first circuit 100 demodulates the modulated signal into a digital signal.
  • the digital signal demodulated by the reception circuit 152 is output to the reception side driver circuit 154.
  • the receiving side driver circuit 154 includes the first transistors 121 and 141 shown in FIG. 1 of the first embodiment.
  • the first transistors 121 and 141 constitute an inverter. Since the receiving side driver circuit 154 drives an element outside the chip such as a power transistor, the output current or the sink current is preferably 100 mA or more and the on-resistance is preferably 100 ⁇ or less.
  • FIG. 16 is a first three-dimensional view more specifically showing the configuration of the semiconductor device according to the fifth embodiment.
  • the first circuit 100 is mounted on the first substrate 102.
  • the first circuit 100 is a reception side driver circuit 154 including an inverter circuit 170.
  • a first inductor 310 and a second inductor 320 are mounted on the inverter circuit 170.
  • the output of the receiving side driver circuit 154 is connected to a power transistor or the like outside the first substrate 102. Since a large current is required to drive the power transistor, the inverter circuit of the receiving side driver circuit 154 occupies a large area.
  • the receiving side driver circuit 154 preferably has a current driving capability of 100 mA or more, and the on-resistance of the inverter at the final stage is preferably 100 ⁇ or less.
  • the inverter circuit 170 is a circuit suitable for being placed under the first inductor 310 and the second inductor 320 because it has an advantage of being hardly affected by noise caused by the induced electromotive force while realizing a high breakdown voltage. is there.
  • FIG. 17 is a second three-dimensional view more specifically showing the configuration of the semiconductor device according to the fifth embodiment.
  • a first circuit 100 is mounted on a first substrate 102.
  • the first circuit 100 is a receiving circuit 152 including at least one of an amplifier circuit 180, a comparator, and a hysteresis amplifier 182.
  • a first inductor 310 and a second inductor 320 are mounted on the receiving circuit 152.
  • the amplifier circuit 180, the comparator, and the hysteresis amplifier 182 can be configured by a wiring from the polysilicon layer to the first layer metal or the second layer metal, so that the wiring layer above the second layer metal or the third layer metal is connected to the first layer metal.
  • the first inductor 310 and the second inductor 320 can be used.
  • the amplifier circuit 180, the comparator, and the hysteresis amplifier 182 can generally operate with a small current of about 1 mA or less, the circuit can be made small. Therefore, since the amplifier circuit 180, the comparator, and the hysteresis amplifier 182 do not have a large loop-shaped wiring pattern, noise due to the induced electromotive force is hardly generated even when formed under the inductor.
  • FIG. 7 is a cross-sectional view showing the configuration of the semiconductor device according to the sixth embodiment, and corresponds to a diagram in which the second semiconductor chip 20 is omitted in FIG. 1 of the first embodiment.
  • the first inductor 310 and the second inductor 320 are formed in the same wiring layer, and one of the first to fifth embodiments is provided except that one is located inside the other. This is the same configuration as the semiconductor device shown in FIG.
  • the first inductor 310 and the second inductor 320 are formed in the uppermost wiring layer 442, but they may be formed in other wiring layers.
  • the first inductor 310 is located inside the second inductor 320, but the second inductor 320 may be located inside the first inductor 310.
  • FIG. 21 is a three-dimensional view more specifically showing the configuration of the semiconductor device according to the sixth embodiment.
  • a first circuit 100 is mounted on a first substrate 102.
  • a first inductor 310 and a second inductor 320 are mounted on the first circuit 100. Since the first inductor 310 and the second inductor 320 are formed in the same wiring layer, it is not necessary to arrange the inductor in the second layer metal.
  • the withstand voltage can be increased as compared with the examples up to FIG.
  • the same withstand voltage as in the example up to FIG. 20 can be secured even if the number of upper wiring layers is less than that in the example up to FIG. 20, so the cost can be reduced while maintaining the withstand voltage by reducing the number of wiring layers. Is possible.
  • a MOS type capacitive element 190 is formed on the first substrate 102.
  • One end of the second inductor 320 is connected to the gate electrode 192 of the capacitive element 190, and the other end of the second inductor 320 is connected to the polysilicon resistor 196.
  • One end of the polysilicon resistor 196 is connected to the diffusion layer 194 of the capacitive element 190 via a wiring and a contact. Note that the other end of the polysilicon resistor 196 is connected to the transistor 198.
  • the same effects as those of the first to fifth embodiments can be obtained. Further, by changing the wiring pattern of the wiring layer including the first inductor 310 and the second inductor 320, the mutual interval between the first inductor 310 and the second inductor 320 is changed, and the first inductor 310 and the second inductor 320 are changed. It is possible to change the withstand voltage between. For this reason, the breakdown voltage between the first inductor 310 and the second inductor 320 can be easily changed.
  • FIG. 8 is a schematic plan view of the semiconductor device according to the seventh embodiment, which corresponds to FIG. 6 in the fifth embodiment.
  • the receiving circuit 152 includes a filter circuit 156 and the first inductor 310 and the second inductor 320 are formed in the same wiring layer as in the sixth embodiment,
  • the configuration is the same as that of the semiconductor device according to the fifth embodiment.
  • the filter circuit 156 includes a resistor and a capacitor.
  • the resistor and the capacitor are formed in a wiring layer below the first inductor 310 and the second inductor 320.
  • FIG. 18 is a three-dimensional view more specifically showing the configuration of the semiconductor device according to the seventh embodiment.
  • a first circuit 100 is mounted on a first substrate 102.
  • the first circuit 100 is a filter circuit 156 including either a resistor element or a capacitor element.
  • a first inductor 310 and a second inductor 320 are mounted on the filter circuit 156.
  • the resistance element or the capacitor element can generally be composed of a combination of a well layer, a diffusion layer, a polysilicon layer, and a first layer metal
  • the wiring layer above the second layer metal can be used for the inductor.
  • a large loop-shaped wiring pattern is not required to configure the resistor element or the capacitor element. Therefore, even if the resistor element or the capacitor element is formed under the first inductor 310 and the second inductor 320, noise due to the induced electromotive force is hardly generated. Accordingly, the resistor element, the capacitor element, and the filter circuit 156 combining them are circuits that are suitable for being disposed under the first inductor 310 and the second inductor 320.
  • FIG. 19 shows an example in which the MOS capacitor element 158 of the filter circuit 156 is formed by the polysilicon layer and the well layer, and the resistance element 157 of the filter circuit 156 is formed by the polysilicon layer.
  • FIG. 20 shows an example in which the resistance element 157 is formed of a well layer.
  • One end of the second inductor 320 is connected to the gate electrode 158 a of the capacitive element 158.
  • One end of the polysilicon resistor 196 is connected to the diffusion layer 158b of the capacitive element 158 through the first layer metal wiring and contact.
  • the capacitive element can be formed of two polysilicon layers, an MIM (Metal-Insulator-Metal) capacitor in which the first layer metal is arranged in a comb shape, It is also possible to form a parallel plate type MIM capacitor in which a first layer metal and a second layer metal are arranged in parallel.
  • the resistance element can be formed of a diffusion layer or a metal layer.
  • the first layer metal is used as a lead line for the first inductor 310, a lead line for the resistance element 157, and a lead line for the capacitor element 158 formed of the second layer metal.
  • the metal layer above the second layer metal can be used to form the first inductor 310 and the second inductor 320.
  • a resistance element and a capacitance element occupy a larger area than a transistor. Therefore, by arranging such an element under the first inductor 310 and the second inductor 320, the area of the first substrate 102 is more effective. Therefore, the cost of the semiconductor device can be reduced.
  • the capacitor element 158, the resistor element 157, and the filter circuit 156 using the capacitor element 158 are circuits that are suitable for being disposed below the first inductor 310 and the second inductor 320.
  • the same effect as in the fifth embodiment can be obtained.
  • the first inductor 310 and the second inductor 320 are formed in the same wiring layer, a wiring layer for forming the resistor and the capacitor constituting the filter circuit 156 can be easily secured. This effect is particularly remarkable when the first inductor 310 and the second inductor 320 are formed in the uppermost wiring layer.
  • the resistor and the capacitor constituting the filter circuit 156 can be formed in a layer below the second wiring layer 422, the breakdown voltage of the filter circuit 156 and the second inductor 320 can be secured.
  • FIG. 9 is a cross-sectional view showing the configuration of the semiconductor device according to the eighth embodiment, which corresponds to FIG. 7 in the sixth embodiment.
  • This semiconductor device has the same configuration as that of the semiconductor device according to the sixth embodiment except that an electromagnetic shield wiring pattern 404 which is a slit-like wiring pattern is provided.
  • the electromagnetic shield wiring pattern 404 is formed on the wiring layer 432 positioned between the first inductor 310 and the second inductor 320 and the first substrate 102.
  • the electromagnetic shield wiring pattern 404 overlaps the first circuit 100 in a plan view and is grounded.
  • FIG. 10 is a plan view showing an example of the wiring pattern 404 for electromagnetic shielding.
  • the centers of the first inductor 310 and the second inductor 320 overlap each other.
  • the electromagnetic shield wiring pattern 404 is formed to extend radially from the center 316 of the first inductor 310 and the second inductor 320.
  • the same effect as that in the seventh embodiment can be obtained.
  • the electromagnetic shield wiring pattern 404 is provided, it is possible to suppress the generation of noise in the first circuit 100 due to the magnetic flux generated by the first inductor 310 and the second inductor 320.
  • FIG. 11 is a cross-sectional view showing the configuration of the semiconductor device according to the ninth embodiment.
  • This semiconductor device is the same as that of the first to eighth embodiments except that the first substrate 102 is an SOI (Silicon On Insulator) substrate and the second circuit 200 is formed on the first substrate 102.
  • the configuration is the same as that of any of the semiconductor devices. That is, in the first to eighth embodiments, the semiconductor device is divided into two semiconductor chips, but in this embodiment, the semiconductor device is formed on one semiconductor chip.
  • the second inductor 320 and the second circuit 200 are connected by a bonding wire 700, for example.
  • An element isolation film 104 is embedded in the silicon layer of the first substrate 102.
  • the lower end of the element isolation film 104 reaches the insulating layer of the first substrate 102.
  • the element isolation film 104 insulates the first circuit 100 and the second circuit 200 from each other. For this reason, even if the reference voltages of the first circuit 100 and the second circuit 200 are different, the first circuit 100 and the second circuit 200 are suppressed from affecting each other.
  • the same effects as those of the first to eighth embodiments can be obtained.
  • the first circuit 100 and the second circuit 200 can be formed on one semiconductor chip.

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Abstract

　第１インダクタ(３１０)及び第２インダクタ(３２０)は、多層配線層(４００)に形成され、第１基板(１０２)と平行な面内で巻かれており、互いに重なっている。第１回路(１００)は、第１インダクタ(３１０)及び第２インダクタ(３２０)の一方に接続されている。そして平面視において、第１回路(１００)の少なくとも一部は、第１インダクタ(３１０)及び第２インダクタ(３２０)の内側に位置している。第１回路(１００)のうち、平面視において第１インダクタ(３１０)及び第２インダクタ(３２０)の内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを設ける。本実施形態では、鉤型の配線パターンを設けている。

Description

半導体装置及び信号伝達方法
　本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置及び信号伝達方法に関する。
　入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
　しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。
　なお、特許文献２及び３には、平面視において、アンテナとして使用されるインダクタの内側に回路を配置することが記載されている。
特表２００１－５１３２７６号公報 特開２００８－２８３１７２号公報 国際公開２００４－１１２１３８号公報
　半導体装置に設けた２つのインダクタを誘導結合させることにより電気信号を伝達する場合、この２つのインダクタの直下に回路を集積すると、インダクタが発生する磁界によって回路に誘導起電力が発生し、誤動作を引き起こす可能性がある。
　本発明は、半導体装置に設けた２つのインダクタを誘導結合させることにより電気信号を伝達する場合において、半導体装置の回路が誤動作を起こすことを抑制できる半導体装置及び信号伝達方法を提供することにある。
　本発明によれば、第１基板と、
　前記第１基板に形成された第１回路と、
　前記第１基板上に形成された多層配線層と、
　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
　前記第１回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
　平面視において、前記第１回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置し、 
　前記第１回路は、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを有する半導体装置が提供される。
　本発明によれば、第１基板と、
　前記第１基板に形成された第１回路と、
　前記第１基板上に形成された多層配線層と、
　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備えた半導体装置において、
　前記第１回路を、前記送信側インダクタ及び前記受信側インダクタの一方に接続し、
　平面視において、前記第１回路の少なくとも一部を、前記送信側インダクタ及び前記受信側インダクタの内側に位置させ、
　前記第１回路のうち、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを設け、
　前記送信側インダクタに送信信号を入力して前記送信側インダクタと前記受信側インダクタを誘導結合させることにより、前記送信信号を前記受信側インダクタに伝達する、信号伝達方法が提供される。
　本発明によれば、インダクタが発生する磁界によって回路が誤動作することを抑制できる。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１に示した半導体装置の平面概略図である。 第２の実施形態に係る半導体装置の構成を示す平面概略図である。 第３の実施形態に係る半導体装置の構成を示す平面概略図である。 第４の実施形態に係る半導体装置の構成を示す平面概略図である。 第５の実施形態に係る半導体装置の構成を示す平面概略図である。 第６の実施形態に係る半導体装置の断面図である。 第７の実施形態に係る半導体装置の構成を示す平面概略図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 電磁シールド用配線パターンの一例を示す平面図である。 第９の実施形態に係る半導体装置の構成を示す断面図である。 送信側ドライバ回路によって第１インダクタに流す電流を第１の方向または第２の方向の何れか所望の向きに制御することができることを示す図である。 図３に示した半導体装置の構成をより具体的に示す立体図である。 第２の実施形態におけるインバータ回路の一例を示す図である。 第２の実施形態に係る半導体装置の構成をより具体的に示す立体図である。 第５の実施形態に係る半導体装置の構成をより具体的に示す第１の立体図である。 第５の実施形態に係る半導体装置の構成をより具体的に示す第２の立体図である。 第７の実施形態に係る半導体装置の構成をより具体的に示す立体図である。 ポリシリコン層とウェル層でフィルタ回路のＭＯＳ型の容量素子を形成し、ポリシリコン層でフィルタ回路の抵抗素子を形成した例を示す図である。 図１９に示した例においてウェル層で抵抗素子を形成した図である。 第６の実施形態に係る半導体装置の構成をより具体的に示す立体図である。
　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
　図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は第１半導体チップ１０を有している。第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０（送信側インダクタ）、及び第２インダクタ３２０（受信側インダクタ）を備える。第１基板１０２は、例えばシリコン基板などの半導体基板である。第１回路１００は、第１基板１０２に形成されている。多層配線層４００は、第１基板１０２上に形成されている。第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。そして平面視において、第１回路１００の少なくとも一部は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。そして第１回路１００のうち、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを設ける。本実施形態では、鉤型の配線パターンを設けている。
　第１インダクタ３１０及び第２インダクタ３２０は、信号伝達素子３００を構成しており、相互に誘導結合することにより電気信号を相互に伝達する。電気信号は、例えばデジタル信号であるが、アナログ信号であっても良い。
　本実施形態において、第１インダクタ３１０は第１回路１００に接続しており、第２インダクタ３２０は第２半導体チップ２０に接続している。第１回路１００は送信回路である。すなわち第１インダクタ３１０は送信側インダクタとして機能し、第２インダクタ３２０は受信側インダクタとして機能する。第２インダクタ３２０と第２半導体チップ２０を接続する配線は、例えばボンディングワイヤ５２０である。第２半導体チップ２０は、第２基板２０２、第２回路２００、および多層配線層６００を有している。第２回路２００は受信回路を含んでおり、多層配線層６００及びボンディングワイヤ５２０を介して第２インダクタ３２０に接続している。
　第１回路１００は、デジタル信号を送信用の信号に変調する変調処理部と、変調された信号を第１インダクタ３１０に出力する送信側ドライバ回路を含んでいる。第２回路２００は、第２インダクタ３２０に接続されている受信回路２６０（図２に図示）、及び受信側ドライバ回路２５０（図２に図示）を含んでいる。受信回路２６０は、変調された信号をデジタル信号に復調する。受信回路２６０で復調されたデジタル信号は、受信側ドライバ回路２５０に出力される。なお第１回路１００は、ループ状の配線パターンを有している場合、第１インダクタ３１０及び第２インダクタ３２０による磁場の影響を抑制するという観点から、その配線パターンの直径は、第１インダクタ３１０又は第２インダクタ３２０の直径の１０分の１以下であるのが好ましい。
　第１回路１００及び第２回路２００は、入力される電気信号の電位が互いに異なるが、第１インダクタ３１０及び第２インダクタ３２０は誘導結合を用いて電気信号を送受信するため、第１回路１００及び第２回路２００に問題は生じない。なお図１の構成において、「入力される電気信号の電位が互いに異なる」場合として、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が異なる場合、及び電気信号の振幅が互いに異なり、かつ電気信号の基準電位が異なる場合などがある。
　第１半導体チップ１０の第１回路１００は第１トランジスタを有している。第１トランジスタには、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第１トランジスタ１２１は第２導電型のウェルに形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２導電型の第１トランジスタ１４１は第１導電型のウェルに形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。そして第１トランジスタ１２１，１４１は、上記した送信側ドライバ回路、例えばインバータを構成している。
　第２導電型のウェルには第２導電型の不純物領域１２２が形成されており、第１導電型のウェルには第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２には第２導電型の第１トランジスタ１４１の基準電位を与える配線が接続されている。
　第２半導体チップ２０の第２回路２００は第２トランジスタを有している。第２トランジスタにも、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第２トランジスタ２２１は第２導電型のウェルに形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域２２４及びゲート電極２２６を有している。第２導電型の第２トランジスタ２４１は第１導電型のウェルに形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。そして第２トランジスタ２２１，２４１は、上記した受信側ドライバ回路２５０、例えばインバータを構成している。
　第１導電型のウェルには第２導電型の不純物領域２２２が形成されており、第２導電型のウェルには第１導電型の不純物領域２４２が形成されている。不純物領域２２２には第１導電型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２には第２導電型の第２トランジスタ２４１の基準電位を与える配線が接続されている。
　本図に示す例において、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっているが、同じであっても良い。
　本実施形態では、第１インダクタ３１０及び第２インダクタ３２０は、互いに異なる配線層に形成された渦巻き型の配線パターンである。第１インダクタ３１０は、例えば最下層の配線層４１２に位置しており、第２インダクタ３２０は、例えば最上層の配線層４４２に位置している。
　平面視において、第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。また第１インダクタ３１０と第２インダクタ３２０の間隔は、第１インダクタ３１０の直径及び第２インダクタ３２０の直径より小さい。これにより、第１インダクタ３１０と第２インダクタ３２０は誘導結合しやすくなる。
　多層配線層４００は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。第１インダクタ３１０は、多層配線層４００の第ｎ配線層に設けられている。第２インダクタ３２０は、多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、第１インダクタ３１０の上方に位置している。すなわち第１インダクタ３１０と第２インダクタ３２０は、互いに異なる配線層に形成されている。そして、第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。本実施形態において、多層配線層４００は、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２をこの順に重ねた構成を有している。絶縁層４１０，４２０，４３０，４４０は、複数の絶縁膜を積層した構造であってもよいし、一つの絶縁膜であってもよい。
　配線層４１２，４２２，４３２，４４２に位置する配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線には、パッド（図示せず）が形成されている。なお、上記した配線層４１２，４２２，４３２，４４２の少なくとも一つはＡｌ合金配線であっても良い。なお配線層４１２，４２２，４３２，４４２に形成された配線は、絶縁層４１０，４２０，４３０，４４０に埋め込まれたプラグを介して互いに接続している。
　絶縁層及び配線層を構成する各絶縁膜はＳｉＯ２膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらの多孔質膜を用いることもできる。
　図２は、図１に示した半導体装置の平面概略図である。上記したように、第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。第１回路１００は、送信側ドライバ回路１５０を含んでいる。送信側ドライバ回路１５０は、上記したように第１トランジスタ１２１，１４１により少なくとも一部、例えばインバータが構成されている。送信側ドライバ回路１５０は、第１インダクタ３１０の少なくとも一端３１２が接続されている。なお本図に示す例では、第１インダクタ３１０の他端３１４は接地されている。
　また第１回路１００は、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置する部分に、鉤型の配線パターン４０２を有している。
　次に、第１半導体チップ１０の製造方法について説明する。まず第１基板１０２に第１回路１００を形成する。次いで、第１基板１０２上に多層配線層４００を形成する。多層配線層４００を形成するとき、第１インダクタ３１０及び第２インダクタ３２０が形成される。また多層配線層４００内に設けられた配線を介して、第１インダクタ３１０は、第１回路１００に接続する。
 　次に、本実施形態の作用効果について説明する。本実施形態では、第１回路１００の少なくとも一部は、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。このような場合、第１インダクタ３１０が生じる磁界によって第１回路１００にノイズが生じる可能性がある。これに対して本実施形態では、図２に示すように、第１回路１００内の配線に鉤型の配線パターン４０２を設けている。第１インダクタ３１０が生じる磁界によって、鉤型の配線パターン４０２には、第１の渦電流Ｉ１及び第２の渦電流Ｉ２が生じる。第２の渦電流Ｉ２が生の向きは、第１の渦電流Ｉ１と逆である。従って、第１回路１００にノイズが生じたり誤動作が発生することが抑制される。
（第２の実施形態）
　図３は、第２の実施形態に係る半導体装置の構成を示す平面概略図であり、第１の実施形態における図２に相当する図である。この半導体装置は、第１インダクタ３１０の両端が送信側ドライバ回路１５０に接続されている点を除いて、第１の実施形態と同様の構成である。この実施形態では、図１２に示すように、送信側ドライバ回路１５０によって第１インダクタ３１０に流す電流を第１の方向または第２の方向の何れか所望の向きに制御することができる。これにより、第２インダクタ３２０に発生する起電力の向きを逆転させることができる。送信側ドライバ回路１５０が第１回路１００によって制御されている場合、第１回路１００に入力される論理信号の値によって、第１インダクタ３１０に流す電流の向きを変えることが可能になり、これにより、第２インダクタに接続される回路で、第１回路１００に入力された論理信号の値を判別することができる。
　図１３は、図３に示した半導体装置の構成をより具体的に示す立体図である。この半導体装置において、第１基板１０２には第１回路１００が搭載されている。第１回路１００はインバータ回路１６０を含む送信側ドライバ回路１５０を含んでいる。インバータ回路１６０の上に第１インダクタ３１０と第２インダクタ３２０が搭載されている。 
　第１インダクタ３１０と第２インダクタ３２０のうち送信側インダクタには大きな電流が流れるので、送信側ドライバ回路１５０のインバータ回路１６０は大きな面積を占有する。このように、インダクタの下に大きなインバータ回路１６０を配置することで、第１基板１０２の面積をより効果的に利用できる。このため、半導体装置を低コスト化できる。 
　インバータ回路１６０は、例えば図１４に示すように、第１基板１０２に形成されたトランジスタと、ポリシリコン配線１６２と、第１層メタルによる配線１６４で構成できる。従って、インバータ回路１６０の上にインダクタを集積する場合、図１５に示すように、第２層メタルから上の配線層をインダクタの形成に用いることができる。送信側インダクタと受信側インダクタすなわち第１インダクタ３１０と第２インダクタ３２０の間の絶縁耐圧を確保するためには、両者の間隔が離れていることが望ましいので、第２層メタルなどの低層のメタルを第２インダクタ３２０の形成に使用できることは、絶縁耐圧の確保の観点から望ましい。従って、インバータ回路１６０は第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
　また、インバータ回路１６０は、図１４に示すように、大きなループ状の配線パターンを含まないため、第１インダクタ３１０及び第２インダクタ３２０の下に形成しても誘導起電力によるノイズを発生しにくいので、第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
　本実施形態によっても、鉤型の配線パターン４０２を有しているため、第１の実施形態と同様の効果を得ることができる。また上記したように、インバータ回路１６０は大きな面積を有するが、インバータ回路１６０を第１インダクタ３１０及び第２インダクタ３２０の下に形成しているため、半導体装置が大型化することを抑制できる。
（第３の実施形態）
　図４は、第３の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第１半導体チップ１０と第２半導体チップ２０が双方向で信号の送受信を行い、それぞれ第１回路１００、第１インダクタ３１０、第２インダクタ３２０、及び第２回路２００を備えている点を除いて、第１又は第２の実施形態と同様の構成である。
　すなわち第１半導体チップ１０の第１回路１００は第１半導体チップ１０の第１インダクタ３１０、第２インダクタ３２０、及びボンディングワイヤ５２０を介して、第２半導体チップ２０の第２回路２００に接続している。また第２半導体チップ２０の第１回路１００は、第２半導体チップ２０の第１インダクタ３１０、第２インダクタ３２０、及びボンディングワイヤ５２０を介して第１半導体チップ１０の第２回路２００に接続している。
　本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。
（第４の実施形態）
　図５は、第４の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、２組の第１インダクタ３１０及び第２インダクタ３２０の双方が第１半導体チップ１０に形成されている点を除いて、第３の実施形態と同様の構成である。
　第１半導体チップ１０の第２回路２００には、受信側インダクタとしての第１インダクタ３１０が接続している。この第１インダクタ３１０と、この第１インダクタ３１０と誘導結合する第２インダクタ３２０の内側に、第２回路２００の少なくとも一部、好ましくは全部が位置している。
　本実施形態によっても、第３の実施形態と同様の効果を得ることができる。
（第５の実施形態）
　図６は、第５の実施形態に係る半導体装置の構成を示す平面概略図であり、第１の実施形態における図２に相当する図である。この半導体装置は、第１回路１００が受信回路１５２及び受信側ドライバ回路１５４を含んでおり、第２回路２００が送信回路である点を除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態において、第２インダクタ３２０が送信側インダクタとして機能し、第１インダクタ３１０が受信側インダクタとして機能する。
　第２回路２００は、デジタル信号を送信用の信号に変調する変調処理部と、変調された信号を第２インダクタ３２０に出力する送信側ドライバ回路を含んでいる。第１回路１００の受信回路１５２は、変調された信号をデジタル信号に復調する。受信回路１５２で復調されたデジタル信号は、受信側ドライバ回路１５４に出力される。
　受信側ドライバ回路１５４は、第１の実施形態の図１に示した第１トランジスタ１２１，１４１を含んでいる。第１トランジスタ１２１，１４１はインバータを構成している。受信側ドライバ回路１５４は、パワートランジスタ等のチップ外の素子を駆動するため、出力電流又はシンク電流は１００ｍＡ以上であり、またオン抵抗が１００Ω以下であることが望ましい。
　図１６は、第５の実施形態に係る半導体装置の構成をより具体的に示す第１の立体図である。この半導体装置において、第１基板１０２には第１回路１００が搭載されている。第１回路１００はインバータ回路１７０を含む受信側ドライバ回路１５４である。インバータ回路１７０の上に第１インダクタ３１０と第２インダクタ３２０が搭載される。 
　受信側ドライバ回路１５４の出力は、第１基板１０２の外部のパワートランジスタなどに接続される。パワートランジスタの駆動には大きな電流が必要なので、受信側ドライバ回路１５４のインバータ回路は大きな面積を占有する。受信側ドライバ回路１５４は一般に、１００ｍＡ以上の電流駆動能力の持つことが望ましく、最終段のインバータのオン抵抗は１００Ω以下であるのが望ましい。 
　第２の実施形態において図１３～図１５で説明したように、第１インダクタ３１０と第２インダクタ３２０の下に大きなインバータ回路１７０を配置することで、低コスト化を図ることができる。また、高耐圧化を実現しながら、誘導起電力によるノイズの影響を受けにくいという利点があるので、インバータ回路１７０は第１インダクタ３１０と第２インダクタ３２０の下に配置するのに適した回路である。 
　図１７は、第５の実施形態に係る半導体装置の構成をより具体的に示す第２の立体図である。この半導体装置は、第１基板１０２に第１回路１００が搭載されている。第１回路１００は増幅回路１８０、コンパレータ、ヒステリシスアンプ１８２の少なくとも一つを含む受信回路１５２である。受信回路１５２の上に第１インダクタ３１０と第２インダクタ３２０が搭載される。 
　増幅回路１８０、コンパレータ、及びヒステリシスアンプ１８２は一般に、ポリシリコン層と第１層メタルまたは第２層メタルまでの配線で構成できるので、第２層メタルまたは第３層メタルから上の配線層を第１インダクタ３１０と第２インダクタ３２０に用いることができる。また、増幅回路１８０、コンパレータ、及びヒステリシスアンプ１８２は一般に、１ｍＡ程度またはそれ以下の小さい電流で動作することができるので、回路を小さく構成することができる。従って、増幅回路１８０、コンパレータ、及びヒステリシスアンプ１８２は、大きなループ状の配線パターンを有しないので、インダクタの下に形成しても誘導起電力によるノイズを発生しにくい。 
　本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第６の実施形態）
　図７は、第６の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態の図１において第２半導体チップ２０を省略した図に相当する。この半導体装置は、第１インダクタ３１０及び第２インダクタ３２０を同一配線層に形成しており、一方が他方の内側に位置している点を除いて、第１～第５の実施形態のいずれかに示した半導体装置と同様の構成である。
　本図に示す例において、第１インダクタ３１０及び第２インダクタ３２０は最上層の配線層４４２に形成されているが、他の配線層に形成されていても良い。平面視において、第１インダクタ３１０が第２インダクタ３２０の内側に位置しているが、第２インダクタ３２０が第１インダクタ３１０の内側に位置していても良い。
　図２１は、第６の実施形態に係る半導体装置の構成をより具体的に示す立体図である。この半導体装置は、第１基板１０２に第１回路１００が搭載されている。第１回路１００の上には第１インダクタ３１０と第２インダクタ３２０が搭載される。第１インダクタ３１０と第２インダクタ３２０が同一の配線層に形成されているので、第２層メタルにインダクタを配置する必要が無い。送信側ドライバ回路と受信側回路の間の絶縁耐圧は、図２０までの例では第２層メタルにインダクタが形成されているので、第２層メタルと第Ｎ層メタルの間の絶縁耐圧となるが、本実施形態では第１層メタルと第Ｎ層メタル（図２１ではＮ＝５）の間の絶縁耐圧となる。このため、図２０までの例に比べて、絶縁耐圧を高くすることができる。または、図２０までの例よりも上層の配線層を１層少なくしても図２０までの例と同じ絶縁耐圧を確保できるので、配線層の数を減らすことで絶縁耐圧を保ちながら低コスト化が可能となる。 
　なお、第１基板１０２にはＭＯＳ型の容量素子１９０が形成されている。第２インダクタ３２０の一端は容量素子１９０のゲート電極１９２に接続されており、第２インダクタ３２０の他端はポリシリコン抵抗１９６に接続されている。ポリシリコン抵抗１９６の一端は、配線及びコンタクトを介して、容量素子１９０の拡散層１９４に接続している。なお、ポリシリコン抵抗１９６の他端は、トランジスタ１９８に接続している。
　本実施形態によっても、第１～第５の実施形態と同様の効果を得ることができる。また、第１インダクタ３１０及び第２インダクタ３２０を含む配線層の配線パターンを変更することにより、第１インダクタ３１０及び第２インダクタ３２０の相互間隔を変更して、第１インダクタ３１０及び第２インダクタ３２０の間の耐圧を変更することができる。このため、第１インダクタ３１０及び第２インダクタ３２０の間の耐圧を容易に変更できる。
（第７の実施形態）
　図８は、第７の実施形態に係る半導体装置の平面概略図であり、第５の実施形態における図６に相当する図である。この半導体装置は、受信回路１５２がフィルタ回路１５６を含んでいる点、及び第１インダクタ３１０及び第２インダクタ３２０が第６の実施形態のように同一配線層に形成されている点を除いて、第５の実施形態に係る半導体装置と同様の構成である。フィルタ回路１５６は抵抗及びコンデンサにより構成されている。この抵抗及びコンデンサは、例えば第１インダクタ３１０及び第２インダクタ３２０より下の配線層に形成されている。
　図１８は、第７の実施形態に係る半導体装置の構成をより具体的に示す立体図である。この半導体装置は、第１基板１０２に第１回路１００が搭載されている。第１回路１００は抵抗素子または容量素子の何れかを含むフィルタ回路１５６である。フィルタ回路１５６の上に第１インダクタ３１０と第２インダクタ３２０が搭載される。 
　抵抗素子または容量素子は一般に、ウェル層、拡散層、ポリシリコン層、第１層メタルの組み合わせで構成できるので、第２層メタルから上の配線層をインダクタに用いることができる。抵抗素子または容量素子を構成するには、大きなループ状の配線パターンを必要としないため、第１インダクタ３１０及び第２インダクタ３２０の下に形成しても誘導起電力によるノイズを発生しにくい。従って、抵抗素子、容量素子およびそれらを組み合わせたフィルタ回路１５６は、第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
　図１９は、ポリシリコン層とウェル層でフィルタ回路１５６のＭＯＳ型の容量素子１５８を形成し、ポリシリコン層でフィルタ回路１５６の抵抗素子１５７を形成した例である。図２０は、ウェル層で抵抗素子１５７を形成した例である。第２インダクタ３２０の一端は容量素子１５８のゲート電極１５８ａに接続されている。ポリシリコン抵抗１９６の一端は、第１層メタルの配線及びコンタクトを介して、容量素子１５８の拡散層１５８ｂに接続している。また、これらの図示した例以外に、容量素子は２層のポリシリコン層で形成することも可能であるし、第１層メタルを櫛形に配置したＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量や、第１層メタルと第２層メタルを平行に配置した並行平板型ＭＩＭ容量で形成することも可能である。また、抵抗素子は、拡散層で形成することも可能であるし、メタル層で形成することも可能である。 
　図１９及び図２０の例では、第１層メタルは、第２層メタルで形成された第１インダクタ３１０の引き出し線と、抵抗素子１５７の引き出し線と、容量素子１５８の引き出し線として利用される。第２層メタルから上のメタル層は、第１インダクタ３１０及び第２インダクタ３２０を形成するために用いることができる。一般に、抵抗素子や容量素子はトランジスタを比べて大きな面積を占有するので、このような素子を第１インダクタ３１０及び第２インダクタ３２０の下に配置することで、第１基板１０２の面積をより効果的に利用できるので、半導体装置を低コスト化できる。 
　送信側インダクタと受信側インダクタの間の絶縁耐圧を確保するためには、両者の間隔が離れていることが望ましいので、第２層メタルなどの低層のメタルを第１インダクタ３１０の形成に使用できることは、絶縁耐圧の確保の観点から望ましい。従って、容量素子１５８、抵抗素子１５７、およびそれらを用いたフィルタ回路１５６は第１インダクタ３１０及び第２インダクタ３２０の下に配置するのに適した回路である。 
　本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、第１インダクタ３１０及び第２インダクタ３２０を同一の配線層に形成しているため、フィルタ回路１５６を構成する抵抗及びコンデンサを形成するための配線層を容易に確保することができる。この効果は、第１インダクタ３１０及び第２インダクタ３２０を最上層の配線層に形成した場合に特に顕著になる。この場合、フィルタ回路１５６を構成する抵抗及びコンデンサを第２層目の配線層４２２より下の層に形成することができるため、フィルタ回路１５６と第２インダクタ３２０の耐圧も確保できる。
（第８の実施形態）
　図９は、第８の実施形態に係る半導体装置の構成を示す断面図であり、第６の実施形態における図７に相当する図である。この半導体装置は、スリット状の配線パターンである電磁シールド用配線パターン４０４を有している点を除いて、第６の実施形態に係る半導体装置と同様の構成である。
　電磁シールド用配線パターン４０４は、第１インダクタ３１０及び第２インダクタ３２０と第１基板１０２の間に位置する配線層４３２に形成されている。電磁シールド用配線パターン４０４は、平面視において第１回路１００と重なっており、かつ接地されている。
　図１０は、電磁シールド用配線パターン４０４の一例を示す平面図である。この半導体装置において、第１インダクタ３１０及び第２インダクタ３２０は互いの中心が重なっている。そして電磁シールド用配線パターン４０４は、第１インダクタ３１０及び第２インダクタ３２０の中心３１６から放射状に延伸するように形成されている。
　本実施形態によっても、第７の実施形態と同様の効果を得ることができる。また電磁シールド用配線パターン４０４を設けているため、第１インダクタ３１０及び第２インダクタ３２０で生じる磁束によって第１回路１００にノイズが発生することを抑制できる。
　図１１は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１基板１０２がＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板である点、及び第１基板１０２に第２回路２００が形成されている点を除いて、第１～第８の実施形態のいずれかに係る半導体装置と同様の構成である。すなわち第１～第８の実施形態において半導体装置は２つの半導体チップに分けて形成されていたが、本実施形態において半導体装置は１つの半導体チップに形成されている。第２インダクタ３２０と第２回路２００は、例えばボンディングワイヤ７００で接続されている。
　第１基板１０２のシリコン層には、素子分離膜１０４が埋め込まれている。素子分離膜１０４の下端は第１基板１０２の絶縁層に達している。素子分離膜１０４は、第１回路１００と第２回路２００を絶縁している。このため、第１回路１００と第２回路２００の基準電圧が異なっていても、第１回路１００と第２回路２００が相互に影響を与えることが抑制される。
　本実施形態によっても、第１～第８の実施形態と同様の効果を得ることができる。また、第１回路１００と第２回路２００を一つの半導体チップに形成することができる。
　以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 
　この出願は、２００９年６月４日に出願された日本特許出願特願２００９－１３５３６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (15)

  1. 　第１基板と、
    　前記第１基板に形成された第１回路と、
    　前記第１基板上に形成された多層配線層と、
    　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
    　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
    を備え、
    　前記第１回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
    　平面視において、前記第１回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置し、 
    　前記第１回路は、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを有する半導体装置。 
  2. 　請求項１に記載の半導体装置において、
    　前記第１回路は送信回路であり、前記送信側インダクタに接続されている送信側ドライバ回路を含み、
    　前記送信側インダクタは、両端が前記送信側ドライバ回路に接続されている半導体装置。 
  3. 　請求項１に記載の半導体装置において、
    　前記第１回路は受信回路であり、前記受信側インダクタに接続されている増幅回路、コンパレータ、ヒステリシス回路の何れかを含む半導体装置。
  4. 　請求項１に記載の半導体装置において、 
    　前記第１回路はドライバ回路であり、 
    　前記ドライバ回路の出力端子は外部端子に接続され、
    　前記ドライバ回路の出力電流又はシンク電流は１００ｍＡ以上である半導体装置。
  5. 　請求項１に記載の半導体装置において、 
    　前記第１回路はドライバ回路であり、 
    　前記ドライバ回路の出力端子は外部端子に接続され、 
    　前記ドライバ回路のオン抵抗が１００Ω以下である半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記第１の回路はフィルタ回路である半導体装置。 
  7. 　請求項６に記載の半導体装置において、
    　前記フィルタ回路は、ポリシリコンを用いた抵抗素子または容量素子を含む半導体装置。 
  8. 　請求項６に記載の半導体装置において、
    　前記フィルタ回路は、ウェルまたは拡散層を用いた抵抗素子または容量素子を含む半導体装置。 
  9. 　請求項１～８のいずれか一つに記載の半導体装置において、
    　前記第１回路はインバータ回路を有する半導体装置。 
  10. 　請求項１に記載の半導体装置において、
    　前記送信側インダクタ及び前記受信側インダクタと前記第１基板の間に位置する配線層に形成され、平面視において前記第１回路と重なっており、かつ接地されている電磁シールド用配線パターンを備える半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記送信側インダクタ及び前記受信側インダクタは互いの中心が重なっており、
    　前記電磁シールド用配線パターンは、前記送信側インダクタ及び前記受信側インダクタの中心付近から放射状に延伸するように形成されている半導体装置。 
  12. 　請求項１に記載の半導体装置において、 
    　前記第１回路はループ状の配線パターンを有しており、
    　前記ループ状の配線パターンの直径が前記送信側インダクタまたは前記受信側インダクタの直径の１０分の１以下である半導体装置。 
  13. 　請求項１～１２のいずれか一つに記載の半導体装置において、 
    　前記第１回路が、前記第１基板と、前記第１基板上に形成された多層配線層のうち、最下層の配線層のみを用いて構成される半導体装置。 
  14. 　請求項１３に記載の半導体装置において、 
    　前記送信側インダクタ及び前記受信側インダクタの何れか一方は、前記第１回路に接続されており、かつ、前記第１基板上に形成された多層配線層のうち、最下層から１層上の配線層に形成されている半導体装置。
  15. 　第１基板と、
    　前記第１基板に形成された第１回路と、
    　前記第１基板上に形成された多層配線層と、
    　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
    　前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
    を備えた半導体装置において、
    　前記第１回路を、前記送信側インダクタ及び前記受信側インダクタの一方に接続し、
    　平面視において、前記第１回路の少なくとも一部を、前記送信側インダクタ及び前記受信側インダクタの内側に位置させ、
    　前記第１回路のうち、平面視において前記送信側インダクタ及び前記受信側インダクタの内側に位置する部分に、鉤型の配線パターン、スリット状の配線パターン、抵抗素子または容量素子として機能する配線パターンの何れかを設け、
    　前記送信側インダクタに送信信号を入力して前記送信側インダクタと前記受信側インダクタを誘導結合させることにより、前記送信信号を前記受信側インダクタに伝達する、信号伝達方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212468A (ja) * 2009-03-11 2010-09-24 Shinko Electric Ind Co Ltd インダクタ装置及びその製造方法
CN102623391A (zh) * 2010-12-22 2012-08-01 新科金朋有限公司 半导体器件和在半导体管芯上方形成集成无源器件的方法
JP2014072483A (ja) * 2012-10-01 2014-04-21 Fujitsu Semiconductor Ltd 半導体装置
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6010633B2 (ja) * 2012-12-19 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2018166245A (ja) * 2017-03-28 2018-10-25 ラピスセミコンダクタ株式会社 半導体装置、及び通信装置の制御方法
JP2020021835A (ja) * 2018-08-01 2020-02-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115881A1 (en) * 2013-10-25 2015-04-30 Samsung Electro-Mechanics Co., Ltd. Wireless power transceiver and portable terminal having the same
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
CN104810244B (zh) * 2014-01-26 2018-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法、半导体器件和电子装置
KR20170008617A (ko) * 2015-07-14 2017-01-24 삼성전기주식회사 무선 전력 수신 장치 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085927A (ja) * 1999-07-15 2001-03-30 Fuji Electric Co Ltd アンテナユニット、及び通信エリア拡大方法
JP2004159174A (ja) * 2002-11-07 2004-06-03 Toshiba Corp 伝送線路及び半導体装置
JP2007036722A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置
JP2007073812A (ja) * 2005-09-08 2007-03-22 Mitsubishi Electric Corp 半導体装置
JP2008277332A (ja) * 2007-04-25 2008-11-13 Sony Corp 通信基板および半導体集積回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952849A (en) * 1997-02-21 1999-09-14 Analog Devices, Inc. Logic isolator with high transient immunity
US20030042571A1 (en) * 1997-10-23 2003-03-06 Baoxing Chen Chip-scale coils and isolators based thereon
JP2004112138A (ja) * 2002-09-17 2004-04-08 Ricoh Co Ltd ファクシミリ装置
JP4572343B2 (ja) * 2006-03-03 2010-11-04 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP2008029125A (ja) * 2006-07-21 2008-02-07 Sony Corp 電磁誘導型処理装置
US7750852B2 (en) * 2007-04-13 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW200926218A (en) * 2007-12-10 2009-06-16 Ind Tech Res Inst Planar-like inductor coupling structure
JP5658429B2 (ja) * 2008-07-03 2015-01-28 ルネサスエレクトロニクス株式会社 回路装置
US8629650B2 (en) * 2008-05-13 2014-01-14 Qualcomm Incorporated Wireless power transfer using multiple transmit antennas
JP4698702B2 (ja) * 2008-05-22 2011-06-08 三菱電機株式会社 電子機器
EP4234001A3 (en) * 2009-03-09 2023-10-18 NuCurrent, Inc. System and method for wireless power transfer in implantable medical devices
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5214525B2 (ja) * 2009-04-20 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置
US8474726B2 (en) * 2010-08-12 2013-07-02 Feinics Amatech Teoranta RFID antenna modules and increasing coupling
JP5848120B2 (ja) * 2010-12-28 2016-01-27 デクセリアルズ株式会社 アンテナモジュール、通信装置及びアンテナモジュールの製造方法
CN103339825B (zh) * 2011-05-11 2015-12-23 松下电器产业株式会社 电磁共振耦合器
US20130127252A1 (en) * 2011-11-17 2013-05-23 William S. Yerazunis Wireless Energy Transfer with Perfect Magnetic Conductors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085927A (ja) * 1999-07-15 2001-03-30 Fuji Electric Co Ltd アンテナユニット、及び通信エリア拡大方法
JP2004159174A (ja) * 2002-11-07 2004-06-03 Toshiba Corp 伝送線路及び半導体装置
JP2007036722A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置
JP2007073812A (ja) * 2005-09-08 2007-03-22 Mitsubishi Electric Corp 半導体装置
JP2008277332A (ja) * 2007-04-25 2008-11-13 Sony Corp 通信基板および半導体集積回路

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010212468A (ja) * 2009-03-11 2010-09-24 Shinko Electric Ind Co Ltd インダクタ装置及びその製造方法
US9368563B2 (en) 2010-12-22 2016-06-14 STATS ChipPAC Pte. Ltd. Semiconductor device including integrated passive device formed over semiconductor die with conductive bridge and fan-out redistribution layer
CN102623391A (zh) * 2010-12-22 2012-08-01 新科金朋有限公司 半导体器件和在半导体管芯上方形成集成无源器件的方法
JP2014072483A (ja) * 2012-10-01 2014-04-21 Fujitsu Semiconductor Ltd 半導体装置
JPWO2014097425A1 (ja) * 2012-12-19 2017-01-12 ルネサスエレクトロニクス株式会社 半導体装置
US9536828B2 (en) 2012-12-19 2017-01-03 Renesas Electronics Corporation Semiconductor device
JP6010633B2 (ja) * 2012-12-19 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US9805950B2 (en) 2013-03-25 2017-10-31 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI578493B (zh) * 2013-03-25 2017-04-11 Renesas Electronics Corp 半導體裝置及其製造方法
US9653396B2 (en) 2013-03-25 2017-05-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP6010216B2 (ja) * 2013-03-25 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI620305B (zh) * 2013-03-25 2018-04-01 Renesas Electronics Corp 半導體裝置及其製造方法
US10128125B2 (en) 2013-03-25 2018-11-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
TWI645538B (zh) * 2013-03-25 2018-12-21 日商瑞薩電子股份有限公司 半導體裝置及其製造方法
JP2018166245A (ja) * 2017-03-28 2018-10-25 ラピスセミコンダクタ株式会社 半導体装置、及び通信装置の制御方法
JP2020021835A (ja) * 2018-08-01 2020-02-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7034031B2 (ja) 2018-08-01 2022-03-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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