WO2010116585A1 - アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 Download PDFInfo
- Publication number
- WO2010116585A1 WO2010116585A1 PCT/JP2010/000667 JP2010000667W WO2010116585A1 WO 2010116585 A1 WO2010116585 A1 WO 2010116585A1 JP 2010000667 W JP2010000667 W JP 2010000667W WO 2010116585 A1 WO2010116585 A1 WO 2010116585A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- insulating film
- electrode
- layer
- gate
- storage capacitor
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims description 144
- 239000011159 matrix material Substances 0.000 title claims description 98
- 238000004519 manufacturing process Methods 0.000 title claims description 57
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 41
- 238000000034 method Methods 0.000 title description 52
- 239000010410 layer Substances 0.000 claims abstract description 351
- 239000003990 capacitor Substances 0.000 claims abstract description 132
- 238000003860 storage Methods 0.000 claims abstract description 131
- 239000011229 interlayer Substances 0.000 claims abstract description 88
- 239000000463 material Substances 0.000 claims abstract description 36
- 239000010408 film Substances 0.000 claims description 320
- 238000005530 etching Methods 0.000 claims description 64
- 239000004065 semiconductor Substances 0.000 claims description 32
- 230000001629 suppression Effects 0.000 claims description 30
- 238000000059 patterning Methods 0.000 claims description 26
- 239000010409 thin film Substances 0.000 claims description 22
- 238000009413 insulation Methods 0.000 abstract description 10
- 229910052751 metal Inorganic materials 0.000 description 64
- 239000002184 metal Substances 0.000 description 64
- 229910021417 amorphous silicon Inorganic materials 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 12
- 239000003566 sealing material Substances 0.000 description 12
- 238000004380 ashing Methods 0.000 description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005311 autocorrelation function Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Definitions
- the present invention relates to an active matrix substrate, a liquid crystal display device including the same, and a method for manufacturing the active matrix substrate.
- a thin film transistor (hereinafter referred to as TFT) is provided for each pixel which is the minimum unit of an image, and a signal voltage is applied to each pixel selected via the TFT. By doing so, it is configured to perform a desired display. Further, in the liquid crystal display device, each pixel is provided with a storage capacitor element for holding a signal voltage during which the TFT is off.
- This storage capacitor element has an upper electrode and a lower electrode facing each other through a dielectric layer, and is formed on an active matrix substrate together with TFTs for the purpose of simplifying the manufacturing process and reducing the manufacturing cost. Is done.
- the lower electrode is formed simultaneously with the gate electrode
- the dielectric layer is formed with the gate insulating film
- the upper electrode is formed simultaneously with the source electrode and the drain electrode.
- the storage capacitor element When the storage capacitor element is formed together with the TFT as described above, the storage capacitor element is provided because the upper electrode and the lower electrode are respectively formed of the same non-transmissive metal material as each electrode constituting the TFT. This area becomes a non-transmissive area, which causes a decrease in the aperture ratio of the pixel. Since the gate insulating film is used as a dielectric layer of the storage capacitor element, the thickness of the dielectric layer is set so that the gate insulating film secures a dielectric strength voltage in the TFT. For this reason, in order to form a storage capacitor element having a predetermined capacity, it is necessary to provide the upper electrode and the lower electrode with a certain area or more according to the thickness of the gate insulating film.
- Patent Document 1 discloses a configuration in which a gate insulating film on a lower electrode of a storage capacitor is removed by etching, and a dielectric layer of the storage capacitor is provided on the lower electrode separately from the gate insulating film.
- the area of the auxiliary capacitive element is reduced by forming a thin dielectric layer of the storage capacitive element or increasing the relative dielectric constant of the dielectric layer to increase the capacitance per unit area of the storage capacitive element. It is described that it can be relatively reduced as compared with the area of the pixel electrode.
- the present invention has been made in view of such a point, and an object of the present invention is to form a storage capacitor element having a desired capacitance while suppressing an increase in the manufacturing process and a decrease in the aperture ratio of the pixel. It is in.
- the present invention is devised so that the dielectric layer of the storage capacitor element is provided separately from the gate insulating film while suppressing an increase in the number of manufacturing steps.
- an active matrix substrate includes a thin film transistor and a storage capacitor element, an interlayer insulating film provided to overlap the thin film transistor and the storage capacitor element, and the interlayer insulating film provided on the interlayer insulating film.
- the storage capacitor element includes a lower electrode formed of the same material in the same layer as the conductive layer, and a lower electrode A dielectric layer formed of the same material in the same layer as the insulating layer on the electrode, and an upper electrode formed of the same material in the same layer as the gate electrode so as to overlap the lower electrode through the dielectric layer A contact hole for electrically connecting to the storage capacitor element is formed continuously in the interlayer insulating film and the gate insulating film, and the dielectric layer and the upper electrode are formed in the interlayer insulating film and the gate.
- the lower conductive layer constituting the lower electrode is formed to be partially exposed together with the insulating film.
- the gate electrode is provided on the stacked body in which the conductive layer and the insulating layer are sequentially stacked, and the dielectric layer forming the storage capacitor is formed of the same material in the same layer as the insulating layer of the stacked body. Since it is provided separately from the gate insulating film, the thickness and material of the dielectric layer can be arbitrarily set. Accordingly, the dielectric layer of the storage capacitor element is formed thin or the dielectric layer is formed of a material having a relatively high relative dielectric constant, and the capacitance per unit area of the storage capacitor element is increased. Even if the electrode area is reduced, a storage capacitor element having a predetermined capacitance can be formed. In other words, it is possible to reduce the area of the storage capacitor element while securing a predetermined capacitance.
- a conductive film, an insulating film, and a conductive film are sequentially formed, and the conductive film, the insulating film, and the conductive film are simultaneously patterned by photolithography, thereby stacking layers.
- the gate electrode provided on the body, the lower conductive layer constituting the lower electrode, the insulating layer for forming the dielectric layer, and the upper conductive layer for forming the upper electrode are formed simultaneously, and then the gate
- Each contact hole for connecting to the drain electrode and the storage capacitor element is formed by forming an insulating film and an interlayer insulating film, and simultaneously patterning the interlayer insulating film, the gate insulating film, the insulating layer and the upper conductive layer by photolithography.
- an upper electrode is formed from the upper conductive layer, and a dielectric layer is formed from the insulating layer. It is possible to form a storage capacitor having a lower electrode composed of a portion overlapping the upper electrode and the dielectric layer in the conductive layer. In this way, a storage capacitor element having a dielectric layer separate from the gate insulating film can be formed without adding a new photomask.
- the thin film transistor includes a semiconductor layer that overlaps the gate electrode through the gate insulating film and is connected to the drain electrode, and the semiconductor layer is interposed between the interlayer insulating film and the gate insulating film.
- An etching suppression layer is provided on the same layer as the same material so as to overlap the upper electrode, and a connection electrode is provided on the interlayer insulating film separately from the pixel electrode, and the interlayer insulating film and the gate insulating film are provided.
- a contact hole for electrically connecting the connection electrode and the storage capacitor element is formed.
- a contact hole for electrically connecting the pixel electrode and the storage capacitor element and a contact hole for electrically connecting the connection electrode and the storage capacitor element The first contact hole is connected to the upper electrode, and the second contact hole is connected to the lower conductive layer.
- the first contact hole is formed in the etching suppression layer. Is also preferably formed.
- the interlayer insulating film and the gate insulating film are simultaneously patterned by photolithography to connect to the first contact hole and the lower conductive layer for connecting to the upper electrode.
- the etching of the region where the first contact hole is formed is suppressed by the etching suppression layer, and the etching progresses in the region where the first contact hole is formed. It is slower than the progress of etching in the region where the contact hole is formed. Accordingly, it is possible to suppress damage to the storage capacitor element due to etching of the upper electrode and the dielectric layer.
- the etching suppression layer is provided with the same material in the same layer as the semiconductor layer constituting the thin film transistor, it can be formed simultaneously with the semiconductor layer. If it does in this way, it will suppress that a manufacturing process increases in order to form an etching suppression layer.
- a gate wiring connected to the gate electrode is provided, and the interlayer insulating film and the gate insulating film are overlapped with the terminal portion of the gate wiring by the same material in the same layer as the semiconductor layer.
- An etching suppression layer is provided, a gate connection electrode is provided on the interlayer insulating film, and the interlayer insulating film and the gate insulating film are connected to the gate connection electrode and a terminal portion of the gate wiring. It is preferable that a third contact hole is formed, and the third contact hole is also formed in an etching suppression layer provided so as to overlap with a terminal portion of the gate wiring.
- the interlayer insulating film and the gate insulating film are simultaneously patterned by photolithography to form the third contact hole and the lower conductive layer for connecting to the terminal portion of the gate wiring.
- the etching in the region where the third contact hole is formed is suppressed by the etching suppression layer, and the etching in the region where the third contact hole is formed.
- the progress is slower than the progress of etching in the region where the second contact hole is formed. As a result, it is possible to suppress damage due to etching of the terminal portion of the gate wiring.
- the etching suppression layer overlapping with the terminal portion of the gate wiring is provided using the same material in the same layer as the semiconductor layer forming the thin film transistor, it can be formed at the same time as the semiconductor layer. If it does in this way, it will suppress that a manufacturing process increases in order to form an etching suppression layer.
- the upper electrode may be electrically connected to the pixel electrode through the contact hole.
- the lower electrode may be electrically connected to the pixel electrode through the contact hole.
- the liquid crystal display device includes an active matrix substrate having the above-described configuration, a counter substrate disposed to face the active matrix substrate, and a liquid crystal provided between the active matrix substrate and the counter substrate. And a layer.
- the active matrix substrate configured as described above is effective.
- the active matrix substrate manufacturing method includes a thin film transistor and a storage capacitor element, an interlayer insulating film provided to overlap the thin film transistor and the storage capacitor element, and the interlayer insulating film provided on the interlayer insulating film. And a pixel electrode electrically connected to the thin film transistor and the storage capacitor element through a contact hole formed in the insulating film, and the thin film transistor is provided so as to cover the gate electrode and the gate electrode And an active matrix substrate having a drain electrode provided on the gate insulating film and electrically connected to the pixel electrode, wherein the substrate includes a first conductive film, an insulating film, and a second conductive film.
- the upper conductive layer and the insulating layer are patterned at the same time, so that a contact hole for electrically connecting the drain electrode to the interlayer insulating film is formed.
- Contact holes for electrically connecting to the storage capacitor element are formed in the interlayer insulating film and the gate insulating film, respectively, and the lower conductive layer is partially exposed so that the upper conductive layer and the upper electrode are Forming a dielectric layer overlapping the upper electrode from the insulating layer, and holding the upper electrode and the dielectric layer, and a lower electrode composed of a portion where the upper electrode and the dielectric layer overlap in the lower conductive layer
- a contact hole forming step for forming a capacitor element; and a pixel electrode forming step for forming the pixel electrode on the interlayer insulating film so as to be electrically connected to the drain electrode and the storage capacitor element via the contact holes is characterized by including.
- a storage capacitor element having a dielectric layer separate from the gate insulating film is formed without adding a new photomask. Since the dielectric layer constituting the storage capacitor element is formed separately from the gate insulating film, the thickness and material of the dielectric layer of the storage capacitor element can be arbitrarily set. Is formed of a material having a relatively high relative dielectric constant to increase the capacitance per unit area of the storage capacitor element, so that the holding capacity can be maintained even if the area of the upper electrode and the lower electrode is reduced. Capacitance elements can be formed. In other words, it is possible to reduce the area of the storage capacitor element while securing a predetermined capacitance. Therefore, it is possible to form a storage capacitor element having a desired capacity while suppressing an increase in manufacturing steps and a decrease in the aperture ratio of the pixel.
- a first contact hole for connecting to the upper electrode and a second contact hole for connecting to the lower conductive layer are formed in the interlayer insulating film and the gate insulating film, respectively, and the pixel In the electrode forming step, the pixel electrode is electrically connected to the storage capacitor element through the other one so as to be electrically connected to the storage capacitor element through one of the first contact hole and the second contact hole. In this way, connection electrodes may be formed respectively.
- the lower conductive layer, the insulating layer, and the upper conductive layer are formed so as to overlap each other simultaneously with the formation of the gate electrode, and simultaneously with the formation of the contact hole to the interlayer insulating film and the gate insulating film, the insulating layer and
- the dielectric layer of the storage capacitor element is provided separately from the gate insulating film. Therefore, an increase in the manufacturing process and a decrease in the aperture ratio of the pixel can be suppressed, and a storage capacitor element having a desired capacity can be formed. As a result, the display quality can be improved while simplifying the manufacturing process and reducing the manufacturing cost.
- FIG. 1 is a plan view schematically showing the liquid crystal display device according to the first embodiment.
- FIG. 2 is a diagram schematically showing a cross section taken along line II-II in FIG.
- FIG. 3 is a plan view schematically showing the configuration of one pixel and each terminal portion of the active matrix substrate in the first embodiment.
- FIG. 4 is a cross-sectional view schematically showing a configuration of one pixel and each terminal portion of the active matrix substrate in the first embodiment.
- FIG. 5 is a cross-sectional view showing a laminated film forming step in the method of manufacturing the active matrix substrate of the first embodiment.
- FIG. 6 is a cross-sectional view showing a laminated film patterning step in the method for manufacturing the active matrix substrate of the first embodiment.
- FIG. 7 is a cross-sectional view illustrating a gate insulating film forming step in the method of manufacturing the active matrix substrate of the first embodiment.
- FIG. 8 is a cross-sectional view showing a state in which the semiconductor layer forming portion and the etching suppression layer are formed in the drain electrode forming step in the method for manufacturing the active matrix substrate of the first embodiment.
- FIG. 9 is a cross-sectional view illustrating a state in which the semiconductor layer, the source electrode, and the drain electrode are formed in the drain electrode formation step in the method for manufacturing the active matrix substrate of the first embodiment.
- FIG. 10 is a cross-sectional view showing an interlayer insulating film forming step in the method of manufacturing the active matrix substrate of the first embodiment.
- FIG. 11 is a cross-sectional view showing a contact hole forming step in the method of manufacturing the active matrix substrate according to the first embodiment.
- FIG. 12 is a plan view schematically showing a configuration of one pixel and each terminal portion of the active matrix substrate in the second embodiment.
- FIG. 13 is a cross-sectional view schematically showing a configuration of one pixel and each terminal portion of the active matrix substrate in the second embodiment.
- FIG. 14 is a cross-sectional view showing a laminated film patterning step in the method of manufacturing the active matrix substrate of the second embodiment.
- FIG. 15 is a cross-sectional view showing a drain electrode forming step in the method of manufacturing the active matrix substrate of the second embodiment.
- FIG. 16 is a cross-sectional view showing a contact hole forming step in the manufacturing method of the active matrix substrate of the second embodiment.
- Embodiment 1 of the Invention 1 to 11 show Embodiment 1 of an active matrix substrate according to the present invention, a liquid crystal display device including the same, and a method for manufacturing the active matrix substrate.
- FIG. 1 is a plan view schematically showing a liquid crystal display device S of the present embodiment.
- FIG. 2 is a cross-sectional view schematically showing the liquid crystal display device S along the line II-II in FIG.
- FIG. 3 is a plan view schematically showing the configuration of one pixel and each terminal portion of the active matrix substrate 10.
- FIG. 4 is a cross-sectional view schematically showing the configuration of one pixel and each terminal portion of the active matrix substrate 10.
- 5 to 11 are views for explaining a method of manufacturing the active matrix substrate 10 of the present embodiment, as will be described later.
- illustration of the polarizing plate is omitted for convenience of explanation. 4 shows an active matrix along the lines AA, BB, CC, DD, and EE in FIG. 3 in order from the left side to the right side in the figure.
- a cross section of the substrate 10 is shown.
- the liquid crystal display device S includes an active matrix substrate 10 and a counter substrate 30 that are arranged to face each other, and a liquid crystal provided between the active matrix substrate 10 and the counter substrate 30.
- a layer 31 and a sealing material 32 for adhering the active matrix substrate 10 and the counter substrate 30 to each other and enclosing the liquid crystal layer 31 are provided.
- the active matrix substrate 10 and the counter substrate 30 are formed, for example, in a rectangular shape.
- alignment films 33 and 34 are provided on the surface on the liquid crystal layer 31 side, and opposite to the liquid crystal layer 31.
- Polarizing plates 35 and 36 are provided on the surface on the side.
- the liquid crystal layer 31 is made of a nematic liquid crystal material having electro-optical characteristics.
- the sealing material 32 is formed in a rectangular frame shape so as to extend along each side of the counter substrate 30, for example.
- the liquid crystal display device S defines a display area D where the active matrix substrate 10 and the counter substrate 30 overlap each other, and displays an image on the inner side of the sealing material 32, and the active matrix is provided outside the display area D.
- the substrate 10 has a mounting portion 10 a that protrudes from the counter substrate 30 in an L shape or the like.
- the display area D is, for example, a rectangular area, and is configured by arranging a plurality of pixels that are the minimum unit of an image in a matrix.
- the mounting portion 10a includes a plurality of gate driver integrated circuits (Integrated Circuits, hereinafter referred to as ICs) on one side (the left side in FIG. 1) via an anisotropic conductive film (hereinafter referred to as ACF).
- ICs gate driver integrated circuits
- ACF anisotropic conductive film
- the active matrix substrate 10 includes a plurality of gate wirings 14 a provided on the insulating substrate 11 so as to extend in parallel with each other in the display region D, and each of the gate wirings 14 a.
- a plurality of source wirings 23a provided on the film 18 so as to be orthogonal to the gate wirings 14a and to extend in parallel with each other are provided.
- the gate wiring 14a and the source wiring 23a are provided in a lattice shape as a whole so as to partition each pixel, and the storage capacitor wiring 12b extends over a plurality of pixels arranged in the extending direction of the gate wiring 14a.
- the active matrix substrate 10 includes a TFT 24 and a storage capacitor element 17 provided for each pixel, an interlayer insulating film 25 provided so as to overlap each TFT 24 and each storage capacitor element 17, and an interlayer insulating film 25. And pixel electrodes 27a provided in a matrix corresponding to the respective pixels.
- each TFT 24 is a bottom gate type TFT, and is provided so as to cover the gate electrode 14ad formed of a part of the gate wiring 14a and the gate electrode 14ad.
- Gate insulating film 18, semiconductor layer 22 provided in an island shape so as to overlap gate electrode 14 ad via gate insulating film 18, and source electrode 23 ad connected to semiconductor layer 22 and spaced apart from each other And a drain electrode 23b.
- the gate electrode 14ad (gate wiring 14a) is provided on a stacked body 16 in which a metal layer (conductive layer) 12a and an insulating layer 13a are sequentially stacked.
- the semiconductor layer 22 is configured by sequentially laminating an intrinsic amorphous silicon layer 19a and an n + amorphous silicon layer 20a.
- the n + amorphous silicon layer 20a is partially removed at the central portion so as to expose the intrinsic amorphous silicon layer 19a, and is divided into two in the width direction (left and right direction in FIG. 4) of the gate electrode 14ad.
- the exposed portion forms a channel portion.
- the source electrode 23ad is a portion protruding to the side of each source wiring 23a as shown in FIG.
- the drain electrode 22 b overlaps the other n + amorphous silicon layer 20 a and is connected to the pixel electrode 27 a through a contact hole 26 a formed in the interlayer insulating film 25.
- each storage capacitor element 17 includes a lower electrode 12bd formed of a part of the storage capacitor wiring 12b, a dielectric layer 13b provided on the lower electrode 12bd, The upper electrode 14b is provided so as to overlap the lower electrode 12bd through the layer 13b.
- the lower electrode 12bd is formed of the same material in the same layer as the metal layer 12a.
- the dielectric layer 13b is formed of the same material in the same layer as the insulating layer 13a.
- the upper electrode 14b is formed of the same material in the same layer as the gate electrode 14ad.
- the upper electrode 14 b is connected to the pixel electrode 27 a through a contact hole (first contact hole) 26 b formed continuously in the gate insulating film 18 and the interlayer insulating film 25.
- the contact hole 26b is formed through an etching suppression layer 19b provided between the gate insulating film 18 and the interlayer insulating film 25 so as to overlap the upper electrode 14b.
- the etching suppression layer 19b is formed of the same material in the same layer as the intrinsic amorphous silicon layer 19a of the semiconductor layer 22.
- the upper electrode 14b is removed and divided together with the dielectric layer 13b as shown in FIG. 4 (BB cross section) inside the hole 26c formed in the left and right side portions in FIG. 3 of each pixel electrode 27a. And are electrically isolated from each other.
- This hole 26 c is also formed continuously in the interlayer insulating film 25 and the gate insulating film 18.
- the dielectric layer 13b and the upper electrode 14b are formed so as to partially expose the storage capacitor wiring 12b.
- each storage capacitor wiring 12b extends to a region where the sealing material 32 is provided, and both end portions thereof constitute a common terminal portion 12bt shown in FIGS. 3 and 4 (CC cross section).
- the common terminal portion 12bt is exposed from the insulating layer 13c and the metal layer 14c provided on the storage capacitor wiring 12b, and is a contact hole (first contact) formed continuously between the interlayer insulating film 25 and the gate insulating film 18. 2 contact holes) 26d and connected to a common connection electrode 27b provided on the interlayer insulating film 25.
- the common connection electrode 27b is electrically connected to a common electrode of a counter substrate 30 described later by so-called common transition.
- Each gate wiring 14a is drawn out to the mounting portion 10a up to the region where the gate driver IC chip 37 is mounted, and the leading end portion thereof constitutes the gate terminal portion 14at shown in FIGS. 3 and 4 (DD cross section). is doing.
- Each of these gate terminal portions 14at has a gate connection electrode 27c provided on the interlayer insulating film 25 via a contact hole (third contact hole) 26e formed continuously in the interlayer insulating film 25 and the gate insulating film 18. It is connected to the.
- the contact hole 26e is also formed through the etching suppression layer 19b provided so as to overlap the gate terminal portion 14at between the gate insulating film 18 and the interlayer insulating film 25.
- the gate connection electrode 27 c constitutes an electrode for connecting to the gate driver IC chip 37.
- each source wiring 23a is mounted on the mounting portion 10a up to a region where the source driver IC chip 38 is mounted via a switching portion 28 that switches to a lead wiring 14d formed in the same layer as the gate wiring 14a.
- the leading end portion that is drawn out constitutes a source terminal portion 14dt.
- the lead-out wiring 14d is provided on the stacked body 16 like the gate wiring 14a.
- the reconnection part 28 is provided in the area
- the lead-out end portion 23aa provided in the same layer as the source wiring 23a in the display region D has a contact hole 26f formed in the interlayer insulating film 25 as shown in FIG. 4 (EE cross section).
- the contact hole shown in FIG. 3 is connected to the switching connection electrode 27d provided on the interlayer insulating film 25, and the switching connection electrode 27d is continuously formed in the interlayer insulating film 25 and the gate insulating film 18. It is connected to one end portion 14da of the lead wiring 14d through 26g.
- This contact hole 26g is also formed through the etching suppression layer 19b provided between the gate insulating film 18 and the interlayer insulating film 25 so as to overlap the one end portion 14da of the lead wiring 14d.
- the source terminal portion 14dt formed by the other end portion of the lead-out wiring 14d is provided on the interlayer insulating film 25 through a contact hole 26h formed continuously in the interlayer insulating film 25 and the gate insulating film 18. It is connected to the source connection electrode 27e.
- the contact hole 26h is also formed through the etching suppression layer 19b provided so as to overlap the source terminal portion 14dt between the gate insulating film 18 and the interlayer insulating film 25.
- the source connection electrode 27 e constitutes an electrode for connecting to the source driver IC chip 38.
- the counter substrate 30 is periodically arranged on the insulating substrate between the black matrix provided in a lattice shape so as to correspond to the gate wiring 14a and the source wiring 23a, and the lattice of the black matrix.
- a plurality of color filters including a red layer, a green layer, and a blue layer, a common electrode provided to cover the black matrix and each color filter, and a column on the common electrode. Photo spacers.
- the storage capacitor formed between the lower electrode 12bd and the upper electrode 14b in the storage capacitor element 17 suppresses a decrease in the voltage written to the pixel electrode 27a.
- a desired image is displayed by adjusting the light transmittance of the liquid crystal layer 31 by changing the alignment state of the liquid crystal molecules for each pixel according to the magnitude of the voltage applied to the liquid crystal layer 31.
- FIG. 5 is a cross-sectional view showing a state in which the laminated film 15 is formed on the insulating substrate 11.
- FIG. 6 is a cross-sectional view showing a state where the stacked film 15 is patterned to form the storage capacitor wiring 12b, the insulating layer 13c, and the conductive layer 14c for forming the gate electrode 14ad and the storage capacitor element 17.
- FIG. 7 is a cross-sectional view showing a state in which the gate insulating film 18 is formed.
- FIG. 8 is a cross-sectional view showing a state in which the semiconductor layer forming portion 22 ′ and the etching suppression layer 19 b are formed.
- FIG. 9 is a cross-sectional view showing a state in which the semiconductor layer 22, the source electrode 23ad, and the drain electrode 23b are formed.
- FIG. 10 is a cross-sectional view showing a state in which the interlayer insulating film 25 is formed.
- FIG. 11 is a cross-sectional view showing a state in which the contact holes 26a, 26b, 26d, 26e, 26f and the holes 26c are formed by patterning the interlayer insulating film 25 and the gate insulating film 18.
- 5 to 11 show portions corresponding to the respective cross sections (AA cross section, BB cross section, CC cross section, DD cross section, EE cross section) of FIG. In FIGS. 6, 8, 9, and 11, the resist layer is not shown.
- the active matrix substrate manufacturing process includes a laminated film forming process, a laminated film patterning process, a gate insulating film forming process, a drain electrode forming process, an interlayer insulating film forming process, a contact hole forming process, and a pixel electrode forming process.
- a metal film 12 such as an aluminum film is formed as a first conductive film on an insulating substrate 11 such as a glass substrate by sputtering, and then plasma CVD is performed on the metal film 12.
- An insulating film 13 such as a silicon nitride film is formed by a (Chemical Vapor Deposition) method, and a metal film 14 such as a titanium film is formed as a second conductive film on the insulating film 13 by a sputtering method.
- the laminated film 15 is formed by sequentially forming the metal film 12, the insulating film 13, and the metal film 14.
- the storage capacitor wiring 12b from the metal film 12, the insulating layer 13c from the insulating film 13, and the metal layer (upper conductive layer) 14c from the metal film 14 are formed so as to overlap each other.
- the gate wiring 14a and the gate electrode 14ad provided on the stacked body 16, and the storage capacitor wiring 12b, the insulating layer 13c, and the metal layer 14c for forming the storage capacitor 17 are simultaneously formed.
- the resist layer used as a mask is removed by ashing.
- the insulating layer 13c and the metal layer 14c are laminated on the entire storage capacitor wiring 12b.
- ⁇ Gate insulation film formation process> As shown in FIG. 7, on the substrate on which the storage capacitor wiring 12b, the insulating layer 13c, and the metal layer 14c for forming the gate wiring 14a and the gate electrode 14ad and the storage capacitor element 17 are formed in the laminated film patterning step.
- a silicon nitride film or the like is formed by plasma CVD, and the gate insulating film 18 is formed so as to cover the gate electrode 14ad and the metal layer 14c.
- ⁇ Drain electrode formation process For example, an intrinsic amorphous silicon film and an n + amorphous silicon film doped with phosphorus or the like are continuously formed on the substrate on which the gate insulating film 18 has been formed in the gate insulating film forming step by plasma CVD. Thereby, a semiconductor laminated film is formed. Then, the semiconductor laminated film is patterned by photolithography which performs etching using the resist layer formed using the second photomask as a mask, and as shown in FIG.
- the intrinsic amorphous silicon layer 19a and the n + amorphous silicon layer The semiconductor layer forming portion 22 ′ in which 20a is stacked and the etching suppression layer 19b in which the n + amorphous silicon layer 20b is stacked are formed. Thereafter, the resist layer used as a mask is removed by ashing.
- a titanium film and an aluminum film are sequentially formed by a sputtering method to form a metal laminated film, and the metal laminated film is formed.
- patterning is performed by photolithography using the resist layer formed using the third photomask as a mask to form the source wiring 23a, the source electrode 23ad, and the drain electrode 23b on the gate insulating film 18.
- the resist layer used as a mask is removed by ashing.
- the channel portion is patterned as shown in FIG.
- the TFT 24 having the above is formed.
- the n + amorphous silicon layer 20b on the etching suppression layer 19b is also removed by etching.
- Interlayer insulating film formation process As shown in FIG. 10, for example, a silicon nitride film is formed on the substrate on which the TFT 24 has been formed in the drain electrode forming step by plasma CVD to cover the drain electrode 23b and the metal through the gate insulating film 18. An interlayer insulating film 25 is formed so as to overlap the layer 14c.
- a fluorinated gas such as a gas
- the holes 26g and 26h are formed at the same time, and the storage capacitor wiring 12b is partially exposed by removing the metal layer 14c and the insulating layer 13c in the hole 26c, and the upper electrode 14b from the metal layer 14c and the upper electrode from the insulating layer 13c.
- Each of the dielectric layers 13b overlapped by 14b is formed.
- the insulating layer 13c and the metal layer 14c on the common terminal portion 12bt are removed, and the common terminal portion 12bt is exposed.
- the etching in the region where the contact holes 26a and 26f are formed is performed because the drain electrode 23b and the leading end portion 23aa of the source wiring 23a function as an etching stopper, and thus the drain electrode 23b and the leading end portion 23aa of the source wiring 23a. Stops when is exposed.
- the etching of the regions where the contact holes 26b, 26e, 26g, and 26h are formed is suppressed by the etching suppression layer 19b, and the etching progresses in the regions that form the contact holes 26b, 26e, 26g, and 26h. This is slower than the progress of etching in the region where the contact hole 26d is formed.
- the storage capacitor element 17 is damaged due to the etching of the upper electrode 14b and the dielectric layer 13b, the connection portion 28 is damaged due to the etching of the one end portion 14da of the lead-out wiring 14d, and the terminal portions 14at and 14dt are damaged. Damage caused by etching is suppressed. Thereafter, the resist layer used as a mask is removed by ashing.
- ⁇ Pixel electrode formation process For example, an ITO (Indium Tin Oxide) film is formed by sputtering on the substrate on which the contact holes 26a, 26b, 26d, 26e, 26f, 26g, 26h and the hole 26c are formed in the contact hole forming step.
- the film is patterned by photolithography that performs etching using the resist layer formed using the fifth photomask as a mask, and the pixel electrode 27a, the common connection electrode 27b, the gate connection electrode 27c, the switching connection electrode 27d, and the source connection Electrode 27e is formed. Thereafter, the resist layer used as a mask is removed by ashing.
- the active matrix substrate 10 can be manufactured as described above.
- ⁇ Opposite substrate manufacturing process First, a negative acrylic photosensitive resin in which fine particles such as carbon are dispersed is applied to the entire surface on an insulating substrate such as a glass substrate by spin coating, and the applied photosensitive resin is applied. Is exposed to light through a photomask and then developed to form a black matrix.
- a negative acrylic photosensitive resin colored, for example, red, green or blue is applied onto the substrate on which the black matrix is formed, and the applied photosensitive resin is exposed through a photomask. Then, patterning is performed by developing to form a colored layer (for example, a red layer) of a selected color. Further, the same process is repeated for the other two colored layers (for example, a green layer and a blue layer) to form a color filter.
- a negative acrylic photosensitive resin colored colored, for example, red, green or blue
- an ITO film is formed by a sputtering method to form a common electrode.
- a positive type phenol novolac photosensitive resin is applied onto the substrate on which the common electrode is formed by spin coating, and the applied photosensitive resin is exposed through a photomask and then developed.
- a photo spacer is formed.
- the counter substrate 30 can be manufactured as described above.
- a polyimide resin is applied to the surface of the active matrix substrate 10 by a printing method, and then a rubbing process is performed to form the alignment film 33.
- a polyimide resin is applied to the surface of the counter substrate 30 by a printing method, and then a rubbing process is performed to form the alignment film 34.
- a sealing material 32 made of a combination type resin having ultraviolet curing properties and thermosetting properties is drawn in a rectangular frame shape on the counter substrate 30 provided with the alignment film 34. Subsequently, a predetermined amount of liquid crystal material is dropped on a region inside the sealing material 32 in the counter substrate 30 on which the sealing material 32 is drawn.
- the bonded body is released to atmospheric pressure. Pressurize the surface of the bonded body. Furthermore, after the sealing material 32 is pre-cured by irradiating the sealing material 32 of the bonded body with UV (UltraViolet) light, the bonded material is heated to fully cure the sealing material 32, and the active matrix substrate. 10 and the counter substrate 30 are bonded together. Thereafter, polarizing plates 35 and 36 are respectively attached to the surfaces of the active matrix substrate 10 and the counter substrate 30 that are bonded to each other.
- UV UltraViolet
- the driver IC chips 37 and 38 are mounted on the mounting part 10a via the ACFs.
- the driver IC chips 37 and 38 are mounted on the bonded body by thermocompression bonding.
- the liquid crystal display device S shown in FIG. 1 can be manufactured by performing the above steps.
- the gate electrode 14ad is provided on the stacked body 16 in which the metal layer 12a and the insulating layer 13a are sequentially stacked. Since the dielectric layer 13b of the storage capacitor element 17 is formed of the same material as the insulating layer 13a of the stacked body 16 and is provided separately from the gate insulating film 18, the thickness of the dielectric layer 13b is increased. It can be set arbitrarily.
- the dielectric layer 13b of the storage capacitor element 17 is formed thinner than the gate insulating film 18 to increase the capacitance per unit area of the storage capacitor element 17, thereby reducing the area of the upper electrode 14b and the lower electrode 12bd. Even if the size is reduced, the storage capacitor element 17 having a predetermined capacity can be formed. That is, the area of the storage capacitor element 17 can be reduced while securing a predetermined capacity. Furthermore, as illustrated in the active matrix substrate manufacturing process, the storage capacitor element 17 having the dielectric layer 13b separate from the gate insulating film 18 can be formed without adding a new photomask. Therefore, an increase in the manufacturing process and a decrease in the aperture ratio of the pixel can be suppressed, and the storage capacitor element 17 having a desired capacity can be formed. Thereby, the display quality can be improved while simplifying the manufacturing process and reducing the manufacturing cost.
- Embodiment 2 of the Invention >> 12 to 16 show Embodiment 2 of the active matrix substrate and the manufacturing method thereof according to the present invention.
- the same portions as those in FIGS. 1 to 11 are denoted by the same reference numerals, and detailed description thereof is omitted.
- FIG. 12 is a plan view schematically showing the configuration of one pixel and each terminal portion of the active matrix substrate 10 of the present embodiment.
- FIG. 13 is a cross-sectional view schematically showing the configuration of one pixel and each terminal portion of the active matrix substrate 10 of the present embodiment.
- 14 to 16 are views for explaining a method of manufacturing the active matrix substrate 10 of the present embodiment, as will be described later.
- 13 is a cross-sectional view of the active matrix substrate 10 along the lines AA, BB, CC, and DD in FIG. 12 in order from the left side to the right side in the drawing. Each is shown.
- the upper electrode 14b is connected to the pixel electrode 27a through the contact hole 26b in each storage capacitor element 17, but in this embodiment, the lower electrode 12ed is in contact with each storage capacitor element 17.
- the pixel electrode 27a is electrically connected through the hole 26j.
- the active matrix substrate 10 of this embodiment constitutes a liquid crystal display device S as in the first embodiment, and as shown in FIG. 12, the gate wiring 14a and the source wiring 23a partition each pixel. It is provided in a lattice shape as a whole.
- each TFT 24 is a bottom-gate TFT similar to that of the first embodiment, and a stacked body in which a gate electrode 14ad is sequentially stacked with a metal layer 12a and an insulating layer 13a. 16 is provided.
- Each storage capacitor line 23c is formed of the same material in the same layer as the source electrode 23ad and the drain electrode 23b on the gate insulating film 18 as shown in FIG. 13 (BB cross section), and as shown in FIG. It extends over a plurality of pixels arranged in the extending direction of 23a.
- the storage capacitor line 23c extends to a region where the sealing material 32 is provided, and both end portions thereof constitute a common terminal portion 23ct shown in FIG.
- the common terminal portion 23ct is connected to the common connection electrode 27b through a contact hole 26i formed in the interlayer insulating film 25.
- the common connection electrode 27b is electrically connected to the common electrode of the counter substrate 30 as in the first embodiment.
- each storage capacitor element 17 is covered with a gate insulating film 18 in the same manner as in the first embodiment, and the lower electrode 12ed provided for each pixel.
- the dielectric layer 13e is provided on the lower electrode 12ed, and the upper electrode 14e is provided so as to overlap the lower electrode 12ed with the dielectric layer 13e interposed therebetween.
- the lower electrode 12ed is formed of the same material in the same layer as the metal layer 12a of the multilayer body 16, and the dielectric layer 13e is formed of the same material in the same layer as the insulating layer 13a.
- the electrode 14e is formed of the same material in the same layer as the gate electrode 14ad.
- a part of the lower metal layer 12e constituting the lower electrode 12ed is exposed from the dielectric layer 13e and the upper electrode 14e, and the exposed part constitutes the terminal part 12et.
- the terminal portion 12et is connected to the pixel electrode 27a through a contact hole (second contact hole) 26j formed continuously in the interlayer insulating film 25 and the gate insulating film 18.
- the upper electrode 14e is connected to a connection electrode 27f provided on the interlayer insulating film 25 through a contact hole (first contact hole) 26k formed continuously in the interlayer insulating film 25 and the gate insulating film 18.
- connection electrode 27f is provided inside the opening 29 formed in the pixel electrode 27a so as to be separated from the pixel electrode 27a, and is connected to the storage capacitor wiring 23c through a contact hole 26l formed in the interlayer insulating film 25. ing. Thus, the upper electrode 14e is electrically connected to the storage capacitor line 23c.
- FIG. 14 is a cross-sectional view showing a state in which the laminated film 15 is patterned to form a lower metal layer 12e, an insulating layer 13f, and an upper metal layer 14f for forming the gate electrode 14ad and the storage capacitor element 17.
- FIG. 15 is a cross-sectional view showing a state in which the semiconductor layer 22, the source electrode 23ad, the drain electrode 23b, and the storage capacitor wiring 23c are formed.
- FIG. 16 is a cross-sectional view showing a state in which the contact holes 26a, 26e, 26f, 26j, 26k, and 26l are formed by patterning the interlayer insulating film 25 and the gate insulating film 18.
- 14 to 16 show portions corresponding to the respective cross sections (AA cross section, BB cross section, CC cross section, DD cross section) of FIG. In FIGS. 14, 15, and 16, the resist layer is not shown.
- the manufacturing method of the active matrix substrate 10 of this embodiment also includes a laminated film forming process, a laminated film patterning process, a gate insulating film forming process, a drain electrode forming process, an interlayer insulating film forming process, a contact hole forming process, and a pixel electrode. It includes a forming process.
- a metal film 12 such as an aluminum film, an insulating film 13 such as a silicon nitride film, and a metal such as a titanium film are formed on an insulating substrate 11 such as a glass substrate by sputtering or plasma CVD.
- a laminated film 15 is formed by sequentially forming the film 14.
- the gate wiring 14a and the gate electrode 14ad provided on the stacked body 16, and the lower metal layer 12e, the insulating layer 13f, and the upper metal layer 14f for forming the storage capacitor element 17 are simultaneously formed. Thereafter, the resist layer used as a mask is removed by ashing. At this stage, the insulating layer 13f and the upper metal layer 14f are laminated on the entire lower metal layer 12e.
- a titanium film and an aluminum film are sequentially formed by a sputtering method to form a metal laminated film, and the metal laminated film is formed.
- patterning is performed by photolithography using the resist layer formed using the third photomask as a mask to form the source wiring 23a, the source electrode 23ad, the drain electrode 23b, and the storage capacitor wiring 23c.
- the resist layer used as a mask is removed by ashing.
- the channel portion is patterned as shown in FIG.
- the TFT 24 having the above is formed.
- the n + amorphous silicon layer 20b on the etching suppression layer 19b is also removed by etching.
- Interlayer insulating film formation process For example, a silicon nitride film is formed on the substrate on which the TFT 24 has been formed in the drain electrode forming step by plasma CVD, as in the first embodiment, and the interlayer insulating film 25 is formed.
- the interlayer insulating film 25 formed in the interlayer insulating film forming step, the gate insulating film 18, the upper metal layer 14f, and the insulating layer 13f are used as a mask with a resist layer formed using a fourth photomask as a mask, for example. Patterning is simultaneously performed by photolithography that performs dry etching with a fluorinated gas such as 4 gas, and contact holes 26a, 26e, 26f, 26j, 26k, and 26l are collectively formed as shown in FIG.
- the contact holes 26g, 26h, and 26i are formed at the same time, and the metal layer 14f and the insulating layer 13f in the contact hole 26j are removed to expose the lower metal layer 12e, and the terminal portion 12et is formed at the exposed portion of the lower metal layer 12e.
- the dielectric layer 1 is configured such that the metal layer 14f and the upper electrode 14e overlap with the insulating layer 13f and the upper electrode 14e overlap 3e is formed. Accordingly, as in the first embodiment, the upper electrode 14e and the dielectric layer 13e, and the upper electrode 14e in the lower metal layer 12e, as well as the contact holes 26a, 26e, 26f, 26g, 26h, 26i, 26j, 26k, and 26l.
- the storage capacitor element 17 having the lower electrode 12ed constituted by a portion where the dielectric layer 13e overlaps is formed.
- the etching in the region where the contact holes 26a and 26f are formed is performed because the drain electrode 23b and the leading end portion 23aa of the source wiring 23a function as an etching stopper, and thus the drain electrode 23b and the leading end portion 23aa of the source wiring 23a. Stops when is exposed. Further, the etching of the regions where the contact holes 26e, 26g, 26h, and 26k are formed is suppressed by the etching suppression layer 19b, and the progress of the etching of the regions where the contact holes 26e, 26g, 26h, and 26k are formed is the contact hole 26j.
- the storage capacitor element 17 is damaged due to the etching of the upper electrode 14e and the dielectric layer 13e, the connection portion 28 is damaged due to the etching of the one end portion 14da of the lead-out wiring 14d, and the terminal portions 14at and 14dt are damaged. Damage caused by etching is suppressed. Thereafter, the resist layer used as a mask is removed by ashing.
- ⁇ Pixel electrode formation process> an ITO film is formed by sputtering on the substrate on which the contact holes 26a, 26e, 26f, 26g, 26h, 26i, 26j, 26k, and 26l are formed in the contact hole forming step. Patterning is performed by photolithography with etching using the resist layer formed using the photomask 5 as a mask, and the pixel electrode 27a, the common connection electrode 27b, the gate connection electrode 27c, the connection connection electrode 27d, the source connection electrode 27e, and the connection The electrode 27f is formed. Thereafter, the resist layer used as a mask is removed by ashing.
- the active matrix substrate 10 can be manufactured as described above.
- the gate electrode 14ad is provided on the stacked body 16 in which the metal layer 12a and the insulating layer 13a are sequentially stacked, and the dielectric layer 13e of the storage capacitor element 17 is connected to the insulating layer 13a of the stacked body 16. Since the same layer is formed of the same material and is provided separately from the gate insulating film 18, the dielectric layer 13 e of the storage capacitor element 17 is formed to be thinner than the gate insulating film 18, and the unit area of the storage capacitor element 17.
- the storage capacitor element 17 having a predetermined capacity can be formed even if the area of the upper electrode 14e and the lower electrode 12ed is reduced, and the area of the storage capacitor element 17 can be reduced while ensuring a predetermined capacity. Can be small. Furthermore, as illustrated in the method for manufacturing the active matrix substrate, the storage capacitor element 17 having the dielectric layer 13b separate from the gate insulating film 18 can be formed without adding a new photomask. Therefore, the same effect as in the first embodiment can be obtained.
- the dielectric layers 13b and 13e of the storage capacitor element 17 are formed of a film (silicon nitride film) made of the same material as the gate insulating film 18, but the present invention is not limited to this, and the storage capacitor element
- the 17 dielectric layers 13 b and 13 e may be formed of a material having a relative dielectric constant higher than that of the gate insulating film 18. Even in this case, since the capacity per unit area of the storage capacitor element 17 can be increased, even if the area of the upper electrodes 14b and 14e and the lower electrodes 12bd and 12ed is reduced, the storage capacitor element having a predetermined capacity is obtained. 17 can be formed, and the area of the storage capacitor element 17 can be reduced while securing a predetermined capacity.
- the resist layer used as a mask for patterning the interlayer insulating film 25, the gate insulating film 18 and the like is removed.
- the pixel electrode 27a and the gate connection electrode are left with the resist layer remaining. 27c or the like may be formed.
- liquid crystal display device S and the active matrix substrate 10 constituting the liquid crystal display device S have been described.
- the present invention is not limited to this, and other display devices such as organic EL (Electro-Luminescence) display devices and the like It can also be applied to manufacturing.
- the present invention is useful for an active matrix substrate, a liquid crystal display device including the same, and a method for manufacturing the active matrix substrate.
- the present invention suppresses an increase in manufacturing steps and a decrease in the aperture ratio of pixels.
- the present invention is suitable for an active matrix substrate that is required to form a storage capacitor element having a desired capacity, a liquid crystal display device including the active matrix substrate, and a method for manufacturing the active matrix substrate.
- S liquid crystal display device 10 active matrix substrate 11 insulating substrate (substrate) 12 Metal film (first conductive film) 12a Metal layer (conductive layer) 12b Retention capacitance wiring (lower conductive layer) 12bd, 12ed Lower electrode 12e Lower metal layer (lower conductive layer) 13 Insulating film 13a, 13c, 13f Insulating layer 13b, 13e Dielectric layer 14 Metal film (second conductive film) 14a Gate wiring 14at Gate terminal portion 14b, 14e Upper electrode 14c, 14f Metal layer (upper conductive layer) DESCRIPTION OF SYMBOLS 15 Laminated
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
Abstract
ゲート電極(14ad)は導電層(12a)及び絶縁層(13a)が順に積層された積層体(16)上に設けられ、保持容量素子(17)は導電層(12a)と同一層に同一材料によって形成された下部電極(12bd)と下部電極(12bd)上に絶縁層(13a)と同一層に同一材料によって形成された誘電層(13b)と誘電層(13b)を介して下部電極(12bd)に重なるようにゲート電極(14ad)と同一層に同一材料によって形成された上部電極(14b)とを有し、保持容量素子(17)に接続するためのコンタクトホール(26b)は層間絶縁膜(25)とゲート絶縁膜(18)とに連続して形成され、誘電層(13b)及び上部電極(14b)は層間絶縁膜(25)及びゲート絶縁膜(18)と共に下部電極(12bd)を構成する下部導電層(12b)を部分的に露出させるように形成されている。
Description
本発明は、アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法に関するものである。
アクティブマトリクス駆動方式の液晶表示装置は、画像の最小単位である画素毎に薄膜トランジスタ(Thin Film Transistor、以下、TFTと称する)が設けられ、TFTを介して選択された各画素毎に信号電圧を印加することにより所望の表示を行うように構成されている。また、液晶表示装置には、TFTがオフ期間中の信号電圧を保持するための保持容量素子が各画素に設けられている。
この保持容量素子は、誘電層を介して互いに対向する上部電極及び下部電極を有しており、製造プロセスの簡略化及び製造コストの低減を目的として、TFTなどと併せてアクティブマトリクス基板上に形成される。例えば、ボトムゲート型のTFTである場合には、下部電極がゲート電極、誘電層がゲート絶縁膜、上部電極がソース電極及びドレイン電極と同時にそれぞれ形成される。
このように保持容量素子をTFTと併せて形成する場合には、上部電極及び下部電極がTFTを構成する各電極と同一の非透過の金属材料によってそれぞれ形成されるため、保持容量素子が設けられた領域は非透過領域となり画素の開口率を低下させる要因となる。そして、ゲート絶縁膜が保持容量素子の誘電層として用いられるので、その誘電層の厚さはゲート絶縁膜がTFTでの絶縁耐圧を確保するように設定される。このため、所定の容量の保持容量素子を形成するには、ゲート絶縁膜の厚さに応じて一定以上の面積で上部電極及び下部電極を設ける必要がある。したがって、画素の高精細化に伴って画素サイズが小さくなると、画素内で保持容量素子が占める面積が大きくなり画素の開口率が低下する。そこで、上部電極及び下部電極の面積を小さくしても所定の容量を有する保持容量素子の構成が従来から提案されている。
例えば、特許文献1には、保持容量素子の下部電極上のゲート絶縁膜がエッチングにより除去され、その下部電極上にゲート絶縁膜とは別個に保持容量素子の誘電層が設けられた構成が開示されている。そして、これによれば、保持容量素子の誘電層を薄く形成する又はその誘電層の比誘電率を上げて、保持容量素子の単位面積当たりの容量を増加させることにより、補助容量素子の面積を画素電極の面積と比較して相対的に減少させることができる、と記載されている。
しかし、特許文献1のように下部電極上のゲート絶縁膜をエッチングにより除去し、その下部電極上に保持容量素子の誘電層をゲート絶縁膜と別個に設ける場合には、エッチングの際のマスクとしてレジスト層をゲート絶縁膜上に形成するために新たなフォトマスクの追加が必要になると共に、そのレジスト層を形成するために、レジスト塗布、露光、現像などの処理を行う必要があり、製造工程が大幅に増加してしまうので、改善の余地がある。
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、製造工程の増加及び画素の開口率の低下を抑制して、所望の容量の保持容量素子を形成することにある。
上記の目的を達成するために、この発明は、製造工程の増加を抑えながら、保持容量素子の誘電層をゲート絶縁膜とは別個に設けられるように工夫したものである。
具体的に、本発明に係るアクティブマトリクス基板は、薄膜トランジスタ及び保持容量素子と、上記薄膜トランジスタ及び保持容量素子に重なるように設けられた層間絶縁膜と、上記層間絶縁膜上に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して上記薄膜トランジスタ及び保持容量素子に電気的に接続された画素電極とを備え、上記薄膜トランジスタが、ゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられて上記画素電極に電気的に接続されたドレイン電極を有するアクティブマトリクス基板であって、上記ゲート電極は、導電層及び絶縁層が順に積層された積層体上に設けられ、上記保持容量素子は、上記導電層と同一層に同一材料によって形成された下部電極と、該下部電極上に上記絶縁層と同一層に同一材料によって形成された誘電層と、該誘電層を介して上記下部電極に重なるように上記ゲート電極と同一層に同一材料によって形成された上部電極とを有し、上記保持容量素子に電気的に接続するためのコンタクトホールは、上記層間絶縁膜と上記ゲート絶縁膜とに連続して形成され、上記誘電層及び上部電極は、上記層間絶縁膜及びゲート絶縁膜と共に上記下部電極を構成する下部導電層を部分的に露出させるように形成されていることを特徴とする。
上記の構成によると、導電層及び絶縁層が順に積層された積層体上にゲート電極が設けられ、保持容量素子を構成する誘電層が積層体の絶縁層と同一層に同一材料により形成されてゲート絶縁膜とは別個に設けられているため、その誘電層の膜厚及び材料を任意に設定することが可能になる。そのことにより、保持容量素子の誘電層を薄く形成する又はその誘電層を比誘電率の比較的高い材料によって形成し、保持容量素子の単位面積当たりの容量を増加させることで、上部電極及び下部電極の面積を小さくしても所定の容量を有する保持容量素子を形成することが可能になる。すなわち、所定の容量を確保しながら保持容量素子の面積を小さくすることが可能になる。
また、上記のようなアクティブマトリクス基板を製造する場合には、導電膜、絶縁膜及び導電膜を順に成膜し、それら導電膜、絶縁膜及び導電膜をフォトリソグラフィーによって同時にパターニングすることにより、積層体上に設けられたゲート電極と、下部電極を構成する下部導電層、誘電層を形成するための絶縁層、及び上部電極を形成するための上部導電層とを同時に形成し、その後に、ゲート絶縁膜及び層間絶縁膜を成膜し、層間絶縁膜、ゲート絶縁膜、上記絶縁層及び上部導電層をフォトリソグラフィーによって同時にパターニングすることにより、ドレイン電極及び保持容量素子に接続するための各コンタクトホールと共に、上部導電層から上部電極、絶縁層から誘電層をそれぞれ形成し、それら上部電極及び誘電層と、下部導電層における上部電極及び誘電層が重なる部分で構成された下部電極とを有する保持容量素子を形成することが可能になる。このようにすれば、新たなフォトマスクを追加することなく、ゲート絶縁膜とは別個の誘電層を有する保持容量素子を形成することが可能になる。
したがって、製造工程の増加及び画素の開口率の低下を抑制して、所望の容量の保持容量素子を形成することが可能になる。
さらに、上記薄膜トランジスタは、上記ゲート絶縁膜を介して上記ゲート電極に重なると共に上記ドレイン電極に接続された半導体層を有し、上記層間絶縁膜と上記ゲート絶縁膜との間には、上記半導体層と同一層に同一材料によって上記上部電極に重なるようにエッチング抑制層が設けられ、上記層間絶縁膜上には、上記画素電極とは別個に接続電極が設けられ、上記層間絶縁膜及びゲート絶縁膜には、上記画素電極と保持容量素子とを電気的に接続するためのコンタクトホールとは別個に、上記接続電極と上記保持容量素子とを電気的に接続するためのコンタクトホールが形成され、上記画素電極と保持容量素子とを電気的に接続するためのコンタクトホール及び上記接続電極と保持容量素子とを電気的に接続するためのコンタクトホールは、一方が上記上部電極に接続するための第1コンタクトホール、他方が上記下部導電層に接続するための第2コンタクトホールをそれぞれ構成し、上記第1コンタクトホールは、上記エッチング抑制層にも形成されていることが好ましい。
上記の構成によると、当該アクティブマトリクス基板の製造において、層間絶縁膜及びゲート絶縁膜をフォトリソグラフィーによって同時にパターニングすることにより、上部電極に接続するための第1コンタクトホールと下部導電層に接続するための第2コンタクトホールとを一括して形成する場合に、第1コンタクトホールを形成する領域のエッチングがエッチング抑制層により抑制されて、第1コンタクトホールを形成する領域でのエッチングの進行が第2コンタクトホールを形成する領域でのエッチングの進行よりも遅くなる。そのことにより、上部電極及び誘電層がエッチングされることによる保持容量素子の破損を抑制することが可能になる。そして、エッチング抑制層は、薄膜トランジスタを構成する半導体層と同一層に同一材料によって設けられているため、半導体層と同時に形成することが可能である。このようにすれば、エッチング抑制層を形成するために製造工程が増加することが抑制される。
さらに、上記ゲート電極に接続されたゲート配線が設けられ、上記層間絶縁膜と上記ゲート絶縁膜との間には、上記半導体層と同一層に同一材料によって上記ゲート配線の端子部に重なるようにエッチング抑制層が設けられ、上記層間絶縁膜上には、ゲート接続電極が設けられ、上記層間絶縁膜及びゲート絶縁膜には、上記ゲート接続電極と上記ゲート配線の端子部とを接続するための第3コンタクトホールが形成され、上記第3コンタクトホールは、上記ゲート配線の端子部に重なるように設けられたエッチング抑制層にも形成されていることが好ましい。
上記の構成によると、当該アクティブマトリクス基板の製造において、層間絶縁膜及びゲート絶縁膜をフォトリソグラフィーによって同時にパターニングすることにより、ゲート配線の端子部に接続するための第3コンタクトホールと下部導電層に接続するための第2コンタクトホールとを一括して形成する場合に、第3コンタクトホールを形成する領域でのエッチングがエッチング抑制層により抑制されて、第3コンタクトホールを形成する領域でのエッチングの進行が第2コンタクトホールを形成する領域でのエッチングの進行よりも遅くなる。そのことにより、ゲート配線の端子部のエッチングによる破損を抑制することが可能になる。そして、ゲート配線の端子部に重なるエッチング抑制層も、薄膜トランジスタを構成する半導体層と同一層に同一材料によって設けられているため、半導体層と同時に形成することが可能である。このようにすれば、エッチング抑制層を形成するために製造工程が増加することが抑制される。
上記保持容量素子は、上記上部電極が上記コンタクトホールを介して上記画素電極に電気的に接続されていてもよい。
また、上記保持容量素子は、上記下部電極が上記コンタクトホールを介して上記画素電極に電気的に接続されていてもよい。
また、本発明に係る液晶表示装置は、上記構成のアクティブマトリクス基板と、上記アクティブマトリクス基板に対向して配置された対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えることを特徴とする。
このように構成された液晶表示装置においても、上記構成のアクティブマトリクス基板は有効である。
また、本発明に係るアクティブマトリクス基板の製造方法は、薄膜トランジスタ及び保持容量素子と、上記薄膜トランジスタ及び保持容量素子に重なるように設けられた層間絶縁膜と、上記層間絶縁膜上に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して上記薄膜トランジスタ及び保持容量素子に電気的に接続された画素電極とを備え、上記薄膜トランジスタが、ゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられて上記画素電極に電気的に接続されたドレイン電極を有するアクティブマトリクス基板を製造する方法であって、基板に、第1導電膜、絶縁膜及び第2導電膜を順に成膜することにより積層膜を形成する積層膜形成工程と、上記第1導電膜、絶縁膜及び第2導電膜を同時にパターニングすることにより、上記第2導電膜から上記ゲート電極を形成すると共に、上記第1導電膜から下部導電層、上記絶縁膜から絶縁層、上記第2導電膜から上部導電層を互いに重なるようにそれぞれ形成する積層膜パターニング工程と、上記ゲート電極及び上部導電層を覆うように上記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、上記ゲート絶縁膜上に上記ドレイン電極を形成するドレイン電極形成工程と、上記ドレイン電極を覆うと共に上記ゲート絶縁膜を介して上記上部導電層に重なるように層間絶縁膜を成膜する層間絶縁膜成膜工程と、上記層間絶縁膜、ゲート絶縁膜、上部導電層及び絶縁層を同時にパターニングすることにより、上記層間絶縁膜に上記ドレイン電極に電気的に接続するためのコンタクトホール、上記層間絶縁膜及びゲート絶縁膜に上記保持容量素子に電気的に接続するためのコンタクトホールをそれぞれ形成すると共に、上記下部導電層を部分的に露出させて、上記上部導電層から上部電極、上記絶縁層から上記上部電極が重なる誘電層をそれぞれ形成し、該上部電極及び誘電層と、上記下部導電層における上記上部電極及び誘電層が重なる部分で構成された下部電極とを有する上記保持容量素子を形成するコンタクトホール形成工程と、上記層間絶縁膜上に上記各コンタクトホールを介して上記ドレイン電極及び保持容量素子に電気的に接続するように上記画素電極を形成する画素電極形成工程とを含むことを特徴とする。
上記の製造方法によると、新たなフォトマスクを追加することなく、ゲート絶縁膜とは別個の誘電層を有する保持容量素子が形成される。そして、保持容量素子を構成する誘電層がゲート絶縁膜とは別個に形成されることにより、保持容量素子の誘電層の膜厚及び材料を任意に設定することが可能になるため、その誘電層を薄く形成する又は比誘電率が比較的高い材料で形成して保持容量素子の単位面積当たりの容量を増加させることで、上部電極及び下部電極の面積を小さくしても所定の容量を有する保持容量素子を形成することが可能になる。すなわち、所定の容量を確保しながら保持容量素子の面積を小さくすることが可能になる。したがって、製造工程の増加及び画素の開口率の低下を抑制して、所望の容量の保持容量素子を形成することが可能になる。
上記コンタクトホール形成工程では、上記層間絶縁膜及びゲート絶縁膜に、上記上部電極に接続するための第1コンタクトホール、上記下部導電層に接続するための第2コンタクトホールをそれぞれ形成し、上記画素電極形成工程では、上記第1コンタクトホール及び第2コンタクトホールの一方を介して上記保持容量素子に電気的に接続するように上記画素電極、他方を介して上記保持容量素子に電気的に接続するように接続電極をそれぞれ形成してもよい。
本発明によれば、ゲート電極の形成と同時に、下部導電層、絶縁層及び上部導電層を互いに重なるように形成し、層間絶縁膜及びゲート絶縁膜へのコンタクトホールの形成と同時に、絶縁層及び上部導電層をパターニングして、それら絶縁層及び上部導電層から保持容量素子を構成する誘電層及び上部電極をそれぞれ形成することにより、保持容量素子の誘電層がゲート絶縁膜とは別個に設けられるので、製造工程の増加及び画素の開口率の低下を抑制でき、所望の容量の保持容量素子を形成することができる。その結果、製造プロセスの簡略化及び製造コストの低減を図りながらも、表示品位を向上させることができる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態1》
図1~図11は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法の実施形態1を示している。
図1~図11は、本発明に係るアクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法の実施形態1を示している。
図1は、本実施形態の液晶表示装置Sを概略的に示す平面図である。図2は、図1のII-II線に沿って液晶表示装置Sを概略的に示す断面図である。図3は、アクティブマトリクス基板10の1画素及び各端子部の構成を概略的に示す平面図である。図4は、アクティブマトリクス基板10の1画素及び各端子部の構成を概略的に示す断面図である。図5~図11は、後述するように、本実施形態のアクティブマトリクス基板10の作製方法を説明するための図である。尚、図1では、説明の便宜上、偏光板の図示を省略している。また、図4は、図中左側から図中右側に向かって順に、図3におけるA-A線、B-B線、C-C線、D-D線、E-E線に沿ったアクティブマトリクス基板10の断面をそれぞれ示している。
<液晶表示装置Sの構成>
液晶表示装置Sは、図1及び図2に示すように、互いに対向して配置されたアクティブマトリクス基板10及び対向基板30と、これらアクティブマトリクス基板10と対向基板30との間に設けられた液晶層31と、アクティブマトリクス基板10と対向基板30とを互いに接着すると共に液晶層31を封入するためのシール材32とを備えている。
液晶表示装置Sは、図1及び図2に示すように、互いに対向して配置されたアクティブマトリクス基板10及び対向基板30と、これらアクティブマトリクス基板10と対向基板30との間に設けられた液晶層31と、アクティブマトリクス基板10と対向基板30とを互いに接着すると共に液晶層31を封入するためのシール材32とを備えている。
アクティブマトリクス基板10及び対向基板30は、例えば矩形状に形成され、図2に示すように、液晶層31側の表面に配向膜33,34がそれぞれ設けられていると共に、液晶層31とは反対側の表面に偏光板35,36がそれぞれ設けられている。液晶層31は、電気光学特性を有するネマチックの液晶材料などにより構成されている。シール材32は、図1に示すように、例えば対向基板30の各辺に沿って延びるように矩形枠状に形成されている。
また、液晶表示装置Sには、アクティブマトリクス基板10と対向基板30とが重なる領域であってシール材32の内側に画像表示を行う表示領域Dが規定され、この表示領域Dの外部にアクティブマトリクス基板10が対向基板30からL字状などに突出した実装部10aを有している。
表示領域Dは、例えば矩形状の領域であって、画像の最小単位である画素がマトリクス状に複数配列して構成されている。一方、実装部10aには、一辺側(図1中左辺側)に異方性導電膜(Anisotropic Conductive Film、以下、ACFと称する)を介して複数のゲートドライバ集積回路(Integrated Circuit、以下、ICと称する)チップ37が実装され、他辺側(図1中下辺側)にACFを介して複数のソースドライバICチップ38が実装されている。
<アクティブマトリクス基板10の構成>
アクティブマトリクス基板10は、表示領域Dにおいて、図3及び図4に示すように、絶縁性基板11上に、互いに並行して延びるように設けられた複数のゲート配線14aと、各ゲート配線14aの間に互いに並行して延びるように設けられた複数の保持容量配線(下部導電層)12bと、各ゲート配線14a及び各保持容量配線12bに重なるように設けられたゲート絶縁膜18と、ゲート絶縁膜18上に各ゲート配線14aに直交すると共に互いに並行して延びるように設けられた複数のソース配線23aとを備えている。ここで、ゲート配線14a及びソース配線23aは各画素を区画するように全体として格子状に設けられ、保持容量配線12bはゲート配線14aが延びる方向に並ぶ複数の画素に亘って延びている。
アクティブマトリクス基板10は、表示領域Dにおいて、図3及び図4に示すように、絶縁性基板11上に、互いに並行して延びるように設けられた複数のゲート配線14aと、各ゲート配線14aの間に互いに並行して延びるように設けられた複数の保持容量配線(下部導電層)12bと、各ゲート配線14a及び各保持容量配線12bに重なるように設けられたゲート絶縁膜18と、ゲート絶縁膜18上に各ゲート配線14aに直交すると共に互いに並行して延びるように設けられた複数のソース配線23aとを備えている。ここで、ゲート配線14a及びソース配線23aは各画素を区画するように全体として格子状に設けられ、保持容量配線12bはゲート配線14aが延びる方向に並ぶ複数の画素に亘って延びている。
さらに、アクティブマトリクス基板10は、各画素毎に設けられたTFT24及び保持容量素子17と、各TFT24及び各保持容量素子17に重なるように設けられた層間絶縁膜25と、層間絶縁膜25上に各画素に対応してマトリクス状に設けられた画素電極27aとを備えている。
各TFT24は、図4(A-A断面)に示すように、ボトムゲート型のTFTであり、ゲート配線14aの一部で構成されたゲート電極14adと、ゲート電極14adを覆うように設けられたゲート絶縁膜18と、ゲート絶縁膜18を介してゲート電極14adに重なるように島状に設けられた半導体層22と、各々半導体層22に接続されると共に互いに離間して設けられたソース電極23ad及びドレイン電極23bとを備えている。
ゲート電極14ad(ゲート配線14a)は、金属層(導電層)12a及び絶縁層13aが順に積層された積層体16上に設けられている。半導体層22は、真性アモルファスシリコン層19a及びn+アモルファスシリコン層20aが順に積層されて構成されている。n+アモルファスシリコン層20aは真性アモルファスシリコン層19aを露出させるように中央部分で一部除去されてゲート電極14adの幅方向(図4中左右方向)に2分されており、真性アモルファスシリコン層19aの露出した部分でチャネル部が構成されている。ソース電極23adは、図3に示すように各ソース配線23aの側方に突出した部分であり、2分された一方のn+アモルファスシリコン層20aに重なるように設けられている。また、ドレイン電極22bは、他方のn+アモルファスシリコン層20aに重なると共に、層間絶縁膜25に形成されたコンタクトホール26aを介して画素電極27aに接続されている。
各保持容量素子17は、図4(A-A断面)に示すように、保持容量配線12bの一部で構成された下部電極12bdと、下部電極12bd上に設けられた誘電層13bと、誘電層13bを介して下部電極12bdに重なるように設けられた上部電極14bとで構成されている。ここで、下部電極12bdは、金属層12aと同一層に同一材料によって形成されている。誘電層13bは、絶縁層13aと同一層に同一材料によって形成されている。上部電極14bは、ゲート電極14adと同一層に同一材料によって形成されている。
これら各保持容量素子17は、ゲート絶縁膜18と層間絶縁膜25とに連続して形成されたコンタクトホール(第1コンタクトホール)26bを介して上部電極14bが画素電極27aに接続されている。このコンタクトホール26bは、ゲート絶縁膜18と層間絶縁膜25との間に上部電極14bに重なるように設けられたエッチング抑制層19bを貫通して形成されている。このエッチング抑制層19bは、半導体層22の真性アモルファスシリコン層19aと同一層に同一材料によって形成されている。そして、上部電極14bは、各画素電極27aの図3中左右両側の部分に形成されたホール26cの内部で図4(B-B断面)に示すように誘電層13bと共に除去されて分断されており、互いに電気的に分離されている。このホール26cも、層間絶縁膜25とゲート絶縁膜18とに連続して形成されている。このように、誘電層13b及び上部電極14bは、保持容量配線12bを部分的に露出させるように形成されている。
また、各保持容量配線12bは、シール材32が設けられた領域まで延びており、その両端部が図3及び図4(C-C断面)に示す共通端子部12btをそれぞれ構成している。この共通端子部12btは、保持容量配線12b上に設けられた絶縁層13c及び金属層14cから露出しており、層間絶縁膜25とゲート絶縁膜18とに連続して形成されたコンタクトホール(第2コンタクトホール)26dを介して層間絶縁膜25上に設けられた共通接続電極27bに接続されている。この共通接続電極27bは、後述する対向基板30の共通電極にいわゆるコモン転移により電気的に接続されている。
各ゲート配線14aは、ゲートドライバICチップ37が実装される領域まで実装部10aに引き出され、その引き出された先端部分が図3及び図4(D-D断面)に示すゲート端子部14atを構成している。これら各ゲート端子部14atは、層間絶縁膜25とゲート絶縁膜18とに連続して形成されたコンタクトホール(第3コンタクトホール)26eを介して層間絶縁膜25上に設けられたゲート接続電極27cに接続されている。このコンタクトホール26eも、ゲート絶縁膜18と層間絶縁膜25との間にゲート端子部14atに重なるように設けられたエッチング抑制層19bを貫通して形成されている。ゲート接続電極27cは、ゲートドライバICチップ37に接続するための電極を構成している。
各ソース配線23aは、図3に示すように、ゲート配線14aと同一層に形成された引き出し配線14dに繋ぎ替える繋ぎ替え部28を介してソースドライバICチップ38が実装される領域まで実装部10aに引き出され、その引き出された先端部分がソース端子部14dtを構成している。ここで、引き出し配線14dは、ゲート配線14aと同様に積層体16上に設けられている。
繋ぎ替え部28は、例えばシール材32が配置される領域に設けられている。この繋ぎ替え部28では、表示領域Dのソース配線23aと同一層に設けられた引き出し端部23aaが図4(E-E断面)に示すように層間絶縁膜25に形成されたコンタクトホール26fを介して層間絶縁膜25上に設けられた繋ぎ替え接続電極27dに接続され、その繋ぎ替え接続電極27dが層間絶縁膜25とゲート絶縁膜18とに連続して形成された図3に示すコンタクトホール26gを介して引き出し配線14dの一端部14daに接続されている。このコンタクトホール26gも、ゲート絶縁膜18と層間絶縁膜25との間に引き出し配線14dの一端部14daに重なるように設けられたエッチング抑制層19bを貫通して形成されている。
そして、引き出し配線14dの他端部が構成するソース端子部14dtは、層間絶縁膜25とゲート絶縁膜18とに連続して形成されたコンタクトホール26hを介して層間絶縁膜25上に設けられたソース接続電極27eに接続されている。このコンタクトホール26hも、ゲート絶縁膜18と層間絶縁膜25との間にソース端子部14dtに重なるように設けられたエッチング抑制層19bを貫通して形成されている。ソース接続電極27eは、ソースドライバICチップ38に接続するための電極を構成している。
<対向基板30の構成>
対向基板30は、図示は省略するが、絶縁性基板上に、ゲート配線14a及びソース配線23aに対応するように格子状に設けられたブラックマトリクスと、そのブラックマトリクスの格子間に周期的に配列するようにそれぞれ設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられた共通電極と、その共通電極上に柱状に設けられたフォトスペーサとを備えている。
対向基板30は、図示は省略するが、絶縁性基板上に、ゲート配線14a及びソース配線23aに対応するように格子状に設けられたブラックマトリクスと、そのブラックマトリクスの格子間に周期的に配列するようにそれぞれ設けられた赤色層、緑色層及び青色層を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられた共通電極と、その共通電極上に柱状に設けられたフォトスペーサとを備えている。
<液晶表示装置Sの作動>
上記構成の液晶表示装置Sでは、各画素において、ゲートドライバICチップ37からゲート信号がゲート配線14aを介してゲート電極14adに送られて、TFT24がオン状態になったときに、ソースドライバICチップ38からソース信号がソース配線23aを介してソース電極23adに送られて、半導体層22及びドレイン電極23bを介して、画素電極27aに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板10の各画素電極27aと対向基板30の共通電極との間において電位差が生じ、液晶層31に所定の電圧が印加される。また、TFT24がオフ状態のときには、保持容量素子17における下部電極12bdと上部電極14bとの間に形成された保持容量によって、画素電極27aに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Sでは、液晶層31に印加する電圧の大きさによって液晶分子の配向状態を各画素毎に変えることにより、液晶層31の光透過率を調整して所望の画像が表示される。
上記構成の液晶表示装置Sでは、各画素において、ゲートドライバICチップ37からゲート信号がゲート配線14aを介してゲート電極14adに送られて、TFT24がオン状態になったときに、ソースドライバICチップ38からソース信号がソース配線23aを介してソース電極23adに送られて、半導体層22及びドレイン電極23bを介して、画素電極27aに所定の電荷が書き込まれる。このとき、アクティブマトリクス基板10の各画素電極27aと対向基板30の共通電極との間において電位差が生じ、液晶層31に所定の電圧が印加される。また、TFT24がオフ状態のときには、保持容量素子17における下部電極12bdと上部電極14bとの間に形成された保持容量によって、画素電極27aに書き込まれた電圧の低下が抑制される。そして、液晶表示装置Sでは、液晶層31に印加する電圧の大きさによって液晶分子の配向状態を各画素毎に変えることにより、液晶層31の光透過率を調整して所望の画像が表示される。
-製造方法-
次に、上記アクティブマトリクス基板10及び液晶表示装置Sを製造する方法について、図5~図11を参照しながら説明する。
次に、上記アクティブマトリクス基板10及び液晶表示装置Sを製造する方法について、図5~図11を参照しながら説明する。
図5は、絶縁性基板11上に積層膜15を形成した状態を示す断面図である。図6は、積層膜15をパターニングして、ゲート電極14ad、及び保持容量素子17を形成するための保持容量配線12b、絶縁層13c及び導電層14cを形成した状態を示す断面図である。図7は、ゲート絶縁膜18を成膜した状態を示す断面図である。図8は、半導体層形成部22’及びエッチング抑制層19bを形成した状態を示す断面図である。図9は、半導体層22、ソース電極23ad及びドレイン電極23bを形成した状態を示す断面図である。図10は、層間絶縁膜25を成膜した状態を示す断面図である。図11は、層間絶縁膜25及びゲート絶縁膜18をパターニングして各コンタクトホール26a,26b,26d,26e,26f及びホール26cを形成した状態を示す断面図である。尚、図5~図11は、図4の各断面(A-A断面、B-B断面、C-C断面、D-D断面、E-E断面)に対応する箇所を示している。また、図6,8,9,11では、レジスト層の図示を省略している。
本実施形態の液晶表示装置Sの製造方法は、アクティブマトリクス基板作製工程、対向基板作製工程、貼り合わせ工程及び実装工程を含んでいる。
<アクティブマトリクス基板作製工程>
アクティブマトリクス基板作製工程は、積層膜形成工程、積層膜パターニング工程、ゲート絶縁膜成膜工程、ドレイン電極形成工程、層間絶縁膜成膜工程、コンタクトホール形成工程、及び画素電極形成工程を含む。
アクティブマトリクス基板作製工程は、積層膜形成工程、積層膜パターニング工程、ゲート絶縁膜成膜工程、ドレイン電極形成工程、層間絶縁膜成膜工程、コンタクトホール形成工程、及び画素電極形成工程を含む。
<積層膜形成工程>
ガラス基板などの絶縁性基板11上に、図5に示すように、例えば、スパッタリング法により第1導電膜としてアルミニウム膜などの金属膜12を成膜し、続いてその金属膜12上にプラズマCVD(Chemical Vapor Deposition)法により窒化シリコン膜などの絶縁膜13を成膜し、さらにその絶縁膜13上にスパッタリング法により第2導電膜としてチタン膜などの金属膜14を成膜する。このように、金属膜12、絶縁膜13及び金属膜14を順に成膜することにより積層膜15が形成される。
ガラス基板などの絶縁性基板11上に、図5に示すように、例えば、スパッタリング法により第1導電膜としてアルミニウム膜などの金属膜12を成膜し、続いてその金属膜12上にプラズマCVD(Chemical Vapor Deposition)法により窒化シリコン膜などの絶縁膜13を成膜し、さらにその絶縁膜13上にスパッタリング法により第2導電膜としてチタン膜などの金属膜14を成膜する。このように、金属膜12、絶縁膜13及び金属膜14を順に成膜することにより積層膜15が形成される。
<積層膜パターニング工程>
積層膜形成工程で絶縁性基板11上に形成された積層膜15における金属膜12、絶縁膜13及び金属膜14を、第1のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーにより同時にパターニングして、図6に示すように、金属膜12から金属層12a、絶縁膜13から絶縁層13a、金属膜14からゲート配線14a及びゲート電極14adを互いに重なるようにそれぞれ形成すると共に、金属膜12から保持容量配線12b、絶縁膜13から絶縁層13c、金属膜14から金属層(上部導電層)14cを互いに重なるようにそれぞれ形成する。そのことにより、積層体16上に設けられたゲート配線14a及びゲート電極14adと、保持容量素子17を形成するための保持容量配線12b、絶縁層13c及び金属層14cとが同時に形成される。その後、マスクとして用いたレジスト層をアッシングにより除去する。この段階では、保持容量配線12bの全体に絶縁層13c及び金属層14cが積層されている。
積層膜形成工程で絶縁性基板11上に形成された積層膜15における金属膜12、絶縁膜13及び金属膜14を、第1のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーにより同時にパターニングして、図6に示すように、金属膜12から金属層12a、絶縁膜13から絶縁層13a、金属膜14からゲート配線14a及びゲート電極14adを互いに重なるようにそれぞれ形成すると共に、金属膜12から保持容量配線12b、絶縁膜13から絶縁層13c、金属膜14から金属層(上部導電層)14cを互いに重なるようにそれぞれ形成する。そのことにより、積層体16上に設けられたゲート配線14a及びゲート電極14adと、保持容量素子17を形成するための保持容量配線12b、絶縁層13c及び金属層14cとが同時に形成される。その後、マスクとして用いたレジスト層をアッシングにより除去する。この段階では、保持容量配線12bの全体に絶縁層13c及び金属層14cが積層されている。
<ゲート絶縁膜成膜工程>
積層膜パターニング工程でゲート配線14a及びゲート電極14adと保持容量素子17を形成するための保持容量配線12b、絶縁層13c及び金属層14cとが形成された基板上に、図7に示すように、プラズマCVD法により、例えば窒化シリコン膜などを成膜して、ゲート電極14ad及び金属層14cを覆うようにゲート絶縁膜18を成膜する。
積層膜パターニング工程でゲート配線14a及びゲート電極14adと保持容量素子17を形成するための保持容量配線12b、絶縁層13c及び金属層14cとが形成された基板上に、図7に示すように、プラズマCVD法により、例えば窒化シリコン膜などを成膜して、ゲート電極14ad及び金属層14cを覆うようにゲート絶縁膜18を成膜する。
<ドレイン電極形成工程>
ゲート絶縁膜成膜工程でゲート絶縁膜18が成膜された基板上に、プラズマCVD法により、例えば、真性アモルファスシリコン膜、及びリンなどがドープされたn+アモルファスシリコン膜を連続して成膜することにより、半導体積層膜を形成する。そして、その半導体積層膜を、第2のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、図8に示すように、真性アモルファスシリコン層19a及びn+アモルファスシリコン層20aが積層された半導体層形成部22’、及びn+アモルファスシリコン層20bが積層されたエッチング抑制層19bを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
ゲート絶縁膜成膜工程でゲート絶縁膜18が成膜された基板上に、プラズマCVD法により、例えば、真性アモルファスシリコン膜、及びリンなどがドープされたn+アモルファスシリコン膜を連続して成膜することにより、半導体積層膜を形成する。そして、その半導体積層膜を、第2のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、図8に示すように、真性アモルファスシリコン層19a及びn+アモルファスシリコン層20aが積層された半導体層形成部22’、及びn+アモルファスシリコン層20bが積層されたエッチング抑制層19bを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
次いで、半導体層形成部22’及びエッチング抑制層19bが形成された基板上に、スパッタリング法により、例えばチタン膜及びアルミニウム膜を順に成膜して金属積層膜を成膜し、その金属積層膜を、第3のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、ゲート絶縁膜18上のソース配線23a、ソース電極23ad及びドレイン電極23bを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
続いて、ソース電極23ad及びドレイン電極23bをマスクとして半導体層形成部22’のn+アモルファスシリコン層20aをエッチングすることにより、図9に示すように、チャネル部をパターニングして、半導体層22及びそれを備えたTFT24を形成する。このとき、エッチング抑制層19b上のn+アモルファスシリコン層20bもエッチングにより除去される。
<層間絶縁膜成膜工程>
ドレイン電極形成工程でTFT24が形成された基板上に、図10に示すように、プラズマCVD法により、例えば窒化シリコン膜を成膜して、ドレイン電極23bを覆うと共にゲート絶縁膜18を介して金属層14cに重なるように層間絶縁膜25を成膜する。
ドレイン電極形成工程でTFT24が形成された基板上に、図10に示すように、プラズマCVD法により、例えば窒化シリコン膜を成膜して、ドレイン電極23bを覆うと共にゲート絶縁膜18を介して金属層14cに重なるように層間絶縁膜25を成膜する。
<コンタクトホール形成工程>
層間絶縁膜成膜工程で成膜された層間絶縁膜25と、ゲート絶縁膜18、金属層14c及び絶縁層13cとを、第4のフォトマスクを用いて形成したレジスト層をマスクとして例えばCF4ガスなどのフッ化系ガスでドライエッチングを行うフォトリソグラフィーにより同時にパターニングして、図11に示すようにコンタクトホール26a,26b,26d,26e,26f及びホール26cを一括して形成し、その他のコンタクトホール26g,26hも同時に形成すると共に、ホール26c内の金属層14c及び絶縁層13cを除去して保持容量配線12bを部分的に露出させ、金属層14cから上部電極14b、絶縁層13cから上部電極14bが重なる誘電層13bをそれぞれ形成する。そのことにより、コンタクトホール26a,26b,26d,26e,26fと共に、上部電極14b及び誘電層13bと、保持容量配線12bにおける上部電極14b及び誘電層13bが重なる部分で構成された下部電極12bdとを有する保持容量素子17が形成される。また、コンタクトホール26dの形成と共に共通端子部12bt上の絶縁層13c及び金属層14cが除去されて共通端子部12btが露出する。このとき、コンタクトホール26a,26fを形成する領域でのエッチングは、ドレイン電極23b及びソース配線23aの引き出し端部23aaがエッチングストッパとして機能するため、これらドレイン電極23b及びソース配線23aの引き出し端部23aaが露出した時点で止まる。また、コンタクトホール26b,26e,26g,26hを形成する領域のエッチングはエッチング抑制層19bによりそれぞれ抑制されて、これらコンタクトホール26b,26e,26g,26hを形成する領域のエッチングの進行がホール26c及びコンタクトホール26dを形成する領域のエッチングの進行よりも遅くなる。そのことにより、上部電極14b及び誘電層13bがエッチングされることによる保持容量素子17の破損、引き出し配線14dの一端部14daがエッチングされることによる繋ぎ替え部28の破損、端子部14at,14dtのエッチングによる破損がそれぞれ抑制される。その後、マスクとして用いたレジスト層をアッシングにより除去する。
層間絶縁膜成膜工程で成膜された層間絶縁膜25と、ゲート絶縁膜18、金属層14c及び絶縁層13cとを、第4のフォトマスクを用いて形成したレジスト層をマスクとして例えばCF4ガスなどのフッ化系ガスでドライエッチングを行うフォトリソグラフィーにより同時にパターニングして、図11に示すようにコンタクトホール26a,26b,26d,26e,26f及びホール26cを一括して形成し、その他のコンタクトホール26g,26hも同時に形成すると共に、ホール26c内の金属層14c及び絶縁層13cを除去して保持容量配線12bを部分的に露出させ、金属層14cから上部電極14b、絶縁層13cから上部電極14bが重なる誘電層13bをそれぞれ形成する。そのことにより、コンタクトホール26a,26b,26d,26e,26fと共に、上部電極14b及び誘電層13bと、保持容量配線12bにおける上部電極14b及び誘電層13bが重なる部分で構成された下部電極12bdとを有する保持容量素子17が形成される。また、コンタクトホール26dの形成と共に共通端子部12bt上の絶縁層13c及び金属層14cが除去されて共通端子部12btが露出する。このとき、コンタクトホール26a,26fを形成する領域でのエッチングは、ドレイン電極23b及びソース配線23aの引き出し端部23aaがエッチングストッパとして機能するため、これらドレイン電極23b及びソース配線23aの引き出し端部23aaが露出した時点で止まる。また、コンタクトホール26b,26e,26g,26hを形成する領域のエッチングはエッチング抑制層19bによりそれぞれ抑制されて、これらコンタクトホール26b,26e,26g,26hを形成する領域のエッチングの進行がホール26c及びコンタクトホール26dを形成する領域のエッチングの進行よりも遅くなる。そのことにより、上部電極14b及び誘電層13bがエッチングされることによる保持容量素子17の破損、引き出し配線14dの一端部14daがエッチングされることによる繋ぎ替え部28の破損、端子部14at,14dtのエッチングによる破損がそれぞれ抑制される。その後、マスクとして用いたレジスト層をアッシングにより除去する。
<画素電極形成工程>
コンタクトホール形成工程でコンタクトホール26a,26b,26d,26e,26f,26g,26h及びホール26cが形成された基板上に、スパッタリング法により、例えばITO(Indium Tin Oxide)膜を成膜し、そのITO膜を、第5のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、画素電極27a、共通接続電極27b、ゲート接続電極27c、繋ぎ替え接続電極27d及びソース接続電極27eを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
コンタクトホール形成工程でコンタクトホール26a,26b,26d,26e,26f,26g,26h及びホール26cが形成された基板上に、スパッタリング法により、例えばITO(Indium Tin Oxide)膜を成膜し、そのITO膜を、第5のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、画素電極27a、共通接続電極27b、ゲート接続電極27c、繋ぎ替え接続電極27d及びソース接続電極27eを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
以上のようにして、アクティブマトリクス基板10を作製することができる。
<対向基板作製工程>
まず、ガラス基板などの絶縁性基板上の表面全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。
まず、ガラス基板などの絶縁性基板上の表面全体に、スピンコート法により、例えば、カーボンなどの微粒子が分散されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することによりパターニングして、ブラックマトリクスを形成する。
続いて、ブラックマトリクスが形成された基板上に、例えば赤、緑又は青に着色されたネガ型のアクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することによりパターニングして、選択した色の着色層(例えば赤色層)を形成する。さらに、他の2色の着色層(例えば緑色層及び青色層)についても同様な工程を繰り返して形成して、カラーフィルタを形成する。
次いで、カラーフィルタが形成された基板上に、スパッタリング法により、例えばITO膜を成膜して、共通電極を形成する。その後、共通電極が形成された基板上に、スピンコート法により、ポジ型のフェノールノボラック系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に現像することにより、フォトスペーサを形成する。
以上のようにして、対向基板30を作製することができる。
<貼り合わせ工程>
まず、アクティブマトリクス基板10の表面に、印刷法によりポリイミド系樹脂を塗布した後、ラビング処理を行って、配向膜33を形成する。また、対向基板30の表面にも、印刷法によりポリイミド系樹脂を塗布した後、ラビング処理を行って、配向膜34を形成する。
まず、アクティブマトリクス基板10の表面に、印刷法によりポリイミド系樹脂を塗布した後、ラビング処理を行って、配向膜33を形成する。また、対向基板30の表面にも、印刷法によりポリイミド系樹脂を塗布した後、ラビング処理を行って、配向膜34を形成する。
次いで、例えば、ディスペンサなどを用いて、配向膜34が設けられた対向基板30に、紫外線硬化性及び熱硬化性を有する併用型樹脂などにより構成されたシール材32を矩形枠状に描画する。続いて、シール材32が描画された対向基板30におけるシール材32の内側の領域に液晶材料を所定量滴下する。
そして、液晶材料が滴下された対向基板30と、配向膜33が設けられたアクティブマトリクス基板10とを、減圧下で貼り合わせた後、その貼り合わせた貼合体を大気圧に開放することにより、貼合体の表面を加圧する。さらに、貼合体のシール材32にUV(UltraViolet)光を照射するしてシール材32を仮硬化させた後、その貼合体を加熱することにより、シール材32を本硬化させて、アクティブマトリクス基板10と対向基板30とを接着する。その後、互いに接着されたアクティブマトリクス基板10及び対向基板30の表面に、偏光板35,36をそれぞれ貼り付ける。
<実装工程>
貼り合わせ工程で作製された貼合体における実装部10aの各ドライバICチップ37,38を実装する領域にACFをそれぞれ配置した後、それらACFを介して各ドライバICチップ37,38を実装部10aに熱圧着することにより、各ドライバICチップ37,38を貼合体に実装する。
貼り合わせ工程で作製された貼合体における実装部10aの各ドライバICチップ37,38を実装する領域にACFをそれぞれ配置した後、それらACFを介して各ドライバICチップ37,38を実装部10aに熱圧着することにより、各ドライバICチップ37,38を貼合体に実装する。
以上の工程を行って、図1に示す液晶表示装置Sを製造することができる。
-実施形態1の効果-
したがって、この実施形態1のアクティブマトリクス基板10及びそれを備えた液晶表示装置S並びにそれらの製造方法によると、金属層12a及び絶縁層13aが順に積層された積層体16上にゲート電極14adが設けられ、保持容量素子17の誘電層13bが積層体16の絶縁層13aと同一層に同一材料によって形成されてゲート絶縁膜18とは別個に設けられているため、その誘電層13bの膜厚を任意に設定することができる。そのことにより、保持容量素子17の誘電層13bをゲート絶縁膜18よりも薄く形成してそれら保持容量素子17の単位面積当たりの容量を増加させることで、上部電極14b及び下部電極12bdの面積を小さくしても所定の容量を有する保持容量素子17を形成できる。すなわち、所定の容量を確保しながら保持容量素子17の面積を小さくすることができる。さらに、上記アクティブマトリクス基板作製工程に例示したように、新たなフォトマスクを追加することなく、ゲート絶縁膜18とは別個の誘電層13bを有する保持容量素子17を形成できる。したがって、製造工程の増加及び画素の開口率の低下を抑制でき、所望の容量の保持容量素子17を形成することができる。これにより、製造プロセスの簡略化及び製造コストの低減を図りながらも、表示品位を向上させることができる。
したがって、この実施形態1のアクティブマトリクス基板10及びそれを備えた液晶表示装置S並びにそれらの製造方法によると、金属層12a及び絶縁層13aが順に積層された積層体16上にゲート電極14adが設けられ、保持容量素子17の誘電層13bが積層体16の絶縁層13aと同一層に同一材料によって形成されてゲート絶縁膜18とは別個に設けられているため、その誘電層13bの膜厚を任意に設定することができる。そのことにより、保持容量素子17の誘電層13bをゲート絶縁膜18よりも薄く形成してそれら保持容量素子17の単位面積当たりの容量を増加させることで、上部電極14b及び下部電極12bdの面積を小さくしても所定の容量を有する保持容量素子17を形成できる。すなわち、所定の容量を確保しながら保持容量素子17の面積を小さくすることができる。さらに、上記アクティブマトリクス基板作製工程に例示したように、新たなフォトマスクを追加することなく、ゲート絶縁膜18とは別個の誘電層13bを有する保持容量素子17を形成できる。したがって、製造工程の増加及び画素の開口率の低下を抑制でき、所望の容量の保持容量素子17を形成することができる。これにより、製造プロセスの簡略化及び製造コストの低減を図りながらも、表示品位を向上させることができる。
《発明の実施形態2》
図12~図16は、本発明に係るアクティブマトリクス基板及びその製造方法の実施形態2を示している。尚、以降の各実施形態では、図1~図11と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図12~図16は、本発明に係るアクティブマトリクス基板及びその製造方法の実施形態2を示している。尚、以降の各実施形態では、図1~図11と同じ部分については同じ符号を付して、その詳細な説明を省略する。
図12は、本実施形態のアクティブマトリクス基板10の1画素及び各端子部の構成を概略的に示す平面図である。図13は、本実施形態のアクティブマトリクス基板10の1画素及び各端子部の構成を概略的に示す断面図である。また、図14~図16は、後述するように、本実施形態のアクティブマトリクス基板10の作製方法を説明するための図である。尚、図13は、図中左側から図中右側に向かって順に、図12におけるA-A線、B-B線、C-C線、D-D線に沿ったアクティブマトリクス基板10の断面をそれぞれ示している。
上記実施形態1では、各保持容量素子17において上部電極14bがコンタクトホール26bを介して画素電極27aに接続されているとしたが、本実施形態では、各保持容量素子17において下部電極12edがコンタクトホール26jを介して画素電極27aに電気的に接続されている。
本実施形態のアクティブマトリクス基板10は、上記実施形態1と同様に、液晶表示装置Sを構成しており、図12に示すように、ゲート配線14a及びソース配線23aが各画素を区画するように全体として格子状に設けられている。各TFT24は、図13(A-A断面)に示すように、上記実施形態1と同様のボトムゲート型のTFTであり、ゲート電極14adが金属層12a及び絶縁層13aが順に積層された積層体16上に設けられている。
各保持容量配線23cは、図13(B-B断面)に示すようにゲート絶縁膜18上にソース電極23ad及びドレイン電極23bと同一層に同一材料によって形成され、図12に示すようにソース配線23aが延びる方向に並ぶ複数の画素に亘って延びている。この保持容量配線23cは、シール材32が設けられた領域まで延びており、その両端部が図12に示す共通端子部23ctをそれぞれ構成している。この共通端子部23ctは、層間絶縁膜25に形成されたコンタクトホール26iを介して共通接続電極27bに接続されている。この共通接続電極27bは、上記実施形態1と同様に対向基板30の共通電極に電気的に接続されている。
そして、各保持容量素子17は、図13(B-B断面)に示すように、上記実施形態1と同様にゲート絶縁膜18に覆われており、各画素毎に設けられた下部電極12edと、下部電極12ed上に設けられた誘電層13eと、誘電層13eを介して下部電極12edに重なるように設けられた上部電極14eとで構成されている。ここで、上記実施形態1と同様に、下部電極12edは積層体16の金属層12aと同一層に同一材料によって形成され、誘電層13eは絶縁層13aと同一層に同一材料によって形成され、上部電極14eはゲート電極14adと同一層に同一材料によって形成されている。
下部電極12edを構成する下部金属層12eは、誘電層13e及び上部電極14eから一部が露出しており、その露出部分が端子部12etを構成している。この端子部12etは、層間絶縁膜25とゲート絶縁膜18とに連続して形成されたコンタクトホール(第2コンタクトホール)26jを介して画素電極27aに接続されている。一方、上部電極14eは、層間絶縁膜25とゲート絶縁膜18とに連続して形成されたコンタクトホール(第1コンタクトホール)26kを介して層間絶縁膜25上に設けられた接続電極27fに接続されている。この接続電極27fは、画素電極27aに形成された開口部29の内側に画素電極27aと分離して設けられ、層間絶縁膜25に形成されたコンタクトホール26lを介して保持容量配線23cに接続されている。このように上部電極14eは保持容量配線23cに電気的に接続されている。
-製造方法-
次に、上記アクティブマトリクス基板10を作製する方法について、図14~図16を参照しながら説明する。
次に、上記アクティブマトリクス基板10を作製する方法について、図14~図16を参照しながら説明する。
図14は、積層膜15をパターニングして、ゲート電極14ad、及び保持容量素子17を形成するための下部金属層12e、絶縁層13f及び上部金属層14fを形成した状態を示す断面図である。図15は、半導体層22、ソース電極23ad、ドレイン電極23b及び保持容量配線23cを形成した状態を示す断面図である。図16は、層間絶縁膜25及びゲート絶縁膜18をパターニングして各コンタクトホール26a,26e,26f,26j,26k,26lを形成した状態を示す断面図である。尚、図14~図16は、図13の各断面(A-A断面、B-B断面、C-C断面、D-D断面)に対応する箇所を示している。また、図14,15,16では、レジスト層の図示を省略している。
本実施形態のアクティブマトリクス基板10の作製方法も、積層膜形成工程、積層膜パターニング工程、ゲート絶縁膜成膜工程、ドレイン電極形成工程、層間絶縁膜成膜工程、コンタクトホール形成工程、及び画素電極形成工程を含んでいる。
<積層膜形成工程>
上記実施形態1と同様に、ガラス基板などの絶縁性基板11上に、スパッタリング法やプラズマCVD法により、アルミニウム膜などの金属膜12、窒化シリコン膜などの絶縁膜13、及びチタン膜などの金属膜14を順に成膜することにより積層膜15を形成する。
上記実施形態1と同様に、ガラス基板などの絶縁性基板11上に、スパッタリング法やプラズマCVD法により、アルミニウム膜などの金属膜12、窒化シリコン膜などの絶縁膜13、及びチタン膜などの金属膜14を順に成膜することにより積層膜15を形成する。
<積層膜パターニング工程>
積層膜形成工程で絶縁性基板11上に形成された積層膜15における金属膜12、絶縁膜13及び金属膜14を、第1のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーにより同時にパターニングして、図14に示すように、金属膜12から金属層12a、絶縁膜13から絶縁層13a、金属膜14からゲート配線14a及びゲート電極14adを互いに重なるようにそれぞれ形成すると共に、金属膜12から下部金属層12e、絶縁膜13から絶縁層13f、金属膜14から上部金属層(上部導電層)14fを互いに重なるようにそれぞれ形成する。そのことにより、積層体16上に設けられたゲート配線14a及びゲート電極14adと、保持容量素子17を形成するための下部金属層12e、絶縁層13f及び上部金属層14fとが同時に形成される。その後、マスクとして用いたレジスト層をアッシングにより除去する。この段階では、下部金属層12eの全体に絶縁層13f及び上部金属層14fが積層されている。
積層膜形成工程で絶縁性基板11上に形成された積層膜15における金属膜12、絶縁膜13及び金属膜14を、第1のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーにより同時にパターニングして、図14に示すように、金属膜12から金属層12a、絶縁膜13から絶縁層13a、金属膜14からゲート配線14a及びゲート電極14adを互いに重なるようにそれぞれ形成すると共に、金属膜12から下部金属層12e、絶縁膜13から絶縁層13f、金属膜14から上部金属層(上部導電層)14fを互いに重なるようにそれぞれ形成する。そのことにより、積層体16上に設けられたゲート配線14a及びゲート電極14adと、保持容量素子17を形成するための下部金属層12e、絶縁層13f及び上部金属層14fとが同時に形成される。その後、マスクとして用いたレジスト層をアッシングにより除去する。この段階では、下部金属層12eの全体に絶縁層13f及び上部金属層14fが積層されている。
<ゲート絶縁膜成膜工程>
積層膜パターニング工程でゲート配線14a及びゲート電極14adと保持容量素子17を形成するための下部金属層12e、絶縁層13f及び上部金属層14fとが形成された基板上に、上記実施形態1と同様に、プラズマCVD法により、例えば窒化シリコン膜を成膜して、ゲート絶縁膜18を成膜する。
積層膜パターニング工程でゲート配線14a及びゲート電極14adと保持容量素子17を形成するための下部金属層12e、絶縁層13f及び上部金属層14fとが形成された基板上に、上記実施形態1と同様に、プラズマCVD法により、例えば窒化シリコン膜を成膜して、ゲート絶縁膜18を成膜する。
<ドレイン電極形成工程>
ゲート絶縁膜成膜工程でゲート絶縁膜18が成膜された基板上に、上記実施形態1と同様に、プラズマCVD法により、例えば真性アモルファスシリコン膜及びn+アモルファスシリコン膜が積層された半導体積層膜を形成し、その半導体積層膜を、第2のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、真性アモルファスシリコン層19a及びn+アモルファスシリコン層20aが積層された半導体層形成部22’、及びn+アモルファスシリコン層20bが積層されたエッチング抑制層19bを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
ゲート絶縁膜成膜工程でゲート絶縁膜18が成膜された基板上に、上記実施形態1と同様に、プラズマCVD法により、例えば真性アモルファスシリコン膜及びn+アモルファスシリコン膜が積層された半導体積層膜を形成し、その半導体積層膜を、第2のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、真性アモルファスシリコン層19a及びn+アモルファスシリコン層20aが積層された半導体層形成部22’、及びn+アモルファスシリコン層20bが積層されたエッチング抑制層19bを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
次いで、半導体層形成部22’及びエッチング抑制層19bが形成された基板上に、スパッタリング法により、例えばチタン膜及びアルミニウム膜を順に成膜して金属積層膜を成膜し、その金属積層膜を、第3のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、ソース配線23a、ソース電極23ad、ドレイン電極23b及び保持容量配線23cを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
続いて、ソース電極23ad及びドレイン電極23bをマスクとして半導体層形成部22’のn+アモルファスシリコン層20aをエッチングすることにより、図15に示すように、チャネル部をパターニングして、半導体層22及びそれを備えたTFT24を形成する。このとき、エッチング抑制層19b上のn+アモルファスシリコン層20bもエッチングにより除去される。
<層間絶縁膜成膜工程>
ドレイン電極形成工程でTFT24が形成された基板上に、上記実施形態1と同様に、プラズマCVD法により、例えば窒化シリコン膜を成膜して、層間絶縁膜25を成膜する。
ドレイン電極形成工程でTFT24が形成された基板上に、上記実施形態1と同様に、プラズマCVD法により、例えば窒化シリコン膜を成膜して、層間絶縁膜25を成膜する。
<コンタクトホール形成工程>
層間絶縁膜成膜工程で成膜された層間絶縁膜25と、ゲート絶縁膜18、上部金属層14f及び絶縁層13fとを、第4のフォトマスクを用いて形成したレジスト層をマスクとして例えばCF4ガスなどのフッ化系ガスでドライエッチングを行うフォトリソグラフィーにより同時にパターニングして、図16に示すように、コンタクトホール26a,26e,26f,26j,26k,26lを一括して形成し、その他のコンタクトホール26g,26h,26iも同時に形成すると共に、コンタクトホール26j内の金属層14f及び絶縁層13fを除去して下部金属層12eを露出させ、その下部金属層12eの露出部分で端子部12etを構成し、金属層14fから上部電極14e、絶縁層13fから上部電極14eが重なる誘電層13eをそれぞれ形成する。そのことにより、上記実施形態1と同様に、コンタクトホール26a,26e,26f,26g,26h,26i,26j,26k,26lと共に、上部電極14e及び誘電層13eと、下部金属層12eにおける上部電極14e及び誘電層13eが重なる部分で構成された下部電極12edを有する保持容量素子17が形成される。このとき、コンタクトホール26a,26fを形成する領域でのエッチングは、ドレイン電極23b及びソース配線23aの引き出し端部23aaがエッチングストッパとして機能するため、これらドレイン電極23b及びソース配線23aの引き出し端部23aaが露出した時点で止まる。また、コンタクトホール26e,26g,26h,26kを形成する領域のエッチングがエッチング抑制層19bによってそれぞれ抑制されて、これらコンタクトホール26e,26g,26h,26kを形成する領域のエッチングの進行がコンタクトホール26jを形成する領域のエッチングの進行よりも遅くなる。そのことにより、上部電極14e及び誘電層13eがエッチングされることによる保持容量素子17の破損、引き出し配線14dの一端部14daがエッチングされることによる繋ぎ替え部28の破損、端子部14at,14dtのエッチングによる破損がそれぞれ抑制される。その後、マスクとして用いたレジスト層をアッシングにより除去する。
層間絶縁膜成膜工程で成膜された層間絶縁膜25と、ゲート絶縁膜18、上部金属層14f及び絶縁層13fとを、第4のフォトマスクを用いて形成したレジスト層をマスクとして例えばCF4ガスなどのフッ化系ガスでドライエッチングを行うフォトリソグラフィーにより同時にパターニングして、図16に示すように、コンタクトホール26a,26e,26f,26j,26k,26lを一括して形成し、その他のコンタクトホール26g,26h,26iも同時に形成すると共に、コンタクトホール26j内の金属層14f及び絶縁層13fを除去して下部金属層12eを露出させ、その下部金属層12eの露出部分で端子部12etを構成し、金属層14fから上部電極14e、絶縁層13fから上部電極14eが重なる誘電層13eをそれぞれ形成する。そのことにより、上記実施形態1と同様に、コンタクトホール26a,26e,26f,26g,26h,26i,26j,26k,26lと共に、上部電極14e及び誘電層13eと、下部金属層12eにおける上部電極14e及び誘電層13eが重なる部分で構成された下部電極12edを有する保持容量素子17が形成される。このとき、コンタクトホール26a,26fを形成する領域でのエッチングは、ドレイン電極23b及びソース配線23aの引き出し端部23aaがエッチングストッパとして機能するため、これらドレイン電極23b及びソース配線23aの引き出し端部23aaが露出した時点で止まる。また、コンタクトホール26e,26g,26h,26kを形成する領域のエッチングがエッチング抑制層19bによってそれぞれ抑制されて、これらコンタクトホール26e,26g,26h,26kを形成する領域のエッチングの進行がコンタクトホール26jを形成する領域のエッチングの進行よりも遅くなる。そのことにより、上部電極14e及び誘電層13eがエッチングされることによる保持容量素子17の破損、引き出し配線14dの一端部14daがエッチングされることによる繋ぎ替え部28の破損、端子部14at,14dtのエッチングによる破損がそれぞれ抑制される。その後、マスクとして用いたレジスト層をアッシングにより除去する。
<画素電極形成工程>
コンタクトホール形成工程でコンタクトホール26a,26e,26f,26g,26h,26i,26j,26k,26lが形成された基板上に、スパッタリング法により、例えばITO膜を成膜し、そのITO膜を、第5のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、画素電極27a、共通接続電極27b,ゲート接続電極27c、繋ぎ替え接続電極27d、ソース接続電極27e及び接続電極27fを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
コンタクトホール形成工程でコンタクトホール26a,26e,26f,26g,26h,26i,26j,26k,26lが形成された基板上に、スパッタリング法により、例えばITO膜を成膜し、そのITO膜を、第5のフォトマスクを用いて形成したレジスト層をマスクとしてエッチングを行うフォトリソグラフィーによりパターニングして、画素電極27a、共通接続電極27b,ゲート接続電極27c、繋ぎ替え接続電極27d、ソース接続電極27e及び接続電極27fを形成する。その後、マスクとして用いたレジスト層をアッシングにより除去する。
以上のようにして、アクティブマトリクス基板10を作製することができる。
-実施形態2の効果-
したがって、この実施形態2によっても、金属層12a及び絶縁層13aが順に積層された積層体16上にゲート電極14adが設けられ、保持容量素子17の誘電層13eが積層体16の絶縁層13aと同一層に同一材料によって形成されてゲート絶縁膜18とは別個に設けられているため、保持容量素子17の誘電層13eをゲート絶縁膜18よりも薄く形成してそれら保持容量素子17の単位面積当たりの容量を増加させることで、上部電極14e及び下部電極12edの面積を小さくしても所定の容量を有する保持容量素子17を形成でき、所定の容量を確保しながら保持容量素子17の面積を小さくすることができる。さらに、上記アクティブマトリクス基板の作製方法に例示したように、新たなフォトマスクを追加することなく、ゲート絶縁膜18とは別個の誘電層13bを有する保持容量素子17を形成できる。したがって、実施形態1と同様の効果を得ることができる。
したがって、この実施形態2によっても、金属層12a及び絶縁層13aが順に積層された積層体16上にゲート電極14adが設けられ、保持容量素子17の誘電層13eが積層体16の絶縁層13aと同一層に同一材料によって形成されてゲート絶縁膜18とは別個に設けられているため、保持容量素子17の誘電層13eをゲート絶縁膜18よりも薄く形成してそれら保持容量素子17の単位面積当たりの容量を増加させることで、上部電極14e及び下部電極12edの面積を小さくしても所定の容量を有する保持容量素子17を形成でき、所定の容量を確保しながら保持容量素子17の面積を小さくすることができる。さらに、上記アクティブマトリクス基板の作製方法に例示したように、新たなフォトマスクを追加することなく、ゲート絶縁膜18とは別個の誘電層13bを有する保持容量素子17を形成できる。したがって、実施形態1と同様の効果を得ることができる。
尚、上記各実施形態では、保持容量素子17の誘電層13b,13eをゲート絶縁膜18と同一材料の膜(窒化シリコン膜)から形成するとしたが、本発明はこれに限られず、保持容量素子17の誘電層13b,13eをゲート絶縁膜18よりも比誘電率の高い材料で形成してもよい。このようにしても、保持容量素子17の単位面積当たりの容量を増加させることができるため、上部電極14b,14e及び下部電極12bd,12edの面積を小さくしても所定の容量を有する保持容量素子17を形成でき、所定の容量を確保しながら保持容量素子17の面積を小さくすることができる。
また、上記各実施形態では、層間絶縁膜25及びゲート絶縁膜18などをパターニングするためにマスクとして用いたレジスト層を除去するとしたが、このレジスト層を残した状態で画素電極27a及びゲート接続電極27cなどが形成されていてもよい。
また、上記各実施形態では、液晶表示装置S及びそれを構成するアクティブマトリクス基板10について説明したが、本発明はこれに限られず、有機EL(Electro Luminescence)表示装置などの他の表示装置及びその製造にも適用することができる。
以上説明したように、本発明は、アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法について有用であり、特に、製造工程の増加及び画素の開口率の低下を抑制して、所望の容量の保持容量素子を形成することが要望されるアクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法に適している。
S 液晶表示装置
10 アクティブマトリクス基板
11 絶縁性基板(基板)
12 金属膜(第1導電膜)
12a 金属層(導電層)
12b 保持容量配線(下部導電層)
12bd,12ed 下部電極
12e 下部金属層(下部導電層)
13 絶縁膜
13a,13c,13f 絶縁層
13b,13e 誘電層
14 金属膜(第2導電膜)
14a ゲート配線
14at ゲート端子部
14b,14e 上部電極
14c,14f 金属層(上部導電層)
15 積層膜
16 積層体
17 保持容量素子
18 ゲート絶縁膜
19b エッチング抑制層
22 半導体層
23ad ゲート電極
23b ドレイン電極
24 TFT(薄膜トランジスタ)
25 層間絶縁膜
26a~26l コンタクトホール
26b,26k 第1コンタクトホール
26d,26j 第2コンタクトホール
26e 第3コンタクトホール
27a 画素電極
27b 共通接続電極(接続電極)
27f 接続電極
30 対向基板
31 液晶層
10 アクティブマトリクス基板
11 絶縁性基板(基板)
12 金属膜(第1導電膜)
12a 金属層(導電層)
12b 保持容量配線(下部導電層)
12bd,12ed 下部電極
12e 下部金属層(下部導電層)
13 絶縁膜
13a,13c,13f 絶縁層
13b,13e 誘電層
14 金属膜(第2導電膜)
14a ゲート配線
14at ゲート端子部
14b,14e 上部電極
14c,14f 金属層(上部導電層)
15 積層膜
16 積層体
17 保持容量素子
18 ゲート絶縁膜
19b エッチング抑制層
22 半導体層
23ad ゲート電極
23b ドレイン電極
24 TFT(薄膜トランジスタ)
25 層間絶縁膜
26a~26l コンタクトホール
26b,26k 第1コンタクトホール
26d,26j 第2コンタクトホール
26e 第3コンタクトホール
27a 画素電極
27b 共通接続電極(接続電極)
27f 接続電極
30 対向基板
31 液晶層
Claims (8)
- 薄膜トランジスタ及び保持容量素子と、
上記薄膜トランジスタ及び保持容量素子に重なるように設けられた層間絶縁膜と、
上記層間絶縁膜上に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して上記薄膜トランジスタ及び保持容量素子に電気的に接続された画素電極とを備え、
上記薄膜トランジスタが、ゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられて上記画素電極に電気的に接続されたドレイン電極を有するアクティブマトリクス基板であって、
上記ゲート電極は、導電層及び絶縁層が順に積層された積層体上に設けられ、
上記保持容量素子は、上記導電層と同一層に同一材料によって形成された下部電極と、該下部電極上に上記絶縁層と同一層に同一材料によって形成された誘電層と、該誘電層を介して上記下部電極に重なるように上記ゲート電極と同一層に同一材料によって形成された上部電極とを有し、
上記保持容量素子に電気的に接続するためのコンタクトホールは、上記層間絶縁膜と上記ゲート絶縁膜とに連続して形成され、
上記誘電層及び上部電極は、上記層間絶縁膜及びゲート絶縁膜と共に上記下部電極を構成する下部導電層を部分的に露出させるように形成されている
ことを特徴とするアクティブマトリクス基板。 - 請求項1に記載のアクティブマトリクス基板において、
上記薄膜トランジスタは、上記ゲート絶縁膜を介して上記ゲート電極に重なると共に上記ドレイン電極に接続された半導体層を有し、
上記層間絶縁膜と上記ゲート絶縁膜との間には、上記半導体層と同一層に同一材料によって上記上部電極に重なるようにエッチング抑制層が設けられ、
上記層間絶縁膜上には、上記画素電極とは別個に接続電極が設けられ、
上記層間絶縁膜及びゲート絶縁膜には、上記画素電極と保持容量素子とを電気的に接続するためのコンタクトホールとは別個に、上記接続電極と上記保持容量素子とを電気的に接続するためのコンタクトホールが形成され、
上記画素電極と保持容量素子とを電気的に接続するためのコンタクトホール及び上記接続電極と保持容量素子とを電気的に接続するためのコンタクトホールは、一方が上記上部電極に接続するための第1コンタクトホール、他方が上記下部導電層に接続するための第2コンタクトホールをそれぞれ構成し、
上記第1コンタクトホールは、上記エッチング抑制層にも形成されている
ことを特徴とするアクティブマトリクス基板。 - 請求項2に記載のアクティブマトリクス基板において、
上記ゲート電極に接続されたゲート配線が設けられ、
上記層間絶縁膜と上記ゲート絶縁膜との間には、上記半導体層と同一層に同一材料によって上記ゲート配線の端子部に重なるようにエッチング抑制層が設けられ、
上記層間絶縁膜上には、ゲート接続電極が設けられ、
上記層間絶縁膜及びゲート絶縁膜には、上記ゲート接続電極と上記ゲート配線の端子部とを接続するための第3コンタクトホールが形成され、
上記第3コンタクトホールは、上記ゲート配線の端子部に重なるように設けられたエッチング抑制層にも形成されている
ことを特徴とするアクティブマトリクス基板。 - 請求項1~3のいずれか1つに記載のアクティブマトリクス基板において、
上記保持容量素子は、上記上部電極が上記コンタクトホールを介して上記画素電極に電気的に接続されている
ことを特徴とするアクティブマトリクス基板。 - 請求項1~3のいずれか1つに記載のアクティブマトリクス基板において、
上記保持容量素子は、上記下部電極が上記コンタクトホールを介して上記画素電極に電気的に接続されている
ことを特徴とするアクティブマトリクス基板。 - 請求項1~5のいずれか1つに記載のアクティブマトリクス基板と、
上記アクティブマトリクス基板に対向して配置された対向基板と、
上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備える
ことを特徴とする液晶表示装置。 - 薄膜トランジスタ及び保持容量素子と、上記薄膜トランジスタ及び保持容量素子に重なるように設けられた層間絶縁膜と、上記層間絶縁膜上に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して上記薄膜トランジスタ及び保持容量素子に電気的に接続された画素電極とを備え、上記薄膜トランジスタが、ゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、及び該ゲート絶縁膜上に設けられて上記画素電極に電気的に接続されたドレイン電極を有するアクティブマトリクス基板を製造する方法であって、
基板に、第1導電膜、絶縁膜及び第2導電膜を順に成膜することにより積層膜を形成する積層膜形成工程と、
上記第1導電膜、絶縁膜及び第2導電膜を同時にパターニングすることにより、上記第2導電膜から上記ゲート電極を形成すると共に、上記第1導電膜から下部導電層、上記絶縁膜から絶縁層、上記第2導電膜から上部導電層を互いに重なるようにそれぞれ形成する積層膜パターニング工程と、
上記ゲート電極及び上部導電層を覆うように上記ゲート絶縁膜を成膜するゲート絶縁膜成膜工程と、
上記ゲート絶縁膜上に上記ドレイン電極を形成するドレイン電極形成工程と、
上記ドレイン電極を覆うと共に上記ゲート絶縁膜を介して上記上部導電層に重なるように層間絶縁膜を成膜する層間絶縁膜成膜工程と、
上記層間絶縁膜、ゲート絶縁膜、上部導電層及び絶縁層を同時にパターニングすることにより、上記層間絶縁膜に上記ドレイン電極に電気的に接続するためのコンタクトホール、上記層間絶縁膜及びゲート絶縁膜に上記保持容量素子に電気的に接続するためのコンタクトホールをそれぞれ形成すると共に、上記下部導電層を部分的に露出させて、上記上部導電層から上部電極、上記絶縁層から上記上部電極が重なる誘電層をそれぞれ形成し、該上部電極及び誘電層と、上記下部導電層における上記上部電極及び誘電層が重なる部分で構成された下部電極とを有する上記保持容量素子を形成するコンタクトホール形成工程と、
上記層間絶縁膜上に上記各コンタクトホールを介して上記ドレイン電極及び保持容量素子に電気的に接続するように上記画素電極を形成する画素電極形成工程とを含む
ことを特徴とするアクティブマトリクス基板の製造方法。 - 請求項7に記載のアクティブマトリクス基板の製造方法において、
上記コンタクトホール形成工程では、上記層間絶縁膜及びゲート絶縁膜に、上記上部電極に接続するための第1コンタクトホール、上記下部導電層に接続するための第2コンタクトホールをそれぞれ形成し、
上記画素電極形成工程では、上記第1コンタクトホール及び第2コンタクトホールの一方を介して上記保持容量素子に電気的に接続するように上記画素電極、他方を介して上記保持容量素子に電気的に接続するように接続電極をそれぞれ形成する
ことを特徴とするアクティブマトリクス基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/201,152 US20110309363A1 (en) | 2009-04-10 | 2010-02-04 | Active matrix substrate, liquid crystal display apparatus having the same, and method for manufacturing active matrix substrate |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009095525 | 2009-04-10 | ||
JP2009-095525 | 2009-04-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010116585A1 true WO2010116585A1 (ja) | 2010-10-14 |
Family
ID=42935885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2010/000667 WO2010116585A1 (ja) | 2009-04-10 | 2010-02-04 | アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20110309363A1 (ja) |
WO (1) | WO2010116585A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102566165A (zh) * | 2010-12-20 | 2012-07-11 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法和液晶显示器 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5507159B2 (ja) * | 2009-08-27 | 2014-05-28 | 株式会社ジャパンディスプレイ | 表示装置およびその製造方法 |
KR101210146B1 (ko) | 2010-04-05 | 2012-12-07 | 삼성디스플레이 주식회사 | 표시 장치 및 그의 제조 방법 |
KR101944916B1 (ko) | 2011-08-01 | 2019-02-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 |
TWI451179B (zh) * | 2011-11-17 | 2014-09-01 | Au Optronics Corp | 畫素結構及其製造方法 |
WO2013191033A1 (ja) * | 2012-06-19 | 2013-12-27 | シャープ株式会社 | 半導体装置およびその製造方法 |
JP2014109589A (ja) * | 2012-11-30 | 2014-06-12 | Panasonic Liquid Crystal Display Co Ltd | 表示装置の製造方法 |
KR102454383B1 (ko) * | 2015-12-28 | 2022-10-17 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 방식의 액정 표시장치 |
US10489924B2 (en) * | 2016-03-30 | 2019-11-26 | Samsung Electronics Co., Ltd. | Structured light generator and object recognition apparatus including the same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0545640A (ja) * | 1991-08-09 | 1993-02-26 | Ricoh Co Ltd | 液晶表示装置 |
WO1993007529A1 (fr) * | 1991-10-11 | 1993-04-15 | Thomson-Lcd | Afficheur a matrice active utilisant un plan de masse enterre |
JPH0618921A (ja) * | 1992-06-30 | 1994-01-28 | Mitsubishi Electric Corp | マトリックス型表示装置 |
JPH06337437A (ja) * | 1993-05-28 | 1994-12-06 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2001013520A (ja) * | 1999-06-28 | 2001-01-19 | Alps Electric Co Ltd | アクティブマトリックス型液晶表示装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5835177A (en) * | 1995-10-05 | 1998-11-10 | Kabushiki Kaisha Toshiba | Array substrate with bus lines takeout/terminal sections having multiple conductive layers |
KR100392850B1 (ko) * | 2000-12-29 | 2003-07-28 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
-
2010
- 2010-02-04 WO PCT/JP2010/000667 patent/WO2010116585A1/ja active Application Filing
- 2010-02-04 US US13/201,152 patent/US20110309363A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0545640A (ja) * | 1991-08-09 | 1993-02-26 | Ricoh Co Ltd | 液晶表示装置 |
WO1993007529A1 (fr) * | 1991-10-11 | 1993-04-15 | Thomson-Lcd | Afficheur a matrice active utilisant un plan de masse enterre |
JPH0618921A (ja) * | 1992-06-30 | 1994-01-28 | Mitsubishi Electric Corp | マトリックス型表示装置 |
JPH06337437A (ja) * | 1993-05-28 | 1994-12-06 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2001013520A (ja) * | 1999-06-28 | 2001-01-19 | Alps Electric Co Ltd | アクティブマトリックス型液晶表示装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102566165A (zh) * | 2010-12-20 | 2012-07-11 | 北京京东方光电科技有限公司 | 阵列基板及其制造方法和液晶显示器 |
Also Published As
Publication number | Publication date |
---|---|
US20110309363A1 (en) | 2011-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010116585A1 (ja) | アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 | |
US8791463B2 (en) | Thin-film transistor substrate | |
US9177974B2 (en) | Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate with gate insulating film not provided where auxiliary capacitor is provided | |
US8304982B2 (en) | Organic EL device and method for manufacturing the same | |
US8940566B2 (en) | Semiconductor device, display device, and production method for semiconductor device and display device | |
JP5528475B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
US20130023086A1 (en) | Active matrix substrate, display panel provided with same, and method for manufacturing active matrix substrate | |
JP6238712B2 (ja) | 薄膜トランジスタ基板およびその製造方法 | |
WO2011142061A1 (ja) | 薄膜トランジスタ基板及びそれを備えた液晶表示装置 | |
JP4722118B2 (ja) | 液晶表示装置及びその製造方法 | |
JP2010128418A (ja) | 液晶表示装置及びその製造方法 | |
WO2011158424A1 (ja) | 薄膜トランジスタ基板及び液晶表示装置 | |
WO2009081633A1 (ja) | アクティブマトリクス基板、これを備えた液晶表示装置、及びアクティブマトリクス基板の製造方法 | |
JP4598663B2 (ja) | 表示装置とその製造方法 | |
JP2007212812A (ja) | 電気光学装置 | |
JP2007013083A (ja) | 薄膜トランジスタ基板及びその製造方法 | |
JP4290976B2 (ja) | 画像表示パネル、画像表示装置および画像表示パネルの製造方法 | |
WO2013171989A1 (ja) | アレイ基板及びそれを備えた液晶表示パネル | |
US9690154B2 (en) | Liquid crystal display panel and method of manufacturing the same | |
WO2012164882A1 (ja) | 表示装置用基板およびそれを備えた表示装置 | |
WO2014002448A1 (ja) | 表示装置用基板及びそれを備えた表示装置 | |
WO2010150435A1 (ja) | アクティブマトリクス基板及びそれを備えた液晶表示装置並びにアクティブマトリクス基板の製造方法 | |
JP5525773B2 (ja) | Tft基板及びその製造方法 | |
US20190198679A1 (en) | Thin film transistor substrate, liquid crystal display device including same, and method for producing thin film transistor substrate | |
US9285619B2 (en) | Display panel, method of manufacturing the same, and liquid crystal display panel |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 10761293 Country of ref document: EP Kind code of ref document: A1 |
|
WWE | Wipo information: entry into national phase |
Ref document number: 13201152 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 10761293 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: JP |