WO2010113262A1 - 調停方法、調停回路、及び調停回路を備えた装置 - Google Patents

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arbitration
algorithm
circuit
arbitrary
input port
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誠 畑井田
俊和 植木
貴行 木下
義和 岩見
秀和 小佐野
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富士通株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/25—Routing or path finding in a switch fabric
    • H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports

Definitions

  • the present invention relates to an arbitration method, an arbitration circuit, and an apparatus including an arbitration circuit, and more particularly to an arbitration method, an arbitration circuit, and an apparatus including an arbitration circuit suitable for a parallel computer or the like.
  • FIG. 1 is a block diagram showing an example of a parallel computer.
  • the parallel computer 1 has a plurality of system boards (SB: System board) 12, a crossbar switch 14, and a plurality of input / output boards (IOB: Input Output Board) 15 connected as shown in FIG.
  • Each SB 12 includes a plurality of central processing units (CPUs) 11 and a plurality of memories 13.
  • Each IOB 15 has a plurality of input units and a plurality of output units (or input / output interfaces).
  • the crossbar switch 14 includes an input port AI and an output port AO connected to one SB 12, an input port BI and an output port BO connected to the other SB 12, and an input port CI and an output port CI connected to one IOB 15. And an input port DI and an output port DO connected to the other IOB 15.
  • the crossbar switch 14 has a plurality of input ports and a plurality of output ports as described above, and routing (route control) for transferring a packet as data from an arbitrary node such as the SB 12 or the IOB 15 to another node. I do.
  • the crossbar switch 14 has a configuration having a plurality of virtual channels for one port.
  • the crossbar switch 14 physically has a plurality of ports, and each port logically has a plurality of channels (that is, virtual channels). Only channels can be selected.
  • FIG. 2 is a diagram showing such an ideal arbitration circuit.
  • the arbitration circuit 17 includes channels C0 and C1 input from the input port AI, channels C0 and C1 input from the input port BI, channels C0 and C1 input from the input port CI, and input port DI.
  • An arbitration process is performed on the inputs of the channels C0 and C1, and a routing request (path control request) from one input port is output to an arbitrary output port based on the result of the arbitration process.
  • FIG. 3 is a diagram illustrating an example of an arbitration circuit.
  • the queue arbitration circuit 18-1 selects a packet from the queues AQ, BQ, CQ, DQ for each input port AI, BI, CI, DI, and the interport arbitration circuit 18-2 has a plurality of inputs.
  • One port is selected from the ports AI, BI, CI, and DI.
  • the queues AQ, BQ, CQ, and DQ are held in corresponding buffers (not shown) in the crossbar switch 14, and the blocks of the queues AQ, BQ, CQ, and DQ correspond to these buffers in FIG. .
  • the arbitration circuit 18 has a two-stage configuration including two types of arbitration circuits 18-1 and 18-2.
  • FIG. 4 is a diagram showing the configuration of the queue arbitration circuit 18-1.
  • an arbitration algorithm is used that results in equal arbitration for a collection of queues for each channel C0, C1.
  • FIG. 4 shows a case where an LRU (Least Recently Used) algorithm is used as an arbitration algorithm.
  • the selector 181 selectively outputs one of the queues of the channels C0 and C1 according to the calculation result obtained by the LRU algorithm unit 180 based on the LRU algorithm.
  • a queue arbitration circuit such as an LRU is used for a queue collection for each of the input ports AI, BI, CI, and DI instead of a collection of queues for each of the channels C0 and C1.
  • Arbitration is performed using the same arbitration algorithm as in 18-1.
  • the path control request (routing request) from the queue arbitration circuit 18-1 is not employed for a long time in the interport arbitration circuit 18-1 due to resource depletion or the like, deadlock is prevented. Therefore, retry control is performed such that the above request is once canceled and another request is reissued.
  • the queue arbitration circuit 18-1 is directed to the interport arbitration circuit 18-2 when looking at a certain packet.
  • a queue that is not output is generated, and such a state is called a live lock.
  • the time division algorithm is used instead of the LRU algorithm for the arbitration algorithm, the arbitration time becomes long even if the live block can be prevented, and the performance of the parallel computer 1 is degraded.
  • an object of the present invention is to provide an arbitration method, an arbitration circuit, and a device including the arbitration circuit that can prevent livelock by suppressing an increase in arbitration time.
  • each logically having a plurality of virtual channels physically transfers data from a plurality of input ports to any one of the plurality of output ports.
  • first arbitration processing is performed according to an arbitrary arbitration algorithm other than the time division algorithm.
  • second arbitration process for performing arbitration between the plurality of input ports according to the arbitrary arbitration algorithm, and an arbitration algorithm used in the first and second arbitration processes for a certain period in response to a trigger as a time-sharing algorithm.
  • each logically having a plurality of virtual channels physically transfers data from a plurality of input ports to any one of the plurality of output ports.
  • a first arbitration circuit that performs arbitration between channels of each input port according to any arbitration algorithm other than the time division algorithm
  • a second arbitration circuit that performs arbitration between the plurality of input ports according to the arbitrary arbitration algorithm, and an arbitration algorithm that is used in the first and second arbitration processes for a certain period in response to a trigger as a time-sharing algorithm
  • An arbitration circuit comprising an arbitration switching circuit for switching is provided.
  • only one channel can be selected with one input port, and a first arbitration circuit that performs arbitration between channels of each input port according to an arbitrary arbitration algorithm other than the time division algorithm, and between the plurality of input ports
  • a second arbitration circuit that performs the arbitration in accordance with the arbitrary arbitration algorithm, and the first and second arbitration processes for a certain period in response to a trigger.
  • Arbitration algorithm device including an arbitration switching circuit for switching time division algorithm is provided that.
  • arbitration circuit According to the disclosed arbitration method, arbitration circuit, and apparatus equipped with an arbitration circuit, it is possible to prevent an increase in arbitration time and prevent livelock.
  • each logically having a plurality of virtual channels physically receives data from a plurality of input ports in a plurality of output ports.
  • routing routing control
  • only one channel can be selected with one input port at any point in time, and between the channels of each input port by the first arbitration process Is arbitrated according to an arbitrary arbitration algorithm other than the time division algorithm, and arbitration between a plurality of input ports is performed according to the arbitrary arbitration algorithm by the second arbitration process.
  • the arbitration algorithm used in the first and second arbitration processes for a certain period is switched to the time division algorithm.
  • FIG. 5 is a diagram illustrating an example of an arbitration circuit in the first embodiment. Assume that the arbitration circuit 28 shown in FIG. 5 is provided, for example, in the crossbar switch 14 of the parallel computer 1 shown in FIG. In FIG. 5, the same parts as those in FIG.
  • the arbitration circuit 28 shown in FIG. 5 includes a queue arbitration circuit 28-1, a port arbitration circuit 28-2, and an arbitration switching circuit 30.
  • the queue arbitration circuit 28-1 selects a packet as data from the queues AQ, BQ, CQ, DQ for each input port AI, BI, CI, DI, and the inter-port arbitration circuit 28-2 has a plurality of input ports. One port is selected from AI, BI, CI, and DI.
  • the arbitration circuit 28 has a two-stage configuration including two types of arbitration circuits 28-1 and 28-2.
  • the queue arbitration circuit 28-1 performs queue arbitration based on the first or second arbitration algorithm instructed by the arbitration switching circuit 30.
  • the port arbitration circuit 28-2 performs port arbitration based on the first or second arbitration algorithm instructed by the arbitration switching circuit 30.
  • the arbitration switching circuit 30 monitors the retry frequency at each input port AI, BI, CI, DI, and when the retry frequency reaches a threshold value, the arbitration algorithm of the arbitration circuits 28-1, 28-2 is changed to the first arbitration algorithm. Outputs an instruction to switch to the second arbitration algorithm.
  • the arbitration switching circuit 30 supplies the arbitration switching signal ARB_EN and the selection signal ARB_SEL1 instructing the arbitration algorithm to the queue arbitration circuit 28-1, and selects the arbitration switching signal ARB_EN and the arbitration algorithm in the port arbitration circuit 28-2. Supply.
  • the arbitration switching circuit 30 When the retry frequency of each input port AI, BI, CI, DI reaches a threshold value, the arbitration switching circuit 30 asserts an arbitration switching signal ARB_EN that permits switching of the arbitration algorithm, thereby adjusting the arbitration circuits 28-1, 28-2. Is switched to the arbitration algorithm indicated by the selection signals ARB_SEL1 and ARB_SEL2.
  • the first and second arbitration algorithms are different from each other.
  • the first arbitration algorithm is an LRU algorithm
  • the second arbitration algorithm is a time-sharing algorithm.
  • the first arbitration algorithm is not limited to the LRU algorithm, and it goes without saying that, for example, a round robin algorithm that performs selection by round robin, a fixed priority algorithm that performs selection by a fixed priority order, or the like may be used. .
  • FIG. 6 is a diagram showing a configuration of the arbitration switching circuit 30.
  • the arbitration switching circuit 30 includes a free-run counter 31, a frequency monitoring counter 32, OR circuits 33 and 34, a fixed time measurement counter 35, and a decoder 36 connected as shown in FIG.
  • the counters 31, 32, and 35 are a 10-bit counter, a 4-bit counter, and a 10-bit counter, respectively.
  • a clear signal from the free run counter 31 is input to the clear terminal clr of the frequency monitor counter 32 and the frequency monitor counter 32 is cleared.
  • the retry instruction for each input port AI, BI, CI, DI is input to the count-up terminal “up” of the frequency monitoring counter 32 via the OR circuit 33, and the frequency management counter 32 corresponds to each input port AI, BI, CI, DI. Count the number of retry instructions.
  • the frequency monitoring counter 32 When the counted retry instruction frequency reaches a certain threshold value (for example, 15 times / 1024 cycles), the frequency monitoring counter 32 inputs a signal to the count-up terminal up of the fixed time measurement counter 35 via the OR circuit 34 and returns to the fixed time. The count of the measurement counter 35 is started. While the fixed time measurement counter 35 counts the fixed time (that is, until the count value exceeds the fixed value), the arbitration switching signal ARB_EN to be output is asserted. During the period when the arbitration switching signal ARB_EN is asserted, the arbitration algorithm is switched from the LRU algorithm to the time division algorithm.
  • a certain threshold value for example, 15 times / 1024 cycles
  • the arbitration switching signal ARB_EN is fed back to the OR circuit 34.
  • the arbitration switching signal ARB_EN is input to the decoder 36, and the decoder 36 outputs selection signals ARB_SEL1 and ARB_SEL2.
  • FIG. 7 is a diagram showing the configuration of the queue arbitration circuit 28-1. Since the port arbitration circuit 28-2 can be realized by a circuit having the same configuration as the queue arbitration circuit 28-1, illustration and description of the configuration of the port arbitration circuit 28-2 are omitted. However, when the arbitration circuit of FIG. 7 is used as the port arbitration circuit 28-2, it goes without saying that the selection signal ARB_SEL2 is input instead of the selection signal ARB_SEL1.
  • the queue arbitration circuit 28-1 includes an LRU algorithm unit 281, selectors 282 and 283, AND circuits 284 and 285, an OR circuit 286, and a counter 287, which are connected as shown in FIG.
  • the selector 282 receives a signal according to the LRU algorithm unit 281 and the selection signal ARB_SEL1, and an output is selected by the arbitration switching signal ARB_EN.
  • the queue AQ in the input port AI is input to the selector 283, and the output is selected by the output signal of the selector 282.
  • the AND circuits 284 and 285 receive the output signal of the selector 283 and the output port busy signal.
  • a routing request (route control request) is output from the AND circuit 284.
  • the stall signal is output from the AND circuit 285 and input to the OR circuit 286 and the count up terminal up of the counter 287.
  • the output signal of the counter 287 is input to the LRU algorithm unit 281 and the OR circuit 286, and in this case, input to the arbitration switching circuit 30 as a retry instruction for the input port AI. Since the output signal of the OR circuit 286 is input to the clear terminal clr of the counter 287, the counter 287 is cleared when the count value of the counter 287 reaches a certain value.
  • the counter 287 is a 4-bit counter, for example.
  • the queue arbitration circuit 28-1 normally performs arbitration according to the LRU algorithm by the LRU algorithm unit 281. However, the queue arbitration circuit 28-1 is switched to arbitration according to the time division algorithm by the asserted arbitration switching signal ARB_EN signal. When the arbitration switching signal ARB_EN is deasserted after a predetermined time, the arbitration algorithm is returned from the time division algorithm to the LRU algorithm.
  • the crossbar switch 14 physically has a plurality of ports, and each port logically has a plurality of channels (that is, virtual channels), but at any one time, only one channel per port. Selectable.
  • FIG. 8 is a diagram illustrating an example of the state of the queue AQ of the input port AI.
  • FIG. 9 is a diagram illustrating an arbitration result for each clock based on the LRU algorithm
  • FIG. 10 is a diagram illustrating an arbitration result for each clock based on the time division algorithm. 9 and 10 show an output port busy signal of the output port DO, the presence / absence of a retry instruction, the input ports AI, BI, CI, and the arbitration result as an example.
  • the output port busy signal indicates that the output port is busy when “1”.
  • the presence / absence of a retry instruction indicates that there is a retry instruction when “1”.
  • A1x and A2x are packets on the side of the channels C0 and C1 at the input port AI
  • B1x and B2x are virtual channel C0 and C1 side packets at the input port BI
  • C1x and C2x are channels C0 and C1 at the input port CI.
  • Side packet
  • the packet A10, A11, A12 on the channel C0 side and the packets A20, A21, A22 on the channel C1 side for the output port DO are all stored in the queue AQ of the input port AI.
  • the packets A20, A21, A22 on the channel C1 side for the output port DO are all stored in the queue AQ of the input port AI.
  • FIG. 8 shows only the input port AI, it goes without saying that the following arbitration is performed for the input ports BI and CI.
  • FIG. 9 shows arbitration in units of cycles.
  • the output port busy signal is “1” and the output port DO is busy
  • the output port DO cannot perform arbitration because the resource is busy.
  • the routing request of each input port AI, BI, CI is once canceled and then arbitrated again. Therefore, the canceled packet has the lowest order according to the LRU algorithm.
  • the output port DO is constantly resource busy and falls into a state where only one packet can be arbitrated at regular intervals.
  • the performance of the parallel computer 1 is reduced simply by performing arbitration using only the time-sharing algorithm, but the arbitration algorithm is switched from the LRU algorithm to the time-sharing algorithm only when there is a concern that the computer has fallen into a live block. Thus, it is possible to prevent live blocks while suppressing a decrease in performance of the parallel computer 1.
  • the arbitration algorithm is switched as a trigger when the frequency of the retry instruction reaches the threshold value, but it goes without saying that the arbitration algorithm may be switched other than the frequency of the retry instruction.
  • FIG. 11 is a diagram illustrating an example of an arbitration circuit in the second embodiment. Assume that the arbitration circuit 28A shown in FIG. 11 is provided in the crossbar switch 14 of the parallel computer 1 shown in FIG. 1, for example. In FIG. 11, the same parts as those in FIG.
  • This embodiment is different from the first embodiment in that lock information for each input port AI, BI, CI, DI is supplied from the corresponding queue arbitration circuit 28-1A to the arbitration switching circuit 30A.
  • FIG. 12 is a diagram showing a configuration of the queue arbitration circuit 28-1A.
  • the AND circuits 301 and 302 receive the output signal of the selector 282, the output port busy signal, and the packet A1x (routing request) on the channel C0 side at the input port AI.
  • Each AND circuit 311, 312 receives an output signal of the selector 282, an output port busy signal, and a packet A 2 x (routing request) on the channel C 1 side at the input port AI.
  • the counter 303 is a 4-bit counter, for example.
  • the output signal of the counter 303 is output to the arbitration switching circuit 30A as a port A1 lock signal for locking the packet A1x on the channel C0 side at the input port AI, and is fed back to the OR circuit 304.
  • the output signal (port A1 lock signal) of the counter 303 indicates that the packet A1x on the channel C0 side in the input port AI is deadlocked.
  • the counter 313 is a 4-bit counter, for example.
  • the output signal of the counter 313 is output to the arbitration switching circuit 30A as a port A2 lock signal for locking the packet A2x on the channel C1 side at the input port AI and also fed back to the OR circuit 314.
  • the output signal (port A2 lock signal) of the counter 313 indicates that the packet A2x on the channel C1 side in the input port AI is in a deadlocked state.
  • FIG. 13 is a diagram illustrating a configuration of the arbitration switching circuit 30A.
  • the same parts as those in FIG. 13 are identical to FIG. 13 in FIG. 13, the same parts as those in FIG. 13 in FIG. 13, the same parts as those in FIG. 13
  • the arbitration switching circuit 30A includes OR circuits 330 and 34, a fixed time measurement counter 35, and a decoder 36.
  • the OR circuit 330 includes lock information detected by each queue arbitration circuit 28-1A, that is, port A1, A2 lock signal for the input port AI, port B1, B2 lock signal for the input port BI, and port C1 for the input port CI. , C2 lock signal and port D1, D2 lock signal for the input port DI.
  • the output signal of the OR circuit 330 is supplied to one input of the OR circuit 34.
  • an arbitration switching signal that is output while the fixed time measurement counter 35 counts a fixed time (that is, until the count value exceeds a fixed value). Assert ARB_EN. During the period when the arbitration switching signal ARB_EN is asserted, the arbitration algorithm is switched from the LRU algorithm to the time division algorithm. When the fixed time measurement counter 35 counts the fixed time (when the count value exceeds the fixed value), the count value becomes 0 and the arbitration switching signal ARB_EN is deasserted, so that the arbitration algorithm is returned to the original LRU algorithm.
  • switching of the arbitration algorithm can be performed using a deadlock in at least one input port as a trigger.
  • FIG. 14 is a diagram illustrating an example of an arbitration circuit in the third embodiment. Assume that the arbitration circuit 28B shown in FIG. 14 is provided in the crossbar switch 14 of the parallel computer 1 shown in FIG. 1, for example. In FIG. 14, the same parts as those in FIG.
  • empty signals EMPTY_A, EMPTY_B, EMPTY_C, and EMPTY_D indicating that the queues AQ, BQ, CQ, and DQ of the input ports AI, BI, CI, and DI are emptied are supplied from the buffer to the arbitration switching circuit 30B.
  • the inhibit signal INH that suppresses the input of packets is supplied to the input ports AI, BI, CI, and DI. Different from one embodiment.
  • FIG. 15 is a diagram showing a configuration of the arbitration switching circuit 30B. 15, the same parts as those in FIG. 6 are denoted by the same reference numerals, and the description thereof is omitted.
  • the AND circuit 401 receives empty signals EMPTY_A, EMPTY_B, EMPTY_C, and EMPTY_D indicating that the queues AQ, BQ, CQ, and DQ of the input ports AI, BI, CI, and DI are empty. Is done.
  • the output signal of the AND circuit 401 is input to the clear terminal clr of the fixed time measurement counter 35.
  • the empty signals EMPTY_A, EMPTY_B, EMPTY_C, and EMPTY_D from the queues AQ, BQ, CQ, and DQ are all asserted, the count value of the fixed time measurement counter 35 is before the measurement of the fixed time is finished. Is also cleared to zero.
  • the arbitration switching signal ARB_EN output from the fixed time measurement counter 35 is input to the input ports AI, BI, CI, and DI as the inhibit signal INH via the buffer 402.
  • the arbitration switching signal ARB_EN is asserted, the asserted inhibit signal INH is supplied to each input port AI, BI, CI, DI, so that the input port AI, BI, CI, DI is supplied to each input port AI, BI, CI, DI. Packet injection is suppressed.
  • the arbitration switching signal ARB_EN is asserted, the arbitration algorithm is switched from the LRU algorithm to the time division algorithm, but all the queues AQ, BQ, CQ, DQ of the input ports AI, BI, CI, DI are all.
  • switching of the arbitration algorithm is triggered by the fact that the frequency of retry instructions has reached the threshold value, and that all the packets in each queue QA, QB, QC, QD are empty.
  • the original arbitration algorithm can be restored as a trigger.
  • the disclosed arbitration method, arbitration circuit, and device including the arbitration circuit can be applied to various devices that require arbitration processing, such as a crossbar switch and a parallel computer having a crossbar switch.

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Abstract

　調停方法は、各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートからのデータを複数の出力ポートのうち任意の出力ポートへ転送するための経路制御を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停処理と、前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停処理を含む。前記第１及び第２の調停処理で用いる調停アルゴリズムは、トリガに応答して一定期間時分割アルゴリズムに切り替える。

Description

調停方法、調停回路、及び調停回路を備えた装置
　本発明は、調停方法、調停回路、及び調停回路を備えた装置に係り、特に並列計算機等に適した調停方法、調停回路、及び調停回路を備えた装置に関する。
　図１は、並列計算機の一例を示すブロック図である。並列計算機１は、図１に示す如く接続された複数のシステムボード（ＳＢ：System board）１２、クロスバースイッチ１４、及び複数の入出力ボード（ＩＯＢ：Input Output Board）１５を有する。各ＳＢ１２は、複数の中央処理装置（ＣＰＵ：Central Processing Unit）１１及び複数のメモリ１３を有する。各ＩＯＢ１５は、複数の入力部及び複数の出力部（又は、入出力インタフェース）を有する。クロスバースイッチ１４は、一方のＳＢ１２と接続される入力ポートＡＩ及び出力ポートＡＯ、他方のＳＢ１２と接続される入力ポートＢＩ及び出力ポートＢＯ、一方のＩＯＢ１５と接続される入力ポートＣＩ及び出力ポートＣＩ、及び他方のＩＯＢ１５と接続される入力ポートＤＩ及び出力ポートＤＯを有する。
　クロスバースイッチ１４は、上記の如き複数の入力ポート及び複数の出力ポートを有し、ＳＢ１２やＩＯＢ１５等の任意のノードからのデータとしてのパケットを他のノードへ転送するためのルーティング（経路制御）を行う。デッドロックを避けるために、クロスバースイッチ１４は１つのポートについて複数の仮想的なチャネルを持つ構成を有する。つまり、クロスバースイッチ１４は物理的には複数のポートを有し、各ポートは論理的には複数のチャネル（即ち、仮想的なチャネル）を有するが、任意の時点では１つのポートで１つのチャネルのみ選択可能である。
　クロスバースイッチ１４において、複数のポート及び複数のチャネルからのパケットを調停する調停回路は、全てのポート及び全てのチャネルを平等に扱うことが理想的である。図２は、このような理想的な調停回路を示す図である。図２において、調停回路１７は、入力ポートＡＩからのチャネルＣ０，Ｃ１の入力、入力ポートＢＩからのチャネルＣ０，Ｃ１の入力、入力ポートＣＩからのチャネルＣ０，Ｃ１の入力、及び入力ポートＤＩからのチャネルＣ０，Ｃ１の入力に対して調停処理を行い、調停処理の結果に基づいて１つの入力ポートからのルーティング要求（経路制御要求）を任意の出力ポートへ出力する。
　しかし、実際の回路設計では、図２のような構成を有する調停回路１７を作成することは物理的に難しく、信号遅延を考慮した設計とすることも難しい。このため、図３のような２段構成の調停回路が提案されている。
　図３は、調停回路の一例を示す図である。図３において、キュー調停回路１８－１は、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩ毎のキューＡＱ，ＢＱ，ＣＱ，ＤＱからパケットを選択し、ポート間調停回路１８－２は、複数の入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩから１つのポートを選択する。キューＡＱ，ＢＱ，ＣＱ，ＤＱは、クロスバースイッチ１４内の対応するバッファ（図示せず）に保持されており、図３ではキューＡＱ，ＢＱ，ＣＱ，ＤＱのブロックがこれらのバッファに相当する。このように、調停回路１８は、２種類の調停回路１８－１，１８－２を有する２段構成である。
　図４は、キュー調停回路１８－１の構成を示す図である。図４に示すように、各チャネルＣ０，Ｃ１毎のキューの集まりに対して、平等な調停となるような調停アルゴリズムが用いられる。図４は、調停アルゴリズムとしてＬＲＵ（Least Recently Used）アルゴリズムが用いられる場合を示す。これにより、セレクタ１８１は、ＬＲＵアルゴリズム部１８０がＬＲＵアルゴリズムに基づいて求めた演算結果に応じてチャネルＣ０，Ｃ１のうち一方のキューを選択出力する。
　ポート間調停回路１８－２の図示は省略するが、チャネルＣ０，Ｃ１毎のキューの集まりの代わりに、入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩ毎のキューの集まりに対してＬＲＵ等のキュー調停回路１８－１と同じ調停アルゴリズムを用いて調停を行う。資源枯渇等のために、ポート間調停回路１８－１においてキュー調停回路１８－１からの経路制御要求（ルーティングリクエスト）が長時間採用されずにストール状態が続く場合には、デッドロックを防止するために一旦上記要求をキャンセルして別の要求を出し直すようなリトライ制御を行う。
　上記の如き調停回路１８は、全体としては平等に調停を行っているように見えるが、あるパケットに着目して見たときに、キュー調停回路１８－１からポート間調停回路１８－２へ一向に出力されない状態のキューが発生する可能性があり、このような状態をライブロックと言う。しかし、調停アルゴリズムにＬＲＵアルゴリズムではなく時分割アルゴリズムを用いたのでは、ライブロックは防止できても、調停時間が長くなり、並列計算機１の性能を低下させてしまう。
特開２００１－２２７１１号公報
　従来の調停方法では、ライブロックを防止しようとすると調停時間が長くなってしまうという問題があり、その結果並列計算機の性能を低下させてしまうという問題もあった。
　そこで、本発明は、調停時間の増加を抑制してライブロックを防止することのできる調停方法、調停回路、及び調停回路を備えた装置を提供することを目的とする。
　本発明の一観点によれば、各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートからのデータを複数の出力ポートのうち任意の出力ポートへ転送するための経路制御を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停処理と、前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停処理と、トリガに応答して一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える処理を含む調停方法が提供される。
　本発明の一観点によれば、各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートからのデータを複数の出力ポートのうち任意の出力ポートへ転送するための経路制御を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停回路と、前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停回路と、トリガに応答して一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える調停切替回路を備えた調停回路が提供される。
　本発明の一観点によれば、複数のプロセッサ及びメモリを有するシステムと、複数の入出力インタフェースを有する入出力システムを接続する装置であって、各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートと、複数の出力ポートと、前記複数の入力ポートからのデータを前記複数の出力ポートのうち任意の出力ポートへ転送するための経路制御を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停回路と、前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停回路と、トリガに応答して一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える調停切替回路を備えた装置が提供される。
　開示の調停方法、調停回路、及び調停回路を備えた装置によれば、調停時間の増加を抑制してライブロックを防止することが可能となる。
並列計算機の一例を示すブロック図である。 理想的な調停回路を示す図である。 調停回路の一例を示す図である。 キュー調停回路の構成を示す図である。 第１実施例における調停回路の一例を示す図である。 調停切替回路の構成を示す図である。 キュー調停回路の構成を示す図である。 入力ポートＡＩのキューＡＱの状態の一例を示す図である。 ＬＲＵアルゴリズムに基づくクロック毎の調停結果を示す図である。 時分割アルゴリズムに基づくクロック毎の調停結果を示す図である。 第２実施例における調停回路の一例を示す図である。 キュー調停回路の構成を示す図である。 調停切替回路の構成を示す図である。 第３実施例における調停回路の一例を示す図である。 調停切替回路の構成を示す図である。
符号の説明
１　　　並列計算機
１１　　　ＣＰＵ
１２　　　ＳＢ
１３　　　メモリ
１４　　　クロスバースイッチ
１５　　　ＩＣＢ
２８，２８Ａ，２８Ｂ　　　調停回路
２８－１，２８－１Ａ　　　キュー調停回路
２８－２　　　ポート調停回路
３０，３０Ａ，３０Ｂ　　　調停切替回路
　開示の調停方法、調停回路、及び調停回路を備えた装置によれば、各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートからのデータを複数の出力ポートのうち任意の出力ポートへ転送するためのルーティング（経路制御）を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、第１の調停処理により各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行い、第２の調停処理により複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う。又、トリガに応答して、一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える。
　これにより、調停時間の増加を抑制してライブロックを防止することが可能となる。
　以下に、開示の調停方法、調停回路、及び調停回路を備えた装置の各実施例を、図５以降と共に説明する。
　図５は、第１実施例における調停回路の一例を示す図である。図５に示す調停回路２８は、例えば図１に示す並列計算機１のクロスバースイッチ１４内に設けられているものとする。図５中、図１と同一部分には同一符号を付し、その説明は省略する。
　図５に示す調停回路２８は、キュー調停回路２８－１、ポート調停回路２８－２、及び調停切替回路３０を有する。キュー調停回路２８－１は、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩ毎のキューＡＱ，ＢＱ，ＣＱ，ＤＱからデータとしてのパケットを選択し、ポート間調停回路２８－２は、複数の入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩから１つのポートを選択する。このように、調停回路２８は、２種類の調停回路２８－１，２８－２を有する２段構成である。
　キュー調停回路２８－１は、調停切替回路３０により指示された第１又は第２の調停アルゴリズムに基づいたキューの調停を行う。同様に、ポート調停回路２８－２は、調停切替回路３０により指示された第１又は第２の調停アルゴリズムに基づいたポートの調停を行う。
　キュー調停回路２８－１からポート調停回路２８－２への調停リクエストがある一定期間採用（又は、選択）されない場合、キュー調停回路２８－１はこの調停リクエストを一旦キャンセルして別の調停リクエストを再度要求する。この調停リクエストのキャンセルを通知するのが図５に示すリトライである。
　調停切替回路３０は、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩにおけるリトライの頻度を監視し、リトライの頻度が閾値に達すると調停回路２８－１，２８－２の調停アルゴリズムを第１の調停アルゴリズムから第２の調停アルゴリズムに切り替える指示を出力する。調停切替回路３０は、キュー調停回路２８－１に調停切替信号ＡＲＢ＿ＥＮ及び調停アルゴリズムを指示する選択信号ＡＲＢ＿ＳＥＬ１を供給し、ポート調停回路２８－２に調停切替信号ＡＲＢ＿ＥＮ及び調停アルゴリズムを指示する選択信号ＡＲＢ＿ＳＥＬ２を供給する。各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩのリトライの頻度が閾値に達すると、調停切替回路３０は調停アルゴリズムの切り替えを許可する調停切替信号ＡＲＢ＿ＥＮをアサートすることで調停回路２８－１，２８－２の調停アルゴリズムを選択信号ＡＲＢ＿ＳＥＬ１，ＡＲＢ＿ＳＥＬ２が指示する調停アルゴリズムに切り替えるよう指示する。
　第１及び第２の調停アルゴリズムは、互いに異なる調停アルゴリズムであり、本実施例では第１の調停アルゴリズムがＬＲＵアルゴリズムであり、第２の調停アルゴリズムが時分割アルゴリズムである。尚、第１の調停アルゴリズムはＬＲＵアルゴリズムに限定されるものではなく、例えばラウンドロビンで選択を行うラウンドロビンアルゴリズム、固定の優先順位で選択を行う固定プライオリティアルゴリズム等を用いても良いことは言うまでもない。
　図６は、調停切替回路３０の構成を示す図である。調停切替回路３０は、図６に示す如く接続されたフリーランカウンタ３１、頻度監視カウンタ３２、オア回路３３，３４、一定時間計測カウンタ３５、及びデコーダ３６を有する。この例では、カウンタ３１，３２，３５は、夫々１０ビットカウンタ、４ビットカウンタ、１０ビットカウンタである。
　フリーランカウンタ３１のカウント値が最大値（例えば１０２４サイクル）に達すると、フリーランカウンタ３１からのクリア信号が頻度監視カウンタ３２のクリア端子ｃｌｒに入力されて頻度監視カウンタ３２がクリアされる。各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩに対するリトライ指示は、オア回路３３を介して頻度監視カウンタ３２のカウントアップ端子ｕｐに入力され、頻度管理カウンタ３２は各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩに対するリトライ指示の回数をカウントさせる。カウントしたリトライ指示の頻度がある閾値（例えば１５回／１０２４サイクル）に達すると、頻度監視カウンタ３２はオア回路３４を介して一定時間計測カウンタ３５のカウントアップ端子ｕｐに信号を入力して一定時間計測カウンタ３５のカウントをスタートさせる。一定時間計測カウンタ３５が一定時間をカウントする間（即ち、カウント値が一定値を超えるまで）、出力する調停切替信号ＡＲＢ＿ＥＮをアサートする。調停切替信号ＡＲＢ＿ＥＮがアサートされている期間は調停アルゴリズムがＬＲＵアルゴリズムから時分割アルゴリズムに切り替えられる。一定時間計測カウンタ３５が一定時間をカウントすると（カウント値が一定値を超えると）、カウント値が０となり調停切替信号ＡＲＢ＿ＥＮがでデアサートされるので、調停アルゴリズムは元のＬＲＵアルゴリズムに戻される。調停切替信号ＡＲＢ＿ＥＮは、オア回路３４にフィードバックされる。一方、調停切替信号ＡＲＢ＿ＥＮは、デコーダ３６に入力され、デコーダ３６からは選択信号ＡＲＢ＿ＳＥＬ１，ＡＲＢ＿ＳＥＬ２が出力される。
　図７は、キュー調停回路２８－１の構成を示す図である。ポート調停回路２８－２は、キュー調停回路２８－１と同じ構成の回路で実現できるので、ポート調停回路２８－２の構成の図示及び説明は省略する。ただし、図７の調停回路をポート調停回路２８－２として使用する場合には、選択信号ＡＲＢ＿ＳＥＬ１の代わりに選択信号ＡＲＢ＿ＳＥＬ２が入力されることは言うまでもない。
　キュー調停回路２８－１は、図７に示す如く接続されたＬＲＵアルゴリズム部２８１、セレクタ２８２，２８３、アンド回路２８４，２８５、オア回路２８６、及びカウンタ２８７を有する。セレクタ２８２には、ＬＲＵアルゴリズム部２８１に従った信号及び選択信号ＡＲＢ＿ＳＥＬ１が入力され、調停切替信号ＡＲＢ＿ＥＮにより出力が選択される。セレクタ２８３には、例えば入力ポートＡＩにおけるキューＡＱが入力され、セレクタ２８２の出力信号により出力が選択される。各アンド回路２８４，２８５には、セレクタ２８３の出力信号及び出力ポートビジー信号が入力される。アンド回路２８４からはルーティングリクエスト（経路制御要求）が出力される。
　アンド回路２８５からはストール信号が出力されてオア回路２８６及びカウンタ２８７のカウントアップ端子ｕｐに入力される。カウンタ２８７の出力信号はＬＲＵアルゴリズム部２８１及びオア回路２８６に入力されると共に、この場合は入力ポートＡＩに対するリトライ指示として調停切替回路３０に入力される。オア回路２８６の出力信号はカウンタ２８７のクリア端子ｃｌｒに入力されるので、カウンタ２８７のカウント値が一定値に達するとカウンタ２８７はクリアされる。カウンタ２８７は、例えば４ビットカウンタである。
　これにより、キュー調停回路２８－１は、通常時はＬＲＵアルゴリズム部２８１によるＬＲＵアルゴリズムに従って調停を行うが、アサートされた調停切替信号ＡＲＢ＿ＥＮ信号によって時分割アルゴリズムに従った調停に切り替えられる。この調停切替信号ＡＲＢ＿ＥＮが一定時間後にデアサートされると、調停アルゴリズムは時分割アルゴリズムからＬＲＵアルゴリズムに戻される。
　次に、本実施例においてどのようにしてライブロックが防止されるかを、図８～図１０と共に説明する。クロスバースイッチ１４は物理的には複数のポートを有し、各ポートは論理的には複数のチャネル（即ち、仮想的なチャネル）を有するが、任意の時点では１つのポートで１つのチャネルのみ選択可能である。
　図８は、入力ポートＡＩのキューＡＱの状態の一例を示す図である。図９は、ＬＲＵアルゴリズムに基づくクロック毎の調停結果を示す図であり、図１０は、時分割アルゴリズムに基づくクロック毎の調停結果を示す図である。図９及び図１０は一例として、出力ポートＤＯの出力ポートビジー信号、リトライ指示の有無、入力ポートＡＩ，ＢＩ，ＣＩ、及び調停結果を示す。出力ポートビジー信号は、「１」の場合にその出力ポートがビジーであることを示す。又、リトライ指示の有無は、「１」の場合にリトライ指示が有ることを示す。又、Ａ１ｘ，Ａ２ｘは入力ポートＡＩにおけるチャネルＣ０，Ｃ１側のパケット、Ｂ１ｘ，Ｂ２ｘは入力ポートＢＩにおける仮想的なチャネルＣ０，Ｃ１側のパケット、Ｃ１ｘ，Ｃ２ｘはは入力ポートＣＩにおけるチャネルＣ０，Ｃ１側のパケットを示す。
　説明の便宜上、例えば図８のように、入力ポートＡＩのキューＡＱに全て出力ポートＤＯ向けのチャネルＣ０側のパケットＡ１０，Ａ１１，Ａ１２及びチャネルＣ１側のパケットＡ２０，Ａ２１，Ａ２２がクロスバースイッチ１４内のバッファに滞留しているとする。図８は入力ポートＡＩのみについて示すが、入力ポートＢＩ，ＣＩについて以下の如き調停が行われることは言うまでもない。
　これら各入力ポートＡＩ，ＢＩ，ＣＩから出力ポートＤＯへの調停は、通常時はＬＲＵアルゴリズムに従って図９のように調停される。図９は、サイクル単位の調停を示し、出力ポートビジー信号が「１」であり出力ポートＤＯがビジーであることを示すサイクルでは、出力ポートＤＯが資源ビジーのために調停を行うことはできない。又、リトライ指示の有無が「１」でありリトライ指示が有ることを示すサイクルでは、各入力ポートＡＩ，ＢＩ，ＣＩのルーティングリクエストを一旦キャンセルしてから再度調停を行う。従って、キャンセルされたパケットはＬＲＵアルゴリズムによれば最低順位を有することになる。図９の例では、出力ポートＤＯが恒常的に資源ビジーとなっており、一定間隔で1個ずつしかパケットを調停できない状態に陥っている。このような場合、入力ポートＡＩで見ると、図８のキューＡＱのチャネルＣ０側のパケットＡ１ｘのみが処理されており、キューＡＱのチャネルＣ１側のパケットＡ２ｘはクロスバースイッチ１４内のバッファに滞留したままの状態に陥っている。更に、後続のパケットがチャネルＣ０側のパケットＡ１ｘのキューに追加投入されると、チャネルＣ１側のパケットＡ２ｘのキューがライブロックしてしまう。
　一方、図９と同じような状況下で、図１０に示すような、時分割の調停アルゴリズムを用いた場合は、ある一定時間に同一入力ポート及び同一チャネルのキューを固定的に調停し、更にこのような調停を全入力ポートの全チャネルに平等に割り当てる。このため、一部のチャネルのライブロックは発生しないことがわかる。
　尚、単に時分割アルゴリズムのみによる調停を行うだけでは並列計算機１の性能が低下してしまうが、ライブロックに陥っていると懸念される場合にのみ調停アルゴリズムをＬＲＵアルゴリズムから時分割アルゴリズムに切り替えることで、並列計算機１の性能低下を抑制しつつライブロックを防止することが可能となる。
　上記第１実施例では、調停アルゴリズムの切り替えをリトライ指示の頻度が閾値に達したことをトリガとして行っているが、調停アルゴリズムの切り替えはリトライ指示の頻度以外をトリガとしても良いことは言うまでもない。
　図１１は、第２実施例における調停回路の一例を示す図である。図１１に示す調停回路２８Ａは、例えば図１に示す並列計算機１のクロスバースイッチ１４内に設けられているものとする。図１１中、図５と同一部分には同一符号を付し、その説明は省略する。
　本実施例では、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩ毎のロック情報が対応するキュー調停回路２８－１Ａから調停切替回路３０Ａに供給される点が上記第１実施例と異なる。
　図１２は、キュー調停回路２８－１Ａの構成を示す図である。図１２中、図７と同一部分には同一符号を付し、その説明は省略する。図１２において、各アンド回路３０１，３０２には、セレクタ２８２の出力信号、出力ポートビジー信号、及び入力ポートＡＩにおけるチャネルＣ０側のパケットＡ１ｘ（ルーティングリクエスト）が入力される。各アンド回路３１１，３１２には、セレクタ２８２の出力信号、出力ポートビジー信号、及び入力ポートＡＩにおけるチャネルＣ１側のパケットＡ２ｘ（ルーティングリクエスト）が入力される。
　図１２において、アンド回路３０１の出力信号は、ハイレベルであると入力ポートＡＩにおけるチャネルＣ０側のパケットＡ１ｘが調停されなかったことを示し、カウンタ３０３のカウントタップ端子ｕｐに入力される。アンド回路３０２の出力信号は、ハイレベルであると入力ポートＡＩにおけるチャネルＣ０側のパケットＡ１ｘが調停されたことを示し、オア回路３０４を介してカウンタ３０３のクリア端子ｃｌｒに入力される。カウンタ３０３は、例えば４ビットカウンタである。カウンタ３０３の出力信号は、入力ポートＡＩにおけるチャネルＣ０側のパケットＡ１ｘをロックするポートＡ１ロック信号として調停切替回路３０Ａへ出力されると共に、オア回路３０４にフィードバックされる。カウンタ３０３のカウント値が一定値に達すると、カウンタ３０３の出力信号（ポートＡ１ロック信号）は、入力ポートＡＩにおけるチャネルＣ０側のパケットＡ１ｘがデッドロックした状態であることを示す。
　アンド回路３１１の出力信号は、ハイレベルであると入力ポートＡＩにおけるチャネルＣ１側のパケットＡ２ｘが調停されなかったことを示し、カウンタ３１３のカウントタップ端子ｕｐに入力される。アンド回路３１２の出力信号は、ハイレベルであると入力ポートＡＩにおけるチャネルＣ１側のパケットＡ２ｘが調停されたことを示し、オア回路３１４を介してカウンタ３１３のクリア端子ｃｌｒに入力される。カウンタ３１３は、例えば４ビットカウンタである。カウンタ３１３の出力信号は、入力ポートＡＩにおけるチャネルＣ１側のパケットＡ２ｘをロックするポートＡ２ロック信号として調停切替回路３０Ａへ出力されると共に、オア回路３１４にフィードバックされる。カウンタ３１３のカウント値が一定値に達すると、カウンタ３１３の出力信号（ポートＡ２ロック信号）は、入力ポートＡＩにおけるチャネルＣ１側のパケットＡ２ｘがデッドロックした状態であることを示す。
　図１３は、調停切替回路３０Ａの構成を示す図である。図１３中、図６と同一部分には同一符号を付し、その説明は省略する。
　図１３において、調停切替回路３０Ａは、オア回路３３０，３４、一定時間計測カウンタ３５、及びデコーダ３６を有する。オア回路３３０には、各キュー調停回路２８－１Ａで検出されたロック情報、即ち、入力ポートＡＩに対するポートＡ１，Ａ２ロック信号、入力ポートＢＩに対するポートＢ１，Ｂ２ロック信号、入力ポートＣＩに対するポートＣ１，Ｃ２ロック信号、及び入力ポートＤＩに対するポートＤ１，Ｄ２ロック信号が入力される。オア回路３３０の出力信号は、オア回路３４の一方の入力に供給される。
　各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩからのロック情報が入力されると、一定時間計測カウンタ３５が一定時間をカウントする間（即ち、カウント値が一定値を超えるまで）、出力する調停切替信号ＡＲＢ＿ＥＮをアサートする。調停切替信号ＡＲＢ＿ＥＮがアサートされている期間は調停アルゴリズムがＬＲＵアルゴリズムから時分割アルゴリズムに切り替えられる。一定時間計測カウンタ３５が一定時間をカウントすると（カウント値が一定値を超えると）、カウント値が０となり調停切替信号ＡＲＢ＿ＥＮがでデアサートされるので、調停アルゴリズムは元のＬＲＵアルゴリズムに戻される。
　これにより、本実施例では、調停アルゴリズムの切り替えを少なくとも１つの入力ポートにおけるデッドロックをトリガとして行うことができる。
　図１４は、第３実施例における調停回路の一例を示す図である。図１４に示す調停回路２８Ｂは、例えば図１に示す並列計算機１のクロスバースイッチ１４内に設けられているものとする。図１４中、図５と同一部分には同一符号を付し、その説明は省略する。
　本実施例では、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩのキューＡＱ，ＢＱ，ＣＱ，ＤＱが空になったことを示すエンプティー信号ＥＭＰＴＹ＿Ａ，ＥＭＰＴＹ＿Ｂ，ＥＭＰＴＹ＿Ｃ，ＥＭＰＴＹ＿Ｄがバッファから調停切替回路３０Ｂに供給されると共に、調停切替回路３０Ｂが調停アルゴリズムをＬＲＵアルゴリズムから時分割アルゴリズムに切り替えている期間はパケットの投入を抑えるインヒビット信号ＩＮＨを各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩに供給する点が上記第１実施例と異なる。
　図１５は、調停切替回路３０Ｂの構成を示す図である。図１５中、図６と同一部分には同一符号を付し、その説明は省略する。
　図１５において、アンド回路４０１には、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩのキューＡＱ，ＢＱ，ＣＱ，ＤＱが空になったことを示すエンプティー信号ＥＭＰＴＹ＿Ａ，ＥＭＰＴＹ＿Ｂ，ＥＭＰＴＹ＿Ｃ，ＥＭＰＴＹ＿Ｄがバッファから入力される。アンド回路４０１の出力信号は、一定時間計測カウンタ３５のクリア端子ｃｌｒに入力される。これにより、各キューＡＱ，ＢＱ，ＣＱ，ＤＱからのエンプティー信号ＥＭＰＴＹ＿Ａ，ＥＭＰＴＹ＿Ｂ，ＥＭＰＴＹ＿Ｃ，ＥＭＰＴＹ＿Ｄが全てアサートされると、一定時間計測カウンタ３５のカウント値は一定時間の計測を終了する前であっても０にクリアされる。又、一定時間計測カウンタ３５が出力する調停切替信号ＡＲＢ＿ＥＮは、バッファ４０２を介してインヒビット信号ＩＮＨとして各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩに入力される。
　これにより、調停切替信号ＡＲＢ＿ＥＮがアサートされている期間は、アサートされたインヒビット信号ＩＮＨが各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩに供給されるので、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩへのパケットの投入が抑えられる。一方、調停切替信号ＡＲＢ＿ＥＮがアサートされている期間は調停アルゴリズムがＬＲＵアルゴリズムから時分割アルゴリズムに切り替えられているが、各入力ポートＡＩ，ＢＩ，ＣＩ，ＤＩのキューＡＱ，ＢＱ，ＣＱ，ＤＱが全て空になりエンプティー信号ＥＭＰＴＹ＿Ａ，ＥＭＰＴＹ＿Ｂ，ＥＭＰＴＹ＿Ｃ，ＥＭＰＴＹ＿Ｄが全てアサートされると、一定時間計測カウンタ３５のカウント値がその時点で０にクリアされる。一定時間計測カウンタ３５のカウント値が０にクリアされると、調停切替信号ＡＲＢ＿ＥＮがでデアサートされるので、調停アルゴリズムは元のＬＲＵアルゴリズムに戻される。
　これにより、本実施例では、調停アルゴリズムの切り替えをリトライ指示の頻度が閾値に達したことをトリガとして行い、且つ、各キューＱＡ，ＱＢ，ＱＣ，ＱＤ内のパケットが全て空になったことをトリガとして元の調停アルゴリズムに戻すことができる。
　開示の調停方法、調停回路、及び調停回路を備えた装置は、クロスバースイッチや、クロスバースイッチを有する並列計算機等調停処理を要する各種装置に適用可能である。
　以上、開示の調停方法、調停回路、及び調停回路を備えた装置を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

Claims (15)

  1. 　各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートからのデータを複数の出力ポートのうち任意の出力ポートへ転送するための経路制御を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停処理と、
    　前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停処理と、
    　トリガに応答して一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える処理を含む、調停方法。
  2. 　前記第２の調停処理において任意の入力ポートからの経路制御要求が一定期間採用されない場合に前記任意の入力ポートに対して前記任意の入力ポートからの経路制御要求を一旦キャンセルするリトライ指示を出力して前記第１の調停処理で再度調停を行い、前記リトライ指示の頻度が閾値に達したことを前記トリガとする、請求項１記載の調停方法。
  3. 　前記複数の入力ポートにおける各キュー内のデータが全て空になったことをトリガとして前記調停アルゴリズムを前記任意の調停アルゴリズムに戻す、請求項２記載の調停方法。
  4. 　前記第１の調停処理において少なくとも１つの入力ポートにおけるデッドロックが検出されたことを前記トリガとする、請求項１記載の調停方法。
  5. 　前記任意の調停アルゴリズムは、ＬＲＵ（Least Recently Used）アルゴリズム、ラウンドロビンアルゴリズム、及び固定プライオリティアルゴリズムからなるグループから選択された１つのアルゴリズムである、請求項１乃至４のいずれか１項記載の調停方法。
  6. 　各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートからのデータを複数の出力ポートのうち任意の出力ポートへ転送するための経路制御要求を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停回路と、
    　前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停回路と、
    　トリガに応答して一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える調停切替回路を備えた、調停回路。
  7. 　前記第２の調停回路において任意の入力ポートからの経路制御要求が一定期間採用されない場合に前記任意の入力ポートに対して前記任意の入力ポートからの経路制御要求を一旦キャンセルするリトライ指示が出力されて前記第１の調停回路は再度調停を行い、
    　前記調停切替回路は、前記リトライ指示の頻度が閾値に達したことを前記トリガとする、請求項６記載の調停回路。
  8. 　前記調停切替回路は、前記複数の入力ポートにおける各キュー内のデータが全て空になったことをトリガとして前記調停アルゴリズムを前記任意の調停アルゴリズムに戻す、請求項７記載の調停回路。
  9. 　前記調停切替回路は、前記第１の調停回路において少なくとも１つの入力ポートにおけるデッドロックが検出されたことを前記トリガとする、請求項６記載の調停回路。
  10. 　前記任意の調停アルゴリズムは、ＬＲＵ（Least Recently Used）アルゴリズム、ラウンドロビンアルゴリズム、及び固定プライオリティアルゴリズムからなるグループから選択された１つのアルゴリズムである、請求項６乃至９のいずれか１項記載の調停回路。
  11. 　複数のプロセッサ及びメモリを有するシステムと、複数の入出力インタフェースを有する入出力システムを接続する装置であって、
    　各々が論理的には複数の仮想的なチャネルを有する物理的には複数の入力ポートと、
    　複数の出力ポートと、
    　前記複数の入力ポートからのデータを前記複数の出力ポートのうち任意の出力ポートへ転送するための経路制御を行う際に、任意の時点では１つの入力ポートで１つのチャネルのみ選択可能であり、各入力ポートのチャネル間の調停を時分割アルゴリズム以外の任意の調停アルゴリズムに従って行う第１の調停回路と、
    　前記複数の入力ポート間の調停を前記任意の調停アルゴリズムに従って行う第２の調停回路と、
    　トリガに応答して一定期間前記第１及び第２の調停処理で用いる調停アルゴリズムを時分割アルゴリズムに切り替える調停切替回路を備えた、装置。
  12. 　前記第２の調停回路において任意の入力ポートからの経路制御要求が一定期間採用されない場合に前記任意の入力ポートに対して前記任意の入力ポートからの経路制御要求を一旦キャンセルするリトライ指示が出力されて前記第１の調停回路は再度調停を行い、
    　前記調停切替回路は、前記リトライ指示の頻度が閾値に達したことを前記トリガとする、請求項１１記載の装置。
  13. 　前記調停切替回路は、前記複数の入力ポートにおける各キュー内のデータが全て空になったことをトリガとして前記調停アルゴリズムを前記任意の調停アルゴリズムに戻す、請求項１２記載の装置。
  14. 　前記調停切替回路は、前記第１の調停回路において少なくとも１つの入力ポートにおけるデッドロックが検出されたことを前記トリガとする、請求項１１記載の装置。
  15. 　前記任意の調停アルゴリズムは、ＬＲＵ（Least Recently Used）アルゴリズム、ラウンドロビンアルゴリズム、及び固定プライオリティアルゴリズムからなるグループから選択された１つのアルゴリズムである、請求項１１乃至１４のいずれか１項記載の装置。
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