JP3916206B2

JP3916206B2 - 半導体装置

Info

Publication number: JP3916206B2
Application number: JP2001309399A
Authority: JP
Inventors: 和也中山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-10-05
Filing date: 2001-10-05
Publication date: 2007-05-16
Anticipated expiration: 2021-10-05
Also published as: JP2003115590A

Description

【０００１】
【発明の属する技術分野】
本発明は、電力を制御するための半導体装置に関する。
【０００２】
【従来の技術】
電力制御に用いられる半導体装置としてＭＯＳＦＥＴ、ＩＧＢＴがある。これらの半導体装置は絶縁ゲートにより制御され、広い安全動作領域や高速スイッチング特性を持ち、制御装置が小型化できるといった特徴を持つ。近年、インバータやスイッチング電源などのパワーエレクトロニクスの分野で多く利用されている。
【０００３】
ところで、この種の半導体装置には以下のような問題点がある。電流容量を増やすためには、チャネルを数多く形成しなければならない。すると、ゲート容量が増大し、スイッチング時にゲートの充放電に時間がかかり、制御装置に負坦がかかるばかりでなく、動作に不均一が生じ、半導体装置の破壊につながる恐れがある。当然、損失も増大する。
【０００４】
また、この種のＩＧＢＴを高耐圧領域で用いるには、以下のような問題点もある。高耐圧の素子は耐圧を出すために、素子の通電領域の周囲に大きな接合終端部を要している。通電時には、この接合終端部にまでキャリアが充満している。ターンオフ動作の際、この接合終端部に充満している大量のキャリアが通電領域の外周部に集中して排出されるため、この部分での電流集中を起こしやすく、結果として素子が破壊しやすくなる。
【０００５】
【発明が解決しようとする課題】
上述の如く、従来の絶縁ゲートを用いた半導体装置にあっては、電流容量を増加させると、破壊・損失の増大を引き起こす可能性があった。
【０００６】
また、従来の高耐圧のＩＧＢＴにあっては、ターンオフの際、通電領域の周囲に電流集中を起こしやすく、結果として破壊しやすいという欠点があった。
【０００７】
本発明の目的は、電流容量の増大に伴う不具合、特にターンオフ時の電流集中を防ぎ、ターンオフ性能の高い半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明による半導体装置は、並設された複数の素子を有する半導体装置であって、前記素子の各々は、第１導電型コレクタ層と、前記第１導電型コレクタ層上に配設された第２導電型ベース層と、前記第２導電型ベース層の表面内に形成された第１導電型ソース層と、前記第１導電型ソース層と前記第１導電型コレクタ層とで挟まれた前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、前記第１導電型ソース層及び前記第２導電型ベース層にコンタクトするソース電極と、前記第１導電型コレクタ層にコンタクトするコレクタ電極とを具備し、前記素子の前記ゲート電極はそれぞれ、ゲート絶縁膜より厚い絶縁膜上に形成されたゲート配線に互いに電気的に接続されており、前記ゲート配線に電気的に接続された前記ゲート電極間は前記ゲート配線を介してのみ互いに電気的に接続されていることを特徴としている。
【００１０】
【発明の実施の形態】
以下、第１導電型をｎ型、第２導電型をｐ型として、図面を参照しながら本発明の実施の形態について説明する。
（第１の実施の形態）
第１の実施の形態は、ＭＯＳＦＥＴを例に説明する。図１は、本発明の実施の形態に係る半導体装置の要部を示す平面図である。図２は、図１におけるＡ−Ａ´線に沿った半導体装置の断面図である。また、図３は、図１中のＢ−Ｂ´線に沿った半導体装置の断面図である。ゲート電極１は、ｎ型ソース層（図示せず）とｎ型コレクタ層４に挟まれたｐ型ベース層３の表面に形成されている。ソース電極１１は、ソースコンタクトホール２上にｎ型ソース層とｐ型ベース層３にコンタクトするように形成されている。各ゲート電極１は、素子領域の外側まで引き出され、この部分でゲート配線１４を介して互いに接続されている。
【００１１】
従来、ゲート電極１には、ポリシリコンやその金属化物が多く使われている。また、ゲート電極１形成時には、各素子間のゲート電極を一体に形成する場合がほとんどである。この場合、各素子のゲート電極の接続に利用される部分は、チャネルを形成するわけではないので、素子の動作とは無関係な部分となる。そして、この部分で生じた容量は、半導体装置の動作にとって悪影響を与える。
【００１２】
確かに、従来の素子であっても、図２にも示されているように、ゲート絶縁膜８より厚い、例えば酸化膜からなる第２の絶縁膜１０を形成し、その上にゲート配線１４を配することが行われている。
【００１３】
しかし、従来の構造で、極端に厚い酸化膜（第２の絶縁膜１０）を形成した場合、ポリシリコンによりゲート電極１を形成すると、薄いゲート絶縁膜８と厚い酸化膜の境界部分でポリシリコンが段切れを起こし、半導体装置の歩留まりを悪化させる要因となる。これを防ぐには、中間的な厚さの絶縁膜を形成し、段階的にポリシリコンをゲート配線領域へ配置すれば良い。しかしながら、この方法ではプロセスが増え、半導体装置の有効面積をせばめるため、コストの増大につながる。
【００１４】
ゲート電極としてポリシリコンを用いた場合、従来の半導体装置でも低抵抗化のため、ゲート配線にはアルミニウム等の金属を併用する場合が多い。本実施の形態では、第１の絶縁膜９にゲートコンタクトホール１５を連続的に形成し、ゲート電極とゲート配線をコンタクトさせている。
【００１５】
この状況は、見方を変えれば、ポリシリコンによるゲート電極を必ずしも一体形成する必要はなく、金属によるゲート配線によって接続されていれば良いことになる。
【００１６】
本実施の形態における構造の利点は、図３に示されているように、ゲート電極１とゲート電極１の間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上にゲート配線１４が配置されるため、この部分の容量が著しく低減できることである。
（第２の実施の形態）
図４は、図１中のＢ−Ｂ´線に沿った第２の実施の形態における断面図である。第２の実施の形態は、図３に示されたゲート配線領域の直下に形成されたｐ型リング層１２とｐ型ベース層３が直接接続されていないことを特徴とする。
【００１７】
このように拡散層を形成すると、ｐ型リング層１２の電位は必ずしもソース電極１１の電位に固定されず、中間的な電位をとる。この時、ゲート配線１４と素子内部との電位の差が縮まるため、実行的にゲート容量が低減されることとなる。
（第３の実施の形態）
図５は、図１中のＢ−Ｂ´線に沿った第３の実施の形態における断面図である。図４と異なる点は、ｐ型ベース層３とｐ型リング層１２が、低濃度のｐ型低濃度層１６によって接続されていることである。図４のように、ｐ型ベース層３とｐ型リング層１２が完全に分離されている場合、ｐ型リング層１２の電位が不安定になり、スイッチング時に波形が乱れ、半導体装置の破壊につながる場合がある。一方、図５のようにｐ型低濃度層１６により接続すれば、電位が安定し、破壊を起こすようなことはなくなる。
（第４の実施の形態）
図６は、図１中のＡ−Ａ´線に沿った第４の実施の形態における断面図である。上記第１〜第３の実施の形態では、ＭＯＳＦＥＴを例に取り説明を行ったが、図６はＩＧＢＴを例としたものである。上記実施の形態と同様の効果を得ることができる。
（第５の実施の形態）
図７は、図１中のＡ−Ａ´線に沿った第５の実施の形態における断面図である。一層ゲート容量を低減するために、素子部のゲート絶縁膜の一部（テラス絶縁膜１８）を厚く形成したテラスゲート構造となっている。本発明にこのような構造を組み合わせることにより、さらに効果的に半導体装置全体のゲート容量を低減することができ、高速なスイッチング、強い破壊耐量を得ることができる。
【００１８】
図８は、図１におけるＣ−Ｃ´線に沿った断面図である。これは、図７に示したテラスゲート構造を用いたＭＯＳＦＥＴを例に示したものである。
【００１９】
第１乃至第５の実施の形態において、複数の素子により形成された半導体装置にあっては、厚い絶縁膜上にゲート配線を設けることにより、各々の素子に形成されたゲート電極を接続するゲート配線領域で生じるゲート容量を低減することができ、一層半導体装置の高速動作、破壊防止につながる。
【００２０】
これは、ゲート配線領域は素子の動作には直接関係しないものの絶縁ゲートを用いた半導体装置にあっては無視できない面積を占めており、この領域で生じる容量の低減により、半導体装置全体での一層のゲート容量の低減がはかられるためである。
（第６の実施の形態）
図９は、本発明における第６の実施の形態に係る半導体装置の要部を示す断面図である。図示の如く、ゲート電極１０６は、ｎ型ソース層１０４とｎ型ベース層１０２に挟まれたｐ型ベース層１０３の表面に形成されている。
【００２１】
図９中の素子領域Ａの部分は、主な通電領域をなし、通電時には大部分の電流がこの部分を通って流れる。
【００２２】
また、図９中の接合終端領域は、素子領域に高電圧がかからないように電界を緩和するために設けられた領域で、本実施の形態ではＲＥＳＵＲＦと呼ばれる構造を図示している。この他にも、ガードリング構造やべベル構造などが適用可能である。
【００２３】
素子領域Ａと接合終端領域に挟まれた素子領域Ｂに配置された複数の素子のソース電極１０７は、制限抵抗１１４を介して素子領域Ａのソース電極１０７と接続されている。これにより、素子領域Ｂを流れる電流は制限抵抗１１４により減流される。さらに、この制限抵抗１１４は素子領域Ｂを流れる電流に対し、負のフィードバックをかけることとなり、電流集中の際には一層減流の効果を上げることが出来る。
（第７の実施の形態）
図１０は、第７の実施の形態に係る半導体装置の要部を示す断面図である。図９は制限抵抗１１４を素子に外付けする概念図であったが、実際の製品ではアセンブリが複雑になるため、このような構造は採用することが難しい。
【００２４】
図１０では、制限抵抗１１４を素子全体の中に一体形成する構造を示している。制限抵抗１１４に例えばポリシリコンを用いれば、ゲート電極工程と制限抵抗形成工程を同時に行うことが出来、コストの増大などは生じない。また、インプラのドーズ量の設定やインプラする領域のパターンの設定により、抵抗値は任意に設定することが出来る。
（第８の実施の形態）
図１１は、第８の実施の形態に係る半導体装置の要部を示す断面図である。図９および図１０に示した実施の形態では、ソースに抵抗を入れていたが、同等の効果は別の方法でも実現可能である。図１１に示す実施の形態では、該素子領域Ｂに配置される素子のゲート容量を素子領域Ａに配置される素子よりも小さくする。こうすることにより、素子領域Ａよりも素子領域Ｂに配置された素子のほうが、ターンオフ時に早くチャネルを閉じることが出来る。バイポーラ素子で成立する電荷中性条件により、電流は素子領域Ａを主に流れることになり、周辺部である素子領域Ｂにはほとんど流れなくなる。
【００２５】
この効果は他にも、素子領域Ａのゲート電極１０６に接続するゲート抵抗よりも、素子領域Ｂの第２のゲート電極１１５に接続するゲート抵抗を小さくすることによっても実現できる。ここでいうゲート抵抗とは、素子のスイッチング動作を安定的に行うために通常ゲート電極とゲート電源の間に挿入する抵抗のことである。
（第９の実施の形態）
図１２は、本発明によって作成されたチップを上面から見た平面図である。素子領域Ａが中央部に配置され、その周囲を取り囲むように素子領域Ｂが配置される。残りの周辺部には接合終端領域が形成されている。
【００２６】
このとき、素子領域Ｂの幅Ｌは、およそキャリアの拡散長ｌ程度に形成されることが望ましい。さらに詳細には、０．５×ｌ≦Ｌ≦２×ｌとするのが良い。こうすることにより、素子領域Ａと接合終端領域を効率良く分離し、素子領域Ｂにより互いに影響を及ぼしにくくすることが出来る。
【００２７】
図１３は、本発明によって作成されたチップを上面から見た他の実施の形態における平面図である。本実施の形態においては、図１２で素子領域Ａ全体を取り囲んで形成された素子領域Ｂを、素子領域Ａのコーナー部にのみ配置している。コーナー部は、接合終端領域に曲率が生じるため電界が集中しやすい。そのため、ターンオフ時に破壊しやすい。本実施の形態のように、特にこのコーナー部に限って素子領域Ｂを設ければ、破壊を防ぐばかりでなく、素子領域Ａの占める面積が増大するために定常通電時の通電損失を低く押さえることが出来る。
【００２８】
尚、素子領域Ｂの大きさは、図１２で説明した大きさと同様に設定すれば良い。
（第１０の実施の形態）
図１４は、第１０の実施の形態に係る半導体装置の断面図である。第１０の実施の形態においては、図１で示されたゲート配線部分の絶縁膜厚膜化による容量低減の効果と、図９で示された周辺部分の素子の限流効果をともに取り入れたものである。このように設計された素子においては、ゲート容量の低減により素子が均一にスイッチングするばかりでなく、電流集中しやすい部分に限流効果があるために極めて破壊に強くなる。
（第１１の実施の形態）
図１５は、本発明にかかるｐ型リング層１０９とｐ型ベース層１０３との配置を示す上面図の例である。図１４において、素子領域Ｂのソース電極１０７と素子領域Ａのソース電極１０７とを制限抵抗１１４により接続するように図示したが、実際には図１５に示す通り、各ｐ型ベース層１０３は少なくともｐ型リング層１０９により相互に接続されているので、この部分を制限抵抗１１４の代わりに利用することができる。制限抵抗１１４の抵抗値は、拡散のドーズ量によって最適に決めることが出来、複雑な工程を利用する必要がない。ドーズ量だけではなく、ｐ型ベース層１０３とｐ型リング層１０９の接続部分の拡散パターンを、例えば狭く設計するような方法でも、同様の効果を得ることが出来る。
【００２９】
第９乃至第１１の実施の形態において、素子領域内に設けられた複数の素子のうち、接合終端部と隣接するある範囲の素子に関し、そのソース電極に電流制限用の抵抗を設けることにより、ターンオフ時の接合終端部からのキャリアの流れ込みによる電流集中を防ぐことができる。
【００３０】
また、電流制限用の抵抗を設けるのではなく、この部分の素子のゲート容量を低減する、若しくは、ゲート抵抗を低減することにより、他の部分より速いタイミングでターンオフ時にチャネルを遮断することにより同様の効果を得ることができる。
【００３１】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００３２】
【発明の効果】
本発明によれば、複数の素子により形成された半導体装置にあっては、厚い絶縁膜上にゲート配線を設けることにより、各々の素子に形成されたゲート電極を接続するゲート配線領域で生じるゲート容量を低減することができ、一層半導体装置の高速動作、破壊防止が可能となる。
【００３３】
さらに、主たる通電領域を形成する素子領域Ａと接合終端領域にはさまれた素子領域Ｂに配置された複数の素子のソース電極は、制限抵抗１１４を介して前記素子領域Ａのソース電極と接続されている。これにより、素子領域Ｂを流れる電流は制限抵抗により減流される。さらにこの制限抵抗は素子領域Ｂを流れる電流に対し、負のフィードバックをかけることとなり、電流集中の際には一層減流の効果を上げることが出来る。
【００３４】
また、これにより工程増加などによるコストアップを引き起こす恐れもない。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の平面図。
【図２】第１の実施の形態係る半導体装置の段面図。
【図３】第１の実施の形態に係る半導体装置の断面図。
【図４】第２の実施の形態に係る半導体装置の断面図。
【図５】第３の実施の形態に係る半導体装置の断面図。
【図６】第４の実施の形態に係る半導体装置の断面図。
【図７】第５の実施の形態に係る半導体装置の断面図。
【図８】第５の実施の形態に係る半導体装置の断面図。
【図９】第６の実施の形態に係る半導体装置の断面図。
【図１０】第７の実施の形態に係る半導体装置の断面図。
【図１１】第８の実施の形態に係る半導体装置の断面図。
【図１２】第９の実施の形態に係る半導体装置の平面図。
【図１３】第９の実施の形態に係る半導体装置の平面図。
【図１４】第１０の実施の形態に係る半導体装置の断面図。
【図１５】第１１の実施の形態に係る半導体装置の平面図。
【符号の説明】
１，１０６…ゲート電極
２…コンタクトホール
３，１０３…ｐ型ベース層
４…ｎ型コレクタ層
５，１０４…ｎ型ソース層
６，１０１…ｐ型エミッタ層
７…コレクタ電極
８，１０５…ゲート絶縁膜
９…第１の絶縁膜
１０…第２の絶縁膜
１１，１０７…ソース電極
１２，１０９…ｐ型リング層
１３…ｎ型バッファ層
１４…ゲート配線
１５…ゲートコンタクトホール
１６…低濃度ｐ型層
１７，１０２…ｎ型ベース層
１８…テラス絶縁膜
１０８…ドレイン電極
１１０…ＲＥＳＵＲＦ層
１１１…パシベーション膜
１１２…ｎ型ストッパ層
１１３…フィールドプレート
１１４…制限抵抗
１１５…第２のゲート電極
１１６…絶縁膜

Claims

並設された複数の素子を有する半導体装置であって、
前記素子の各々は、
第１導電型コレクタ層と、
前記第１導電型コレクタ層上に配設された第２導電型ベース層と、
前記第２導電型ベース層の表面内に形成された第１導電型ソース層と、
前記第１導電型ソース層と前記第１導電型コレクタ層とで挟まれた前記第２導電型ベース層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第１導電型ソース層及び前記第２導電型ベース層にコンタクトするソース電極と、
前記第１導電型コレクタ層にコンタクトするコレクタ電極と
を具備し、
前記素子の前記ゲート電極はそれぞれ、ゲート絶縁膜より厚い絶縁膜上に形成されたゲート配線に互いに電気的に接続されており、前記ゲート配線に電気的に接続された前記ゲート電極間は前記ゲート配線を介してのみ互いに電気的に接続されていることを特徴とする半導体装置。
前記厚い絶縁膜の下に形成された第２導電型リング層を具備し、
前記第２導電型リング層と前記第２導電型ベース層とが接続されていることを特徴とする請求項１に記載の半導体装置。
前記厚い絶縁膜の下に形成された第２導電型リング層を具備し、
前記第２導電型リング層と前記第２導電型ベース層とが分離されていることを特徴とする請求項１に記載の半導体装置。
前記厚い絶縁膜の下に形成された第２導電型リング層を具備し、
前記第２導電型リング層と前記第２導電型ベース層とが低濃度の第２導電型層を介して電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
前記コレクタ電極は、
前記第１導電型コレクタ層の表面に形成された第２導電型エミッタ層上に形成されていることを特徴とする請求項１に記載の半導体装置。