WO2007057957A1

WO2007057957A1 - プラズマディスプレイ装置

Info

Publication number: WO2007057957A1
Application number: PCT/JP2005/021110
Authority: WO
Inventors: Yasunobu Hashimoto; Tomokatsu Kishi; Katsumi Itoh; Isao Furukawa
Original assignee: Fujitsu Hitachi Plasma Display Limited
Priority date: 2005-11-17
Filing date: 2005-11-17
Publication date: 2007-05-24
Also published as: JPWO2007057957A1

Abstract

　ＰＤＰ装置におけるＰＤＰの表示駆動のための電源数を減らしてコストダウンできる技術である。ＰＤＰのＸ，Ｙ電極に対し正負のサステインパルスを印加するＰＤＰ装置であって、正負のサステインパルス高が非対称であり、正のサステインパルスの電位（Ｖｓ１）とアドレスパルスの電位（Ｖａ）が等しい。正サステインパルス用の電源とアドレスパルス用の電源が共通化される。

Description

明細書

プラズマディスプレイ装置

技術分野

[0001] 本発明は、プラズマディスプレイパネル (PDP)を備えるプラズマディスプレイ装置（ PDP装置）の技術に関し、特に、 PDPの電極の駆動やそのための電源の構成に関する。

背景技術

[0002] 従来の PDP装置の技術にぉレ、て、低耐圧の素子が使えるように、サスティンパルス

(維持放電用に印加する電圧パルス）を、対称な正負のパルス（電圧パルス）として、サスティン回路 (サスティンパルス印加用の回路)等の回路を構成する技術 (いわゆる TERES駆動方式）がある。即ち、サスティンパルスとして、複数の短いパルスである正パルス（正サスティンパルス）と負パルス（負サスティンパルス）が交互に繰り返されるものであるが、前記対称な正負のパルスとは、その正パルスと負パルスの電位の絶対値が同じとなるものである。従来のサスティン電圧を Vsとする。

[0003] このような従来技術について、特開 2002— 62843号公報（特許文献 1)に記載されている。サスティンパルスとして正負のパルスを使うことにより、各々のパルス高（電位絶対値）は、片側極性のパルスを使用する場合に比べて 1/2になる。よって、回路構成において電源電圧を低くして低耐圧の素子を使うことができる。

[0004] 上記正負のパルスでサスティンパルスを構成する従来技術では、正負のパルスの電位 (Vs， _Vs)が対称であったため、通常の動作条件では、アドレスパルス電位（ Va)と正サスティンパルス電位 (Vs)は異なる。

[0005] 図 10に、上記サスティンパルス構成に対応した、本発明の前提技術である、従来技術のサスティン回路を含む駆動回路の例を示し、図 11にその駆動波形の例を示す。図 12は、その電源構成を示す。例えば、アドレスパルス電位（Va)が + 65Vであり、正サスティンパルス電位（Vs)が + 85Vである。

特許文献 1 :特開 2002— 62843号公報

発明の開示発明が解決しょうとする課題

[0006] 前記従来技術では、サスティンパルス高が半分になる反面、サスティンパルス用の電源として正負パルス用に 2つの別々の電源 ( Vs電源 901 , — Vs電源 902 )を準備する必要があった。よって、 PDP装置構成における電源数が増加するという問題があり、 PDP装置のコストアップ要因となっていた。

[0007] なお、前記特開 2002— 62843号公報（特許文献 1)の技術では、外部のサスティンパルス用の電源は 1つである力コンデンサを使用して負電圧を生成しているので

、実質的な内部電源を持っていることになる。

[0008] 本発明は以上のような問題に鑑みてなされたものであり、その目的は、上記のような問題を解決し、 PDP装置における PDPの表示駆動のための電源数を減らしてコストダウンできる技術を提供することにある。

課題を解決するための手段

[0009] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、 PDPとその駆動回路とを備える PDP装置の技術であって、以下に示す技術的手段を備えることを特徴とする

[0010] 従来技術の PDP及び電源の設計での典型的な設定値は、アドレス電圧 Va = 65V であり、サスティン電圧 Vs = 85Vである。従って、前記サスティンパルスの正負の対称性を保ったままでは電源の共通化はできなレ、。そのため、本発明の PDP装置では、サスティンパルスの構成を、従来から 20Vずらしたものにする。そうすれば（85— 2 0 = 65)、アドレスパルスと正サスティンノルスの電圧値を等しくさせることができる。これにより、それらパルスの電源を共通化することで、全体の電源数を減らすことができる。なお、素子耐圧などの理由からアドレス電圧 Vaをできる限り低くすることが望ましレ、ので、正サスティンパルス電位側を Va側に合わせて低くする。

[0011] 換言すれば、従来の X及び Yサスティンパルスについて、その正負の対称性を崩して中心を負側にずらす。これにより、正サスティンパルス電位 (Vsl)を従来の電位 (V s)よりも低くして、アドレスパルス電位 (Va)と等しくする。設定値としては、例えば、正サスティンパルス電位（Vsl)とアドレスパルス電位（Va)を 65Vにし、負サスティンパノレス電位を 65— 2 X 85=— 105Vとする。共通の電源（Vsl電源）から、正サスティ

[0012] 本 PDP装置において、例えば、 PDPは、サスティン電極（維持放電用電極）となる第 1 (X)電極及び第 2 (Y)電極とアドレス電極となる第 3 (A)電極とを少なくとも有する。駆動回路は、 PDPの A電極に対しアドレッシングパターンに応じたアドレスパルスを印加し、 Y電極に対しスキャンパルスを印加する。また駆動回路は、 PDPの X及び Y 電極に対し、正と負のパルスの繰り返し力成るサスティンパルスを、 X, Yで逆極性となるように印加する。サスティンパルスは、基準電位（0V)を境に正パルスと負パルスとの単位パルスの繰り返しから成る。駆動回路は、各パルス生成のための電源（電源回路）を含む。そして、本 PDP装置は、サスティンパルスの正と負のパルスにおける正のパルスの電位と前記アドレスパルスの電位とが等しくなるように構成する。

[0013] また本 PDP装置において、共通化された第 1の電源 (Vsl電源）から、サスティンパルスの正のパルスの電圧及びアドレスパルスの電圧である第 1の電圧（Vsl =Va)を供給し、第 2の電源 (Vs2電源）から、サスティンパルスの負のノルスの電圧である第 2の電圧（Vs2 = Va— 2Vs)を供給する。

[0014] また本 PDP装置において、サスティンパルスにおける正と負のパルスのパルス高が非対称であり、正のパルスの電位の絶対値（ I Vsl I )が負のパルスの電位の絶対値（ I Vs2 I )よりも小さいように構成する。駆動回路は、 X及び Y電極に対し、 Xと Y で逆極性で、各単位パルスで X— Y間に一定電圧が力かる波形のサスティンパルスを印加する。

発明の効果

[0015] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、 PDP装置における PDPの表示駆動のための電源数を減らしてコストダウンできる。

図面の簡単な説明

[0016] 園 1]本発明の実施の形態 1である PDP装置におけるサスティン回路を中心とした駆動回路の構成を示す図である。

園 2]本発明の実施の形態 1である PDP装置の駆動回路におけるサブフィールド単位の駆動波形の構成を示す図である。

[図 3]本発明の実施の形態 1である PDP装置の駆動回路における電源構成を示す図である。

[図 4]本発明の実施の形態 1である PDP装置における駆動回路を中心とした全体の構成を示すブロック図である。

[図 5]本発明の実施の形態 1である PDP装置における PDPの構成例を示す分解斜視図である。

[図 6]本発明の実施の形態 1である PDP装置における駆動方法であるサブフィールド法の構成を示す図である。

[図 7]本発明の実施の形態 2である PDP装置の駆動回路における駆動波形の構成を示す図である。

[図 8]本発明の実施の形態 3である PDP装置の駆動回路における駆動波形の構成を示す図である。

[図 9]本発明の実施の形態 4である PDP装置の駆動回路における駆動波形の構成を示す図である。

[図 10]従来技術の PDP装置におけるサスティン回路を中心とした駆動回路の構成を示す図である。

[図 11]従来技術の PDP装置の駆動回路におけるサブフィールド単位の駆動波形の構成を示す図である。

[図 12]従来技術の PDP装置の駆動回路におけるサブフィールド単位の駆動波形の構成を示す図である。

発明を実施するための最良の形態

[0017] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。図 1〜図 9は、本発明の実施の形態を説明するためのものである。図 10〜図 12は、従来技術 (本発明の前提技術）を説明するためのものである。

[0018] <従来のサスティン回路及び駆動波形 > まず、本実施の形態との比較のために、従来技術の PDP装置の駆動回路を説明する。図 10は、従来技術の PDP装置におけるサスティン回路例を中心に示す。図 1 1は、そのサスティン回路を含む駆動回路における駆動波形 (駆動電圧及び理想波形）の一例を示す。図 12は、その駆動回路における電源構成を示す。

[0019] 図 10において、 PDP40に対し、各セルの容量負荷 10の端子に接続される電極及び信号線を通じて、 Xサスティン回路 91、図示しない Yサスティン回路、及びアドレス回路 93などの駆動回路が接続されている。なお 1セル単位の回路を示す。 PDP40 のセルの容量負荷 10に対し、 X電極 (X端子）及び信号線 910を通じて、 Xサスティン回路 91が接続されており、同様に、 Y電極 (Y端子)及び信号線を通じて、 X側と同様構成の Yサスティン回路が接続されている。またセルの容量負荷 10に対しアドレス電極及び信号線を通じてアドレス回路 93が接続されている。 PDP40における対象セルの容量負荷 10に対して、アドレス回路 93によりアドレスパルスが印加され、サスティン回路によりサスティンパルスが印加されることにより、サスティン放電が発生する。 Xサスティン回路 91により容量負荷 10の X端子へ Xサスティンパルスが印加され、同様に Yサスティン回路により Y端子へ Yサスティンパルスが印加される。

[0020] なお、 Y側回路 (Yサスティン回路）の構成を省略したが、基本的に X側回路 (Xサスティン回路）と同様の構成である。但し、 Y側には走査駆動回路 (スキャンドライバ）が必要である。スキャンドライバは、アドレスドライバと共に、アドレス期間でのアドレス駆動のために必要である。よって、 Yサスティン回路にスキャンドライバを備えた構成、もしくは、 Yサスティン回路と容量負荷 10との間にスキャンドライバが挿入された構成となる。

[0021] Xサスティン回路 91において、第 1の電源である Vs電源 901は、第 1の信号線（電源供給線） 911を通じて、電圧 Vsを供給する。また第 2の電源である _Vs電源 902 は、第 2の信号線 (電源供給線） 912を通じて、電圧— Vsを供給する。アドレス回路 9 3において、その電源である Va電源 931は、アドレス電圧 Vaを供給する。

[0022] スィッチ素子（913, 914)は、信号線（911 , 912)を通じて容量負荷 10へ印加される電圧（Vs，一Vs)の切り替えのためのものであり、具体的には、トランジスタで構成される。第 1のスィッチ素子 913の〇Nにより Vsが供給され、第 2のスィッチ素子 914 の ONにより Vsが供給される。

[0023] 電力回収回路 930は、従来技術であり、サスティンパルスの立ち上げ/立ち下げを行う回路である。電力回収回路 930内において、グランドをもとに、第 1のスィッチ素子の〇Nにより、コイル、ダイオード素子を通じて、容量負荷 10へのサスティンパルス (正パルス）が立ち上げられ、第 2のスィッチ素子の〇Nにより、コイル、ダイオード素子を通じて、容量負荷 10へのサスティンパルス（負パルス）が立ち下げられる。

[0024] 図 1 1のサブフィールド（SF)単位の駆動波形にいて、上から、アドレス駆動波形 (A )、 Xサスティン駆動波形 (X)、及び Yサスティン駆動波形 (Y)をそれぞれ示す。 1 SF におけるリセット期間 (Tr)、アドレス期間 (Ta)、及びサスティン期間 (Ts)に、それぞれの波形が、各駆動回路から各セルの容量負荷 10の対応する電極 (端子）に対し印加される。

[0025] 本従来駆動波形で、 Xサスティンパルス (X)における、正側の電圧（正サスティンパノレス電圧）を Vsとする。正負ノレスが対称、即ち正負パルスで電位絶対値が同じなので、負側の電圧（負サスティンパルス電圧）は、—Vsである。 Vs電源 901力、第 1 の信号線 91 1を通じて、正サスティンパルス電圧 (Vs)力容量負荷 10の X端子へ印加される。また一 Vs電源 902から、第 2の信号線 912を通じて、負サスティンパルス電圧（一 Vs)力容量負荷 10の X端子へ印加される。具体値は、例えば、 Vsが + 85 Vであり、 Vsがー 85Vである。

[0026] 1 SFにおいて、リセット期間（Tr)では、従来技術に従い所定のリセットパルスが X及び γ電極へ印加されることにより、残存電荷消去などが行われる。次にアドレス期間（ Ta)においてアドレス電極に印加されるアドレスパルス（973)は、基準電位（0V)から正側に Vaの電位を持つ電圧（Va)の単位パルスによる、アドレッシング（点灯対象セルの選択）のパターンに応じたパルスである。

[0027] 次にサスティン期間（Ts)において X及び Y電極に印加されるパルス (X及び Yサスティンパルス）は、それぞれ、基準電位（0V)力も正側に Vsの電位を持つ正ノルス（9 71 )と負側に一 Vsの電位を持つ負パルス（972)との単位パルスの繰り返しによるパルスである。 Xと Yで逆極性のサスティンパルスが印加されることにより、 2Vsの電圧が容量負荷 10に対し印加されることになる。 [0028] 図 12は、従来技術の Xサスティン回路 91における電源部分（901, 902, 931)の詳細を示す。なお関係の大きい部分のみ図示している。本電源構成において、 AC ( 交流）電源部 961から AC電圧が供給され、 AC/DCコンバータを含んだ整流器 962 により、 AC電圧を DC (直流）電圧に変換する。その DC電圧をもとに、トランス卷き線で構成される DC/DCコンバータ部 963により、必要な DC電圧 {Va, Vs, _Vs}を生成する。

[0029] (実施の形態 1)

図 1は、本発明の実施の形態 1の PDP装置 100の駆動回路を示す。実施の形態 1 の構成は、サスティン回路における電源及び電圧の構成が、前述した従来技術構成と異なる。図 2は、実施の形態 1の駆動回路における駆動波形 (駆動電圧及び理想波形）である。本駆動回路及び波形では、正側のサスティンパルス高（正サスティンパルス電圧 Vsl)とアドレスパルス高（アドレス電圧 Va)が等しい構成である。そのため、本構成では、アドレス回路とサスティン回路とで電源が共通化され、全体の電源数を、前記従来技術構成に比べて減らすことができる。

[0030] 図 1において、 PDP40に対し、各セルの容量負荷 10の端子に接続される電極及び信号線を通じて、 Xサスティン回路 11、 Yサスティン回路 12、及びアドレス回路 13 などの駆動回路が接続されている。なお 1セル単位の回路を示す。 PDP40のセルの容量負荷 10に対し、 X電極 (X端子）及び信号線 110を通じて、 Xサスティン回路 11 が接続されており、同様に、 Y電極 (Y端子)及び信号線を通じて、 X側と同様構成の Yサスティン回路 12が接続されている。またセルの容量負荷 10に対しアドレス電極及び信号線を通じてアドレス回路 13が接続されている。 PDP40における対象セルの容量負荷 10に対して、アドレス回路 13によりアドレスパルスが印加され、サスティン回路によりサスティンノ^レスが印加されることにより、サスティン放電が発生する。 Xサスティン回路 11及び信号線 110により容量負荷 10の X端子へ Xサスティンパルスが印加され、同様に Yサスティン回路 12及び信号線 120により Y端子へ Yサスティンパルスが印加される。

[0031] なお、 PDP40の駆動回路において、 Y側回路 (Yサスティン回路 12)の構成は基本的に X側と同様なので省略する。その他、図示しないが、駆動波形に応じて必要となる電圧の供給のための電源（電源回路）を有する。例えば、 Xサスティン回路 11及び Yサスティン回路 12やアドレス回路 13に加えて、その他、図示しないリセット回路などを有し、リセット電圧によるパルスを用いる。なお本明細書では、駆動回路に電源回路を含めている。

[0032] 図 1において、 Xサスティン回路 11は、第 1の電源である Vsl電源 101 (換言すれば Va電源）と第 2の電源である Vs2電源 102 (換言すれば Va_ 2Vs電源）との 2つの電源を有する。 Vsl電源 101は、 Xサスティン回路 11とアドレス回路 13とで共通化された電源であり、アドレス回路 13に対しても同じ電圧を供給する。アドレス回路 13は、従来必要であった Va電源 931を必要としない構成である。

[0033] Xサスティン回路 11において、 Vsl電源 101は、電圧 Vsl =Vaを、第 1の信号線（電源供給線） 111を通じて、セルの容量負荷 10の X端子へ供給する。 Vs2電源 102 は、電圧 Vs2= (Va_ 2Vs)を、第 2の信号線（電源供給線） 112を通じてセルの容量負荷 10の X端子へ供給する。第 1の信号線 111と第 2の信号線 112は、スィッチ素子（113, 114)を介して、セルへの信号線 110へ接続されている。

[0034] スィッチ素子（113, 114)は、信号線（111 , 112)を通じて容量負荷 10へ印加される電圧（Vsl, Vs2)の切り替えのためのものであり、具体的には、トランジスタで構成される。第 1のスィッチ素子 113の ONにより Vslが供給され、第 2のスィッチ素子 114 の ONにより Vs2が供給される。

[0035] 電力回収回路 130は、従来技術通りの構成であり、サスティンパルスの立ち上げ/ 立ち下げを行う回路である。電力回収回路 130は、グランド 131、第 1及び第 2のスィツチ素子（132,135)、第 1及び第 2のコイル（133, 136)、第 1及び第 2のダイオード素子（134, 137)を有し、信号線 110に接続されている。電力回収回路 930内におレヽて、グランド 131をもとに、第 1のスィッチ素子 132の ONにより、第 1のコィノレ 133、第 1のダイオード素子 134を通じて、容量負荷 10へのサスティンパルス（正パルス）が立ち上げられ、第 2のスィッチ素子 135の ONにより、第 2のコィノレ 136、第 2のダイオード素子 137を通じて、容量負荷 10へのサスティンパルス（負パルス）が立ち下げられる。

[0036] 電力回収回路 130における LC共振によって Xサスティンパルスの立ち上げ/立ち下げを行うが、その時の電源はグランド 131を使用すれば良い。この場合、本 PDP装置 100にその他の余計な電源を増やして設ける必要はなレ、。電力回収回路 130の電源となるグランド 131は、 Vsl電源 101と Vs2電源 102との中間の電源とはしなレ、。

[0037] 図 2において、実施の形態 1の駆動波形を図 11と対比して示す。本実施の形態の駆動波形において、 Xサスティンパルス (X)における、正側の電圧（正サスティンパノレス電圧）を、第 1のサスティン電圧: Vslとし、負側の電圧（負サスティンノルス電圧 )を、第 2のサスティン電圧: Vs2とする。同様に、 Yサスティンパルスにおける、正側の電圧が第 1のサスティン電圧: Vsl、負側の電圧が第 2のサスティン電圧: Vs2となる。

[0038] Aにおけるアドレス電圧 Vaは従来波形であり、 X， Yにおけるサスティンパルス電圧の正側の電位（正サスティンパルス電圧 Vsl)を、従来のアドレス電圧 Vaの電位と同じになるように、サスティンノ^レス全体を基準電位（0V)からずらした構成である。正と負のノ^レスによる印加電圧は 2Vsであり従来波形と同じである。即ち、 X及び Yサスティンパルスにおいて、正負パルスが非対称で I Vsl I く I Vs I く I Vs2 Iであり、 Vsl =Vaであり、 Vs2= (Vsl - 2Vs) = (Va— 2Vs)である。他の部分の波形は従来波形（図 11)と同様である。

[0039] Vsl電源 101から、第 1の信号線 111を通じて、正サスティンパルス電圧（Vsl)が、容量負荷 10の X端子へ印加される。また Vs2電源 102から、第 2の信号線 112を通じて、負サスティンパルス電圧 (Vs 2)が、容量負荷 10の X端子へ印加される。具体値は、例えば、 Vslが + 65Vであり、 Vs2が— 105Vである（Va = 65Vの場合）。

[0040] 1SFにおいて、リセット期間（Tr)では、従来技術に従い所定のリセットパルスが X及び Y電極へ印加されることにより、残存電荷消去などが行われる。次にアドレス期間（ Ta)において従来同様に正側に Vaの電位を持つアドレスパルス（73)が印加される。なお、同アドレス期間 (Ta)で、 Xでは、所定電圧 (Vax)が印加され、 Yでは、所定電圧（Vay)によるスキャンパルスが印加される。

[0041] 次にサスティン期間（Ts)において X及び Y電極に印加されるパルス（X及び Yサスティンパルス）は、それぞれ、基準電位（0V)力も正側に Vslの電位を持つ正パルス（ 71)と、負側に Vs2の電位を持つ負パルス（72)との単位パルスの繰り返しによるパルスである。 Xと Yで逆極性のサスティンパルスが印加されることにより、 2VSの電圧が容量負荷 10に対し印加されることになる。

[0042] 図 3は、本実施の形態における Xサスティン回路 11における電源部分（101 , 102) の詳細を示す。本電源構成において、 AC (交流）電源部 61から AC電圧が供給され、 AC/DCコンバータを含んだ整流器 62により AC電圧を DC (直流）電圧に変換する。その DC電圧をもとに、トランス卷き線で構成される DC/DCコンバータ部 63により、必要な DC電圧 {Va， Va_ 2Vs}を生成する。

[0043] 図 4〜図 6は、本実施の形態の PDP装置 100における基本構成を示す。図 4は PD P40に対する駆動回路 30を含む回路の一構成例を示す。図 5は、 PDP40の一構成例をセル単位の分解斜視図として示す。図 6は、それらの PDP装置 100構成における標準的な駆動方法であるサブフィールド法及びその画面（フレーム又はフィールドと称する）の構成を示す。

[0044] 図 4において、本 PDP装置 100は、表示パネル部である PDP40、駆動回路 30、制御回路 20などを有する構成である。 PDP40に対して駆動回路 30が接続され、駆動回路 30に制御回路 20が接続される。なお制御回路 20を含めて駆動回路 30と呼ぶ場合もある。

[0045] PDP装置 100のハードウェア構成として、例えば、図示しないシャーシ部に対し PD P40背面が貼り合わせられ、シャーシ部背面側に制御回路 20などの各回路部を実装した ICや電源回路部などが配置された PDPモジュールを有する。シャーシ部背面側回路部と、 PDP40の電極の端部とが、駆動回路 30に対応するドライバモジュールにより接続される。このような構成の PDPモジュール力 S、外部筐体に収容され、 PDP 装置セットが構成される。

[0046] 制御回路 20は、表示データ制御部 21、タイミング制御部 22などを有する。制御回路 20は、外部より入力されるインタフェース信号 {D (表示データ）， CLK (ドットクロック)， B (ブランキング信号)， V (垂直同期信号)， H (水平同期信号） }等に基づき、駆動回路 30を制御するための制御信号を形成し、これにより駆動回路 30を制御する。制御回路 20は、外部からの表示データ（D)を信号処理して、表示データ制御部 21 のフレームメモリ部 23に格納する。 [0047] 表示データ制御部 21は、駆動回路 30に対する表示データの供給を制御する。タイミング制御部 22は、表示処理タイミングを制御するタイミング信号を生成して各回路部に供給する。表示データ制御部 21から、フレームメモリ部 23の表示データ（D)をもとに、アドレス回路部 31を制御する。またタイミング制御部 22からのタイミング信号により、アドレス回路部 31、 Xサスティン回路部 32、及び Yサスティン回路部 33をそれぞれ制御する。

[0048] 駆動回路 30は、アドレス回路部 31 (アドレス回路 13に対応する）、 Xサスティン回路部 32 (Xサスティン回路 11に対応する）、 Yサスティン回路部 33 (Yサスティン回路 12に対応する）を有する。駆動回路 30では、制御回路 20からの制御信号に従って P DP40の電極を駆動する。アドレス回路部 31は、表示データ制御部 21からの表示データ（D)の信号をもとに、 PDP40のアドレス電極（データ線）を駆動する。 Xサスティン回路部 32は、 PDP40の X電極を駆動する。 Yサスティン回路部 33は、 PDP40の Y電極を駆動する。 Yサスティン回路部 33は、スキャンドライバを含み、これにより、走查電極となる Y電極を駆動する。

[0049] 図 5において、 PDP40は、主に前面基板 41と背面基板 42との二枚のガラスを主とする基板によって構成されている。 PDP40は、前面基板 41側と背面基板 42側とが、隔壁 48等を介して対向するように貼り合わせられ、その空間におレ、て排気及び放電ガスが封入され封止されることにより構成される。

[0050] 前面基板 41には、第 1の方向に、第 1 (X)電極及び第 2 (Y)電極の組を複数本、略平行に備える。表示電極（サスティン電極）となる X, Y電極間で維持放電が行われる。例えば Y電極がスキャン電極となる。各 X, Y電極は、例えば、バス電極と透明電極とにより構成される。バス電極は、ドライバ側と電気的に接続される、金属製の直線バ一形状の電極である。透明電極は、バス電極に対し電気的に接続され、放電スリットを形成する、 ιτ〇（酸化インジウムスズ)層膜などによる電極である。本例では、前面基板 41に対し、 X透明電極 51b及び透明電極 52bと、 Xバス電極 5 la及び Yバス電極 52aと力立体的に形成されている。前面基板 41上の X, Y電極は、誘電体層 43 及び保護層 44で覆われる。

[0051] また、背面基板 42には、 X， Y電極（第 1の方向）と直交する第 2の方向に、第 3 (A) 電極であるアドレス電極 47が複数本、略平行に配置されている。アドレス電極 47は、誘電体層 45で覆われる。隔壁 48で区分され、 Y— X電極及びアドレス電極 47で交差する領域により、表示セルが形成される。

[0052] 前面基板 41と背面基板 42との間は、例えば縦方向（第 2の方向）のストライプ状に区分された領域を形成するための複数の隔壁 48が形成されている。隔壁 48で区分された領域には、 R， G， Bの各色の蛍光体層（46r, 46g， 46b)が区別して塗布される。これら各色の表示セルのセットにより画素が構成される。なお、横方向（第 1の方向）にも隔壁を設けたボックス型セルの形態なども可能である。

[0053] 図 6において、 PDP40の一表示画面に対応する 1フィールド： F (例えば 16.7ms)は、時分割される複数のサブフィールド（SF)である、 SFl〜SFnの n個（nは例えば 10 )の SF力成る。各 SFは、順に、リセット期間（Tr) ,アドレス期間（Ta) ,サスティン期間 (Ts)を有する。各 SFはサスティン期間（Ts)即ち維持放電回数の違いにより重み付けが与えられており、これらの SFの点灯/非点灯の組合せパターンにより、各セルの階調表示が行われる。

[0054] PDP40の表示駆動では、まず、リセット期間（Tr)のリセット動作として、残存する電荷の均一化などが行われ、次に、アドレス期間（Ta)のアドレス動作として、アドレス回路 13及び Yサスティン回路 12からの駆動により、 A—Y電極間の放電が行われ、点灯対象セルにおけるデータメモリが行われる。そしてサスティン期間（Ts)のサスティン動作として、 Xサスティン回路 11及び Yサスティン回路 12からの駆動により、 X-Y 電極間での維持放電 (繰り返し放電）が行われ、点灯対象セルでの放電発光が発生する。

[0055] 実施の形態 1によれば、 PDP装置 100における PDP40の表示駆動のために必要となる電源構成において、従来必要であった 3つの電源（931 , 901， 902)を 2つの電源（101 , 102)にし、 Va及び Vslを低電圧とするので、装置構成において、低耐圧の素子を使用しつつ、コストダウンが可能となる。

[0056] (実施の形態 2)

その他の実施の形態として、駆動回路におけるサスティンパルス以外の他の駆動波形の電源電圧についても電源共通化を考慮し適用した構成を説明する。基本構成は実施の形態 1と同様である。

[0057] 図 7は、実施の形態 2の駆動回路 30における駆動波形を示す。実施の形態 2では、実施の形態 1と同様のサスティン回路（11 , 12)のサスティンパルスの電圧 (Vsl， Vs2)に加えて、第 1の構成（2— 1)として、リセット期間（Tr)でのリセット動作時のサスティン電極（X電極）への印加電圧 (81)の電位（Vrx)を、アドレスパルス（73)の電位 (Va)と等しくする。

[0058] また第 2の構成（2 _ 2)として、リセット動作時の Y電極への印加電圧（82)の電位（ Vry)を、アドレスパルス（73)の電位 (Va)と等しくするようにしてもよレ、。これらにより、リセット動作で使用する電源数を従来よりも減らすことができる。

[0059] (実施の形態 3)

図 8は、実施の形態 3の駆動回路 30における駆動波形を示す。構成（3)として、ァドレス期間（Ta)でのアドレス動作時の X電極への印加電圧（83)の電位 (Vax)を、ァドレスパルス（73)の電位 (Va)と等しくする。これにより、アドレス動作で使用する電源数を従来よりも減らすことができる。

[0060] (実施の形態 4)

図 9は、実施の形態 4の駆動回路 30における駆動波形を示す。構成 (4)として、ァドレス期間（Ta)でのアドレス動作時の Y電極への印加電圧（84)、即ちスキャンパノレスの電位（Vay)を、サスティンパルスの負パルス側の電位（Vs2=Va— 2Vs)と等しくする。これにより、アドレス動作で使用する電源数を従来よりも減らすことができる。前述した各実施の形態の電源電圧共通化は、組み合わせた実施も可能である。

[0061] 以上説明したように、各実施の形態によれば、 PDP装置 100における PDP40の表示駆動のために必要となる電源数を減らして、コストダウンが可能となる。

[0062] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

産業上の利用可能性

[0063] 本発明は、 PDP装置などのディスプレイ装置に利用可能である。

Claims

請求の範囲

[1] サスティン電極となる第 1電極及び第 2電極とアドレス電極となる第 3電極とを少なくとも有するプラズマディスプレイパネルと、正と負のパルスの繰り返しから成るサスティンパルスを前記プラズマディスプレイパネルの第 1電極及び第 2電極に印加し、アドレスパルスを前記第 3電極に印加する駆動回路とを有するプラズマディスプレイ装置であって、

前記サスティンパルスの正と負のパルスにおける正のパルスの電位と前記アドレスパルスの電位とが等しいことを特徴とするプラズマディスプレイ装置。

[2] 請求項 1記載のプラズマディスプレイ装置において、

前記駆動回路は、第 1の電源から前記サスティンノ^レスの正のパルスと前記アドレスパルスのための第 1の電圧を供給し、第 2の電源から前記サスティンパルスの負のパルスのための第 2の電圧を供給することを特徴とするプラズマディスプレイ装置。

[3] 請求項 1記載のプラズマディスプレイ装置において、

前記サスティンパルスにおける前記正のパルスの電位絶対値が前記負のパルスの電位絶対値よりも小さいことを特徴とするプラズマディスプレイ装置。

[4] 請求項 1記載のプラズマディスプレイ装置において、

前記駆動回路は、前記サスティンパルスの立ち上げ Z立ち下げを行う電力回収回路を有し、

前記電力回収回路での LC共振時の電源がグランドであることを特徴とするプラズマディスプレイ装置。

[5] 請求項 1記載のプラズマディスプレイ装置において、

サブフィールドにおけるリセット動作時に保持するサスティン電極の電位のうち少なくとも 1つの電位が、前記アドレスパルスの電位と等しいことを特徴とするプラズマディスプレイ装置。

[6] 請求項 1記載のプラズマディスプレイ装置において、

サブフィールドにおけるアドレス動作時に、スキャン電極とならない方のサスティン電極の電位が、少なくともアドレス動作時の一部において前記アドレスパルスの電位と等しレ、ことを特徴とするプラズマディスプレイ装置。 [7] 請求項 1記載のプラズマディスプレイ装置において、

サブフィールドにおけるアドレス動作時にスキャン電極へ印加するスキャンパルスの電位が、前記サスティンノレスの負のパルスの電位と等しいことを特徴とするプラズマディスプレイ装置。