WO2007017363A1 - Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten mittels bitinformationen in einem register - Google Patents

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WO2007017363A1
WO2007017363A1 PCT/EP2006/064511 EP2006064511W WO2007017363A1 WO 2007017363 A1 WO2007017363 A1 WO 2007017363A1 EP 2006064511 W EP2006064511 W EP 2006064511W WO 2007017363 A1 WO2007017363 A1 WO 2007017363A1
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register
switching
bit
mode
bit information
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PCT/EP2006/064511
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Inventor
Reinhard Weiberle
Bernd Mueller
Eberhard Boehl
Yorck Collani
Rainer Gmehlich
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Robert Bosch Gmbh
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components

Definitions

  • the invention relates to a method and a device for switching between at least two operating modes of a microprocessor having at least two execution units for processing program segments according to the preambles of the independent claims.
  • Dual-core or multi-core architectures are also used in other applications to increase performance, ie to increase performance. Both cores run different program segments, which can achieve a performance improvement compared to the comparison mode or a single core system. This configuration is called
  • This system is also referred to as a symmetrical multiprocessor system (SMP) in a special form with the same cores.
  • SMP symmetrical multiprocessor system
  • Modes of accessing a specific address and specialized hardware devices In comparison mode, the output signals of the cores are compared with each other. In performance mode, the two cores work as a symmetric multiprocessor (SMP) system and execute different programs, program segments, or commands.
  • SMP symmetric multiprocessor
  • the object of this invention is therefore not to cause the switching by a special instruction or the access to a specific address, but to cause a switching when certain bits are manipulated or written in one or more internal registers of the processor. If there is a register in the processor, regardless of the possibility of switching between a performance mode and a comparison mode, in which not all bits are assigned a meaning, no special instructions are required in the instruction set. An example of this is the processor status register, which is commonly available in each processor and for each execution unit of a processor stands. Instructions with which this register can be read and set are then present in the instruction set. Therefore, no new instructions for a processor need to be defined to toggle between performance mode and compare mode.
  • the switching is triggered by at least one bit information in a register.
  • the bit information is advantageously generated by a command already present in an instruction set of the computer system.
  • the bit information is generated by setting at least one bit in a register.
  • the bit information is generated by deleting at least one bit in a register.
  • the bit information is generated in a register located in the execution unit.
  • a predeterminable data word is written into the register and the bit information is generated in that at least one predeterminable bit corresponds to a specifiable information.
  • at least one specifiable bit in the predefinable data word is set / deleted.
  • the switching is characterized in that a register is included and second means are included, which trigger the switching by at least one bit information in this register.
  • the register is located within an execution unit.
  • the register is the processor status register or the instruction register or the instruction counter register.
  • FIG. 1 shows a system G60 with two execution units GlOa and GlOb, which each contain a register Gl Ia or Gl Ib with the width k + 1.
  • FIG. 2 shows such a register Gl 1 in an execution unit GlO
  • the invention relates to a multi-processor system (G60) shown in FIG. 1 with at least two execution units (GlOa, GlOb), a comparison unit (G20), a switching unit (G50) and a unit for
  • the switching unit (G50) has at least two outputs to two system interfaces (G30a, G30b). Registers, memories or peripherals such as digital outputs, D / A converters and communication controllers can be controlled via these interfaces.
  • This multiprocessor system can be operated in at least two modes of operation, a compare mode (VM) and a performance mode (PM).
  • the comparison unit (G20) is deactivated.
  • the deactivation can be realized in various ways:
  • a comparison by the unit G20 is not performed.
  • the switching unit (G50) is configured in this operation mode so that each execution unit is connected to a system interface (G30a, G30b).
  • the output signals of the execution units (GlOa, GlOb) are compared in the comparison unit (G20). If there is a difference, an error is detected and suitable measures can be taken.
  • the switching unit (G50) is configured in a variation such that only one signal is connected to the system interfaces (G30a, G30b). In another configuration, the switching unit only causes the compared and thus the same signals to be connected to the system interfaces (G30a, G30b).
  • the switchover request detection (G40) detects a switchover to the other mode regardless of the currently active mode.
  • FIG. 2 shows an execution unit GlO.
  • Gl 1 is a register with k + 1 bits in an execution unit GlO.
  • commands with which the bits in this
  • Register could be manipulated or written directly or indirectly.
  • one or more bits are reserved in the register GIII for triggering the switchover.
  • the unit G40 detects a switchover request when the reserved bits in the register Gl 1 are set to a specific bit pattern.
  • the mode of the processor thus depends on which bit pattern these reserved bits are set in the register GI l.
  • one or more bits are reserved in the register GI 1 for triggering the switching.
  • the unit G40 detects a switchover to the comparison mode when the register GI 1 is written with a value at which the correspondingly reserved bits are assigned a specific bit pattern.
  • the unit G40 detects a switchover to the performance mode when the register GI 1 is written with a value in which the corresponding reserved bits are assigned a specific bit pattern.
  • the bit pattern for switching to the comparison mode need not necessarily be different from the bit pattern for switching in the performance mode.
  • the bit patterns can be identical or different.

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Abstract

Verfahren zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten, wobei zwischen wenigstens zwei Betriebsmodi umgeschaltet wird und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem Performanzmodus entspricht, dadurch gekennzeichnet, dass die Umschaltung durch wenigstens eine Bitinformation in einem Register ausgelöst wird.

Description

Verfahren und Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten mittels Bitinformationen in einem Register
Stand der Technik
Die Erfindung geht aus von einem Verfahren und einer Vorrichtung zur Umschaltung zwischen wenigstens zwei Betriebsmodi eines Mikroprozessors mit wenigstens zwei Ausführungseinheiten zur Abarbeitung von Programmsegmenten gemäß den Oberbegriffen der unabhängigen Ansprüche.
Transiente Fehler, ausgelöst durch Alpha-Teilchen oder kosmische Strahlung, werden zunehmend ein Problem für integrierte Schaltungen. Durch abnehmende Strukturbreiten, sinkende Spannungen und höhere Taktfrequenzen nimmt die Wahrscheinlichkeit zu, dass eine Spannungsspitze, hervorgerufen durch ein Alpha-Teilchen oder kosmische Strahlung, einen logischen Wert in einer integrierten Schaltung verfälscht. Ein falsches Berechnungsresultat kann die Folge sein. In sicherheitsrelevanten Systemen müssen daher solche Fehler zuverlässig detektiert werden.
Bei sicherheitsrelevanten Systemen, wie z.B. einem ABS-Regelsystem in einem Kraftfahrzeug, in denen Fehlfunktionen der Elektronik sicher detektiert werden müssen, werden gerade bei den entsprechenden Steuereinrichtungen solcher Systeme üblicherweise Redundanzen zur Fehlererkennung vorgesehen. So ist beispielsweise in bekannten ABS-Systemen jeweils der komplette MikroController dupliziert, wobei die gesamten ABS-Funktionen redundant berechnet und auf Übereinstimmung geprüft werden. Tritt eine Diskrepanz der Ergebnisse auf, so wird das ABS- System abgeschaltet. Solche Prozessoreinheiten sind auch als Dual-Core oder Multi-Core Architekturen bekannt. Die verschiedenen Cores fuhren redundant und taktsynchron das gleiche Programmsegment aus, die Ergebnisse der beiden Cores werden verglichen. Ein Fehler wird bei dem Vergleich auf Übereinstimmung der beiden Ergebnisse erkannt. Im Folgenden wird diese Konfiguration als Ver- gleichsmodus bezeichnet.
Dual-Core oder Multi-Core Architekturen werden in anderen Anwendungen auch zur Leistungssteigerung, also zu einer Performanz-Steigerung eingesetzt. Beide Cores fuhren unterschiedliche Programmsegmente aus, wodurch sich eine Leistungssteigerung im Vergleich zum Vergleichsmodus oder einem Single Core System erzielen lässt. Diese Konfiguration wird als
Leistungsmodus oder Performanzmodus bezeichnet. Dieses System wird auch in einer speziellen Ausprägung mit gleichen Cores als ein symmetrisches Multiprozessorsystem (SMP) bezeichnet.
Eine Erweiterung dieser Systeme ist eine Umschaltung durch Software zwischen diesen beiden
Modi mittel eines Zugriffs auf eine spezielle Adresse und spezialisierter Hardware- Vorrichtungen. Im Vergleichsmodus werden die Ausgangsignale der Cores miteinander verglichen. Im Performanzmodus arbeiten die beiden Cores als ein symmetrisches Mehrprozessorsystem (SMP) und fuhren unterschiedliche Programme, Programmsegmente oder Befehle aus.
Vorteile der Erfindung
Wird eine Umschaltung direkt durch eine Instruktion veranlasst müssen immer spezielle Bits oder Bitkombinationen für diese Umschaltinstruktion reserviert werden. Gerade bei Prozessoren mit einem großen Befehlssatz oder einer kleinen Befehlswortbreite ist diese Reservierung nicht oder nur sehr schlecht möglich.
Aufgabe dieser Erfindung ist es daher die Umschaltung nicht durch eine spezielle Instruktion oder den Zugriff auf eine bestimmte Adresse zu veranlassen, sondern eine Umschaltung dann zu veranlassen, wenn in einem oder mehreren internen Register des Prozessors bestimmte Bits ma- nipuliert oder geschrieben werden. Ist im Prozessor, unabhängig von der Möglichkeit der Umschaltung zwischen einem Performanzmodus und einem Vergleichsmodus, ein Register vorhanden, bei dem nicht alle Bits mit einer Bedeutung belegt sind, werden im Befehlssatz keine spezielle Instruktionen benötigt. Ein Beispiel hierfür ist das Prozessorstatusregister, welches üblicherweise im jedem Prozessor und für jede Ausführungseinheit eines Prozessors zur Verfügung steht. Instruktionen, mit denen dieses Register gelesen und gesetzt werden kann, sind im Befehlssatz dann vorhanden. Es müssen daher keine neuen Instruktionen für einen Prozessor definiert werden, um zwischen Performanzmodus und dem Vergleichsmodus umzuschalten.
Vorteilhaft wird in der vorgestellten Erfindung die Umschaltung durch wenigstens eine Bitinformation in einem Register ausgelöst. Weiter wird vorteilhaft die Bitinformation durch einen in einem Befehlssatz des Rechnersystems bereits vorhandenen Befehl erzeugt. Vorteilhaft wird die Bitinformation durch setzten wenigstens eines Bits in einem Register erzeugt. Zweckmäßigerweise wird die Bitinformation durch Löschen wenigstens eines Bits in einem Register erzeugt. Weiter wird vorteilhaft die Bitinformation in einem Register erzeugt, das sich in der Ausführungseinheit befindet. Vorteilhaft wird ein vorgebbares Datenwort in das Register geschrieben und die Bitinformation wird dadurch erzeugt, dass wenigstens ein vorgebbares Bit einer vorgebbaren Information entspricht. Vorteilhaft wird wenigstens ein vorgebbares Bit in dem vorgebbaren Datenwort gesetzt/gelöscht. Vorteilhaft wird wenigstens ein vorgebbares Bit in dem vor- gebbaren Datenwort nicht gesetzt. Zweckmäßigerweise ist die Umschaltung dadurch gekennzeichnet, dass ein Register enthalten ist und zweite Mittel enthalten sind, welche die Umschaltung durch wenigstens eine Bitinformation in diesem Register auslösen. Vorteilhaft befindet sich das Register innerhalb einer Ausführungseinheit. Vorteilhaft handelt es sich bei dem Register um das Prozessorstatusregister oder um das Befehlsregister oder um das Befehlszählerregister.
Weitere Vorteile und vorteilhafte Ausgestaltungen ergeben sich aus den Merkmalen der Ansprüche sowie der Beschreibung.
Figuren
Figur 1 zeigt eine System G60 mit zwei Ausführungseinheiten GlOa und GlOb, welche jeweils ein Register Gl Ia bzw. Gl Ib mit der Breite k+1 enthalten.
Figur 2 zeigt ein solches Register Gl 1 in einer Ausführungseinheit GlO
Beschreibung der Ausführungsbeispiele Als Ausführungseinheit kann im Folgenden dabei sowohl ein Prozessor, ein Core, eine CPU, als auch eine FPU (Floating Point Unit), ein DSP (Digitaler Signalprozessor), ein Coprozessor oder eine ALU (Arithmetic logical Unit) bezeichnet werden. Die Erfindung bezieht sich auf ein MuI- tiprozessorsystem (G60) dargestellt in Figur 1 mit wenigstens zwei Ausführungseinheiten (GlOa, GlOb), einer Vergleichseinheit (G20), einer Umschalteinheit (G50) und einer Einheit zur
Umschaltwunscherkennung (G40). Die Umschalteinheit (G50) hat wenigstens zwei Ausgänge zu zwei Systemschnittstellen (G30a, G30b). Über diese Schnittstellen können Register, Speicher oder Peripherals wie Digitale Ausgänge, D/A- Wandler, Kommunikationscontroller angesteuert werden. Dieses Multiprozessorsystem kann in wenigstens zwei Betriebsmodi betrieben werden, einem Vergleichsmodus (VM) und einem Performanzmodus (PM).
Im Performanzmodus werden in den unterschiedlichen Ausführungseinheiten unterschiedliche Befehle, Programmsegmente oder Programme parallel ausgeführt. In diesem Betriebsmodus ist die Vergleichseinheit (G20) deaktiviert. Die Deaktivierung kann auf verschiedene Weisen reali- siert werden:
Ein Vergleich durch die Einheit G20 wird nicht durchgeführt.
Es werden keine Signale zum Vergleich an die Einheit G20 angelegt.
Ein Vergleich findet durch die Einheit G20 statt, das Ergebnis wird aber ignoriert.
Die Umschalteinheit (G50) ist in diesem Betriebsmodus so konfiguriert, dass jede Ausführungseinheit mit einer Systemschnittstelle (G30a, G30b) verbunden ist.
Im Vergleichsmodus werden in beiden Ausführungseinheiten (GlOa, GlOb) gleiche Befehle, Programmsegmente oder Programme abgearbeitet. Günstigerweise werden diese Befehle takt- synchron abgearbeitet, es ist aber auch eine Abarbeitung mit Asynchronität oder mit definiertem
Taktversatz denkbar. Die Ausgangssignale der Ausführungseinheiten (GlOa, GlOb) werden in der Vergleichseinheit (G20) verglichen. Bei einem Unterschied wird auf einen Fehler erkannt und es können entsprechende Maßnahmen ergriffen werden. Die Umschalteinheit (G50) ist in einer Variation so konfiguriert, dass nur ein Signal zu den Systemschnittstellen (G30a, G30b) verbunden ist. In einer anderen Konfiguration bewirkt die Umschalteinheit nur, dass die verglichenen und damit gleichen Signale an die Systemschnittstellen (G30a, G30b) verbunden werden. Die Umschaltwunscherkennung (G40) detektiert unabhängig vom gerade aktiven Modus einen Umschaltwunsch in den jeweils anderen Modus.
In Figur 2 ist eine Ausfuhrungseinheit GlO gezeigt. Gl 1 ist ein Register mit k+1 Bits in einer Ausfuhrungseinheit GlO. Im Befehlssatz für GlO existieren Befehle womit die Bits in diesem
Register direkt oder indirekt manipuliert oder geschrieben werden könne. In einer ersten Ausfuhrungsform ist in dem Register GIl eins oder mehrere Bits für das Auslösen der Umschaltung reserviert. Die Einheit G40 detektiert einen Umschaltwunsch, wenn die reservierten Bits im Register Gl 1 auf ein bestimmtes Bitmuster gesetzt sind. Der Modus des Pro- zessors (Vergleichsmodus oder Performanzmodus) ist damit davon abhängig, auf welches Bitmuster diese reservierten Bits im Register GI l gesetzt sind. In einer zweiten Ausführungsform ist in dem Register GI l eins oder mehrere Bits für das Auslösen der Umschaltung reserviert. Die Einheit G40 detektiert einen Umschaltwunsch in den Vergleichsmodus, wenn das Register GI l mit einem Wert beschrieben wird bei dem die entsprechend reservierten Bits mit einem be- stimmten Bitmuster belegt sind. Die Einheit G40 detektiert einen Umschaltwunsch in den Performanzmodus, wenn das Register GI l mit einem Wert beschrieben wird bei dem die entsprechend reservierten Bits mit einem bestimmten Bitmuster belegt sind. Das Bitmuster für die Umschaltung in den Vergleichsmodus muss sich nicht notwendigerweise von dem Bitmuster für die Umschaltung in dem Performanzmodus unterscheiden. Die Bitmuster können identisch oder un- terschiedlich sein.

Claims

Patentansprüche
1. Verfahren zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausführungseinheiten, wobei zwischen wenigstens zwei Betriebsmodi umgeschaltet wird und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus ei- nem Performanzmodus entspricht dadurch gekennzeichnet, dass die Umschaltung durch wenigstens eine Bitinformation in einem Register ausgelöst wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation durch einen in einem Befehlssatz des Rechnersystems bereits vorhandenen Befehl erzeugt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation durch setzten wenigstens eines Bits in einem Register erzeugt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation durch Löschen wenigstens eines Bits in einem Register erzeugt wird.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Bitinformation in einem Register erzeugt wird, das sich in der Ausführungseinheit befindet.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein vorgebbares Datenwort in das Register geschrieben wird und die Bitinformation dadurch erzeugt wird, dass wenigstens ein vorgebbares Bit einer vorgebbaren Information entspricht.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass wenigstens ein vorgebbares Bit in dem vorgebbaren Datenwort gesetzt/gelöscht ist.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass wenigstens ein vorgebbares Bit in dem vorgebbaren Datenwort nicht gesetzt ist.
9. Vorrichtung zur Umschaltung bei einem Rechnersystem mit wenigstens zwei Ausfüh- rungseinheiten, wobei Umschaltmittel enthalten sind, die zwischen wenigstens zwei
Betriebsmodi umschalten und ein erster Betriebsmodus einem Vergleichsmodus und ein zweiter Betriebsmodus einem Performanzmodus entspricht dadurch gekennzeichnet, dass ein Register enthalten ist und zweite Mittel enthalten sind, welche die Umschaltung durch wenigstens eine Bitinformation in diesem Register auslösen.
10. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass sich das Register innerhalb einer Ausführungseinheit befindet.
11. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass es sich bei dem Register um ein Prozessorstatusregister wenigstens einer Ausführungseinheit handelt.
12. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass es sich bei dem Register um ein Befehlsregister handelt.
13. Vorrichtung nach Anspruch 9 dadurch gekennzeichnet, dass es sich bei dem Register um das Befehlszählerregister handelt.
PCT/EP2006/064511 2005-08-08 2006-07-21 Verfahren und vorrichtung zur umschaltung bei einem rechnersystem mit wenigstens zwei ausführungseinheiten mittels bitinformationen in einem register WO2007017363A1 (de)

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* Cited by examiner, † Cited by third party
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