WO2007007606A1 - 可変抵抗素子 - Google Patents

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Kazuya Ishihara
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a variable resistance element in which a variable resistor is provided between a first electrode and a second electrode, and an electric resistance is changed by applying a voltage pulse between the two electrodes.
  • NVRAM non-volatile random access memory
  • FeRAM Feroelectric RAM
  • MRAM Magnetic RAM
  • OUM Olet Ultra Mem
  • various device structures such as ory
  • these current memory devices have their merits and demerits, and it is still far from the ideal realization of “universal memory” that combines the advantages of SRAM, DRAM, and flash memory.
  • FIG. 1 is a perspective view showing the basic structure of the variable resistance element
  • FIG. 2 is a cross-sectional perspective view taken along the line AA in FIG. It is exemplified in Patent Document 1.
  • LAO lanthanum aluminum oxide
  • the electrode 3 is deposited and the variable resistor 2 sandwiched between the lower electrode 3 and the upper electrode 1 is a crystalline prasedium oxide, a perovskite oxide, calcium, manganese oxide p r _ Ca Mn
  • the material of upper electrode 1 is an Ag film deposited by sputtering.
  • variable resistance element As an operation of this variable resistance element, it has been reported that the resistance can be reversibly changed by applying a positive and negative voltage pulse applied between the upper electrode 1 and the lower electrode 3 as 51 volts. It can be said that a novel nonvolatile memory device can be realized by reading the resistance value in this reversible resistance change operation (hereinafter referred to as “switching operation” as appropriate).
  • variable resistor 2 can be made of a ZnSe-Ge heterostructure, or Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th Also, it is known that the resistance value of metal oxides such as Al is variable although it is small depending on the applied voltage pulse condition.
  • Patent Document 1 US Pat. No. 6,204,139
  • Fig. 3 shows the positive resistance (+ 2V) and negative polarity (1 2 It is a figure which shows the change of a resistance value when the voltage pulse of V) is applied alternately.
  • the horizontal axis shows the number of applied pulses, and the vertical axis shows the readout resistance on a logarithmic scale.
  • the number of applied pulses is counted as one by alternately applying a negative voltage pulse and a positive voltage pulse.
  • the resistance value can be changed to a high resistance state (approx. IX 10 4 ⁇ ) by applying a negative (1-2V) voltage pulse. It was possible to change the resistance value to the low resistance state (approximately 2 X 10 2 ⁇ ) by the voltage pulse of.
  • variable resistance element can be used as a non-volatile memory element and can switch reversibly between binary data (high resistance state and low resistance state)! /
  • FIG. 5 shows that when writing data in a low resistance state to the variable resistance element, 0.9 X 10 6 A / cm 2 , 1.7 X 10 6 A / cm 2 , and 3.5 X 10 6, respectively.
  • a / cm 2 5.
  • OX 10 6 Current density of current density of 6 A / cm 2
  • Vertical axis Represents resistance value fluctuation, and the horizontal axis represents data retention time on a logarithmic scale.
  • the resistance value fluctuation on the vertical axis is indicated by the rate of fluctuation of the resistance value force immediately after writing the low resistance state for the first time.
  • the retention characteristic can be improved by writing at a larger current density at the time of writing!
  • the current density at the time of writing is proportional to the writing voltage, and is proportional to the length (layer thickness) of the resistor, and is constant regardless of the cross-sectional area of the resistor. Therefore, if the thickness of the resistor is not changed, increasing the write voltage of the variable resistance element can be achieved to increase the current density at the time of writing.
  • variable resistance element when the variable resistance element is applied to a resistive nonvolatile memory, a charge pump system for supplying a high voltage is used to increase the write voltage beyond the power supply voltage.
  • a peripheral circuit including a booster circuit is required.
  • multi-stage boosting connecting boosting circuits in series
  • Boost boost circuit
  • the transistor circuit that constitutes the booster circuit also requires a dielectric breakdown voltage corresponding to the final boosted voltage, so there is a problem that the voltage that can be boosted is limited.
  • the present invention enables writing with high current density at a writing voltage comparable to the conventional voltage without increasing the applied voltage at the time of writing, and data retention characteristics even at high temperatures.
  • An object of the present invention is to provide an excellent variable resistance element.
  • the variable resistance element of the present invention includes a variable resistor provided between the first electrode and the second electrode, and applies a voltage pulse between the first electrode and the second electrode.
  • the area of the area where the first electrode and the variable resistor are in contact, or the area where the second electrode and the variable resistor are in contact Among these areas at least one of the areas has an electrode area region where the current density of the current flowing through the variable resistance element is constant and a variable current in response to a change in the electrode area of the variable resistance element. It is characterized by being below the critical area defined by the boundary value of the polar area region.
  • variable resistor is an internal force selected from Pr, Ca, La, Sr, Gd, Nd, Bi, Ba, Y, Ce, Pb, Sm, and Dy. Species elements and internal forces of Ta, Ti, Cu, ⁇ , Cr, Co, Fe, Ni, and Ga. Perovskite structure oxide containing at least one selected element It is said.
  • the variable resistor is a Pr Ca [Mn M] 0 system (where M is selected from Ta, Ti, Cu, Cr, Co, Fe, Ni, and Ga) L a AE MnO system (where AE is any divalent alkaline earth metal selected from Ca, Sr, Pb, Ba), RE Sr MnO system (however, RE is any trivalent rare earth element selected from Sm, La, Pr, Nd, Gd, and Dy), La Co [Mn Co] 0 series, Gd
  • variable resistor is a PCMO film having a perovskite structure, and the electrode area of the variable resistance element is 0.04 m 2 or less.
  • variable resistor is a ZnSe—Ge heterostructure, or Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th, It is characterized by being a metal oxide composed of at least one element selected from Al.
  • each of the first electrode and the second electrode is a single metal selected from a noble metal of a platinum group metal, Ag, Al, Cu, Ni, Ti, Ta, or The alloy, an oxide conductor selected from Ir, Ru, Re, Os, and SRO (SrRuO), LSCO (
  • YBCO YbBa Cu 2 O 3
  • variable resistance element in which a variable resistor is provided between the first electrode and the second electrode of the present invention and the electric resistance is changed by applying a voltage pulse between the two electrodes, If the area of the area where the variable resistance antibody is in contact, or the area of the area where the second electrode and the variable resistance are in contact, the smaller area is the electrode area of the variable resistance element, the electrode of this variable resistance element The area was set within a specific range of a certain electrode area or less. Thus, the write current density can be increased without increasing the write voltage. This makes it possible to provide a variable resistance element with improved data retention characteristics even in a high temperature environment.
  • FIG. 1 is a perspective view showing a basic structure of a variable resistance element.
  • FIG. 2 is a cross-sectional perspective view of the variable resistance element of FIG.
  • FIG. 3 is a graph showing application of positive and negative voltage pulses to a variable resistance element and resistance change.
  • FIG. 4 is a graph showing data retention characteristics of a conventional variable resistance element.
  • FIG. 5 is a graph showing data retention characteristics in a high resistance state of a conventional variable resistance element using the write current density as a parameter.
  • FIG. 6 is a perspective view showing the structure of a variable resistance element for explaining an embodiment of the present invention.
  • FIG. 7 is a cross-sectional perspective view of a variable resistance element as an example used in this example.
  • FIG. 8 is a cross-sectional perspective view of another example of a variable resistance element used in this example.
  • FIG. 9 is a graph showing the relationship between the electrode area of the variable resistance element and the write current density.
  • FIG. 10 is a graph showing the relationship between the electrode area of the variable resistance element and the data retention time.
  • FIG. 11 is a graph showing the application of positive and negative voltage pulses to the titanium oxide variable resistance element and the resistance change.
  • FIG. 12 is a graph showing the relationship between the electrode area of a variable resistance element of titanium oxide titanium and the data retention time.
  • variable resistance element Accordingly, an embodiment of a variable resistance element according to the present invention will be described with reference to the drawings.
  • variable resistance elements having various electrode areas, and examined their electrical characteristics.
  • the “electrode area of the variable resistance element” is the area of the area of the variable resistor that contributes electrically, and in general, the first electrode and the variable resistor are in contact with each other. Of the area of the area and the area of the area where the second electrode and the variable resistor are in contact, it is defined by the displacement force vj and the area of the area.
  • the smaller area is the force that the smaller area is dominant in the electrically contributing region of the variable resistor.
  • FIG. 6 is a perspective view showing the structure of the variable resistance element used in this embodiment.
  • a lower electrode 6 serving as a second electrode
  • a silicon oxide film 5 serving as an insulating material
  • an upper electrode 4 serving as a first electrode
  • FIG. 7 shows a cross-sectional perspective view along the line BB in FIG.
  • the lower electrode 6 serving as the second electrode, the silicon oxide film 5 serving as the insulating material, and the upper electrode 4 serving as the first electrode are sequentially stacked.
  • a variable resistor 7 is formed so as to be embedded in the silicon oxide film 5 in a region sandwiched between the upper electrode 4 and the lower electrode 6.
  • a variable resistance element in this structure from electrode area 5 m 2 up to 0. 12 m 2 was produced by a method described later. The area below 0.1 m was prepared as follows.
  • a variable resistance element with an electrode area of 0.12 ⁇ m 2 is a substantially square-shaped opening with a side length of minimum processing dimension (0.35 ⁇ m) based on a design rule of 0.35 ⁇ m. Forces that can be produced in 8 If the dimensions are smaller than this, it is necessary to change the process parameters. In order to minimize the effect on the electrical characteristics due to the difference in the process, After forming the opening at 0.35 / zm), a variable resistance element having an electrode area of 0.12 ⁇ or less was manufactured by providing a sidewall.
  • FIG. 8 shows a perspective sectional view of the second structure of the variable resistance element. As shown in FIG.
  • the lower electrode 6 serving as the second electrode, the silicon oxide film 5 serving as the insulating material, and the upper electrode 4 serving as the first electrode are sequentially stacked, and the silicon oxide film A side wall spacer film 9 is formed in a substantially square-shaped opening having a minimum processing dimension (0.35 m) formed in 5, and a variable resistor 7 is embedded therein. Yes.
  • the opening 10 can be formed to have a minimum processing dimension or less by adopting a structure in which the sidewall spacer film 9 is formed in the opening. With such a structure, it was possible to obtain a variable resistance element having an electrode area (second electrode side) of 0.12 m 2 to 0.004 m 2 .
  • variable resistance element having such a structure was manufactured by the following procedure.
  • a Pt film as an example of the upper electrode 4 is formed into a shape that is larger than the size of the opening 8 by sputtering.
  • the structure shown in FIG. 8 is obtained by forming a sidewall spacer film 9 on the side wall of the opening 8 by a known technique. Similar to the structure shown in FIG. 7, after depositing a Pt film and a silicon oxide film 5 as an example of the lower electrode 6 on the base substrate, an opening 8 was provided. Next, after depositing a silicon nitride film, which is an insulating material, by CVD, anisotropic etching back is performed to leave the silicon nitride film only on the side wall of the opening 8 to form the sidewall spacer film 9. it can.
  • the purpose of the sidewall spacer film 9 is to reduce the opening 8 to the minimum processing dimension specified by the design rules of the fabrication process.
  • the size of the opening area of the reduced opening 10 can be adjusted. Further, the electrode area of the variable resistor 7 in FIG. 8 corresponds to the area of the opening region with the lower electrode of the reduced opening 10.
  • the PCMO film is deposited at a temperature of 500 ° C, and is deposited with a thickness of 200 nm during film formation.
  • the film thickness after remaining in the opening 8 or only in the opening 10 by the CMP method is a silicon oxide film. It is approximately equal to the thickness of 5, and in this example, lOOnm.
  • FIG. 9 shows the correlation between the electrode area of the variable resistance element and the write current density under the condition that a write voltage pulse of a certain magnitude (+ 2V) is applied to the variable resistance element.
  • the vertical axis represents the write current density on a logarithmic scale
  • the horizontal axis represents the electrode area of the variable resistance element on a logarithmic scale.
  • the write current density is the current density per unit area of the current flowing through the variable resistance element during writing. As shown in Fig.
  • variable resistance element used in the present invention has a constant current density area region in which the write current density maintains a substantially constant value regardless of the area, and a write current density depending on the reduction of the area.
  • Fig. 9 shows a phenomenon that has a rapidly increasing variable current density area. If the intersection of the constant current density area and the variable current density area in Fig. 9 is the critical area, a normal resistor (conductor) above the critical area This phenomenon is unique to variable resistance elements below the critical area. It can be seen that this phenomenon is shown.
  • the electrode area of the variable resistance element is equal to or less than the critical area, it is possible to write to the variable resistance element with a larger write current without increasing the write voltage.
  • the electrode area is 0.04 ⁇ m 2 or less and that the characteristics can be confirmed within the range of 0.004 m 2. I understand.
  • variable resistance elements having electrode areas from 0.004 ⁇ m 2 to 5 ⁇ m 2 were measured.
  • a write voltage pulse + 2V was applied to the variable resistance element to bring it into a low resistance state, and then held at 120 ° C., and the resistance value was read with a read voltage of 0.6V.
  • the reason why the read voltage is set to 0.6 V is that the resistance value of the variable resistance element hardly changes before and after the read voltage is applied when such a low voltage is applied.
  • FIG. 10 shows the relationship between the electrode area of the variable resistance element and the data retention time.
  • the vertical axis represents the data retention time on a logarithmic scale
  • the horizontal axis represents the electrode area of the variable resistance element on a logarithmic scale.
  • the data retention time was defined as the time when the 10% resistance value changed (increased or decreased) with respect to the initial resistance immediately after data writing (low resistance state). It was confirmed that the data retention characteristics improved with the electrode area of the variable resistance element at approximately 0.04 m 2 .
  • the electrode area of the variable resistance element that is, the area of the region where the first electrode and the variable resistor are in contact, or the region of the region where the second electrode and the variable resistor are in contact with each other.
  • the electrode area of the variable resistance element may be set to 0.04 m 2 or less, which is the critical area.
  • the write current density can be tripled or more if the electrode area of the variable resistance element is approximately 0.02 m 2 or less. Therefore, in the case of resistive elements that can be written under supply electric pressure or less, if the electrode area of the variable resistive element is almost 0. 02 ⁇ m 2 or less, raising the retention characteristics and the write current density more than three times, even when Since there is no need to devise a multi-stage booster circuit, the peripheral circuit can be made smaller. In addition, the design as a storage device can be facilitated.
  • variable resistance element in order to achieve the electrode area of the variable resistance element that is equal to or smaller than the minimum processing dimension, an opening is provided in the silicon oxide film as shown in FIGS.
  • FIGS Although a variable resistance element having a structure in which an antibody is embedded has been described, the present invention is not limited to this.
  • the electrode area of the variable resistance element corresponds to the area of the first electrode.
  • Pr, Mn-based perovskite oxide is also represented by the above chemical formula of “ABO”, and Pr at the position of “A”.
  • Pr A MnO system (0 ⁇ X ⁇ 1) may be used.
  • ⁇ is at least one element selected from the internal forces of Ca, La, Sr, Gd, Nd, Bi, and Ce
  • B is at least one selected from Ta, Ti, Cu, Cr, Co, Fe, Ni, and Ga Species elements can be used.
  • oxides of the perovskite structure to be the variable resistor 7 typically (Pr, Ca) MnO, SrTiO, (Ba, Sr) TiO, LaMnO, LaTiO, (Nd, Sr) MnO, (La, Sr)
  • MnO and the like are preferable.
  • This type of material exhibits a phenomenon in which the electrical resistance changes when a voltage pulse is applied.
  • a Pr Ca MnO-based material PCMO film
  • PCMO film has a resistance caused by a larger voltage pulse.
  • the electrical resistance change is smaller than that of the perovskite structure, ZnSe-Ge heterostructure or Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th, Al
  • a metal oxide such as was used as the variable resistor 7.
  • variable resistance element made of titanium dioxide has a sidewall spacer film in the opening as shown in Fig. 8.
  • the lower electrode, which is the second electrode has a thickness of 150 nm titanium nitride
  • the variable resistance element, which is formed by a known reactive sputtering method has a thickness of 6 nm
  • the upper electrode, which is the first electrode is titanium nitride.
  • a 150 nm TiN film was used. With such a structure, a variable resistance element having an electrode area (second electrode side) of 0.0016-0.08 m 2 was produced.
  • FIG. 11 shows an example of a resistance change when titanium oxide having an electrode area of 0.01 m 2 is covered.
  • the applied pulse conditions were positive polarity + 2.2V, pulse width 50 ⁇ sec, negative polarity 1.8V and pulse width 35 ⁇ sec. As shown in FIG. 11, it was possible to change to a high resistance state (about 6 ⁇ 10 5 ⁇ ) by a positive voltage pulse and to a low resistance state (about 5 ⁇ 10 2 ⁇ ) by a negative voltage pulse.
  • variable resistor whose electric resistance is changed by applying an electric pulse is similar to the result shown in the example using PCMO, and the area is reduced below the critical area. As a result, the data retention time has been dramatically improved.
  • the lower electrode 6 serving as the second electrode and the upper electrode 4 serving as the first electrode are each based on a single noble metal or a noble metal of a platinum group metal represented by Pt, Ir, Rh, and Pd. Alloys, simple metals such as Ag, Al, Cu, Ni, Ti, Ta or their alloys, oxide conductors of Ir, Ru, Re, Os, or SRO (SrRuO) or LSCO (( LaSr) CoO)
  • oxide conductor such as 3 3 or YBCO (YbBa Cu 2 O 3).
  • an adhesion layer or a barrier layer for improving adhesion or preventing reaction is formed between the lower electrode 6 and the base substrate. May be inserted as appropriate.
  • the lower electrode 3 is formed on a BPSG film or a silicon oxide film, it is effective to insert Ti, TiO, Al 2 O, or the like. Also using a silicon substrate
  • Pt-Si or ⁇ is a Pt-tandastain plug and has a remarkable alloying and acid-acid reaction at the interface.
  • variable resistance element as described above when the variable resistance element as described above is applied to a nonvolatile memory device, an extra booster circuit for supplying a large write voltage is not required, so that the chip area does not have to be increased. As a result, it can be applied to portable electronic devices and the like that require a chip size with a small area as long as a nonvolatile storage device capable of stably holding data can be realized.

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Abstract

　第1電極と第２電極の間に可変抵抗体を設けてなり、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子では、書き込み電圧を上げて、より大きな電流密度で書き込むことにより、データ保持特性を向上させることができる。その為、この可変抵抗素子を不揮発性メモリに応用する場合、高電圧を供給するための昇圧回路等が必要であった。第１電極と可変抵抗体とが接触する領域の面積、もしくは第２電極と可変抵抗体とが接触する領域の面積のうち小さい方の面積を可変抵抗素子の電極面積とした場合、この可変抵抗素子の電極面積をある所定の電極面積以下という特定の範囲内に設定する。これにより、書き込み電圧を上げることなく書き込み電流密度を増加させることができ、高温環境下でもデータ保持特性が向上した可変抵抗素子を提供することが可能となる。

Description

明 細 書
可変抵抗素子
技術分野
[0001] 本発明は、第 1電極と第 2電極の間に可変抵抗体を設けてなり、両電極間に電圧パ ルスを印加することにより電気抵抗が変化する可変抵抗素子に関する。
背景技術
[0002] 近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメ モリ (NVRAM : Nonvolatile Random Access Memory)として、 FeRAM (Fer roelectric RAM)、 MRAM (Magnetic RAM)、 OUM (Ovonic Unified Me mory)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及 び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、 現状のこれらメモリデバイスには各々一長一短があり、 SRAM, DRAM,フラッシュメ モリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠 、。
[0003] これら既存技術に対し、米国ヒューストン大の Shangquing Liuや Alex Ignatiev 等によって、超巨大磁気抵抗効果で知られるぺロブスカイト材料に電圧パルスを印 加することにより可逆的に電気抵抗を変化させる方法が下記特許文献 1及び非特許 文献 1に開示されて ヽる。これは超巨大磁気抵抗効果で知られるぺロブスカイト材料 を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる という極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗 性不揮発性メモリ： RRAM (Resistance Random Access Memory) (登録商標 )は MRAMと異なり磁場を一切必要としないため消費電力が極めて低ぐ微細化、 高集積化も容易であり、抵抗変化のダイナミックレンジが MRAMに比べ格段に広い ため多値記憶が可能であるという優れた特徴を有する。
[0004] 実際の可変抵抗素子の基本構造は極めて単純で、図 1及び図 2に示すように、第 2 電極となる下部電極 3と、可変抵抗体 2と、第 1電極となる上部電極 1とが順に積層さ れた構造となっている。ここで、図 1は可変抵抗素子の基本的な構造を示す斜視図 であり、図 2は図 1中の A— A線に沿った断面斜視図である。尚、特許文献 1に例示 する素子構造では、ランタン'アルミニウム酸ィ匕物 LaAlO (LAO)の単結晶基板（図
3
示しない）上にイットリウム 'バリウム.銅酸ィ匕物 YBa Cu O (YBCO)膜からなる下部
2 3 7
電極 3が堆積され、下部電極 3と上部電極 1とに挟まれた可変抵抗体 2はぺロブス力 イト型酸化物である結晶性プラセォジゥム.カルシウム.マンガン酸化物 pr _ Ca Mn
O (PCMO)膜であり、上部電極 1の材料はスパッタリングで堆積された Ag膜で、夫
3
々形成されている。この可変抵抗素子の動作として、上部電極 1及び下部電極 3間に 印加する電圧パルスを 51ボルトとして正、負に印加することにより、抵抗を可逆的に 変化させることができることが報告されている。この可逆的な抵抗変化動作 (以下、適 宜「スイッチング動作」と称す。 )における抵抗値を読み出すことによって、新規な不揮 発性記憶装置が実現できるとして ヽる。
[0005] また、上記ぺロブスカイト材料以外に可変抵抗体 2の材料としては、 ZnSe— Geへ テロ構造、或いは、 Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th, Alなどの金属の 酸ィ匕物についても、印加電圧パルス条件によって小さいながらも抵抗値が可変であ ることが知られている。
特許文献 1：米国特許第 6204139号公報
特干文献 1 :Liu, Q. ま Electric― pulse― induced reversible Resis tance change effect m magnetoresistive films , Applied Physics Let ter, Vol. 76, pp. 2749— 2751, 2000年
発明の開示
発明が解決しょうとする課題
[0006] 本発明者らは電圧パルスにより抵抗が変化する可変抵抗体の特性を解明するため に、特に、可変抵抗体材料としてぺロブスカイト型金属酸ィ匕物である PCMO膜を用 いて様々な検討を行ったところ、電圧パルスにより抵抗が変化するものの、その後高 温下で長時間保管すると抵抗値が変動してしまうという現象に遭遇しており、不揮発 性記憶装置への適用に対して大きな障害となっていた。以下図 3から図 5を以つて、 第 1電極である上部電極の一辺長が 0. 7 mの略正方形で、上部電極面積が約 0. 5 μ m2である可変抵抗素子に於けるこの現象について説明する。
[0007] 図 3は、可変抵抗素子に対して、パルス幅 100η秒の正極性（ + 2V)と負極性（一 2 V)の電圧パルスを交互に印加した時の抵抗値の変化を示す図である。横軸は印加 パルス回数を示し、縦軸は対数目盛りで読み出し抵抗を示す。印加パルス回数は、 負極性の電圧パルスと正極性の電圧パルスとを交互に印加することで一回と数える。 図 3に示すように、負極性（一 2V)の電圧パルスの印加により高抵抗状態 (約 I X 104 Ω )に抵抗値を変化させることができ、続ヽて印加した正極性 ( + 2V)の電圧パルス により低抵抗状態 (約 2 X 102 Ω )に抵抗値を変化させることができた。また、続いて負 極性の電圧パルス印加により高抵抗状態にでき、正極性の電圧パルスにより低抵抗 状態にすることができた。尚、図示はしていないが、各抵抗状態は次の電圧パルスが 印加されるまで、その抵抗状態が維持される。このことは、可変抵抗素子が不揮発性 の記憶素子として、 2値のデータ (高抵抗状態と低抵抗状態）間を、可逆的にスィッチ ング動作できることを示して！/、る。
[0008] 次に、室温にて負極性の電圧パルス（一 2V, 100η秒)を印加し、高抵抗状態にデ ータを書き込んだ (高抵抗状態に抵抗値を変化させた)可変抵抗素子と、正極性の 電圧パルス ( + 2V, 100η秒)を印加し低抵抗状態にデータを書き込んだ (低抵抗状 態に抵抗値を変化させた)可変抵抗素子とを、夫々高温 (温度 120°C)下で保持した 後、適宜抵抗を読み出した。その結果を図 4に示す。縦軸は対数目盛りで読み出し 抵抗を示し、横軸は対数目盛りで保持時間を示す。図に示すように、保持時間の経 過と共に、低抵抗状態では抵抗値が増加し、高抵抗状態では抵抗値が減少していく 傾向が確認された。このような抵抗値の変動は、抵抗性不揮発性メモリとして応用す る場合、読み出しマージンが減少し、長期間のデータ保持を実現するには大きな障 壁となる。
[0009] この問題に対するひとつのブレークスルーとして、本発明者らの鋭意検討により、以 下に説明するデータ書き込み方法によって安定したデータ保持を実現できることが わかった。
[0010] 図 5は、可変抵抗素子に低抵抗状態のデータを書き込む際、夫々、 0. 9 X 106A/ cm2、 1. 7 X 106A/cm2、 3. 5 X 106A/cm2、 5. O X 106A/cm2の電流密度の電 流力 可変抵抗素子に流れるように電圧パルスを最適化して書き込んだ可変抵抗素 子に対して、温度 120°Cにて保持した後、適宜抵抗を読み出した結果である。縦軸 は抵抗値変動を示し、横軸は対数目盛りでデータ保持時間を示す。縦軸の抵抗値 変動は、最初に低抵抗状態に書き込んだ直後の抵抗値力もの変動率で示している。 書き込み時に可変抵抗素子に流れる電流密度を増やすに従って、抵抗値変動が抑 制されている。この結果より発明者らは、書き込み時に、より大きな電流密度で書き込 めば保持特性が改善できると!、う知見を得た。
[0011] 書き込み時の電流密度は、書き込み電圧に比例し、抵抗体の長さ（層厚）に比例す る力 抵抗体の断面積にかかわらず一定となる。従って、抵抗体の層厚を変えなけれ ば、書き込み時の電流密度を大きくするためには、可変抵抗素子の書き込み電圧を 上げること〖こよって達成できる。
[0012] しカゝしながら、可変抵抗素子を抵抗性不揮発性メモリへ応用した場合、電源電圧以 上に書き込み電圧を上げるには、高電圧を供給するためのチャージポンプ方式で代 表される昇圧回路を含む周辺回路が必要となる。チャージポンプ方式では、多段昇 圧 (昇圧回路を直列につなぐ）により、元の電圧に対してより高い昇圧が可能となるが 、それに伴って周辺回路の面積を大きくしなければならないという新たな問題が生じ ることになる。特に、一般的にチャージポンプ方式では、元の電圧から 3倍以上に昇 圧すると昇圧効率が低下し昇圧電圧が飽和してしまう。また、昇圧回路を構成するト ランジスタ回路には、最終昇圧電圧に見合った絶縁耐圧も必要なので、昇圧できる 電圧には限界があるという問題もある。
[0013] そこで本発明は上記問題に鑑み、書き込み時の印加電圧を上げること無ぐ従来の 電圧と同程度の書き込み電圧で、電流密度の高い書き込みを可能とし、高温におい ても、データ保持特性の優れた可変抵抗素子を提供することを目的とする。
課題を解決するための手段
[0014] 上記目的を達成するため本発明の可変抵抗素子は、第 1電極と第 2電極の間に可 変抵抗体を設けてなり、第 1電極と第 2電極間に電圧パルスを印加することにより、第 1電極と第 2電極間の電気抵抗が変化する可変抵抗素子において、第 1電極と可変 抵抗体とが接触する領域の面積、もしくは第 2電極と可変抵抗体とが接触する領域の 面積のうち、少なくとも一方の面積が、前記可変抵抗素子の電極面積の変化に対し て、前記可変抵抗素子を流れる電流の電流密度が一定の電極面積領域と可変な電 極面積領域の境界値で規定される臨界面積以下であることを特徴としている。
[0015] また、本発明の可変抵抗素子では、可変抵抗体が、 Pr, Ca, La, Sr, Gd, Nd, Bi , Ba, Y, Ce, Pb, Sm, Dyの内力 選択された少なくとも 1種の元素と、 Ta, Ti, Cu , Μη, Cr, Co, Fe, Ni, Gaの内力 選択された少なくとも 1種の元素を含んで構成 されるぺロブスカイト構造の酸ィ匕物であること特徴としている。
[0016] また、本発明の可変抵抗素子では、可変抵抗体が、 Pr Ca [Mn M ]0系（ 但し、 Mは Ta， Ti, Cu, Cr, Co, Fe, Ni, Gaの中から選択される何れかの元素)、 L a AE MnO系（但し、 AEは Ca， Sr, Pb, Baの中から選択される何れかの 2価の アルカリ土類金属）、 RE Sr MnO系（但し、 REは Sm， La, Pr, Nd, Gd, Dyの 中から選択される何れかの 3価の希土類元素）、 La Co [Mn Co ]0系、 Gd
Ca MnO系、及び、 Nd Gd MnO系、の内の何れ力 1つの一般式（0≤X≤ 1
, 0≤ Zく 1)で表される系のぺロブスカイト構造の酸ィ匕物であることを特徴として！/、る。
[0017] また、本発明の可変抵抗素子では、可変抵抗体がぺロブスカイト構造の PCMO膜 であり、可変抵抗素子の電極面積が 0. 04 m2以下であることを特徴としている。
[0018] また、本発明の可変抵抗素子では、可変抵抗体が、 ZnSe— Geヘテロ構造、若しく は、 Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th, Alの内から選択された少なくと も 1種の元素を含んで構成される金属酸ィ匕物であることを特徴として ヽる。
[0019] また、本発明の可変抵抗素子では、第 1電極及び第 2電極は、夫々、白金族金属 の貴金属， Ag, Al, Cu, Ni, Ti, Taの中から選択される金属単体またはその合金、 I r, Ru, Re, Osの中から選択される酸化物導電体、及び、 SRO (SrRuO ) , LSCO (
(LaSr) CoO ) , YBCO (YbBa Cu O )の中から選択される酸化物導電体、の内の 少なくとも 1種類を含んで ヽることを特徴として 、る。
発明の効果
[0020] 本発明の第 1電極と第 2電極の間に可変抵抗体を設けてなり、両電極間に電圧パ ルスを印加することにより電気抵抗が変化する可変抵抗素子では、第 1電極と可変抵 抗体とが接触する領域の面積、もしくは第 2電極と可変抵抗体とが接触する領域の面 積のうち小さい方の面積を可変抵抗素子の電極面積とした場合、この可変抵抗素子 の電極面積がある所定の電極面積以下という特定の範囲内に設定するようにしたの で、書き込み電圧を上げることなく書き込み電流密度を増加させることができる。これ により、高温環境下でも、データ保持特性が向上した可変抵抗素子を提供することが 可能となる。
図面の簡単な説明
[図 1]可変抵抗素子の基本的な構造を示す斜視図である。
[図 2]図 1の可変抵抗素子の断面斜視図である。
[図 3]可変抵抗素子への正負両極性の電圧パルスの印加と抵抗変化を示すグラフで ある。
[図 4]従来の可変抵抗素子のデータ保持特性を示すグラフである。
[図 5]書き込み電流密度をパラメータとした従来の可変抵抗素子の高抵抗状態のデ ータ保持特性示すグラフである。
[図 6]本発明の実施形態を説明するための可変抵抗素子の構造を示す斜視図であ る。
[図 7]本実施例で用いた一例としての可変抵抗素子の断面斜視図である。
[図 8]本実施例で用いた他の例としての可変抵抗素子の断面斜視図である。
[図 9]可変抵抗素子の電極面積と書き込み電流密度との関係を示すグラフである。
[図 10]可変抵抗素子の電極面積とデータ保持時間との関係を示すグラフである。
[図 11]酸ィ匕チタン可変抵抗素子への正負の両極性の電圧パルスの印加と抵抗変化 を示すグラフである。
[図 12]酸ィ匕チタンの可変抵抗素子の電極面積とデータ保持時間の関係を示すグラフ である。
符号の説明
1, 4 第 1電極
2, 7 可変抵抗体
3, 6 第 2電極
5 シリコン酸ィ匕膜
8, 10 開口部
9 サイドウォールスぺ 発明を実施するための最良の形態
[0023] 以下、本発明に係る可変抵抗素子の実施の形態を図面に基づいて説明する。
本発明者らは、様々な検討を行っているうちに可変抵抗の電極面積と電流密度と の相関において、導体において観察される通常特性とは相違する現象を見出したこ とで本発明に至ったものであり、このことについて詳細に説明する。
[0024] 本発明者らは様々な電極面積を有する可変抵抗素子を作製し、その電気的特性 の検討を行った。本明細書では「可変抵抗素子の電極面積」とは、可変抵抗体の面 積のうち、電気的に寄与している領域の面積であり、一般に、第 1電極と可変抵抗体 とが接触する領域の面積と、第 2電極と可変抵抗体とが接触する領域の面積のうちい ずれ力 vj、さい方の面積で定義される。ここで、小さい方の面積としたのは、可変抵抗 体の電気的に寄与する領域は小さい面積の方が支配的になった力 である。
[0025] まず、本実施の形態で用いた可変抵抗素子の構造について説明する。本実施の 形態では、可変抵抗体の一例としてとしてぺロブスカイト型構造の酸ィ匕物である PC MO膜を用いて、約 0. 004 μ m2から約 5 μ m2までの様々な電極面積を有する可変 抵抗素子の作製を行った。図 6は、本実施形態で用いた可変抵抗素子の構造を示 す斜視図である。図 6に示すように、第 2電極となる下部電極 6と、絶縁材料であるシ リコン酸ィ匕膜 5と、第 1電極となる上部電極 4とが順に積層された構造となっている。こ こで、図 7に、図 6中の B— B線に沿った断面斜視図を示す。
[0026] 図 7に示すように、第 2電極となる下部電極 6と絶縁材料であるシリコン酸ィ匕膜 5と、 第 1電極となる上部電極 4とが順に積層された構造となっており、特に上部電極 4と下 部電極 6に挟まれた領域には可変抵抗体 7がシリコン酸ィ匕膜 5に埋め込まれるように 形成されている。このような構造で電極面積 5 m2から 0. 12 m2までの可変抵抗 素子を後述する方法で作製した。 0. 12 m以下の面積については次のようにして 作製した。
[0027] 電極面積 0. 12 μ m2の可変抵抗素子は、 0. 35 μ mのデザインルールのもと、一 辺長が最小加工寸法 (0. 35 μ m)の略正方形状の開口部 8で作製することができる 力 これ以下の寸法になると、プロセスパラメータを変更する必要が生じる。そのプロ セスの相違による電気的特性に対する影響を最小限にするために、最小加工寸法（ 0. 35 /z m)で開口を作製した後、サイドウォールを設けることによって、 0. 12 μ τα 以下の電極面積を有する可変抵抗素子を作製した。図 8に、可変抵抗素子の第 2の 構造の断面斜視図を示す。図 8に示すように、第 2電極となる下部電極 6と絶縁材料 であるシリコン酸ィ匕膜 5と第 1電極となる上部電極 4とが順に積層された構造となって おり、シリコン酸化膜 5に形成された最小加工寸法 (0. 35 m)の略正方形状の開 口部の中に、サイドウォールスぺーサ膜 9が形成されており、その中に可変抵抗体 7 が埋設されている。
[0028] 図 8に示すように、開口内にサイドウォールスぺーサ膜 9を形成した構造とすること により、開口部 10を最小加工寸法以下に形成することができる。このような構造とす ることで、電極面積 (第 2電極側） 0. 12 m2〜0. 004 m2となる可変抵抗素子を得 ることがでさた。
[0029] このような夫々の構造の可変抵抗素子は、以下の手順により作製した。
図 7に示すような構造の可変抵抗素子は、まず、下地基板上（図示せず）に、スパッタ リング法にて下部電極 6の一例としての Pt膜を形成する。次に、 CVD法 (化学気相 成長法）にて膜厚 lOOnmのシリコン酸ィ匕膜 5を堆積する。続いて、シリコン酸ィ匕膜 5 に下部電極 6上に到達するような開口部 8を設けた後、スパッタリング法にて、可変抵 抗体 7として PCMO膜を、例えば、 Pr Ca MnO (X=0. 3)の組成比で、成膜温
l -X X 3
度 500°Cで、膜厚 200nm分堆積する。次に、 CMP法 (化学的機械的研磨法）により 、該 PCMO膜を研磨することにより、開口部 8内のみに PCMO膜が残存するようにす る。次に、スパッタリング法にて上部電極 4の一例としての Pt膜を、開口部 8のサイズ より更に大きくなる形状に形成する。
[0030] 次に、図 8に示すような構造は、公知の技術によりサイドウォールスぺーサ膜 9を開 口部 8の側壁に形成したものである。図 7に示す構造と同様に、下地基板上に、下部 電極 6の一例としての Pt膜、シリコン酸ィ匕膜 5を堆積した後、開口部 8を設けた。次に 、絶縁材料であるシリコン窒化膜を CVD法により堆積した後、異方性エッチバックす ることによりシリコン窒化膜を開口部 8の側壁のみに残すことでサイドウォールスぺー サ膜 9を形成できる。該サイドウォールスぺーサ膜 9の目的は、開口部 8を作製プロセ スのデザインルールで規定される最小加工寸法以下に縮小するためであり、サイドウ オールスぺーサ膜 9の堆積時の膜厚を変えることにより、縮小された開口部 10の開口 領域の大きさを調節することができる。また、図 8における可変抵抗体 7の電極面積は 、縮小された開口部 10の下部電極との開口領域の面積に相当する。
[0031] 本実施例では、下部電極 6及び上部電極 4の一例として厚さ lOOnmの Pt膜を、可 変抵抗体 7の一例として Pr Ca MnO (X=0. 3)の組成比の PCMO膜を用いた
l -X X 3
。 PCMO膜は成膜温度 500°Cで、成膜時に 200nmの厚さで堆積した力 CMP法 により開口部 8内若しくは開口部 10内のみに残存させた後の膜厚は、シリコン酸ィ匕膜 5の厚さに概ね等しく、本実施例では lOOnmとした。
[0032] 次に、電極面積 0. 004 μ m2から 5 μ m2までの様々な可変抵抗素子の電気的特性 の測定を行った。上記可変抵抗素子に書き込み電圧パルスを与え、その時に流れる 電流密度を測定した。可変抵抗素子に一定の大きさ（ + 2V)の書き込み電圧パルス を印加する条件の下での、可変抵抗素子の電極面積と書き込み電流密度との相関 を図 9に示す。縦軸は対数目盛りで書き込み電流密度を示し、横軸は対数目盛りで 可変抵抗素子の電極面積を示す。ここで、書き込み電流密度とは書き込み時に可変 抵抗素子に流れる電流の単位面積当たりの電流密度である。図 9に示すように、可 変抵抗素子 (PCMO膜)の電極面積が約 0. 06 μ m2以上では面積に依らず書き込 み電流密度がほぼ一定であるのに対して、可変抵抗素子 (PCMO膜)の電極面積が 0. 04 m2以下では面積の縮小に伴って、書き込み電流密度が急激に増加する傾 向を示した。このように通常の抵抗体にない現象が見られる。このような現象は、電圧 パルスの印加でも抵抗が変化しない一般的な抵抗体 (いわゆる導体）とは反する。す なわち、一般的な抵抗体では、図 9中の点線で示すように、 0. 0001 /z m2までは電 流密度が一定であり、電極面積 0. 0001 m2以下になると量子細線効果により電流 密度が下がるのが一般的である。
[0033] 以上のように本発明で用いた可変抵抗素子では、書き込み電流密度が面積に依ら ずほぼ一定値を維持する定電流密度面積域と、面積の縮小に依存して書き込み電 流密度が急激に上昇する可変電流密度面積域を有する現象を示し、図 9における定 電流密度面積域と可変電流密度面積域との交点を臨界面積とすると、臨界面積以 上では通常の抵抗体 (導体)の現象を示し、臨界面積以下では可変抵抗素子特有 の現象を示すことが分かる。
[0034] 従って、可変抵抗素子の電極面積を前記臨界面積以下であれば、書き込み電圧 を上げることなぐより大きな書き込み電流で可変抵抗素子に書き込みできることがわ 力つた。尚、可変抵抗素子として PCMO膜を用いた場合には、電極面積を 0. 04 μ m2という所定面積以下、且つ、特性確認できた 0. 004 m2までの範囲内が好まし いことが分かる。
[0035] 次に、電極面積 0. 004 μ m2から 5 μ m2までの様々な可変抵抗素子のデータ保持 特性の測定を行った。可変抵抗素子に書き込み電圧パルス + 2Vをまず印カ卩して低 抵抗状態にした後、 120°Cに保持して、 0. 6Vの読み出し電圧で抵抗値を読み出し た。尚、読み出し電圧を 0. 6Vとしたのは、このように低い電圧印加時には可変抵抗 素子の抵抗値は読み出し電圧印加前と後では、ほとんど変化しないからである。
[0036] 図 10に、可変抵抗素子の電極面積とデータ保持時間との関係を示す。縦軸は、対 数目盛りでデータ保持時間を示し、横軸は対数目盛りで可変抵抗素子の電極面積 を示した。ここで、データ書き込み (低抵抗状態)直後の初期抵抗に対して、 10%抵 抗値が変化 (増カ卩 or減少)した時間を、便宜上データ保持時間として定義した。可変 抵抗素子の電極面積が、概ね 0. 04 m2を境としてデータ保持特性が向上している ことが確認された。
[0037] 以上の説明より明らかなように、可変抵抗素子の電極面積を、即ち第 1電極と可変 抵抗体とが接触する領域の面積、もしくは第 2電極と可変抵抗体とが接触する領域の 面積のうち小さい方の面積を臨界面積以下とすることにより、書き込み電圧を上げる ことなぐより大きな書き込み電流でのデータ書き込みによってデータ保持特性の改 善効果を実現できる。一例として PCMO膜では、可変抵抗素子の電極面積を当該 臨界面積である 0. 04 m2以下とすれば良い。
[0038] また、不揮発性記憶装置に適用した場合、可変抵抗素子の電極面積が概ね 0. 02 m2以下であれば、書込み電流密度を 3倍以上にすることができる。従って、電源電 圧以下で書き込める抵抗素子の場合、可変抵抗素子の電極面積が概ね 0. 02 ^ m2 以下であれば、書き込み電流密度を 3倍以上にして保持特性を上げた 、場合にも昇 圧回路を多段にするような工夫の必要はなくなるので、周辺回路を小さくすることが でき、また、記憶装置としての設計が容易にすることができる。
[0039] なお、上述した本実施例では、最小加工寸法以下の可変抵抗素子の電極面積を 達成するために、図 6から図 8に示すようなシリコン酸ィ匕膜に開口部を設けて可変抵 抗体を埋め込む構造の可変抵抗素子で説明したが、これに限定されるものでは無い
。例えば、図 1及び図 2に示すような可変抵抗体上に上部電極を積層する構造でも 構わない。この場合、可変抵抗素子の電極面積は、第 1電極の面積に相当する。
[0040] また、上記実施の形態では Pr Ca MnO (X=0. 3)を用いた力 可変抵抗体 7
1 -X X 3
としては、化学式では「ABO」で表示され、チタン酸鉛 (PbTiO ),チタン酸バリウム（
3 3
BaTiO )等で代表されるぺロブスカイト型酸ィ匕物でも同様の現象が見られた。例え
3
ば、 Pr, Mn系ぺロブスカイト型酸化物も上記「ABO」の化学式で、「A」の位置に Pr
3
がー部または全部置換され、「B」の位置に Mnがー部または全部置換された場合と なり、例えば、 Pr A MnO系（0≤X≤ 1)のような簡単な形態となることもでき、ま
X 1 -X 3
た、（Pr A ) (Mn B ) 0系（0≤X≤1, 0≤Y〈1)等のような Aまたは Bに置換
X 1 -X Y 1 -Y 3
される原子の数が増加する形態となることもできる。 Αは、 Ca, La, Sr, Gd, Nd, Bi, Ceの内力 選択した少なくとも 1種の元素、 Bは Ta, Ti, Cu, Cr, Co, Fe, Ni, Ga の内から選択した少なくとも 1種の元素を用いることができる。
[0041] 可変抵抗体 7となるぺロブスカイト型構造の酸ィ匕物として、代表的には、（Pr, Ca) MnO , SrTiO , (Ba, Sr)TiO , LaMnO , LaTiO , (Nd, Sr) MnO , (La, Sr)
3 3 3 3 3 3
MnO等が好ましい。
3
[0042] この種の材料は、電圧パルスの印加により電気抵抗が変化する現象を呈するが、 その中でも Pr Ca MnO系の材料（PCMO膜）がより大きな電圧パルスによる抵
1 -X X 3
抗値変化を示し、更に、 X=0. 3付近の組成が、本発明の可変抵抗体 7として好まし い。
[0043] また、電気抵抗変化がぺロブスカイト型構造に比べ小さいが、 ZnSe— Geヘテロ構 造、或いは、 Ti, Nb, Hf, Zr, Ta, Ni, V, Zn, Sn, In, Th, Alなどの金属の酸化 物を可変抵抗体 7として用いても同様の現象が見られた。
[0044] 可変抵抗素子として酸ィ匕チタンを用いた実施例を以下に説明する。酸ィ匕チタンの 可変抵抗素子は、図 8に示すような開口内にサイドウォールスぺーサ一膜を形成した 構造で、第 2電極となる下部電極に膜厚 150nm窒化チタン、可変抵抗素子に公知 の反応性スパッタリング法により形成した膜厚 6nmの酸ィ匕チタン、第一電極となる上 部電極に窒化チタン TiN膜を 150nmを用いた。このような構造で電極面積 (第 2電 極側） 0. 0014-0. 08 m2となる可変抵抗素子を作製した。
[0045] 電極面積 0. 01 m2の酸化チタンをカ卩した時の抵抗変化の一例を図 11に示す。
印加パルス条件は 正極性 + 2. 2V、パルス幅 50η秒、負極性 1. 8V、パルス幅 35 η秒を用いた。図 11に示すように、正極性の電圧パルスにより高抵抗状態 (約 6 X 10 5 Ω )、負極性の電圧パルスにより低抵抗状態 (約 5 X 102 Ω )に変化させることができ た。
[0046] 次に電極面積を 0. 0014 μ m2から 0. 08 μ m2まで様々な酸化チタンのデータ保 持特性の測定を行った。前記と同様に室温にて高抵抗状態および低抵抗状態に書 き込んだ後、夫々 120°Cで保持した後、適宜抵抗を読み出した。前記 PCMOと同様 に定義したデータ保持時間と電極面積の関係を図 12に示す。概ね、電極面積 0. 0 1 μ m2を境にデータ保持特性が向上していることが確認された。
[0047] つまり、電気的パルスを印加することにより電気的抵抗が変化する可変抵抗体は、 PCMOを用 、た実施例で示した結果と同様であり、臨界面積以下においては面積 の縮小に伴って、データ保持時間が急激に改善することが見られた。
[0048] また、第 2電極となる下部電極 6及び第 1電極となる上部電極 4としては、夫々、 Pt, Ir, Rh, Pdに代表される白金族金属の貴金属単体若しくは貴金属をベースとした合 金、及び、 Ag, Al, Cu, Ni, Ti, Ta等の金属単体若しくはそれらの合金、及び、 Ir, Ru, Re, Osの酸化物導電体、若しくは、 SRO (SrRuO )や LSCO ( (LaSr) CoO )
3 3 や YBCO (YbBa Cu O )等の酸化物導電体を利用することが好ましい。
2 3 7
[0049] 尚、可変抵抗体にぺロブスカイト型酸ィ匕物を用いた場合には、下部電極 6と下地基 板との間には、密着性改善或いは反応防止のための密着層或いはバリア層を適宜 挿入してもよい。例えば、 BPSG膜或いはシリコン酸ィ匕膜上に下部電極 3を形成する 場合、 Ti、 TiO、 Al O等を挿入することが有効である。また、シリコン基板を用いて
X X Y
基板 -下部電極間と電気的接続を確保する場合、 Pt - Si間或 ヽは Pt—タンダステ ンプラグで顕著な合金化や界面で酸ィ匕反応が生ずるため、導電性且つノリア性を有 する Ti、 TiN、 Ti Al N、 TaN、 TiSiN、 TaSiN等を下部電極 6と Si基板間或!、は
1 -X X
下部電極とタングステンプラグ間に挿入することが有効である。
以上、上記に示すような可変抵抗素子を不揮発性記憶装置に適用した場合には、 大きな書き込み電圧を供給するための余分な昇圧回路を必要としな 、ので、チップ 面積を大きくしなくて良い。これにより、安定してデータを保持できる不揮発性記憶装 置を実現できるだけでなぐ小面積のチップサイズが要求される携帯電子機器等へ の適用が可能となる。

Claims

請求の範囲
[1] 第 1電極と第 2電極の間に可変抵抗体を設けてなり、
前記第 1電極と前記第 2電極間に電圧パルスを印加することにより、前記第 1電極と 前記第 2電極間の電気抵抗が変化する可変抵抗素子において、
前記第 1電極と前記可変抵抗体とが接触する領域の面積、もしくは前記第 2電極と前 記可変抵抗体とが接触する領域の面積のうち、少なくとも一方の面積が前記可変抵 抗素子の電極面積の変化に対して、前記可変抵抗素子を流れる電流の電流密度が 一定の電極面積領域と可変な電極面積領域の境界値で規定される臨界面積以下で あることを特徴とする可変抵抗素子。
[2] 前記可変抵抗体力 Pr, Ca, La, Sr, Gd, Nd, Bi, Ba, Y, Ce, Pb, Sm, Dyの内 から選択された少なくとも 1種の元素と、 Ta, Ti, Cu, Mn, Cr, Co, Fe, Ni, Gaの 内から選択された少なくとも 1種の元素を含んで構成されるべ口ブスカイト構造の酸ィ匕 物であること特徴とする請求項 1に記載の可変抵抗素子。
[3] 前記可変抵抗体が、
Pr Ca [Mn M ]0系（但し、 Mは Ta, Ti, Cu, Cr, Co, Fe, Ni, Gaの中から l -X X 1 -Z Z 3
選択される何れかの元素)、
La AE MnO系（但し、 AEは Ca, Sr, Pb, Baの中から選択される何れかの 2価 l -X X 3
のアルカリ土類金属）、
RE Sr MnO系（但し、 REは Sm, La, Pr, Nd, Gd, Dyの中から選択される何 l -X X 3
れかの 3価の希土類元素）、
La Co [Mn Co ]0系、
l -X X 1 -Z Z 3
Gd Ca MnO系、及び、
l -X X 3
Nd Gd MnO系、
l -X X 3
の内の何れか 1つの一般式（0≤X≤1, 0≤Z〈1)で表される系のぺロブスカイト構造 の酸ィ匕物であることを特徴とする請求項 1に記載の可変抵抗素子。
[4] 前記可変抵抗体がぺロブスカイト構造の PCMO膜であり、
前記第 1電極と前記可変抵抗体とが接触する領域の面積、もしくは前記第 2電極と前 記可変抵抗体とが接触する領域の面積のうち、少なくとも一方の面積が 0. 04 m2 以下であることを特徴とする請求項 1に記載の可変抵抗素子。
[5] 前記可変抵抗体が、 ZnSe— Geヘテロ構造、若しくは、 Ti, Nb, Hf, Zr, Ta, Ni, V , Zn, Sn, In, Th, Alの内力 選択された少なくとも 1種の元素を含んで構成される 金属酸ィ匕物であることを特徴とする請求項 1に記載の可変抵抗素子。
[6] 前記第 1電極及び前記第 2電極は、夫々、白金族金属の貴金属， Ag, Al, Cu, Ni, Ti, Taの中力 選択される金属単体またはその合金、 Ir, Ru, Re, Osの中力 選択 される酸化物導電体、及び、 SRO (SrRuO ) , LSCO ( (LaSr) CoO ) , YBCO (Yb
3 3
Ba Cu O )の中から選択される酸化物導電体、の内の少なくとも 1種類を含んでいる
2 3 7
ことを特徴とする請求項 1から請求項 5の何れか 1項に記載の可変抵抗素子。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008123139A1 (ja) * 2007-03-26 2008-10-16 Murata Manufacturing Co., Ltd. 抵抗記憶素子
JP5353692B2 (ja) * 2007-02-19 2013-11-27 日本電気株式会社 半導体記憶装置
JP2015106324A (ja) * 2013-12-02 2015-06-08 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよびその記憶制御方法
US10772968B2 (en) 2009-07-27 2020-09-15 Lipoxen Technologies Limited Glycopolysialylation of non-blood coagulation proteins

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171613B2 (en) * 2009-07-28 2015-10-27 Hewlett-Packard Development Company, L.P. Memristors with asymmetric electrodes
US8377718B2 (en) * 2010-11-10 2013-02-19 Micron Technology, Inc. Methods of forming a crystalline Pr1-xCaxMnO3 (PCMO) material and methods of forming semiconductor device structures comprising crystalline PCMO
JP5390715B2 (ja) * 2010-12-01 2014-01-15 キヤノンアネルバ株式会社 不揮発性記憶素子およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002537627A (ja) * 1999-02-17 2002-11-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報を保存するマイクロ電子デバイスとその方法
JP2005167064A (ja) * 2003-12-04 2005-06-23 Sharp Corp 不揮発性半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
JP2002048655A (ja) * 2000-05-24 2002-02-15 Ngk Spark Plug Co Ltd 温度センサ及びその製造管理方法
DE60305852T2 (de) * 2002-11-29 2007-06-06 NGK Spark Plug Co., Ltd., Nagoya Sinterkörper für Thermistoren, Thermistor und Temperatursensor
US6774004B1 (en) * 2003-03-17 2004-08-10 Sharp Laboratories Of America, Inc. Nano-scale resistance cross-point memory array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002537627A (ja) * 1999-02-17 2002-11-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 情報を保存するマイクロ電子デバイスとその方法
JP2005167064A (ja) * 2003-12-04 2005-06-23 Sharp Corp 不揮発性半導体記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
BECK A. ET AL.: "Reproducible switching effect in thin oxide films for memory applications", APPLIED PHYSICS LETTERS, vol. 77, no. 1, 2000, pages 139 - 141, XP000958527 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5353692B2 (ja) * 2007-02-19 2013-11-27 日本電気株式会社 半導体記憶装置
WO2008123139A1 (ja) * 2007-03-26 2008-10-16 Murata Manufacturing Co., Ltd. 抵抗記憶素子
US8093682B2 (en) 2007-03-26 2012-01-10 Murata Manufacturing Co., Ltd. Resistance memory element
JP5012891B2 (ja) * 2007-03-26 2012-08-29 株式会社村田製作所 抵抗記憶素子
US10772968B2 (en) 2009-07-27 2020-09-15 Lipoxen Technologies Limited Glycopolysialylation of non-blood coagulation proteins
JP2015106324A (ja) * 2013-12-02 2015-06-08 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよびその記憶制御方法

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