WO2007000809A1 - 半導体装置およびその制御方法 - Google Patents

半導体装置およびその制御方法 Download PDF

Info

Publication number
WO2007000809A1
WO2007000809A1 PCT/JP2005/011815 JP2005011815W WO2007000809A1 WO 2007000809 A1 WO2007000809 A1 WO 2007000809A1 JP 2005011815 W JP2005011815 W JP 2005011815W WO 2007000809 A1 WO2007000809 A1 WO 2007000809A1
Authority
WO
WIPO (PCT)
Prior art keywords
current
circuit
voltage conversion
conversion circuit
data line
Prior art date
Application number
PCT/JP2005/011815
Other languages
English (en)
French (fr)
Inventor
Akira Ogawa
Masaru Yano
Original Assignee
Spansion Llc
Spansion Japan Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc, Spansion Japan Limited filed Critical Spansion Llc
Priority to CN200580050283XA priority Critical patent/CN101208754B/zh
Priority to PCT/JP2005/011815 priority patent/WO2007000809A1/ja
Priority to EP05765396A priority patent/EP1909289A1/en
Priority to JP2007523258A priority patent/JP4922932B2/ja
Priority to KR1020077030629A priority patent/KR100935949B1/ko
Priority to US11/478,554 priority patent/US7596032B2/en
Publication of WO2007000809A1 publication Critical patent/WO2007000809A1/ja
Priority to US12/512,638 priority patent/US7969787B2/en
Priority to US12/512,741 priority patent/US7978523B2/en
Priority to US12/819,071 priority patent/US8045388B2/en
Priority to US12/901,990 priority patent/US8264901B2/en
Priority to US12/905,716 priority patent/US8130584B2/en
Priority to US13/253,634 priority patent/US8351268B2/en
Priority to US13/413,527 priority patent/US8705303B2/en
Priority to US13/610,368 priority patent/US8611167B2/en
Priority to US14/081,987 priority patent/US8995215B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Definitions

  • the present invention relates to a semiconductor device and a control method thereof, and more particularly to a semiconductor device having a nonvolatile memory cell array and a control method thereof.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • a transistor constituting a memory cell has a floating gate or an insulating film called a charge storage layer. Data is stored by accumulating charges in the charge accumulation layer. When charge is accumulated in the trap layer, the threshold voltage of the transistor changes. Data is read by reading the threshold voltage of this transistor as the drain current value.
  • Patent Document 1 discloses a transistor having two charge storage regions between a gate electrode and a semiconductor substrate. This transistor operates symmetrically by switching the source and drain. As a result, it has a virtual ground type structure that does not distinguish between the source region and the drain region.
  • FIG. 1 is a diagram schematically drawn for explaining reading of data in the prior art.
  • a core cell 12 that is a nonvolatile memory cell is arranged in the nonvolatile memory cell array 10. In fact, there are only a number of forces arranged here.
  • the source of the transistor of the core cell 12 is connected to the ground, and the drain is connected to the core cell data line 14.
  • a first current-voltage conversion circuit 16 (force code circuit) is connected to the core cell data line 14.
  • a plurality of core cell data lines 14 and first current-voltage conversion circuits 16 are also arranged, but only one is described here.
  • the reference cell 22 is connected to the second current current via the reference cell data line 24. It is connected to the pressure conversion circuit 26 (cascode circuit).
  • the outputs of the first current-voltage conversion circuit 16 and the second current-voltage conversion circuit 26 are input to the sense amplifier 18, sensed, and output.
  • a plurality of sense amplifiers 18 are also arranged, but only one is described here.
  • Data reading from the core cell 12 is performed as follows. First, the first current-voltage conversion circuit 16 precharges the core cell data line 14 and sets the voltage value of the core cell data line 14 to a predetermined voltage value. Then, a current flows through the core cell 12 according to the data written in the core cell 12. The first current-voltage conversion circuit 16 converts this current value into a voltage value and outputs it to the sense amplifier 18.
  • the threshold voltage of the transistor of the reference cell 22 is a reference threshold voltage for determining whether the data of the core cell 12 is “1” or “0”. Similar to the core cell side, the second current-voltage conversion circuit 26 precharges the reference cell data line 24, converts the current value of the reference cell 22 into a voltage value, and outputs it to the sense amplifier 18. The sense amplifier 18 compares the outputs of the first current-voltage conversion circuit 16 and the second current-voltage conversion circuit 26 and senses depending on whether the data written to the core cell 12 is “1” or “0”. Perform amplifier output.
  • Patent Document 2 discloses a circuit that has a current-voltage conversion circuit for a core cell and a reference cell, and that inputs the output of the current-voltage conversion circuit for the reference cell to the current-voltage conversion circuit for the core cell.
  • Patent Document 3 discloses a circuit in which a current-voltage conversion circuit includes a transistor for speeding up precharge.
  • Patent Document 1 JP 2000-514946
  • Patent Document 2 JP 2001-250391 A
  • Patent Document 3 US Pat. No. 6,259,633
  • data may be read simultaneously from many core cells 12 connected to the same word line.
  • a memory device having a NOR type or virtual ground type memory cell array and having the same interface as a NAND type flash memory for example, 512 bits of data are read simultaneously from core cells connected to the same word line. This read operation is performed, for example, 32 times continuously.
  • Each read data (total 2kByte) is stored in a register, and 16 bits are continuously output outside the register output chip.
  • the first current-voltage conversion circuit 16 and the sense amplifier 18 are arranged for each core cell data line 14. For this reason, when data is simultaneously read from the core cell 12, the output from the second current / voltage conversion circuit 26 is input to each sense amplifier 18. For example, when data is read simultaneously at 512 bits, it is connected to two sense amplifiers 18.
  • the output of the second current-voltage conversion circuit 26 is connected to 512 sense amplifiers 18.
  • the output of the second current-voltage conversion circuit 26 is connected to 512 sense amplifiers 18.
  • an object of the present invention is to provide a semiconductor device capable of reducing the precharge time of the reference cell data line and the data read time, and a control method therefor.
  • the present invention includes a first current-voltage conversion circuit connected to a core cell provided in a nonvolatile memory cell array, a second current-voltage conversion circuit connected to a reference cell by a reference cell data line, A sense amplifier for sensing the output of the first current-voltage conversion circuit and the output of the second current-voltage conversion circuit; a comparison circuit for comparing the voltage value of the reference cell data line with a predetermined voltage value; And a charge circuit for charging the reference cell data line if the voltage value of the reference cell data line is lower than the predetermined voltage value when the reference cell data line is precharged.
  • the charge circuit charges the reference cell data line in addition to the second current conversion circuit, so that the reference cell data line can be precharged at high speed. Can do. Therefore, a semiconductor device capable of reducing the data reading time can be provided.
  • the charge circuit includes a gate connected to the output of the comparison circuit, a power source and the reference cell data line connected to a source and a drain.
  • a semiconductor device including T can be obtained. According to the present invention, the charge circuit can be easily configured.
  • the second current-voltage conversion circuit includes a first differential circuit to which a voltage value of the reference cell data line and the predetermined voltage value are input, and the comparison circuit
  • the gate input of the FET having the gate connected to the output of the first differential circuit, the source and drain connected to the power supply and the output node, and the current source FET of the first differential circuit are A semiconductor device having a connected gate and a FET having a source and a drain connected to the output node and ground, and wherein the output terminal of the comparator circuit is connected to the output node; Can do.
  • the comparison circuit can be easily configured by using the output of the differential circuit of the second current-voltage conversion circuit.
  • the present invention may be a semiconductor device in which the predetermined voltage value is lower than a target voltage value when the reference cell data line is precharged. According to the present invention, it is possible to appropriately operate the charge circuit when charging by the charge circuit in which the voltage value of the reference cell data line is lower than the target voltage value is necessary.
  • the second current-voltage conversion circuit has an average circuit that averages outputs of a plurality of reference cells, and the second current-voltage conversion circuit outputs an output of the average circuit.
  • the semiconductor device can be made.
  • cocell data can be determined more accurately by having a plurality of reference cells and averaging the outputs to obtain the output of the second current-voltage conversion circuit.
  • the second current-voltage conversion circuit outputs to the first current-voltage conversion circuit and the sense amplifier
  • the first current-voltage conversion circuit outputs the output of the core cell.
  • a semiconductor device that differentially amplifies the output of the second current-voltage conversion circuit and outputs the differential amplifier to the send amplifier can be obtained. According to the present invention, since the difference between the data on the core cell side and the data on the reference cell side can be amplified before the final amplification operation is performed by the sense amplifier, the data in the core cell can be read more reliably. .
  • the average circuit includes a first average circuit for outputting to the first current-voltage conversion circuit and a second average circuit for outputting to the sense amplifier. It can be a device. According to the present invention, it is possible to prevent the noise of the output of each averaging circuit from affecting one side.
  • the present invention can be a semiconductor device including a sense control circuit that starts sensing of the sense amplifier after completion of precharging of the reference cell data line. According to the present invention, sensing of the sense amplifier can be performed after the precharge of the reference cell data line is completed. Therefore, accurate and high-speed sensing can be realized.
  • the present invention can be a semiconductor device in which the sense control circuit starts sensing of the sense amplifier by turning on the output of the first current-voltage conversion circuit. According to the present invention, after the precharge of the reference cell data line is completed, the sense amplifier can be sensed using the voltage on the reference side in a stable state by turning on the output of the first current-voltage conversion circuit. . Therefore, more accurate and faster sensing can be realized.
  • the present invention may be a semiconductor device in which the sense control circuit includes an FET connected between the output of the first current-voltage conversion circuit and a power supply. According to the present invention, the sense control circuit can be easily configured.
  • the nonvolatile memory cell array can be a semiconductor device having a SONOS type cell.
  • the data read time can be shortened in the SONOS type flash memory.
  • the present invention can also be a semiconductor device in which the core cell is a cell capable of storing a plurality of bits. According to the present invention, data read time can be shortened in a flash memory having cells capable of storing a plurality of bits.
  • the present invention provides a first current-voltage conversion circuit connected to a core cell provided in a nonvolatile memory cell array, a second current-voltage conversion circuit connected to a reference cell by a reference cell data line,
  • a control method of a semiconductor device including a sense amplifier that senses the output of the first current-voltage conversion circuit and the output of the second current-voltage conversion circuit, the voltage value of the reference cell data line And the reference cell data line are precharged and the reference cell data line is precharged. And charging the reference cell data line if the voltage value of the data line is lower than a predetermined voltage value.
  • the charge circuit when the reference cell data line is precharged, in addition to the second current conversion circuit, the charge circuit precharges the reference cell data line at a high speed by charging the reference cell data line. can do. Therefore, it is possible to provide a method for controlling a semiconductor device capable of reducing the data reading time.
  • the present invention includes a step of averaging outputs of a plurality of reference cells, and a method of controlling a semiconductor device in which an output of the second current-voltage conversion circuit is the averaged output. Can do.
  • the data of the core cell can be determined more accurately by averaging the outputs of the plurality of reference cells and using them as the output of the second current-voltage conversion circuit.
  • the present invention can be a semiconductor device control method including a step of starting sensing after the voltage value of the reference cell data line is stabilized.
  • the sense amplifier can be sensed after the precharge of the reference cell data line is completed. Therefore, accurate and high-speed sensing can be realized.
  • FIG. 1 is a diagram showing a peripheral configuration of a memory cell array and a current-voltage conversion circuit of a flash memory according to the prior art.
  • FIG. 2 is a diagram showing a configuration around a memory cell array and a current-voltage conversion circuit of the flash memory according to the first embodiment.
  • FIG. 3 is a diagram showing a peripheral configuration of a memory cell array and a current-voltage conversion circuit of a flash memory according to a second embodiment.
  • FIG. 4 shows a timing when data is read from the core cell of the flash memory according to the second embodiment. This is a chart.
  • FIG. 5 is a circuit diagram of a second current-voltage conversion circuit of the flash memory according to the second embodiment.
  • FIG. 6 is a circuit diagram of an average circuit of a flash memory according to the second embodiment.
  • FIG. 7 is a circuit diagram of a first current-voltage conversion circuit of a flash memory according to Embodiment 2.
  • FIG. 8 is a circuit diagram of a sense amplifier of a flash memory according to the second embodiment.
  • FIG. 9 shows the time dependence of each signal when reading data from the core cell of the flash memory according to the second embodiment.
  • FIG. 2 is a configuration diagram around the memory cell and the sense amplifier of the nonvolatile memory according to the first embodiment.
  • a core cell 12 which is a nonvolatile memory cell is arranged in the nonvolatile memory cell array 10.
  • the source of the transistor of the core cell 12 is connected to the ground, and the drain is connected to the core cell data line 14.
  • the first current-voltage conversion circuit 16 (cascode circuit) is connected to the core cell 12 via the core cell data line 14.
  • the second current-voltage conversion circuit 26 (cascode circuit) is connected to the reference cell 22 via the reference cell data line 24.
  • the sense amplifier 18 is sensed by connecting the outputs of the first current-voltage conversion circuit 16 and the second current-voltage conversion circuit 26.
  • a plurality of core cells 12, core cell data lines 14, first current-voltage conversion circuits 16 and sense amplifiers 18 are arranged, but only one is described here.
  • the second current-voltage conversion circuit 26 outputs to many sense amplifiers 18.
  • a comparison circuit 28 that compares the voltage value of the reference cell data line 24 with a predetermined voltage value (Vref) is provided, and a charge circuit 30 that charges the reference cell data line 24 by the output of the comparison circuit 28 is provided.
  • the comparison circuit 28 compares the voltage value of the reference cell data line with a predetermined voltage value (Vref), and outputs a charge signal if the voltage value of the reference cell data line 24 is lower than Vref.
  • Vref a predetermined voltage value
  • the charge circuit 30 connects the power source (Vcc) to the reference cell data line 24 and charges the reference cell data line 24.
  • Vcc power source
  • the charge circuit 30 is connected to the large number of second current conversion circuits 26 connected to many sense amplifiers 18 in addition to the reference cell data line 24.
  • the reference cell data line 24 can be precharged at high speed. Therefore, the data read time can be shortened.
  • Vref By setting Vref to be equal to or lower than the target voltage value of the reference cell data line 24 at the time of precharging, charging by the charge circuit 28 in which the voltage value of the reference cell data line 24 is lower than the target voltage value is required. At this time, the charge circuit 28 can be appropriately operated.
  • the memory cell array of the second embodiment is a SONOS type nonvolatile memory cell array described in Patent Document 1, and employs a virtual ground type array system.
  • data reading is simultaneously performed by many bits (512 bits in the second embodiment) of core cells connected to the same word line.
  • two bits can be stored in one core cell, and the storage capacity density is improved.
  • the description is complicated, in the following description, only one bit is stored in the core cell and one bit is read from the core cell.
  • the method of reading 2 bits in the core cell, and reading 1 bit out of them, can be realized by performing the reading described below using a reference that has two different reference cell forces.
  • FIG. 3 is a configuration diagram around the memory cell and the sense amplifier of the nonvolatile memory according to the second embodiment.
  • the nonvolatile memory cell array 40 includes a core cell region 50 and a reference cell region.
  • the core cell 52 is arranged in a matrix in the core cell region 50.
  • the gates of the transistors constituting the core cell 52 are connected to the word line 42, and the source and drain are connected to the core cell data line 54.
  • the core cell data line 54 When the drain selection line 46 (YSD) is at the high level, the core cell data line 54 is turned on and connected to the first current-voltage conversion circuit 70, and the source selection line 48 (YSS) is When high, it is connected to ground (Vss).
  • the core cell data line 54 When data is read from the core cell 52, the core cell data line 54 is appropriately selected by the drain selection line 46 (YSD) and the source selection line 48 (YSS).
  • a voltage is applied to the word line 42 connected to the core cell 52, and the core cell data line 54 is connected to the first current-voltage conversion circuit 70 and connected to the core cell 52.
  • the other core cell data line is connected to Vss.
  • the first current-voltage conversion circuit 70 precharges the core cell data line 54 to 1.4 V, for example. Then, the current value flowing through the core cell 52 is converted into a voltage value and output (SAI) to the sense amplifier 160.
  • SAI voltage value and output
  • the first current-voltage conversion circuit 70 and the sense amplifier 160 are arranged in 512 pieces, which is the number of core cells 52 that simultaneously read data.
  • the reference cell 62 arranged in the reference cell region 60 is connected to the same drain line 42 as the core cell 52.
  • the reference cell 62 is connected to the reference cell data line 64, and the drain and source are selected by the drain selection FET 66 and the source selection FET 68 in a timely manner.
  • a voltage is applied to the word line 42 connected to the reference cell 62, and the reference cell data line 64 is connected to the second current-voltage conversion circuit AlOOa to connect to the core cell.
  • the other core cell data line connected to 52 is connected to Vss.
  • the charge loss increases with the number of write / erase times. Therefore, it is preferable to arrange the reference cell 62 in the nonvolatile memory cell array 40 and experience the same number of write / erase times as the core cell 52. Therefore, it is preferable that the reference cell 62 is disposed in the nonvolatile memory cell array 40 and connected to the same word line 42.
  • the reference cell region 60 has two reference cells 62 corresponding to "1" and "0".
  • the average threshold voltage of these reference cells is used to determine the threshold voltage of the core cell 52 to determine whether the data power of the core cell 52 is “1” or “0.” Therefore, the second current voltage
  • the conversion circuit 100 includes a second current-voltage conversion circuit AlOOa connected to the reference cell corresponding to “1”, a second current-voltage conversion circuit BlOOb connected to the reference cell corresponding to “0”, and It has an averaging circuit 130 that averages the outputs of the two reference cells corresponding to “1” and “0”.
  • the second current-voltage conversion circuit AlOOa and the second current-voltage conversion circuit BlOOb precharge the respective reference cell data lines 64 to 1.4V.
  • the second current-voltage conversion circuit AlOOa and the second current-voltage conversion circuit BlOOb have a comparison circuit and a charge circuit not shown in FIG. 3, but the configuration and operation will be described later.
  • the second current-voltage conversion circuit AlOOa and the second current-voltage conversion circuit BlOOb convert the current value of the corresponding reference cell 62 into a voltage value, and the average circuit 130 receives REFA and REFB. Output.
  • the average circuit 130 averages the output values (REFA, REFB) of the second current-voltage conversion circuit AlOOa and the second current-voltage conversion circuit BlOOb. Then, as the output of the second current-voltage conversion circuit 100, REFBI AS and S AREF are output to the first current-voltage conversion circuit 70 and the sense amplifier 160, respectively.
  • the threshold voltage distribution has changed due to the charge loss. Even in this case, the data of the core cell 52 can be determined more accurately.
  • the output of the current-voltage conversion circuit 2 of AlOOa can be used as the output of the second current-voltage conversion circuit 100.
  • it has three or more reference cells, and the averaging circuit 130 can be configured to average them. Good.
  • FIG. 4 is a timing chart at the time of data reading.
  • FIG. 5 is a circuit diagram of the second current-voltage conversion circuit AlOOa. Since the second current-voltage conversion circuit BlOOb is a similar circuit, description thereof is omitted.
  • the signal on the reference cell data line 64 is DATABREF, which is connected to terminal 123 and becomes CASFB.
  • the differential circuit 129 includes P-FETs 101 and 102, N-FETs 106, 107, and 108, and is provided between the power supply Vcc and the ground.
  • the reference voltage value (CASREF) is input to the gate (terminal 125) of the FET 106, and the voltage value (CASFB) of the reference cell data line 64 is input to the gate (terminal 126) of the FET 107.
  • the FET 108 is a current source that adjusts the current of the differential circuit 129, a predetermined reference voltage CASBIAS is input to the gate, and the source and drain are connected to the ground, the FET 106, and the FET 107.
  • the FET 109 is connected between the FET 108 and the ground, and a switch signal (PDCAS B: complementary line of PDCAS) is input to the gate to turn on and off the differential circuit.
  • PDCAS B complementary line of PDCAS
  • the output signal (REFA) of the differential circuit 129 is output to the terminal 124.
  • the output signal (REFA) of the differential circuit 129 is connected to the gate of P-FET104.
  • the source and drain of the P-FET 104 are connected to the power source Vcc and the reference cell data line 64 via the P-FET 103 whose gate is grounded.
  • the P-FET105 is connected between the power supply Vcc and the terminal 124, and a switch signal (PDCASB) is input to the gate to turn this circuit on and off.
  • PDCASB switch signal
  • the switch signal (PDCASB) goes high, the voltage value of the reference cell data line 64 (CASFB) is lower than the reference voltage value (CASREF)! The reference cell data line 64 is charged.
  • the voltage value (CASFB) of the reference cell data line 64 is higher than the reference voltage value (CASREF) !, the current of the FET 104 decreases. In this way, the reference cell data line 64 is precharged to the reference voltage value (CASREF).
  • the reference voltage value is 1.4V.
  • REFBIAS136a and SAREF136b are connected to 512 first current-voltage conversion circuits 70 and sense amplifier 160, respectively, it takes time to stabilize the voltages of REFBIAS136a and SAREF136b after the sensing starts. End up.
  • a comparison circuit 110 and a charge circuit 120 are further provided.
  • the comparison circuit 110 includes P-FETs 111 and 112 and N-FETs 113 and 114.
  • FET11 1 has its gate connected to the output of differential circuit 129 and its source and drain connected to the power supply Vss. Connected to output node 128.
  • the gate of FET 113 is connected to the gate input (CASBIAS) of current source FET 108 of differential circuit 129, and the source and drain are connected to ground Vcc and output node 128.
  • the output node 128 inverts the signal via the inverter 115 and outputs it to the output terminal 116 of the comparison circuit 110 (CCNTL).
  • the output timing of the comparison circuit 110 is determined by the difference in the W (gate width) ratio between the FET 111 and the FET 113 and the W (gate width) ratio between the FET 102 and the FET 108. If the ratio of these two ratios is almost the same, the output signal (CCNTL) becomes low when the voltage value (CASFB) of the reference cell data line 64 is lower than the reference voltage value (CASREF) of 1.4V. High is high.
  • the W of FET113 is set slightly larger and is set so that the output signal (CCNTL) is switched at 1.3 V, which is slightly lower than the reference voltage value (CASREF).
  • the voltage value switched by the comparison circuit 110 is preferably slightly lower than the reference voltage value (CASREF). This is because when sensing, if the charge circuit 120 is on, the load changes and accurate sensing becomes difficult. Therefore, this voltage value is determined by the precharge time and the timing at which the charge circuit 120 is not turned on during sensing.
  • the comparison circuit 110 selects the voltage value (predetermined voltage value) to be switched by selecting the ratio of W (gate width) of the FET 111 and the FET 113 and the ratio of W of the FET 102 and the FET 108 in advance. I can decide. Then, the voltage value (CASF B) of the reference cell data line 64 is compared with a predetermined voltage value, and the voltage value (CASFB) of the reference cell data line 64 is output to a low level that is lower than the predetermined voltage value. And outputs a high level.
  • the voltage value (CASF B) of the reference cell data line 64 is compared with a predetermined voltage value, and the voltage value (CASFB) of the reference cell data line 64 is output to a low level that is lower than the predetermined voltage value. And outputs a high level.
  • the charge circuit 105 has a P-FET 121.
  • the output (CCNTL) of the comparison circuit 110 is connected to the gate terminal 122, and the power source Vcc and the reference cell data line 64 are connected to the source and drain via the FET 104.
  • the power source Vcc is connected to the FET 104, and the reference cell data line 64 is charged.
  • the reference cell device by the second current-voltage conversion circuit 100a is turned on.
  • One-line (BL) precharge is started. Initially, the reference cell data line (BL) is equal to or lower than a predetermined voltage value of the reference voltage value (CASREF) —0.IV, so the output signal (CCNTL) of the comparison circuit 110 is at a low level. Therefore, the charge circuit 120 is turned on and precharge is performed.
  • the reference cell data line (BL) becomes CASREF-0.IV
  • the output signal (CCNTL) of the comparison circuit 110 becomes high level, and the charge circuit 110 is turned off.
  • the core cell data line 54 is precharged by the first current-voltage conversion circuit 70.
  • the nonvolatile memory according to Example 2 includes the comparison circuit 110 and the charge circuit 120.
  • the comparison circuit 110 outputs a low level to the charge circuit if the voltage value (CASFB) of the reference cell data line 64 is lower than the predetermined voltage value (1.3V), and the charge circuit 120 is turned on, and the reference cell data Line 64 is charged.
  • CASFB voltage value of the reference cell data line 64
  • the predetermined voltage value 1.3V
  • the charge circuit can be easily configured by configuring the charge circuit 120 with an FET.
  • the comparison circuit 110 can easily configure a comparison circuit by using the output of the differential circuit of the second current-voltage conversion circuit AlOOa.
  • the current value flowing through the reference cell 62 is output from the second current-voltage conversion circuit AlOOa as the gate voltage value (REFA) corresponding to the current value flowing through the FET 104.
  • REFA gate voltage value
  • REFB is output from the second current-voltage conversion circuit BlOOb.
  • FIG. 6 is a circuit diagram of the average circuit 130.
  • the average circuits 130a and 130b are the same circuits except that their outputs are different from REFBIAS and SAREF, respectively.
  • the average circuit 130a has P-F ET 131a, 132b, 133a, 134a and N-FET 135a.
  • the FETs 131a and 133a are current sources whose gates are grounded. REFA and REFB are input to the gates of FETs 138a and 139a, respectively, FETs 131a and 132a are connected to the sources, and the drains are connected to the output terminal 136a.
  • the FET 135a has a gate and a drain connected to the output terminal 136a and a source grounded.
  • the average circuit 130b is the same as the average circuit 130a, and a description thereof will be omitted.
  • the output signal (REFBIAS) of the average circuit 130a (first average circuit) is output to the first current-voltage conversion circuit 70, and the output signal (SAREF) of the average circuit 130b (second average circuit) is the sense amplifier 160. Is output.
  • REFBIAS the output signal of the average circuit 130a
  • SAREF the average circuit 130b
  • one average circuit may be used and the output may be divided into REFBIAS and SAREF, by providing two average circuits, it is possible to prevent REFBIAS or SAREF noise from affecting the other.
  • FIG. 7 is a circuit diagram of the first current-voltage conversion circuit 70.
  • the core cell data line 54 is connected to the terminal 83, and its voltage value (DATAB) is CASFB.
  • P—A current mirror type differential circuit 99 having FETs 71 and 72 and N-FETs 76, 86, and 78 is provided, and the reference voltage value (CASREF) and the voltage value of the core cell data line 54 (CASFB) are input 76 respectively.
  • 77 and CASCTL is output to terminal 84.
  • FET 78 and FET 79 have the same functions as FETs 108 and 109 in FIG.
  • the first current-voltage conversion circuit 70 has P-FETs 73, 74, 75, 80 and N-FET81.
  • P-FETs 73, 74, and 75 have the same functions as FETs 103, 104, and 105 in Fig. 5, respectively. That is, when the voltage value of the core cell data line 54 is lower than the reference voltage value (CASREF), the FET 74 passes a large amount of current, and the voltage value of the core cell data line 54 is set as the reference voltage value (CASREF).
  • the reference voltage value (CA SREF) is 1.4V.
  • the P-FET 73 is provided to suppress the peak current while the core cell data line 54 is being charged. As a result, when a large number of core cells such as 512 bits are simultaneously read, the total charge current can be suppressed to a predetermined value or less.
  • the gate is connected to the terminal 84, and the source and drain are connected to the power supply Vcc and the output terminal 82 of the first current / voltage conversion circuit 70 via the sense control circuit 90.
  • the gate is connected to the output (REFBIAS) of the second current-voltage conversion circuit 100, and the source and drain are connected to the ground and the terminal 82.
  • the circuit 98 having FETs 80 and 81 and the FETs 133a, 134a, and 135a in FIG. 6 are provided.
  • the circuit 137b forms a differential circuit.
  • the level of terminal 84 (CASCTL) and the average value of REFA and REFB are differentially amplified.
  • the output signal (SAI) of the first current-voltage conversion circuit 70 is input to the sense amplifier 160. That is, the first current / voltage conversion circuit 70 differentially amplifies the output of the core cell 52 and the output of the second current / voltage conversion circuit 100 and outputs the result to the sem amp 160.
  • the difference between the data on the core cell side and the data on the reference cell side can be amplified before the final amplification operation by the sense amplifier 160, so the data in the core cell 54 can be read more reliably. .
  • the output of the second current-voltage conversion circuit 100 is output only to the sense amplifier 160.
  • the sense amplifier 160 the first current-voltage conversion circuit 70 and the second current-voltage conversion are performed.
  • Data of the core cell 52 may be read by the output of the circuit 100.
  • the first current / voltage conversion circuit 70 further includes a sense control circuit 90.
  • the sense control circuit 90 has a P-FET 91.
  • the FET 91 has an input signal (SAI-SET) connected to the gate, and a power source Vcc and FET 80 (that is, the output terminal 82 of the first current-voltage conversion circuit 70) connected to the source and drain.
  • SAI-SET input signal
  • Vcc and FET 80 that is, the output terminal 82 of the first current-voltage conversion circuit 70
  • the sense control circuit 120 1 Turns on the output of the current-voltage converter circuit 70 and starts sensing of the sense amplifier 160.
  • the reason why the first current-voltage conversion circuit 70 is turned on after the precharge of the reference cell data line 64 is completed is as follows. If the first current-voltage conversion circuit 70 is also turned on when the precharge of the reference cell data line 64 is started, the voltage of SAI may be raised to a relatively high voltage because it is unstable. At this time, the FET 81 passes a current to the ground so that SAI is lowered to the stable potential region. However, since the gate terminal 87 is connected to the gate terminal 136a of the FET 135a which is diode-connected, the terminal 87 is not so high and voltage, so the current supply capability of the FET 81 is low.
  • FIG. 8 is a circuit diagram of the sense amplifier 160.
  • Current mirror type differential circuit 175 having P-FET161, 162 and N-FET166, 167, 168, amplifier circuit 176 having P-FET163 and N-FET169, inverter 177 having P-FET165, N-FET171 is doing.
  • FETs 164, 170, and 172 are switches that generate sense amplifiers by means of switch signals PDCASB and INVSW.
  • the output (SAI) of the first current-voltage conversion circuit 70 and the output (SAREF) of the second current-voltage conversion circuit 100 are input to the inputs 174 and 173 of the differential circuit 175, respectively. If the output signal (SAI) of the first current-voltage conversion circuit 70 is lower than the output signal (SA REF) of the second current-voltage conversion circuit 100, the amplifier circuit 176 outputs a low level and the inverter 177 outputs a high level. Is output. If SAI is higher than SAREF, the amplifier circuit 176 outputs a high level, and the inverter 177 outputs a low level.
  • the value of the current flowing through the core cell 52 is referred to. It is compared with the current value flowing through the cell 62 to determine whether the core cell 52 is “1” or “0”.
  • FIG. 9 shows the time dependence of the voltages of the output signals (REFBIAS and SAREF) of the second current-voltage conversion circuit 100 and the output signal (SAI) of the first current-voltage conversion circuit 70 in Example 2. It is a figure which shows the result of having measured. The horizontal axis is time, and the vertical axis is voltage. The solid line indicates the result of Example 2, and the broken line indicates the result when the comparison circuit 110 and the charge circuit 120 are not provided. It is fruit.
  • the time for the output signals (REFBIAS and SAREF) of the second current-voltage conversion circuit 100 to become stable is trl (about 25 ns) earlier in the embodiment than in the conventional example. Therefore, the timing when SAI-SET is set to the low level can also be shortened by trl. As a result, the sensing time was reduced by trl.
  • the flash memory according to the second embodiment is a SONOS type flash memory that can store a plurality of bits in a core cell and has a virtual ground type array system. And it has the same memory cell array as the memory cell array used as the NOR type. Since the memory cell array used as the NOR type is used and the NAND type flash memory interface (NAND IZF) is provided, the load on the output of the second current-voltage conversion circuit 100 becomes particularly large. For this reason, a big effect can be produced by applying the present invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本発明は、不揮発性メモリセルアレイ内（１０）に設けられたコアセル（１２）に接続された第１の電流電圧変換回路（１６）と、レファレンスセル（２２）にレファレンスセルデータライン（２４）を介し接続された第２の電流電圧変換回路（２６）と、第１の電流電圧変換回路の出力と、第２の電流電圧変換回路の出力とをセンシングするセンスアンプ（１８）と、レファレンスセルデータラインの電圧値と所定電圧値と比較する比較回路（２８）と、レファレンスセルデータラインのプリチャージの際、レファレンスセルデータラインの電圧値が所定電圧値より低ければ、レファレンスセルデータラインをチャージするチャージ回路（３０）と、を具備する半導体装置およびその制御方法である。本発明によれば、レファレンスセルデータラインのプリチャージ時間を短縮し、データの読み出し時間を短縮することができる。

Description

明 細 書
半導体装置およびその制御方法
技術分野
[0001] 本発明は半導体装置およびその制御方法に関し、特に不揮発性メモリセルアレイ を有する半導体装置およびその制御方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。例えば、代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセル を構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を 有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。ト ラップ層に電荷が蓄積されるとトランジスタの閾値電圧が変化する。データの読み出 しは、このトランジスタの閾値電圧をドレイン電流値として読み取ることにより行う。
[0003] 高記憶容量ィ匕のため窒化シリコン層力 なるトラップ層に電荷を蓄積させる SONO S (Silicon Oxide Nitride Oxide Silicon)型フラッシュメモリがある。さらに、その中に、 高記憶容量化を目的に、 1つのトランジスタに 2以上の電荷蓄積領域を有するフラッ シュメモリが開発されている。例えば、特許文献 1には、ゲート電極と半導体基板の間 に 2つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソ ースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域 を区別しな ヽ仮想接地型構造を有して ヽる。
[0004] 図 1は従来技術におけるデータの読み出しを説明するために模式的に描いた図で ある。不揮発性メモリセルアレイ 10内には不揮発性メモリセルであるコアセル 12が配 置されている。実際は、多数配置されている力 ここでは 1つのみ記載している。コア セル 12のトランジスタのソースはグランドに接続され、ドレインがコアセルデータライン 14に接続されている。コアセルデータライン 14には第 1の電流電圧変換回路 16 (力 スコード回路）が接続している。コアセルデータライン 14および第 1の電流電圧変換 回路 16も複数配置されて 、るがここでは 1つのみ記載する。
[0005] レファレンスセル 22も同様に、レファレンスセルデータライン 24を介し第 2の電流電 圧変換回路 26 (カスコード回路）に接続している。第 1の電流電圧変換回路 16およ び第 2の電流電圧変換回路 26の出力はセンスアンプ 18に入力し、センスシングされ 、出力がされる。センスアンプ 18も複数配置されているがここでは 1つのみ記載する。
[0006] コアセル 12からのデータ読み出しは以下のように行われる。まず、第 1の電流電圧 変換回路 16がコアセルデータライン 14をプリチャージし、コアセルデータライン 14の 電圧値を所定の電圧値にする。そうすると、コアセル 12にはコアセル 12に書き込ま れたデータに応じ、電流が流れる。第 1の電流電圧変換回路 16はこの電流値を電圧 値に変換し、センスアンプ 18に出力する。
[0007] レファレンスセル 22のトランジスタの閾値電圧は、コアセル 12のデータが" 1"か" 0" を判定するための基準の閾値電圧となっている。コアセル側と同様に、第 2の電流電 圧変換回路 26がレファレンスセルデータライン 24をプリチャージし、レファレンスセル 22の電流値を電圧値に変換し、センスアンプ 18に出力する。センスアンプ 18は、第 1の電流電圧変換回路 16および第 2の電流電圧変換回路 26の出力を比較し、コア セル 12に書き込まれたデータが" 1"か" 0"か、に応じ、センスアンプ出力を行う。
[0008] 特許文献 2には、コアセルとレファレンスセルのための電流電圧変換回路を有し、レ ファレンスセル用電流電圧変換回路の出力をコアセル用電流電圧変換回路に入力 する回路が開示されている。特許文献 3には、電流電圧変換回路がプリチャージを 早くするためのトランジスタを有する回路が開示されている。
[0009] 特許文献 1：特表 2000— 514946号公報
特許文献 2 :特開 2001— 250391号公報
特許文献 3：米国特許第 6259633号明細書
発明の開示
発明が解決しょうとする課題
[0010] 不揮発性メモリの種類によっては、データ読み出しの際、同一のワードラインに接続 された多くのコアセル 12から同時にデータを読み出す場合がある。例えば、 NOR型 または仮想接地型のメモリセルアレイを有して NAND型フラッシュメモリと同じインタ 一フェースを持たせるメモリ装置では、同一ワードラインに接続したコアセルから、例 えば 512bit同時にデータを読み出す。この読み出し動作を例えば 32回連続して行 い、それぞれの読み出しデータ（計 2kByte)をレジスタに記憶させて、そのレジスタ 力 チップ外部に 16ビットずつ連続出力する。第 1の電流電圧変換回路 16およびセ ンスアンプ 18は、コアセルデータライン 14毎に配置されている。このため、コアセル 1 2から同時にデータを読み出す場合、第 2の電流電圧変換回路 26からの出力は、個 々のセンスアンプ 18に入力する。例えば、 512bit同時にデータを読み出す場合 51 2個のセンスアンプ 18に接続される。
[0011] 一方、第 2の電流電圧変換回路 26の出力は 512個のセンスアンプ 18に接続される 。このように、第 2の電流電圧変換回路 26は多くの負荷が接続されるため、第 2の電 流電圧変換回路 26の出力線のプリチャージに時間がかかる。これにより、データの 読み出し時間が長くなると言う課題がある。
[0012] 本発明は、上記課題に鑑み、レファレンスセルデータラインのプリチャージ時間を 短縮し、データの読み出し時間を短縮することが可能な半導体装置およびその制御 方法を提供することを目的とする。
課題を解決するための手段
[0013] 本発明は、不揮発性メモリセルアレイ内に設けられたコアセルに接続された第 1の 電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された 第 2の電流電圧変換回路と、前記第 1の電流電圧変換回路の出力と、前記第 2の電 流電圧変換回路の出力とをセンシングするセンスアンプと、前記レファレンスセルデ 一タラインの電圧値と所定電圧値と比較する比較回路と、前記レファレンスセルデー タラインのプリチャージの際、前記レファレンスセルデータラインの電圧値が前記所定 電圧値より低ければ、前記レファレンスセルデータラインをチャージするチャージ回 路と、を具備する半導体装置である。本発明によれば、レファレンスセルデータライン をプリチャージする際に、第 2の電流変換回路に加え、チャージ回路がレファレンス セルデータラインをチャージすることにより、高速にレファレンスセルデータラインをプ リチャージすることができる。よって、データの読み出し時間を短縮することが可能な 半導体装置を提供することができる。
[0014] 本発明は、前記チャージ回路は、前記比較回路の出力に接続されたゲートと、電 源および前記レファレンスセルデータラインとがソースおよびドレインとに接続した FE Tを含む半導体装置とすることができる。本発明によれば、チャージ回路を簡単に構 成することができる。
[0015] 本発明は、前記第 2の電流電圧変換回路は、前記レファレンスセルデータラインの 電圧値と前記所定電圧値が入力される第 1の差動回路を有し、前記比較回路は、前 記第 1の差動回路の出力が接続されたゲートと、電源および出力ノードとが接続され たソースおよびドレインとを有する FETと、前記第 1の差動回路の電流源 FETのゲー ト入力が接続しされたゲートと、前記出力ノードおよびグランドとが接続されたソース およびドレインとを有する FETとを有し、前記比較回路の出力端子は、前記出力ノー ドに接続された半導体装置とすることができる。本発明によれば、第 2の電流電圧変 換回路の差動回路の出力を用いることにより、簡単に比較回路を構成することができ る。
[0016] 本発明は、前記所定電圧値は、前記レファレンスセルデータラインをプリチャージ する際の目標電圧値より低い半導体装置とすることができる。本発明によれば、レフ アレンスセルデータラインの電圧値が目標電圧値より低ぐチャージ回路によるチヤ一 ジが必要なときに、適切にチャージ回路を動作させることができる。
[0017] 本発明は、前記第 2の電流電圧変換回路は、複数のレファレンスセルの出力を平 均する平均回路を有し、前記第 2の電流電圧変換回路は前記平均回路の出力を出 力する半導体装置とすることができる。本発明によれば、複数のレファレンスセルを有 し、その出力を平均し第 2の電流電圧変換回路の出力とすることにより、より正確にコ ァセルのデータを判定することができる。
[0018] 本発明は、前記第 2の電流電圧変換回路は、前記第 1の電流電圧変換回路および 前記センスアンプとに出力し、前記第 1の電流電圧変換回路は、前記コアセルの出 力と前記第 2の電流電圧変換回路の出力とを差動増幅し、前記センプアンプに出力 する半導体装置とすることができる。本発明によれば、センスアンプで最終的な増幅 動作を行う前に、コアセル側のデータとレファレンスセル側のデータの差を増幅でき るため、より確実にコアセルのデータの読み出しを行うことができる。
[0019] 本発明は、前記平均回路は、前記第 1の電流電圧変換回路に出力するための第 1 の平均回路と、前記センスアンプに出力するための第 2の平均回路を有する半導体 装置とすることができる。本発明によれば、それぞれの平均回路の出力のノイズが片 方に影響するのを防ぐことができる。
[0020] 本発明は、前記レファレンスセルデータラインのプリチャージ終了後、前記センスァ ンプのセンシングを開始させるセンスコントロール回路を具備する半導体装置とする ことができる。本発明によれば、レファレンスセルデータラインのプリチャージが終了 後、センスアンプのセンシングを行える。よって、正確で高速なセンシングを実現する ことができる。
[0021] 本発明は、前記センスコントロール回路は、前記第 1の電流電圧変換回路の出力を オンすることにより前記センスアンプのセンシングを開始させる半導体装置とすること ができる。本発明によれば、レファレンスセルデータラインのプリチャージが終了後、 第 1の電流電圧変換回路の出力をオンにすることで、安定した状態のレファレンス側 の電圧を用いてセンスアンプのセンシングを行える。よって、より正確で高速なセンシ ングを実現することができる。
[0022] 本発明は、前記センスコントロール回路は、前記第 1の電流電圧変換回路の出力と 電源との間に接続された FETを含む半導体装置とすることができる。本発明によれ ば、センスコントロール回路を簡単に構成することができる。
[0023] 本発明は、前記不揮発性メモリセルアレイは SONOS型セルを有する半導体装置 とすることができる。本発明によれば、 SONOS型フラッシュメモリにおいて、データの 読み出し時間を短縮することができる。
[0024] また、本発明は、前記コアセルは複数のビットを記憶できるセルである半導体装置 とすることができる。本発明によれば、複数のビットを記憶できるセルを有するフラッシ ュメモリにおいて、データの読み出し時間を短縮することができる。
[0025] 本発明は、不揮発性メモリセルアレイ内に設けられたコアセルに接続された第 1の 電流電圧変換回路と、レファレンスセルにレファレンスセルデータラインで接続された 第 2の電流電圧変換回路と、第 1の電流電圧変換回路の出力と、第 2の電流電圧変 換回路の出力とをセンシングするセンスアンプと、を具備する半導体装置の制御方 法にぉ 、て、レファレンスセルデータラインの電圧値と所定電圧値とを比較するステ ップと、前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセル データラインの電圧値が所定電圧値より低ければ、前記レファレンスセルデータライ ンをチャージするステップと、を有する半導体装置の制御方法である。本発明によれ ば、レファレンスセルデータラインをプリチャージする際に、第 2の電流変換回路に加 え、チャージ回路がレファレンスセルデータラインをチャージすることにより、高速にレ ファレンスセルデータラインをプリチャージすることができる。よって、データの読み出 し時間を短縮することが可能な半導体装置の制御方法を提供することができる。
[0026] 本発明は、複数のレファレンスセルの出力を平均するステップを有し、前記第 2の電 流電圧変換回路の出力は、前記平均された出力である半導体装置の制御方法とす ることができる。本発明によれば、複数のレファレンスセルの出力を平均し第 2の電流 電圧変換回路の出力とすることにより、より正確にコアセルのデータを判定することが できる。
[0027] 本発明は、前記レファレンスセルデータラインの電圧値が安定した後、センシングを 開始するステップを有する半導体装置の制御方法とすることができる。本発明によれ ば、本発明によれば、レファレンスセルデータラインのプリチャージが終了後、センス アンプのセンシングを行える。よって、正確で高速なセンシングを実現することができ る。
発明の効果
[0028] 本発明によれば、レファレンスセルデータラインのプリチャージ時間を短縮し、デー タの読み出し時間を短縮することが可能な半導体装置およびその制御方法を提供 することができる。
図面の簡単な説明
[0029] [図 1]図 1は従来技術に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換 回路の周辺の構成を示す図である。
[図 2]図 2は実施例 1に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回 路の周辺の構成を示す図である。
[図 3]図 3は実施例 2に係るフラッシュメモリのメモリセルアレイおよび電流電圧変換回 路の周辺の構成を示す図である。
[図 4]図 4は実施例 2に係るフラッシュメモリのコアセルよりデータを読み出し際のタイミ ングチャートである。
[図 5]図 5は実施例 2に係るフラッシュメモリの第 2の電流電圧変換回路の回路図であ る。
[図 6]図 6は実施例 2に係るフラッシュメモリの平均回路の回路図である。
[図 7]図 7は実施例 2に係るフラッシュメモリの第 1の電流電圧変換回路の回路図であ る。
[図 8]図 8は実施例 2に係るフラッシュメモリのセンスアンプの回路図である。
[図 9]図 9は実施例 2に係るフラッシュメモリのコアセルよりデータを読み出し際の各信 号の時間依存である。
発明を実施するための最良の形態
[0030] 以下、図面を用い本発明に係る実施例について説明する。
実施例 1
[0031] 図 2は実施例 1に係る不揮発性メモリのメモリセルおよびセンスアンプ周辺の構成 図である。不揮発性メモリセルアレイ 10内に不揮発性メモリセルであるコアセル 12が 配置されている。コアセル 12のトランジスタのソースはグランドに接続され、ドレインが コアセルデータライン 14に接続されている。第 1の電流電圧変換回路 16 (カスコード 回路）はコアセルデータライン 14を介しコアセル 12に接続している。
[0032] 同様に、第 2の電流電圧変換回路 26 (カスコード回路）はレファレンスセルデータラ イン 24を介しレファレンスセル 22に接続している。センスアンプ 18は第 1の電流電圧 変換回路 16および第 2の電流電圧変換回路 26の出力が接続され、センシングされ る。コアセル 12、コアセルデータライン 14、第 1の電流電圧変換回路 16およびセンス アンプ 18は複数配置されているがここでは 1つのみ記載する。第 2の電流電圧変換 回路 26は多くのセンスアンプ 18に出力している。
[0033] さらに、レファレンスセルデータライン 24の電圧値と所定電圧値 (Vref)と比較する 比較回路 28が設けられ、比較回路 28の出力によりレファレンスセルデータライン 24 をチャージするチャージ回路 30が設けられて 、る。
[0034] コアセル 12のデータ読み出しは、レファレンスセルデータライン 24をプリチャージ する場合を除き従来技術と同様に行われる。レファレンスセルデータライン 24をプリ チャージする際、比較回路 28は、レファレンスセルデータラインの電圧値と所定電圧 値 (Vref)を比較し、レファレンスセルデータライン 24の電圧値が Vrefより低ければ、 チャージ信号を出力する。チャージ回路 30は、チャージ信号を入力すると、電源 (V cc)をレファレンスセルデータライン 24に接続し、レファレンスセルデータライン 24を チャージする。これにより、第 2の電流電圧変換回路 26に加え、チャージ回路 30によ りレファレンスセルデータライン 24をプリチャージすることができる。
[0035] このように、レファレンスセルデータライン 24をプリチャージする際に、多くのセンス アンプ 18に接続される負荷の大きい第 2の電流変換回路 26に加え、チャージ回路 3 0がレファレンスセルデータライン 24をチャージすることにより、高速にレファレンスセ ルデータライン 24をプリチャージすることができる。よって、データの読み出し時間を 短縮することができる。
[0036] Vrefをプリチャージの際のレファレンスセルデータライン 24の目標電圧値以下とす ることにより、レファレンスセルデータライン 24の電圧値が目標電圧値より低ぐチヤ一 ジ回路 28によるチャージが必要なときに、適切にチャージ回路 28を動作させることが できる。
実施例 2
[0037] 実施例 2のメモリセルアレイは、特許文献 1に記載されている SONOS型不揮発性 メモリセルアレイであり、仮想接地型のアレー方式を採用している。また、 NAND型 のフラッシュメモリと同じインターフェースを有するメモリ装置として使用するため、デ ータの読み取りは同一のワードラインに接続されたコアセルの多数ビット（実施例 2で は 512bit)同時に行われる。
[0038] 実施例 2では、 1つのコアセルに 2つのビットを記憶することができ、記憶容量密度 を向上させている。しかし、説明が複雑となるため、以下の説明では、コアセルには 1 ビットのみ記憶され、コアセルから 1ビットを読み出す場合について説明する。コアセ ルに 2ビット記憶され、そのうち 1ビットを読み出す方法は、異なる 2つレファレンスセル 力もなる基準を用い、以下で説明する読み出しを行うことにより実現できる。
[0039] 図 3は実施例 2に係る不揮発性メモリのメモリセルおよびセンスアンプ周辺の構成 図である。不揮発性メモリセルアレイ 40はコアセル領域 50およびレファレンスセル領 域 60を有しており、コアセル 52はコアセル領域 50にマトリックス状に配置されている 。コアセル 52を構成するトランジスタのゲートはワードライン 42に接続され、ソース、ド レインはコアセルデータライン 54に接続される。
[0040] コアセルデータライン 54はドレイン選択ライン 46 (YSD)がハイレベルのときは、ドレ イン選択 FET56がオンし第 1の電流電圧変換回路 70に接続し、ソース選択ライン 48 (YSS)がハイレベルのときは、グランド (Vss)に接続される。コアセル 52からデータ を読み出す際は、ドレイン選択ライン 46 (YSD)、ソース選択ライン 48 (YSS)により、 コアセルデータライン 54を適時選択される。例えば、コアセル 52からデータを読み出 す際は、コアセル 52に接続されたワードライン 42に電圧が印加され、コアセルデータ ライン 54が第 1の電流電圧変換回路 70に接続され、コアセル 52に接続したもう 1つ のコアセルデータラインは Vssに接続される。
[0041] 第 1の電流電圧変換回路 70は、コアセルデータライン 54を、例えば 1. 4Vにプリチ ヤージする。そして、コアセル 52を流れる電流値を電圧値に変換し、センスアンプ 16 0に出力（SAI)する。第 1の電流電圧変換回路 70およびセンスアンプ 160は、同時 にデータの読み込みを行うコアセル 52の個数である 512個配置されている。
[0042] レファレンスセル領域 60に配置されたレファレンスセル 62は、コアセル 52と同じヮ 一ドライン 42に接続している。また、レファレンスセル 62はレファレンスセルデータラ イン 64に接続しており、ドレイン選択 FET66、ソース選択 FET68により、適時ドレイ ン、ソースが選択される。例えば、レファレンスセル 62からデータを読み出す際は、レ ファレンスセル 62に接続されたワードライン 42に電圧が印加され、レファレンスセル データライン 64が第 2の電流電圧変換回路 AlOOaに接続に接続され、コアセル 52 に接続したもう 1つのコアセルデータラインは Vssに接続される。
[0043] SONOS型不揮発性メモリセルでは、書き込み消去回数によりチャージロスが増す ため、レファレンスセル 62を不揮発性メモリセルアレイ 40に配置し、コアセル 52と同 じ書き込み消去回数を経験させることが好ましい。そのため、レファレンスセル 62は、 不揮発性メモリセルアレイ 40に配置され同一のワードライン 42に接続されることが好 ましい。
[0044] レファレンスセル領域 60には" 1"と" 0"に対応する 2つのレファレンスセル 62を有し ており、これらのレファレンスセルの閾値電圧の平均値を用いコアセル 52の閾値電 圧を判定し、コアセル 52のデータ力 1"か" 0"か、を判定する。そこで、第 2の電流電 圧変換回路 100は、 "1"に対応するレファレンスセルに接続された第 2の電流電圧変 換回路 AlOOaと、 "0"に対応するレファレンスセルに接続された第 2の電流電圧変換 回路 BlOObと、 "1"、 "0"に対応した 2つのレファレンスセルの出力を平均する平均 回路 130を有している。
[0045] 第 2の電流電圧変換回路 AlOOaおよび第 2の電流電圧変換回路 BlOObはそれぞ れのレファレンスセルデータライン 64を 1. 4Vにプリチャージする。第 2の電流電圧変 換回路 AlOOaおよび第 2の電流電圧変換回路 BlOObは図 3に示されていない比較 回路とチャージ回路を有しているがこの構成および動作は後述する。
[0046] 第 2の電流電圧変換回路 AlOOaおよび第 2の電流電圧変換回路 BlOObは、それ ぞれの対応するレファレンスセル 62の電流値を電圧値に変換し、平均回路 130に R EFA、 REFBを出力する。平均回路 130は第 2の電流電圧変換回路 AlOOaおよび 第 2の電流電圧変換回路 BlOObの出力値 (REFA、 REFB)を平均する。そして、第 2の電流電圧変換回路 100の出力として、第 1の電流電圧変換回路 70およびセンス アンプ 160にそれぞれ REFBI ASおよび S AREFを出力する。
[0047] このように、 "1"、 "0"のレファレンスセルを有し、その出力を平均し第 2の電流電圧 変換回路 100の出力とすることにより、チャージロスにより閾値電圧分布が変化した 場合も、より正確にコアセル 52のデータを判定することができる。実施例 2のように複 数のレファレンスセルを用いず、例えば、 1"、 "0"の間の閾値電圧を有するレフアレン スセル 1つを用いることもできる。この場合、平均回路 130を用いず第 2の電流電圧変 換回路 AlOOaの出力を第 2の電流電圧変換回路 100の出力とすることもできる。さら に、 3以上のレファレンスセルを有し、平均回路 130はそれらの平均する構成としても 良い。
[0048] 図 4はデータ読み出し時のタイミングチャートである。ワードライン信号 (WL)、第 1 の電流電圧変換回路 70および第 2の電流電圧変換回路 100のスィッチ信号（PDC AS)、レファレンスセルデータライン 64の電圧値（BL)、比較回路の出力信号（CCN TL)、センスコントロール回路の入力信号（SAI SET)を示して!/、る。 [0049] 図 5は第 2の電流電圧変換回路 AlOOaの回路図である。第 2の電流電圧変換回路 BlOObも同様の回路であるので説明は省略する。レファレンスセルデータライン 64 の信号は DATABREFであり、端子 123に接続、 CASFBとなる。差動回路 129は、 P— FET101、 102、 N— FET106、 107、 108力らなり、電源 Vccとグランドとの間 に設けられている。そして、 FET106のゲート (端子 125)に参照電圧値（CASREF) が入力し、 FET107のゲート (端子 126)にレファレンスセルデータライン 64の電圧値 (CASFB)が入力するカレントミラー型差動回路である。 FET108は、差動回路 129 の電流を調整する電流源であり、ゲートに所定の基準電圧 CASBIASが入力し、ソ ースおよびドレインは、グランドと FET106および FET107とに接続されている。 FET 109は、 FET108とグランドとの間に接続されており、ゲートにスィッチ信号（PDCAS B： PDCASの補線）が入力し差動回路をオンオフする。
[0050] 端子 124には差動回路 129の出力信号 (REFA)が出力される。差動回路 129の 出力信号 (REFA)は P— FET104のゲートに接続される。 P— FET104のソースとド レインは、ゲートが接地された P— FET103を介し電源 Vccと、レファレンスセルデー タライン 64とに接続されている。 P— FET105は、電源 Vccと端子 124の間に接続さ れており、ゲートにスィッチ信号 (PDCASB)が入力し、この回路をオンオフする。
[0051] 以上の回路により、スィッチ信号（PDCASB)がハイレベルになると、レファレンスセ ルデータライン 64の電圧値（CASFB)が参照電圧値（CASREF)より低!、と、 FET1 04の電流が増え、レファレンスセルデータライン 64はチャージされる。そして、レファ レンスセルデータライン 64の電圧値（CASFB)が参照電圧値（CASREF)より高!、と 、 FET104の電流は減る。このようにして、レファレンスセルデータライン 64は参照電 圧値（CASREF)にプリチャージされる。ここで、参照電圧値は 1. 4Vとしている。
[0052] し力し、 REFBIAS136a、 SAREF136bはそれぞれ 512個の第 1の電流電圧変換 回路 70、センスアンプ 160に接続しているため、センシング開始後 REFBIAS136a 及び SAREF136bの電圧が安定するまで時間が力かってしまう。
[0053] 実施例 2においては、さらに比較回路 110およびチャージ回路 120を有している。
比較回路 110は、 P— FET111、 112および N— FET113, 114を有する。 FET11 1は、ゲートが差動回路 129の出力に接続され、ソースおよびドレインが、電源 Vssと 出力ノード 128とに接続されている。 FET113は、ゲートに差動回路 129の電流源 F ET108のゲート入力（CASBIAS)が接続され、ソースおよびドレインがグランド Vcc と出力ノード 128とに接続されている。出力ノード 128はインバータ 115を介し、信号 を反転させ、比較回路 110の出力端子 116に出力（CCNTL)される。
[0054] 比較回路 110は、 FET111とFET113のW(ゲート幅)の比と、 FET102と FET108 の W (ゲート幅）の比の相違によって出力するタイミングが決まる。これら 2つの比の値 をほぼ同じとすると、出力信号（CCNTL)は、レファレンスセルデータライン 64の電 圧値（CASFB)が参照電圧値（CASREF)である 1. 4Vより低いとローレベルとなり、 高いとハイレベルとなる。実施例 2では、 FET113の Wをやや大きめにし、参照電圧 値 (CASREF)よりやや低い 1. 3Vで、出力信号 (CCNTL)が切り替わるように設定 している。
[0055] 比較回路 110がスイッチングする電圧値は、参照電圧値 (CASREF)よりやや低 ヽ ことが好ましい。センシングを行う際、チャージ回路 120がオンしていると、負荷が変 わってしまい、正確なセンシングが難しくなるためである。そこで、この電圧値は、プリ チャージする時間と、センシングの際に、チャージ回路 120がオンしないタイミングに より決定される。
[0056] このように、比較回路 110は、予め FET111と FET113の W (ゲート幅)の比と、 FE T102と FET108の Wの比を選択することにより、スイッチングする電圧値 (所定電圧 値)を決めることができる。そして、レファレンスセルデータライン 64の電圧値（CASF B)と所定電圧値とを比較し、レファレンスセルデータライン 64の電圧値（CASFB)が 所定電圧値より低 、とローレベルを出力し、高 、とハイレベルを出力する。
[0057] チャージ回路 105 (Trl)は、 P— FET121を有している。 FET121はゲート端子 12 2に比較回路 110の出力（CCNTL)が接続し、ソースおよびドレインに、電源 Vccと、 FET104を介しレファレンスセルデータライン 64とが接続して!/、る。比較回路 110の 出力がローレベルのとき、電源 Vccが FET104に接続され、レファレンスセルデータ ライン 64がチャージされる。
[0058] 図 4を参照に、ワードライン (WL)がハイレベルとなり、スィッチ信号（PDACAS)が オン（ローレベル）になると、第 2の電流電圧変換回路 100aによるレファレンスセルデ 一タライン（BL)のプリチャージが開始される。当初はレファレンスセルデータライン（ BL)は参照電圧値 (CASREF)—0. IVとした所定電圧値以下のため、比較回路 1 10の出力信号（CCNTL)はローレベルである。よって、チャージ回路 120はオンし、 プリチャージを行う。レファレンスセルデータライン（BL)が CASREF— 0. IVとなると 、比較回路 110の出力信号（CCNTL)はハイレベルとなり、チャージ回路 110はオフ される。レファレンスセルデータライン (BL)が安定したころ、第 1の電流電圧変換回 路 70によりコアセルデータライン 54がプリチャージされる。
[0059] 以上のように、実施例 2に係る不揮発性メモリは、比較回路 110とチャージ回路 120 を有している。比較回路 110は、レファレンスセルデータライン 64の電圧値（CASFB )が所定電圧値（1. 3V)より低ければ、チャージ回路にローレベルを出力し、チヤ一 ジ回路 120はオンし、レファレンスセルデータライン 64がチャージされる。このように、 第 2の電流電圧出力回路 100の出力に 512個のセンスアンプ 18が接続された場合 も、レファレンスセルデータライン 64のプリチャージを早く行うことができる。よって、デ ータ読み出し時間を短縮することができる。
[0060] また、チャージ回路 120を FETで構成することにより簡単にチャージ回路を構成す ることができる。さらに、比較回路 110は、第 2の電流電圧変換回路 AlOOaの差動回 路の出力を用いることにより、簡単に比較回路を構成することができる。
[0061] レファレンスセル 62を流れる電流値は、 FET104を流れる電流値に相当するゲート の電圧値 (REFA)として、第 2の電流電圧変換回路 AlOOaから出力される。同様に して、第 2の電流電圧変換回路 BlOObから REFBが出力される。
[0062] 図 6は平均回路 130の回路図である。平均回路 130aと 130bは、出力がそれぞれ REFBIAS、 SAREFと異なるのみで、他は同じ回路である。平均回路 130aは P— F ET131a、 132b, 133a, 134aおよび N— FET135aを有している。 FET131a、 13 3aはゲートが接地された電流源である。 FET138a、 139aのゲートにはそれぞれ RE FA、 REFBが入力し、ソースに、それぞれ FET131a、 132aが接続され、ドレインは 出力端子 136aに接続されている。 FET135aはゲートとドレインが出力端子 136aに 接続され、ソースが接地される。よって、ダイオードとして機能する。以上により、 REF Aおよび REFBが入力した FET133aおよび FET134aを流れる電流は積算され、出 力される。このように、平均回路 130の出力である第 2の電流電圧変換回路 AlOOa の出力（REFA)と第 2の電流電圧変換回路 BlOObの出力（REFB)の平均が第 2の 電流電圧反感回路 100の出力として、出力される。
[0063] 平均回路 130bも平均回路 130aと同様であり、説明を省略する。平均回路 130a ( 第 1の平均回路)の出力信号 (REFBIAS)は第 1の電流電圧変換回路 70に出力さ れ、平均回路 130b (第 2の平均回路)の出力信号（SAREF)はセンスアンプ 160に出 力される。なお、平均回路を 1つとし、出力を REFBIASと SAREFに分けても良いが 、平均回路を 2つ設けることにより、 REFBIASまたは SAREFのノイズが他の一方に 影響するのを防ぐことができる。
[0064] 図 7は第 1の電流電圧変換回路 70の回路図である。コアセルデータライン 54は端 子 83に接続され、その電圧値（DATAB)は CASFBとなる。 P— FET71、 72および N -FET76, 86、 78、を有するカレントミラー型差動回路 99が設けられ、参照電圧 値（CASREF)とコアセルデータライン 54の電圧値（CASFB)がそれぞれ、入力 76 , 77に人力し、 CASCTLが端子 84に出力される。 FET78、 FET79は、図 5のそれ ぞれ FET108, 109と同じ機能である。さらに、第 1の電流電圧変換回路 70は、 P— FET73、 74、 75、 80および N— FET81を有する。 P— FET73、 74、 75は図 5のそ れぞれ FET103, 104, 105と同じ機能である。すなわち、コアセルデータライン 54 の電圧値が参照電圧値（CASREF)より低いと、 FET74は多く電流を流し、コアセル データライン 54の電圧値を参照電圧値 (CASREF)とする。ここで参照電圧値 (CA SREF)は 1. 4Vである。ここで、 P— FET73は、コアセルデータライン 54のチャージ 中に、ピーク電流を抑えるために設けられている。これにより、 512ビット等の多数の コアセルを同時に読み出すときに、そのトータルのチャージ電流を所定の値以下に 抑えることができる。
[0065] P—FET80は、ゲートが端子 84に接続し、ソースとドレインがセンスコントロール回 路 90を介し電源 Vccと第 1の電流電圧変換回路 70の出力端子 82とに接続している 。 N— FET81は、ゲートが第 2の電流電圧変換回路 100の出力（REFBIAS)に接 続し、ソースとドレインは、グランドと端子 82とに接続される。
[0066] ここで、 FET80、 81を有する回路 98と、図 6の FET133a、 134a, 135aを有する 回路 137bは差動回路を形成している。これにより、端子 84のレベル（CASCTL)と REFAおよび REFBの平均値が差動増幅される。そして、第 1の電流電圧変換回路 70の出力信号（SAI)がセンスアンプ 160に入力される。すなわち、第 1の電流電圧 変換回路 70は、コアセル 52の出力と第 2の電流電圧変換回路 100の出力を差動増 幅し、センプアンプ 160に出力する。これにより、センスアンプ 160で最終的な増幅動 作を行う前に、コアセル側のデータとレファレンスセル側のデータの差を増幅できるた め、より確実にコアセル 54のデータの読み出しを行うことができる。
[0067] 回路の面積を縮小させるために、第 2の電流電圧変換回路 100の出力はセンスァ ンプ 160のみに行い、センスアンプ 160では第 1の電流電圧変換回路 70と第 2の電 流電圧変換回路 100の出力によりコアセル 52のデータを読み出しても良い。
[0068] 第 1の電流電圧変換回路 70はさらにセンスコントロール回路 90を有している。セン スコントロール回路 90は、 P— FET91を有している。 FET91は、ゲートに入力信号（ SAI— SET)が接続され、ソースとドレインに電源 Vccと、 FET80 (すなわち第 1の電 流電圧変換回路 70の出力端子 82)とが接続している。入力信号 (SAI— SET)が口 一レベルになると、センスコントロール回路 91は、オンし出力信号（SAI)がセンスァ ンプ 160に出力する。すなわち、レファレンスセルデータライン 64のプリチャージが終 了後（例えばレファレンスセルデータライン 64の電圧が安定した後）、入力信号 (SAI —SET)にローレベルが入力すると、センスコントロール回路 120は、第 1の電流電 圧変換回路 70の出力をオンし、センスアンプ 160のセンシングを開始させる。
[0069] レファレンスセルデータライン 64のプリチャージが終了後、第 1の電流電圧変換回 路 70をオンにする理由は以下のとおりである。もし、リファレンスセルデータライン 64 のプリチャージ開始時に第 1の電流電圧変換回路 70もオンになっていると、 SAIの 電圧は不安定なため比較的高い電圧に上がってしまうことがある。このとき、 SAIをそ の安定電位領域にまで下げるように、 FET81がグランドに電流を流す。しかし、その ゲート端子 87はダイオード接続されている FET135aのゲート端子 136aに接続され て 、るため、端子 87はあまり高 、電圧とはならな 、ために FET81の電流供給能力 は低い。よって、高い電圧に上がった SAIの電圧を下げるのに時間を要してしまい、 ひいてはセンス動作の時間が長くなつてしまう。したがって、レファレンスセルデータ ライン 64のプリチャージが終了後、第 1の電流電圧変換回路 70をオンにすることで、 安定した状態のレファレンス側の電圧（REFBIASおよび SAREF)を用いてセンスァ ンプ 160のセンシングを行える。よって、正確で高速なセンシングを実現することがで きる。
[0070] 図 4を参照に、センスコントロール回路 120の入力信号（SAI— SET)がローレベル になると、センスコントロール回路 120がオンし、出力信号（SAI)が出力し、センスァ ンプ 160でセンシングが行われる。センシングが終了し、センスコントロール回路 120 の入力信号（SAI— SET)がハイレベルになる。次のコアセルが選択され、同様にセ ンシングが行われる。
[0071] 図 8はセンスアンプ 160の回路図である。 P— FET161、 162および N— FET166 、 167、 168を有するカレントミラー型差動回路 175、 P—FET163および N—FET1 69を有する増幅回路 176、 P— FET165、 N— FET171を有するインバータ 177を 有している。 FET164、 170、 172はスィッチ信号 PDCASBおよび INVSWによりセ ンスアンプを才ンするスィッチである。
[0072] 第 1の電流電圧変換回路 70の出力（SAI)と第 2の電流電圧変換回路 100の出力（ SAREF)とがそれぞれ差動回路 175の入力 174と 173とに入力する。第 1の電流電 圧変換回路 70の出力信号 (SAI)が第 2の電流電圧変換回路 100の出力信号 (SA REF)より低ければ、増幅回路 176はローレベルを出力し、インバータ 177はハイレ ベルを出力する。 SAIが SAREFより高ければ、増幅回路 176はハイレベルを出力し 、インバータ 177はローレベルを出力する。
[0073] このように、第 1の電流電圧変換回路 70の出力信号 (SAI)と第 2の電流電圧変換 回路 100の出力信号 (SAREF)を比較することにより、コアセル 52を流れる電流値を レファレンスセル 62を流れる電流値と比較し、コアセル 52が" 1"か" 0"か、を判定す る。
[0074] 図 9は、実施例 2における、第 2の電流電圧変換回路 100の出力信号 (REFBIAS および SAREF)、並びに、第 1の電流電圧変換回路 70の出力信号（SAI)の電圧の 時間依存を測定した結果を示す図である。横軸は時間、縦軸は電圧である。実線は 実施例 2の結果、破線は比較回路 110およびチャージ回路 120を有さない場合の結 果である。
[0075] 第 2の電流電圧変換回路 100の出力信号 (REFBIASおよび SAREF)が安定する 時間は実施例は従来例に比べ trl (約 25ns)早くなつている。したがって、 SAI— SE Tをローレベルにするタイミングも trl速くすることができる。これより、センシング時間 を trl短縮することができた。
[0076] 実施例 2に係るフラッシュメモリは、コアセルに複数のビットを記憶でき、仮想接地型 のアレー方式を有する SONOS型フラッシュメモリである。そして、 NOR型として使用 されるメモリセルアレイと同じメモリセルアレイを有して!/、る。このように NOR型として 使用されるなメモリセルアレイを用い、 NAND型フラッシュメモリのインターフェース（ NAND IZF)を有するため、特に、第 2の電流電圧変換回路 100の出力の負荷が 大きくなる。このため、本発明を適用することにより、大きな効果を奏することができる
[0077] 以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形.変更が可能である。例えば、 SONOS型以外のフローティング ゲートを有するフラッシュメモリにも適用可能である。

Claims

請求の範囲
[1] 不揮発性メモリセルアレイ内に設けられたコアセルに接続された第 1の電流電圧変換 回路と、
レファレンスセルにレファレンスセルデータラインで接続された第 2の電流電圧変換 回路と、
前記第 1の電流電圧変換回路の出力と、前記第 2の電流電圧変換回路の出力とを
Figure imgf000020_0001
前記レファレンスセルデータラインの電圧値と所定電圧値と比較する比較回路と、 前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセルデー タラインの電圧値が前記所定電圧値より低ければ、前記レファレンスセルデータライ ンをチャージするチャージ回路と、
を具備する半導体装置。
[2] 前記チャージ回路は、前記比較回路の出力に接続されたゲートと、電源および前記 レファレンスセルデータラインとがソースおよびドレインとに接続した FETを含む請求 項 1記載の半導体装置。
[3] 前記第 2の電流電圧変換回路は、前記レファレンスセルデータラインの電圧値と前記 所定電圧値が入力される差動回路を有し、
前記比較回路は、前記差動回路の出力が接続されたゲートと、電源および出力ノー ドとが接続されたソースおよびドレインとを有する FETと、前記差動回路の電流源 FE Tのゲート入力が接続しされたゲートと、前記出力ノードおよびグランドとが接続され たソースおよびドレインとを有する FETとを有し、
前記比較回路の出力端子は、前記出力ノードに接続された請求項 1または 2記載 の半導体装置。
[4] 前記所定電圧値は、前記レファレンスセルデータラインをプリチャージする際の目標 電圧値より低い請求項 1から 3のいずれか一項記載の半導体装置。
[5] 前記第 2の電流電圧変換回路は、複数のレファレンスセルの出力を平均する平均回 路を有し、前記第 2の電流電圧変換回路は前記平均回路の出力を出力する請求項 1から 4の 、ずれか一項記載の半導体装置。
[6] 前記第 2の電流電圧変換回路は、前記第 1の電流電圧変換回路および前記センス アンプに出力し、
前記第 1の電流電圧変換回路は、前記コアセルの出力と前記第 2の電流電圧変換 回路の出力とを差動増幅し、前記センプアンプに出力する請求項 1から 5のいずれか 一項記載の半導体装置。
[7] 前記平均回路は、前記第 1の電流電圧変換回路に出力するための第 1の平均回路 と、前記センスアンプに出力するための第 2の平均回路を有する請求項 5記載の半 導体装置。
[8] 前記レファレンスセルデータラインのプリチャージが終了した後、前記センスアンプの センシングを開始させるセンスコントロール回路を具備する請求項 1から 7のいずれか 一項記載の半導体装置。
[9] 前記センスコントロール回路は、前記第 1の電流電圧変換回路の出力をオンすること により前記センスアンプのセンシングを開始させる請求項 8記載の半導体装置。
[10] 前記センスコントロール回路は、前記第 1の電流電圧変換回路の出力と電源との間 に接続された FETを含む請求項 9記載の半導体装置。
[11] 前記不揮発性メモリセルアレイは SONOS型セルを有する請求項 1から 10のいずれ か一項記載の半導体装置。
[12] 前記コアセルは複数のビットを記憶できるセルである請求項 1から 11のいずれか一 項記載の半導体装置。
[13] 不揮発性メモリセルアレイ内に設けられたコアセルに接続された第 1の電流電圧変換 回路と、レファレンスセルにレファレンスセルデータラインで接続された第 2の電流電 圧変換回路と、前記第 1の電流電圧変換回路の出力と、前記第 2の電流電圧変換回 路の出力とをセンシングするセンスアンプと、を具備する半導体装置の制御方法にお いて、
前記レファレンスセルデータラインの電圧値と所定電圧値とを比較するステップと、 前記レファレンスセルデータラインのプリチャージの際、前記レファレンスセルデー タラインの電圧値が前記所定電圧値より低ければ、前記レファレンスセルデータライ ンをチャージするステップと、を有する半導体装置の制御方法。
[14] 複数のレファレンスセルの出力を平均するステップを有し、前記第 2の電流電圧変換 回路の出力は、前記平均された出力である請求項 13記載の半導体装置の制御方 法。
[15] 前記レファレンスセルデータラインの電圧値が安定した後、センシングを開始するス テツプを有する請求項 13記載の半導体装置の制御方法。
PCT/JP2005/011815 2005-06-28 2005-06-28 半導体装置およびその制御方法 WO2007000809A1 (ja)

Priority Applications (15)

Application Number Priority Date Filing Date Title
CN200580050283XA CN101208754B (zh) 2005-06-28 2005-06-28 半导体器件及其控制方法
PCT/JP2005/011815 WO2007000809A1 (ja) 2005-06-28 2005-06-28 半導体装置およびその制御方法
EP05765396A EP1909289A1 (en) 2005-06-28 2005-06-28 Semiconductor device and control method thereof
JP2007523258A JP4922932B2 (ja) 2005-06-28 2005-06-28 半導体装置およびその制御方法
KR1020077030629A KR100935949B1 (ko) 2005-06-28 2005-06-28 반도체 장치 및 그의 제어 방법
US11/478,554 US7596032B2 (en) 2005-06-28 2006-06-28 Semiconductor device and control method therefor
US12/512,741 US7978523B2 (en) 2005-06-28 2009-07-30 Semiconductor device and control method of the same
US12/512,638 US7969787B2 (en) 2005-06-28 2009-07-30 Semiconductor device and control method of the same
US12/819,071 US8045388B2 (en) 2005-06-28 2010-06-18 Semiconductor device and control method of the same
US12/901,990 US8264901B2 (en) 2005-06-28 2010-10-11 Semiconductor device and control method of the same
US12/905,716 US8130584B2 (en) 2005-06-28 2010-10-15 Semiconductor device and control method of the same
US13/253,634 US8351268B2 (en) 2005-06-28 2011-10-05 Semiconductor device and control method of the same
US13/413,527 US8705303B2 (en) 2005-06-28 2012-03-06 Semiconductor device and control method of the same
US13/610,368 US8611167B2 (en) 2005-06-28 2012-09-11 Semiconductor device and control method of the same
US14/081,987 US8995215B2 (en) 2005-06-28 2013-11-15 Semiconductor device and control method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/011815 WO2007000809A1 (ja) 2005-06-28 2005-06-28 半導体装置およびその制御方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US11/478,554 Continuation US7596032B2 (en) 2005-06-28 2006-06-28 Semiconductor device and control method therefor
US11/478,554 Continuation-In-Part US7596032B2 (en) 2005-06-28 2006-06-28 Semiconductor device and control method therefor

Publications (1)

Publication Number Publication Date
WO2007000809A1 true WO2007000809A1 (ja) 2007-01-04

Family

ID=37589296

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/011815 WO2007000809A1 (ja) 2005-06-28 2005-06-28 半導体装置およびその制御方法

Country Status (6)

Country Link
US (10) US7596032B2 (ja)
EP (1) EP1909289A1 (ja)
JP (1) JP4922932B2 (ja)
KR (1) KR100935949B1 (ja)
CN (1) CN101208754B (ja)
WO (1) WO2007000809A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009129470A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 半導体記憶装置
US8849219B2 (en) 2012-03-22 2014-09-30 Kabushiki Kaisha Toshiba DA converter and wireless communication apparatus

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4768770B2 (ja) * 2008-03-06 2011-09-07 株式会社東芝 半導体記憶装置
JP2011002945A (ja) * 2009-06-17 2011-01-06 Renesas Electronics Corp 半導体装置
JP5088387B2 (ja) * 2010-02-01 2012-12-05 日本精工株式会社 十字軸式自在継手
US8570823B2 (en) * 2010-02-18 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with low sensing margin and high device variation tolerance
EP3540059A1 (en) 2010-04-16 2019-09-18 Nuevolution A/S Bi-functional complexes and methods for making and using such complexes
KR20120011642A (ko) * 2010-07-29 2012-02-08 삼성전자주식회사 기준 셀을 포함하는 불휘발성 메모리 장치 및 그것의 기준 전류 설정 방법
US8773913B1 (en) 2011-12-02 2014-07-08 Cypress Semiconductor Corporation Systems and methods for sensing in memory devices
WO2013082618A2 (en) * 2011-12-02 2013-06-06 Cypress Semiconductor Corporation Systems and methods for sensing in memory devices
JP5949591B2 (ja) * 2013-02-13 2016-07-06 ソニー株式会社 撮像装置、制御方法、及び、プログラム
US8902636B2 (en) * 2013-03-22 2014-12-02 Akira Katayama Resistance change memory
US9318190B1 (en) * 2014-09-30 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device
US9552864B1 (en) 2016-03-11 2017-01-24 Micron Technology, Inc. Offset compensation for ferroelectric memory cell sensing
JP2019169209A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリデバイス
TWI707335B (zh) * 2018-11-19 2020-10-11 友達光電股份有限公司 顯示裝置及其驅動方法
CN111462802B (zh) * 2019-01-22 2022-05-13 上海汉容微电子有限公司 一种nor闪存的读取电路
CN112242172A (zh) * 2019-07-19 2021-01-19 四川省豆萁科技股份有限公司 一种nor闪存及其参考电流比较电路
US11710519B2 (en) * 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6258495A (ja) * 1985-09-09 1987-03-14 Toshiba Corp 半導体記憶装置
JPH03242898A (ja) * 1990-02-21 1991-10-29 Sharp Corp センス増幅回路
JP2000021188A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2001250391A (ja) * 2000-03-02 2001-09-14 Matsushita Electric Ind Co Ltd 電流センスアンプ
JP2002025286A (ja) * 2000-07-06 2002-01-25 Toshiba Corp 半導体メモリ集積回路
JP2002237193A (ja) * 2001-02-13 2002-08-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
WO2003088261A1 (en) * 2002-04-12 2003-10-23 Advance Micro Devices, Int. System and method for generating a reference voltage based on averaging the voltages of two complementary programmed dual bit reference cells
JP2004063059A (ja) * 2002-07-25 2004-02-26 Ememory Technology Inc フラッシュメモリ

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1295910B1 (it) * 1997-10-31 1999-05-28 Sgs Thomson Microelectronics Circuito di lettura per memorie non volatili
JP4004179B2 (ja) 1998-03-23 2007-11-07 ヤマハ発動機株式会社 筒内噴射エンジン
CA2277717C (en) * 1999-07-12 2006-12-05 Mosaid Technologies Incorporated Circuit and method for multiple match detection in content addressable memories
JP3525824B2 (ja) 1999-09-17 2004-05-10 日立化成工業株式会社 Ｃｍｐ研磨液
IT1314042B1 (it) * 1999-10-11 2002-12-03 St Microelectronics Srl Circuito amplificatore di lettura per memorie, ad elevata capacita'di discriminazione di livelli di corrente.
US6259633B1 (en) * 1999-10-19 2001-07-10 Advanced Micro Devices, Inc. Sense amplifier architecture for sliding banks for a simultaneous operation flash memory device
FR2801419B1 (fr) * 1999-11-18 2003-07-25 St Microelectronics Sa Procede et dispositif de lecture pour memoire en circuit integre
FR2801719B1 (fr) * 1999-11-30 2002-03-01 St Microelectronics Sa Dispositif de lecture pour memoire en circuit integre
JP3943790B2 (ja) * 2000-02-24 2007-07-11 株式会社東芝 負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置
CA2310295C (en) * 2000-05-31 2010-10-05 Mosaid Technologies Incorporated Multiple match detection circuit and method
US6395632B1 (en) 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
US6424571B1 (en) * 2001-05-01 2002-07-23 Micron Technology, Inc. Sense amplifier with data line precharge through a self-bias circuit and a precharge circuit
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP2003242898A (ja) 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd マグネトロン
US6747893B2 (en) * 2002-03-14 2004-06-08 Intel Corporation Storing data in non-volatile memory devices
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP3692109B2 (ja) 2002-10-24 2005-09-07 株式会社東芝 半導体装置の製造方法
US6999345B1 (en) * 2002-11-06 2006-02-14 Halo Lsi, Inc. Method of sense and program verify without a reference cell for non-volatile semiconductor memory
US7251178B2 (en) * 2004-09-07 2007-07-31 Infineon Technologies Ag Current sense amplifier
JP2004228519A (ja) 2003-01-27 2004-08-12 Elpida Memory Inc 半導体装置、及びその製造方法
US6912160B2 (en) * 2003-03-11 2005-06-28 Fujitsu Limited Nonvolatile semiconductor memory device
WO2004097839A1 (ja) * 2003-04-28 2004-11-11 Fujitsu Limited 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のプログラム方法
JP2004348803A (ja) * 2003-05-20 2004-12-09 Sharp Corp 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器
US7324374B2 (en) * 2003-06-20 2008-01-29 Spansion Llc Memory with a core-based virtual ground and dynamic reference sensing scheme
EP1624462A1 (en) * 2004-08-02 2006-02-08 STMicroelectronics S.r.l. An improved sensing circuit for a semiconductor memory
KR100631923B1 (ko) * 2004-10-12 2006-10-04 삼성전자주식회사 반도체 메모리에서의 레퍼런스전압 공급장치 및 그의구동방법
JP4522217B2 (ja) * 2004-10-15 2010-08-11 パナソニック株式会社 不揮発性半導体メモリ
JP2006134536A (ja) * 2004-11-09 2006-05-25 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置およびその読み出し方法
US7061804B2 (en) * 2004-11-18 2006-06-13 Qualcomm Incorporated Robust and high-speed memory access with adaptive interface timing
JP4763689B2 (ja) * 2005-03-31 2011-08-31 スパンション エルエルシー 半導体装置及び基準電圧生成方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6258495A (ja) * 1985-09-09 1987-03-14 Toshiba Corp 半導体記憶装置
JPH03242898A (ja) * 1990-02-21 1991-10-29 Sharp Corp センス増幅回路
JP2000021188A (ja) * 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2001250391A (ja) * 2000-03-02 2001-09-14 Matsushita Electric Ind Co Ltd 電流センスアンプ
JP2002025286A (ja) * 2000-07-06 2002-01-25 Toshiba Corp 半導体メモリ集積回路
JP2002237193A (ja) * 2001-02-13 2002-08-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置
WO2003088261A1 (en) * 2002-04-12 2003-10-23 Advance Micro Devices, Int. System and method for generating a reference voltage based on averaging the voltages of two complementary programmed dual bit reference cells
JP2004063059A (ja) * 2002-07-25 2004-02-26 Ememory Technology Inc フラッシュメモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009129470A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 半導体記憶装置
US8849219B2 (en) 2012-03-22 2014-09-30 Kabushiki Kaisha Toshiba DA converter and wireless communication apparatus

Also Published As

Publication number Publication date
KR100935949B1 (ko) 2010-01-12
US20140208554A1 (en) 2014-07-31
KR20080021712A (ko) 2008-03-07
CN101208754A (zh) 2008-06-25
US7978523B2 (en) 2011-07-12
US20110182116A1 (en) 2011-07-28
CN101208754B (zh) 2011-02-02
US7969787B2 (en) 2011-06-28
US8611167B2 (en) 2013-12-17
US20070002639A1 (en) 2007-01-04
EP1909289A1 (en) 2008-04-09
US20090285019A1 (en) 2009-11-19
US20100290291A1 (en) 2010-11-18
US20130064016A1 (en) 2013-03-14
US8264901B2 (en) 2012-09-11
US20120069676A1 (en) 2012-03-22
US20130155774A1 (en) 2013-06-20
US20110032764A1 (en) 2011-02-10
US8995215B2 (en) 2015-03-31
JPWO2007000809A1 (ja) 2009-01-22
US8130584B2 (en) 2012-03-06
US8351268B2 (en) 2013-01-08
US8045388B2 (en) 2011-10-25
US20090290425A1 (en) 2009-11-26
US7596032B2 (en) 2009-09-29
US8705303B2 (en) 2014-04-22
JP4922932B2 (ja) 2012-04-25

Similar Documents

Publication Publication Date Title
KR100935949B1 (ko) 반도체 장치 및 그의 제어 방법
US7633809B2 (en) Semiconductor device
US6845047B2 (en) Read circuit of nonvolatile semiconductor memory
US6747892B2 (en) Sense amplifier for multilevel non-volatile integrated memory devices
US20020136074A1 (en) Semiconductor device
US7599221B2 (en) Floating gate memory device with improved reference current generation
KR100349433B1 (ko) 반도체 기억장치
US20070147112A1 (en) Sense amplifier and semiconductor memory device with the same
US20110069554A1 (en) Sense-amplifier circuit for non-volatile memories that operates at low supply voltages
US8325536B2 (en) Current sink system for source-side sensing
EP3465686A1 (en) Asymmetrical sensing amplifier and related method for flash memory devices
US7616471B2 (en) Ferroelectric memory device
US7460409B2 (en) Electrically writable nonvolatile memory
JP2007073121A (ja) 半導体メモリ回路
US20030053326A1 (en) Ferroelectric storage device
KR100264255B1 (ko) 반도체 기억장치
US7321513B2 (en) Semiconductor device and method of generating a reference voltage therefor
JPWO2007013154A1 (ja) 半導体装置およびその制御方法
WO2007125590A1 (ja) 半導体装置およびその制御方法
US7525845B2 (en) Non-volatile semiconductor storage device
US6418074B1 (en) Semiconductor memory device having driver circuit which supplies temporary accelerated charge
JP2004342197A (ja) メモリセル回路及びそれに使われるデータ書込みとデータ読取り方法
JP2001006383A (ja) セグメントに分割された列メモリ・デバイスの電圧操作技術

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 11478554

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 11478554

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007523258

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 200580050283.X

Country of ref document: CN

Ref document number: 1020077030629

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Ref document number: DE

WWE Wipo information: entry into national phase

Ref document number: 2005765396

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2005765396

Country of ref document: EP