WO2006085608A1

WO2006085608A1 - Semiconductor device and semiconductor device design method

Info

Publication number: WO2006085608A1
Application number: PCT/JP2006/302341
Authority: WO
Inventors: Kazutoshi Kobayashi
Original assignee: Kyoto University
Priority date: 2005-02-14
Filing date: 2006-02-10
Publication date: 2006-08-17
Also published as: JPWO2006085608A1

Abstract

There is provided a method for designing an LSI chip (1) having logic blocks (11) which are formed on a substrate and connected to one another in series and have functions which can be modified. The characteristics of the respective logic blocks (11) are measured and the functions of the respective logics (11) are modified so as to suppress performance degradation of the LSI chip (1) due to irregularities of the characteristics, thereby reconfiguring the respective logic blocks (11).

Description

明細書 Specification

半導体デバイス、半導体デバイスの設計方法 Semiconductor device and semiconductor device design method

技術分野 Technical field

[0001] 本発明は、フィールドプログラマブルゲートアレイ（FPGA (登録商標） )等のフィールドプログラマブルデバイスを含む半導体デバイスおよびその設計方法に関するものである。 [0001] The present invention relates to a semiconductor device including a field programmable device such as a field programmable gate array (FPGA (registered trademark)) and a design method thereof.

背景技術 Background art

[0002] 従来、 LSI (集積回路)チップ (chip)の製造技術がナノメータスケールに突入したことにより、基板上の一つのダイ (die、最小構成領域、ますめ）内に、数百万個のトランジスタを作り込むことが可能となってきた。そのような数多くの各トランジスタを、同一の各特性にてそれぞれ作製することは極めて困難なものとなっている。また、上記各特性は、各ダイ同士間（D2D、 die- to- die)でも、ダイ内部（WID、 within- die)でも異なっている。 [0002] Conventionally, the manufacturing technology of LSI (integrated circuit) chips has entered the nanometer scale, so that there are millions of chips in one die (die, minimum component area, masume) on the substrate. It has become possible to build in transistors. It is extremely difficult to fabricate such many transistors with the same characteristics. The above characteristics are different between dies (D2D, die-to-die) and inside the die (WID, within-die).

[0003] 公知文献 1 (b. Ohkawa, M. Aoki, and H. Masuda, Analysis andし haracterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array" IEEE Trans, on Semiconductor Manufacturing, Vol. 17, No. 2, pages 155-165, 2004.)には、 90nmスケールのプロセスにて作製された LSIにおいて、 WIDでのばらつきが、顕著に観察されたことが示されている。公知文献 2 (Bowman, K.A., S. G. Duvall, and J.D. Meindl, Impact of Die— to— Die ana Within— Die Parameter Fluctuations on the Maximum Clock Frequency Distribution for uigascale Integration Journal of Solid— S tate Circuits, vol. 37, no. 2, pages 183-190, 2002.)および公知文献 3 (S.B. Samaan, rhe Impact of Device Parameter Variations on the Frequency and Performance of VLSI Chips" ICCAD 2004, pages 343-346, 2004.)においては、プロセスのスケーノレを小さくしていくと、 WIDでのばらつきが主となってくることが示されている。 [0003] Known Document 1 (b. Ohkawa, M. Aoki, and H. Masuda, Analysis and then haracterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array "IEEE Trans, on Semiconductor Manufacturing, Vol. 17, No 2, pages 155-165, 2004.) shows that the variation in WID was noticeably observed in an LSI fabricated by a 90 nm scale process. KA, SG Duvall, and JD Meindl, Impact of Die— to— Die ana Within— Die Parameter Fluctuations on the Maximum Clock Frequency Distribution for uigascale Integration Journal of Solid— State Circuits, vol. 37, no. 2, pages 183- 190, 2002.) and Known Document 3 (SB Samaan, rhe Impact of Device Parameter Variations on the Frequency and Performance of VLSI Chips "ICCAD 2004, pages 343-346, 2004.). It is shown that the variation in WID is mainly

[0004] このように従来の構成では、 LSIの特性力チップごとに異なり、それにより歩留まりが下がり、動作速度の飽和が起こってきている。デバイス側は、ばらつきをできるだけ抑えようと努力しているが、それには多大な費用がかかる。また、回路側では、ばらっきをキャンセルするためのさまざまな技術が提案されているが、大きくなる一方のばらつきに対応できるか疑問である。 [0004] As described above, in the conventional configuration, the characteristic power of the LSI differs depending on the chip, and as a result, the yield is lowered and the operation speed is saturated. The device endeavors to minimize variations as much as possible, but this is very expensive. On the circuit side, Various technologies have been proposed to cancel the process, but it is questionable whether it can cope with the increasing variation.

[0005] 具体的には、上記のような LSIチップの各ロジックブロックにおいて、あるタリティカルパス (余裕時間がゼロの経路、すなわち、最早開始時刻（最も早く着手できる時刻) と最遅開始時刻（遅くともこの時刻には着手しないといけない時刻）が等しいァクティビティの経路）に沿った各トランジスタの特性がばらついて、上記特性が劣化したトランジスタが含まれる。 [0005] Specifically, in each logic block of the LSI chip as described above, a certain critical path (path with zero margin time, that is, the earliest start time (the time when the earliest can be started) and the latest start time (at the latest) At this time, the characteristics of each transistor along the activity path) whose time must be started) varies, and the transistors whose characteristics are deteriorated are included.

[0006] この結果、上記従来では、上記特性が劣化したトランジスタを含んで、作製された L SIチップは、所望するクロック周波数にて正確に動作しなくなり、よって、 ASICといつた LSIチップの歩留りがかなり低下するという問題点を生じる。 [0006] As a result, the conventional LSI chip including the transistor with the deteriorated characteristics does not operate accurately at a desired clock frequency, and therefore, the yield of the LSI chip when the ASIC and the LSI chip are obtained. This causes the problem of a significant drop.

発明の開示 Disclosure of the invention

[0007] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、 LSIチップ内の各回路の特性を個々に測定し、その結果に基づいて、各回路を最適に再構成 (再配置)することにより、歩留りを向上して、コストアップを抑制できる半導体デバイスおよびその設計方法を提供することにある。 [0007] The present invention has been made in view of the above-described problems, and an object of the present invention is to individually measure the characteristics of each circuit in the LSI chip, and optimally reconstruct each circuit based on the result. It is an object of the present invention to provide a semiconductor device and a design method thereof that can improve yield and suppress cost increase by configuring (rearranging).

[0008] 本発明に係る半導体デバイスは、上記課題を解決するために、基板と、上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路と、上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、を有していることを特徴としている。 [0008] In order to solve the above problems, a semiconductor device according to the present invention includes a substrate and a plurality of information processing circuits that are formed on the substrate in cascade connection with each other and whose functions can be changed. And a measurement circuit for measuring the characteristics of each information processing circuit formed on the substrate.

[0009] 上記半導体デバイスによれば、測定回路により、各情報処理回路の特性を測定し、その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を低減するように、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を抑制できるので、得られた半導体デバイスの歩留りを向上できる。 [0009] According to the semiconductor device described above, the function of each information processing circuit is measured so that the measurement circuit measures the characteristics of each information processing circuit, and from the measurement result of the characteristics variation, the performance deterioration due to the variation is reduced. Since the above performance deterioration can be suppressed by changing and reconfiguring, the yield of the obtained semiconductor device can be improved.

[0010] 本発明に係る半導体デバイスの設計方法は、前記課題を解決するために、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を基板上に有する半導体デバイスの設計方法にお!、て、上記各情報処理回路の特性をそれぞれ測定し、上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴としている。 In order to solve the above problems, a semiconductor device design method according to the present invention includes a plurality of information processing circuits formed on a substrate and connected in cascade to each other, each having a function changeable on a substrate. In this design method, the characteristics of each of the information processing circuits are individually measured, and the functions of the information processing circuits are changed so as to suppress the deterioration in performance of the semiconductor device due to variations in the characteristics. Reconfigure each information processing circuit It is characterized by doing.

[0011] 上記方法によれば、各情報処理回路の特性を測定し、その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を抑制するように、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を低減できるので、得られた半導体デバイスの歩留りを向上できる。 [0011] According to the above method, the characteristic of each information processing circuit is measured, and the function of each information processing circuit is changed and re-measured from the measurement result of the characteristic variation so as to suppress the performance deterioration due to the variation. By configuring, the above performance deterioration can be reduced, so that the yield of the obtained semiconductor device can be improved.

[0012] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。 [0012] Still other objects, features, and advantages of the present invention will be sufficiently enhanced by the following description. The benefits of the present invention will become apparent from the following description with reference to the accompanying drawings.

図面の簡単な説明 Brief Description of Drawings

[0013] [図 1(a)]従来の半導体デバイスの設計方法を示す図である。 FIG. 1 (a) is a diagram showing a conventional method for designing a semiconductor device.

[図 1(b)]本実施形態の半導体デバイスの設計方法を示す図である。 FIG. 1 (b) is a diagram showing a method for designing a semiconductor device of the present embodiment.

[図 2]上記本実施形態の半導体デバイスの各ロジックブロックの一例としての各 LUT ブロックを示すブロック図である。 FIG. 2 is a block diagram showing each LUT block as an example of each logic block of the semiconductor device of the present embodiment.

[図 3]上記各 LUTブロックの接続関係を示す配線図である。 FIG. 3 is a wiring diagram showing the connection relationship of each LUT block.

[図 4]上記各 LUTブロックのフラクタル状配置を示す配線図である。 FIG. 4 is a wiring diagram showing a fractal arrangement of each LUT block.

[図 5]上記各 LUTブロックの特性ばらつきの測定原理を示すブロック図である。 FIG. 5 is a block diagram showing the measurement principle of the characteristic variation of each LUT block.

[図 6(a)]上記特性ばらつきの測定に用いる、測定用パルス生成回路を示すブロック図である。 FIG. 6 (a) is a block diagram showing a measurement pulse generating circuit used for measuring the characteristic variation.

[図 6(b)]上記測定用パルス生成回路により生成される測定用クロックの波形図である FIG. 6 (b) is a waveform diagram of a measurement clock generated by the measurement pulse generation circuit.

[図 7]上記特性ばらつきの測定に用いる、各カウンタの配置を示すブロック図である。 FIG. 7 is a block diagram showing the arrangement of counters used for measuring the characteristic variation.

[図 8]本実施形態の設計方法における、再構成の手順の一例を示し、各 LUTブロックとしての各回路ブロックでの初期のクリティカルパスの長さ、上記各回路ブロックでの初期のトランジスタの性能、および上記初期から再構成 (Optimized)した結果を示す図である。 FIG. 8 shows an example of the reconfiguration procedure in the design method of this embodiment, the initial critical path length in each circuit block as each LUT block, and the initial transistor length in each circuit block. It is a figure which shows performance and the result of having been reconfigured (Optimized) from the initial stage.

[図 9]本実施形態の設計方法における、クリティカルパスの長さの分布と、トランジスタの性能の分布をそれぞれ示すグラフである。 FIG. 9 is a graph showing a critical path length distribution and a transistor performance distribution in the design method of the present embodiment, respectively.

[図 10]従来の固定配置と、本実施形態の特性ばらつきを補償した配置とのチップ性能比 (実測結果に基づき動作性能のばらつき幅を 6%とした場合)を示すヒストグラムである。 [FIG. 10] Chip characteristics of the conventional fixed arrangement and the arrangement that compensates for the characteristic variation of this embodiment. This is a histogram showing the performance ratio (when the variation width of the operating performance is 6% based on the actual measurement result).

[図 11]従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ばらつき幅が 2倍の 12%となった場合)を示すヒストグラムである。 FIG. 11 is a histogram showing the chip performance ratio (when the variation width is 12%, which is twice the variation) between the conventional fixed arrangement and the arrangement in which the dispersion of this embodiment is compensated.

[図 12]従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ばらつき幅が 3倍の 18%となった場合)を示すヒストグラムである。 FIG. 12 is a histogram showing the chip performance ratio (when the variation width is 18%, which is three times the variation) between the conventional fixed arrangement and the arrangement that compensates for the variation of the present embodiment.

[図 13]本実施形態および従来の設計方法における、設計マージンの減少に伴う歩留り低下を示すグラフである。 FIG. 13 is a graph showing a decrease in yield due to a decrease in design margin in the present embodiment and the conventional design method.

発明を実施するための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION

[0014] 本発明の実施の形態について図 1〜図 13に基づいて説明すると以下の通りである。本実施形態における半導体デバイスの設計方法は、図 1 (b)に示すように、複数、機能が変更可能な各ロジックブロック (情報処理回路） 11を基板上に互いに縦続に接続されてそれぞれ形成した LSIチップ（半導体デバイス） 1の作製に好適なものである。 Embodiments of the present invention are described below with reference to FIGS. 1 to 13. As shown in FIG. 1 (b), the semiconductor device design method of the present embodiment is formed by connecting a plurality of logic blocks (information processing circuits) 11 whose functions can be changed to each other in cascade on the substrate. It is suitable for manufacturing LSI chips (semiconductor devices) 1.

[0015] LSIチップ 1は、単一でも、シリコンウェハ上に複数形成されていてもよい。本実施形態では、 LSIチップ 1は、シリコンウェハ上に複数形成されている。また、上記基板は、半導体デバイス製造用のものであれば、特に限定されないが、シリコン基板等が挙げられる。 [0015] The LSI chip 1 may be single or plurally formed on the silicon wafer. In the present embodiment, a plurality of LSI chips 1 are formed on a silicon wafer. Further, the substrate is not particularly limited as long as it is for manufacturing semiconductor devices, and examples thereof include a silicon substrate.

[0016] また、 LSIチップ 1の製造には、既存のフォトリソグラフィー技術を用いて、 90nm^ ケールのプロセスにて作製した。なお、上記スケールについては、特に限定されない力 120nmスケール以下の、 90nmスケールや、 65nmスケールといった、より微細構造のスケールを用いた場合に、より一層効果を発揮できる。 In addition, the LSI chip 1 was manufactured by a 90 nm scale process using existing photolithography technology. Note that the scale is not particularly limited. When a scale having a finer structure such as a 90 nm scale or a 65 nm scale with a force of 120 nm or less is used, a further effect can be exhibited.

[0017] そして、上記設計方法にお!、ては、上記各ロジックブロック 11の特性をそれぞれ測定し、上記各特性のバラツキによる LSIチップ 1の性能劣化を抑制するように、上記各ロジックブロック 11の機能を変更して上記各ロジックブロック 11が再構成される。 [0017] Then, according to the design method described above, the characteristics of the logic blocks 11 are measured, and the performance of the LSI chip 1 due to variations in the characteristics is suppressed. Each of the logic blocks 11 is reconfigured by changing 11 functions.

[0018] 本実施形態の設計方法では、図 1 (a)に示した、セルベースの固定構造 (fixed-stru ctured)の ASICといった、従来の LSIチップ 31と比べて、上記再構成によって、上記各ロジックブロック 11の機能の配置を最適化できるから、良品（OK)の割合を増加できて、歩留りを向上できる。 [0018] In the design method of the present embodiment, the above-described reconfiguration makes it possible to perform the above-described reconfiguration as compared with the conventional LSI chip 31 such as the cell-based fixed-structure ASIC shown in FIG. Since the layout of the functions of each logic block 11 can be optimized, the percentage of good products (OK) can be increased. Can improve the yield.

[0019] すなわち、図 1 (a)に示すように、通常の固定配置の ASICといった LSIチップ 31では、特性ばらつきによって要求された動作性能を満たさず (NG)、製品として出荷できない LSIチップができる力本実施形態の設計方法では、図 1 (b)に示すように、再構成デバイスを基本とした再構成可能な LSIチップ 1を製造し、完成後、 LSIチップ 1 ごとに、 LSIチップ 1内の特性ばらつきに応じて配置を最適化して再構成を行うことによって、ばらつきを補償し全ての LSIチップ 1が要求された動作性能を満たすようにできる。つまり、本実施形態に係る設計方法は、従来のばらつきをできるだけ抑えようとする技術と相反するものであって、ばらつきが大きければ大き、ほど効果を発揮する技術であり、現在の固定配置の専用 LSI (ASIC)を、本実施形態の半導体デバイス（再構成型 LSI)に置き換えると、微細なプロセスでの過度のばらつき抑制が不必要となり、歩止まりを向上しながら、コストアップを抑制できる。 In other words, as shown in Fig. 1 (a), the LSI chip 31 such as an ordinary fixed layout ASIC does not meet the required operating performance due to characteristic variations (NG) and cannot be shipped as a product. The ability of the chip to produce In the design method of this embodiment, as shown in Fig. 1 (b), a reconfigurable LSI chip 1 based on a reconfigurable device is manufactured. By optimizing the arrangement according to the characteristic variation in chip 1 and performing reconfiguration, the variation can be compensated and all LSI chips 1 can meet the required operating performance. In other words, the design method according to the present embodiment is contrary to the conventional technique for suppressing variations as much as possible, and the larger the variations, the more effective the technology. Replacing the LSI (ASIC) with the semiconductor device (reconfigurable LSI) of this embodiment eliminates the need for suppressing excessive variation in a fine process, thereby improving yield and suppressing cost increase.

[0020] 次に、特性ばらつきに応じた再構成について説明する。まず、 LSIチップ 1内ばらつきを何らかの方法で測定し、各ロジックブロック（ある、はロジックブロックの、くつ力を一まとめにしたグループ） 11の動作速度分布を把握する。その上で再構成の際に、クリティカルパスの長い回路構成を動作の速いブロック（グループ）に、タリティカルパスの短い回路構成を動作の遅いブロック（グループ）に割り当て、回路構成を最適化することによって LSIチップ 1内ばらつきを補償することができると考えられる。 [0020] Next, reconstruction according to characteristic variation will be described. First, the variation in the LSI chip 1 is measured by some method, and the operation speed distribution of each logic block (a group of logic blocks) is grasped. Then, when reconfiguring, the circuit configuration with a long critical path is assigned to a fast-operating block (group) and the circuit configuration with a short critical path is assigned to a slow-operating block (group) to optimize the circuit configuration. Therefore, it is considered that variations in LSI chip 1 can be compensated.

[0021] このばらつき補償により、歩留まりの向上のみならず、本発明の課題にて触れたように LSIチップ 1性能の向上、設計マージンの削減などが期待できる。これを最終的には従来の ASICの代替として用いることができる。すなわち、再構成可能な半導体デバイスとすることによるオーバーヘッド (不利益）を含めても、固定配置の ASICを上まわる性能を発揮できる。その場合、再構成可能な半導体デバイスの利点である柔軟性、設計時のコストや手間、設計期間の大幅な削減もそのまま享受できることになる。 This variation compensation can be expected not only to improve the yield, but also to improve the performance of the LSI chip 1 and reduce the design margin as mentioned in the problem of the present invention. This can eventually be used as an alternative to conventional ASICs. In other words, even if it includes the overhead (disadvantage) of using a reconfigurable semiconductor device, it can outperform the fixed ASIC. In that case, the flexibility, the cost and effort at the time of design, and the significant reduction in design time, which are the advantages of reconfigurable semiconductor devices, can be enjoyed as they are.

[0022] 次に、上記 LSIチップ 1の構造について説明する。上記 LSIチップ 1は、図 2に示すように、複数、機能が変更可能な各ロジックブロック (LB) 11を互いに縦続に接続されてそれぞれ有している。各ロジックブロック (LB) 11は、機能を変更可能なものである。上記各ロジックブロック (LB) 11は、それらが占有する領域が長方形状にそれぞれ設定されており、最密に互いに配置されるように、互いに隣り合う辺部はほぼ平行となるように設定されている。また、各配線は、各ロジックブロック（LB) 11の周囲を囲むように網目状に互いに交差するように形成されている。上記各ロジックブロック (LB ) 11および各配線は、基板上において、多層構造により形成されている。 Next, the structure of the LSI chip 1 will be described. As shown in FIG. 2, the LSI chip 1 has a plurality of logic blocks (LB) 11 whose functions can be changed, connected in cascade. Each logic block (LB) 11 can change its function. Each of the logic blocks (LB) 11 above occupies a rectangular area. The side portions adjacent to each other are set so as to be substantially parallel so that they are arranged closest to each other. Each wiring is formed so as to cross each other in a mesh shape so as to surround the periphery of each logic block (LB) 11. Each logic block (LB) 11 and each wiring are formed in a multilayer structure on the substrate.

[0023] ロジックブロックや配線にプログラムを書き込んで機能を変更する方式は、（1) SRA Mなどの揮発性メモリに書き込む、（2) EPROM、 EEPROMなどの不揮発性メモリに書き込む、 (3)電圧をかけてアンチヒューズを短絡させる、の 3種類に大きく分類される。 EPROM、 EEPROMは通常の LSIとは異なる特殊な製造工程が必要であり、ァンチヒューズは一度書き込みを行うと書き換えが不可能であるなどの理由から、本実施の形態においては、（1) SRAM方式を用いているが、 (2)や (3)を用いることも可能である。 [0023] The method of changing the function by writing a program to the logic block or wiring is (1) writing to volatile memory such as SRAM, (2) writing to non-volatile memory such as EPROM or EEPROM, (3) voltage This is roughly classified into three types: short-circuiting the antifuse by applying. EPROM and EEPROM require a special manufacturing process different from that of normal LSI, and antifuses cannot be rewritten once written. For this reason, (1) SRAM The method is used, but (2) and (3) can also be used.

[0024] 図 2に示すように、本実施の形態のロジックブロック 11は、 SRAM方式 FPGAの口ジックブロックに含まれる LUT(look-up-table、回路素子)と DFFとを基本単位として構成されている。ここでは、この基本単位のことを LUTブロックと呼ぶ。 LUTは、 16 個の、 SRAMである D— FFと、 16 : 1の各マルチプレクサ（MUX4)とからなる。図 2 では、 LUT内の 16個の D— FFを「DFF」、 LUTの外につけられた DFFを「SDFF」と呼ぶ。 As shown in FIG. 2, the logic block 11 according to the present embodiment is configured with LUTs (look-up-tables, circuit elements) and DFFs included in the mouth blocks of the SRAM FPGA as basic units. ing. Here, this basic unit is called a LUT block. The LUT consists of 16 SRAM D-FFs and 16: 1 multiplexers (MUX4). In Figure 2, the 16 DFFs in the LUT are called “DFF”, and the DFF attached outside the LUT is called “SDFF”.

[0025] SRAM方式の FPGAは、再構成の際、この DFF (本来は SRAM)に値を書き込むことで論理を書き換えている。すなわち、マルチプレクサの 4つの選択信号 A,B,C,D をその論理ブロックの入力、マルチプレクサの出力を論理ブロックの出力とみなすことにより、 16個の SRAMの値の書き換えで論理を書き換えることが可能となる。ブロックの入力 A,B,C,Dはブロック間の接続関係が変更できるようにスィッチマトリクスに接続されてもよいが、本実施の形態では、図 3に示すように、前後の LUTブロックに直接接続されていてもよい。 [0025] SRAM FPGAs rewrite logic by writing values to this DFF (originally SRAM) during reconfiguration. In other words, it is possible to rewrite the logic by rewriting 16 SRAM values by regarding the multiplexer's four selection signals A, B, C, and D as the input of the logic block and the multiplexer output as the output of the logic block. It becomes. The block inputs A, B, C, and D may be connected to the switch matrix so that the connection relationship between the blocks can be changed, but in this embodiment, as shown in FIG. It may be connected directly to.

[0026] 本実施の形態においては、回路全体として、上記 LUTブロック力 2048個、互いに縦列に接続されており、 LUTの出力信号 Moutの変化を次々と後ろの LUTブロックに伝搬させ、その伝搬段数の差によって、前述の特性ばらつきを測定している。測定の原理は後述する。 [0027] ただし、 LUTブロックを構成する各トランジスタの特性ばらつきは、互いに近くに置かれたものは近!ヽ特性を示すため、もし LUTブロックを直線上に並べ遠くに配置されたブロックにまで伝搬が及ぶと、ばらつきがキャンセルされる恐れがある。例えば直線上に配置されて、て、伝搬を開始する地点付近の LUTブロックの特性が大幅に向上しており、伝搬の最後の方の LUTブロックの特性が大幅に低下していたとすると、直線上全体としての伝搬結果は平均的な伝搬段数となると予想される。 [0026] In the present embodiment, the entire circuit is connected to each other in the above-mentioned LUT block power of 2048 in cascade. The above-described characteristic variation is measured by the difference in the number of propagation stages. The principle of measurement will be described later. [0027] However, the characteristic variations of the transistors that make up the LUT block are close to each other because they show close characteristics, so if the LUT blocks are arranged on a straight line, they are even farther away. When the propagation reaches, there is a risk that the variation is canceled. For example, if the characteristics of the LUT block near the point where propagation starts are greatly improved and the characteristics of the LUT block near the end of propagation are greatly degraded, The overall propagation result is expected to be the average number of propagation stages.

[0028] そこで、本実施の形態では、できるだけ、特性ばらつきによる伝搬段数の差が顕著に表れるように、図 4に示すように、自己相似のフラクタル状に各 LUTブロックを各口ジックブロック 11としてそれぞれ配置し、さらに、互いに縦続に接続された 16個の各 LUTブロックを一まとめとした LUT集合ブロックも、自己相似のフラクタル状にそれぞれ配置した。この配置構造により、信号変化の伝搬は開始地点に近いものから順に起こり、特性ばらつきのキャンセル (相殺）を極力避けることができる。 Therefore, in the present embodiment, each LUT block is formed as a self-similar fractal shape as each mouth block 11 as shown in FIG. 4 so that the difference in the number of propagation stages due to characteristic variation appears as much as possible. In addition, LUT assembly blocks, each of which is a group of 16 LUT blocks connected in cascade, are also arranged in a self-similar fractal form. With this arrangement structure, signal change propagation occurs in order from the closest point to the starting point, and cancellation (cancellation) of characteristic variations can be avoided as much as possible.

[0029] 次に、上記 LSIチップ 1における、特性ばらつきの測定機構および測定方法につ!、て説明する。上記測定方法においては、まず、特性ばらつきを測定するには全ての S DFFをリセットしておき、次のように DFFの値の書き込みを行う。 [0029] Next, a characteristic variation measuring mechanism and measuring method in the LSI chip 1 will be described. In the above measurement method, first, to measure the characteristic variation, all S DFFs are reset, and the DFF values are written as follows.

•あるブロックを初段すなわち伝搬の開始地点とし、 DFFの値をすベて 1とする。これによりこのブロックの LUT出力は常に 1となる。 • A block is the first stage, that is, the propagation start point, and all DFF values are 1. As a result, the LUT output of this block is always 1.

•2段目のブロックの DFFの値を上から順に 0,0,1,1, 0,0,1,1,· "とする。これにより、このブロックの LUT出力は入力 Bと一致する。（入力 A,C,Dには依存しない） • The DFF value of the second block is set to 0,0,1,1, 0,0,1,1, ... "in order from the top. As a result, the LUT output of this block matches the input B. (Does not depend on inputs A, C, D)

•3段目以降のブロックの DFFの値を上から順に 0,1, 0,1,…とする。これにより、このブロックの LUT出力は入力 Aと一致する。（入力 B,C,Dには依存しない） • The DFF values of the third and subsequent blocks are 0, 1, 0, 1, ... in order from the top. This causes the LUT output of this block to match input A. (Does not depend on inputs B, C, D)

DFFに書き込む値が異なるだけであるので、任意のブロックを初段、 2段目、 3段目以降に設定することができる。 Since only the value to be written to DFF is different, any block can be set to the first, second, third and subsequent stages.

[0030] また、図 3の通り各ブロックの入力 Bは前段の Doutと、入力 Aは前段の Moutと接続されている。この段階では SDFFがリセットされているため 1段目の Doutすなわち 2 段目の入力 Bは 0であり、 2段目の LUT出力 Moutすなわち 3段目の入力 Aも 0である。よって、 3段目の LUT出力 Moutも 0であり、 4段目以降も同様に LUT出力は 0である。また、 SDFFの入力は LUT出力力 Sinかを scan信号によって切り替えることができるようになって!/、るが、 LUT出力側としておく。 In addition, as shown in FIG. 3, the input B of each block is connected to the previous stage Dout, and the input A is connected to the previous stage Mout. Since SDFF is reset at this stage, the first stage Dout, ie, the second stage input B, is 0, and the second stage LUT output Mout, ie, the third stage input A, is also 0. Therefore, the LUT output Mout in the third stage is also 0, and the LUT output is 0 in the same way after the fourth stage. Also, the SDFF input can be switched between the LUT output force Sin and the scan signal. You can do this! /, But leave it on the LUT output side.

[0031] この状態で、全 SDFF共通に、図 5および図 6 (b)に示すように、短い間隔で 2山のクロック波形 (CLK— S)を入力する。上記クロック波形は、回路中に配置した図 6 (a) に示す生成回路 (測定用パルス生成回路）によって生成すればよい。該生成回路では、図 6 (b)に示すように、 A力も Dの各入力信号をタイミングをずらして立ち上げた、 2山のクロックが生成される。 [0031] In this state, as shown in Fig. 5 and Fig. 6 (b), two peaks of the clock waveform (CLK-S) are input at short intervals for all SDFFs. The clock waveform may be generated by a generation circuit (measurement pulse generation circuit) shown in FIG. 6A arranged in the circuit. In the generation circuit, as shown in FIG. 6 (b), two clocks are generated in which the A force and D input signals are started with the timing shifted.

[0032] このようなクロック波形が各 SDFFに入力された時の各信号の変化を図 5に示す。まずクロック信号の 1回目の立ち上がりで初段の SDFFが 1を取り込み、初段の Doutすなわち 2段目の入力 Bが 1になる。これにより、 2段目の LUT出力すなわち 3段目の入力 A力^となり、 3段目の LUT出力が 1となる。 [0032] Fig. 5 shows changes in each signal when such a clock waveform is input to each SDFF. First, SDFF of the first stage captures 1 at the first rise of the clock signal, and Dout of the first stage, that is, input B of the second stage becomes 1. As a result, the LUT output of the second stage, that is, the input A force ^ of the third stage, and the LUT output of the third stage become 1.

[0033] 以下同様に、 1が次々と後段に伝搬していくことになる。その後、クロック信号の 2回目の立ち上がりの時点で 1の伝搬が到達しているブロックの SDFFのみが 1を取り込むことになるので、 1を取り込んだ SDFFの数はその部分の動作性能に依存することになる。任意のブロックを初段、すなわち伝搬のスタート地点とすることができるので L SIチップ 1上の任意の場所でこれを行い、 1を取り込んだ SDFFの数を比較することで LSIチップ 1内の特性ばらつきを測定することができる。 [0033] Similarly, 1 propagates to the subsequent stage one after another. After that, only the SDFF of the block where the propagation of 1 has reached 1 at the time of the second rise of the clock signal will capture 1, so the number of SDFF that captured 1 depends on the operation performance of that part. It depends. Since any block can be the first stage, that is, the start point of propagation, this is performed at any location on the L SI chip 1 and the characteristics variation in the LSI chip 1 is compared by comparing the number of SDFFs that have incorporated 1 Can be measured.

[0034] そして、本実施の形態に係る測定機構では、図 7に示すように、 1を取り込んだ SD FFの数を数えるカウンタ（counter) (検出回路）が設けられている。 SDFFへの入力を Sin側に切り替えると図 7のようにすべての SDFFがシフトレジスタ状に接続される。 S DFFが、例えば 64個ごとにカウンタが 1つずつ設置されており、カウンタはクロック信号の立ち上がりの際に入力が 1であれば内部のレジスタの値をインクリメントするように設計されている。従って、この状態で SDFFとカウンタとに共通にクロック信号を 64 回入力するとカウンタ内部のレジスタには 64個の SDFFのうち 1を保持していた数が格納されること〖こなる。カウンタ同士は図のようにバスで接続されており、カウンタに対する制御信号を切り替えた後さらにクロック信号を入力すると各レジスタに格納された値が順に外部出力ピンに出力される。 Then, in the measurement mechanism according to the present embodiment, as shown in FIG. 7, a counter (detection circuit) that counts the number of SD FFs that have taken in 1 is provided. When the input to SDFF is switched to the Sin side, all SDFFs are connected in a shift register shape as shown in Fig. 7. For example, one counter is installed for every 64 SFFs, and the counter is designed to increment the value of the internal register if the input is 1 at the rising edge of the clock signal. Therefore, if the clock signal is input 64 times in common to both the SDFF and the counter in this state, the number that holds 1 out of 64 SDFFs will be stored in the register inside the counter. The counters are connected by a bus as shown in the figure. When a clock signal is input after switching the control signal for the counter, the values stored in each register are output to the external output pins in order.

[0035] なお、前述した通り LUTと DFFとで構成される基本単位は本来の FPGAに含まれるものであり、上述した生成回路およびカウンタ等の、特性ばらつきの測定機構 (測定回路）を従来の FPGAに組み込んだ場合のオーバーヘッドはごく小さ、と考えられる。 [0035] As described above, the basic unit composed of the LUT and the DFF is included in the original FPGA, and the characteristic variation measuring mechanism (measurement) such as the generating circuit and the counter described above. It is considered that the overhead when a constant circuit is incorporated in a conventional FPGA is very small.

[0036] 続いて、再配置による歩留りと処理速度の向上を示す試作結果について考察した。本発明の技術的な思想は、トランジスタの特性に基づく再構成可能な (reconfigurab le)半導体デバイス上で各回路ブロックを再構成して、上記各回路ブロックの配置を最適化できることである。本実施形態では、従来の配置が固定の半導体デバイスと比較して、本実施形態に係る、再配置可能な半導体デバイスを用いて、配置が最適化された半導体デバイスにより得られる改善された歩留りと処理速度とについて評価した。 [0036] Subsequently, the results of trial production showing improvement in yield and processing speed by rearrangement were considered. The technical idea of the present invention is that each circuit block can be reconfigured on a reconfigurable semiconductor device based on transistor characteristics to optimize the arrangement of the circuit blocks. In this embodiment, compared with a semiconductor device in which the conventional arrangement is fixed, the improved yield obtained by the semiconductor device in which the arrangement is optimized using the re-arrangeable semiconductor device according to this embodiment. And the processing speed were evaluated.

[0037] まず、再構成可能な半導体デバイスでは、各機能の各回路ブロックは、それぞれ、同数の各ロジックブロック 11をそれぞれ占有してヽるが、ロジックブロック 11毎に互いに異なる長さの各クリティカルパスをそれぞれ備えて、る。上記各クリティカルパスにおける互いに異なる長さは、正規分布を有している。 [0037] First, in a reconfigurable semiconductor device, each circuit block of each function occupies the same number of each logic block 11, but each logic block 11 has a different length. Each has a critical path. The different lengths in each of the critical paths have a normal distribution.

[0038] 図 8に示す、 LSIチップ 1Aおよび LSIチップ 1Bは、各機能の回路（circuit)ブロック力タイル状に互いに密に隣り合った、初期の配置を示している。上記各回路ブロックは、ダイ内部 (WID)のばらつき、または、各ダイ同士間（D2D)でのばらつきによつて、示す性能が相違している。 The LSI chip 1A and the LSI chip 1B shown in FIG. 8 show an initial arrangement in which each function is in close proximity to each other in the form of a circuit block power tile. Each of the above circuit blocks has different performance due to variations in the die (WID) or between dies (D2D).

[0039] なお、 LSIチップ 1A〜LSIチップ 1Cは、後述する再構成動作を説明するためのものであり、 LSIチップ 1Aおよび LSIチップ 1Bは、共に LSIチップ 1であり、 LSIチップ 1Cは、 LSIチップ 1Aの二点鎖線で囲まれた領域の再構成後を示している。 [0039] Note that LSI chip 1A to LSI chip 1C are for explaining a reconfiguration operation to be described later. Both LSI chip 1A and LSI chip 1B are LSI chip 1, and LSI chip 1C is LSI. It shows after the reconstruction of the area surrounded by the two-dot chain line of chip 1A.

[0040] 本実施形態では、上記のダイ内部 (WID)のばらつき、および、各ダイ同士間（D2 D)でのばらつきは、それぞれ、ガウス (正規)分布に従い、ランダムなものと想定した。従来の FPGAにおいては、各機能を示す各回路ブロックは、最初の配置のまま、固定されている。 In the present embodiment, it is assumed that the above-described dispersion within the die (WID) and between each die (D2 D) are random according to a Gaussian (normal) distribution. In the conventional FPGA, each circuit block showing each function is fixed in the initial arrangement.

[0041] また、本実施形態では、各回路ブロックを、小さい領域内にて、上記提案した方法（スキーム）により交換できると仮定した。図 8では、 LSIチップ 1Aの各回路ブロックの、左上の 3 X 4の各回路ブロック内にて、交換可能である。本実施形態においては、 LS Iチップ 1Cに示すように、再構成した。以下に、詳細に説明する。 [0042] まず、 LSIチップ 1 Aの各回路ブロックに記されている数字は、各回路ブロックのタリティカルパス長をそれぞれ示すものであり、 LSIチップ 1Bの各回路ブロックに記されている数字は、各回路ブロックのトランジスタの性能をそれぞれ示したものである。例えば、 LSIチップ 1Aの回路ブロック 21Aのクリティカルパス長は、図示のように、「35」であり、トランジスタの性能は、図示のように、「19」である。 In the present embodiment, it is assumed that each circuit block can be exchanged by the proposed method (scheme) within a small area. In Fig. 8, each circuit block of LSI chip 1A can be exchanged within each 3 X 4 circuit block in the upper left. In this embodiment, reconfiguration is performed as shown in the LS I chip 1C. This will be described in detail below. [0042] First, the numbers written on each circuit block of the LSI chip 1A indicate the respective critical path lengths of the circuit blocks, and the numbers written on each circuit block of the LSI chip 1B are 1 shows the performance of the transistors in each circuit block. For example, the critical path length of the circuit block 21A of the LSI chip 1A is “35” as shown, and the transistor performance is “19” as shown.

[0043] ここで、回路ブロック 21Aは、トランジスタの性能力回路ブロックのクリティカルパス長を下回っている。このような場合、回路ブロック 21Aを有している LSIチップ 1は、目標の処理速度で動作しな、。 [0043] Here, the circuit block 21A is less than the critical path length of the circuit block of the sexual capability of the transistor. In such a case, the LSI chip 1 having the circuit block 21A does not operate at the target processing speed.

[0044] そこで、本実施形態では、 LSIチップ 1Cに示すように、回路ブロックを置き換えている（再構成する）。詳細に説明すると、 LSIチップ 1Aの回路ブロック 21Bは、図示のように、クリティカルパス長が「19」である。一方、トランジスタの性能が「50」である。ここで、上述の回路ブロック 21Aと回路ブロック 21Bとを置き換えれば、回路ブロック 21A および回路ブロック 21Bのいずれにおいても、トランジスタの性能力クリティカルパス長を下回ることがない。そこで、 LSIチップ 1Cに示すように、回路ブロック 21Aと回路ブロック 21Bとを置き換えている。これにより、 LSIチップ 1を目標の処理速度で動作させることができる。なお、 LSIチップ 1Cに示す、他の回路ブロックにおいても同様である。 Therefore, in this embodiment, the circuit block is replaced (reconfigured) as shown in the LSI chip 1C. More specifically, the circuit block 21B of the LSI chip 1A has a critical path length of “19” as illustrated. On the other hand, the performance of the transistor is “50”. Here, if the circuit block 21A and the circuit block 21B described above are replaced, neither the circuit block 21A nor the circuit block 21B will fall below the sexual ability critical path length of the transistor. Therefore, as shown in the LSI chip 1C, the circuit block 21A and the circuit block 21B are replaced. As a result, the LSI chip 1 can be operated at the target processing speed. The same applies to other circuit blocks shown in the LSI chip 1C.

[0045] なお、本実施の形態では、試作を簡便化するために、それら配置された各機能の各回路ブロックの間のルータピリティー（配線可能性）については考慮しな力つた。それゆえ、最適化の領域は、実現可能性を損なうことがないように小さな領域に限定される。 [0045] In the present embodiment, in order to simplify the trial production, the router spirit (wiring possibility) between the circuit blocks of the respective functions arranged in the embodiment is not considered. Therefore, the area of optimization is limited to a small area so as not to impair the feasibility.

[0046] 図 9に、各機能の各回路ブロックの各クリティカルパスの分布と、作製された LSIチップの各トランジスタの特性分布とをそれぞれ示す。このとき、各回路ブロックは、 256 (16 X 16)個の各ロジックブロックを有すると想定した。 FIG. 9 shows the distribution of each critical path of each circuit block of each function and the characteristic distribution of each transistor of the fabricated LSI chip. At this time, each circuit block is assumed to have 256 (16 × 16) logic blocks.

[0047] 再配置による、歩留りおよび処理速度の向上を評価するために、前者の分布は固定し（Nc = 80、 a c = 16)、後者の分布を、 2つの各パラメータ（Nf、 σ f)によってパラメータ化した。もし、各回路ブロックのトランジスタの性能力上記各回路ブロックのクリティカルパスの長さより下回れば、上述のように、上記各回路ブロックの LSIチップは、目標の処理速度では動作しない。 [0047] In order to evaluate the improvement in yield and processing speed due to rearrangement, the former distribution is fixed (Nc = 80, ac = 16), and the latter distribution is replaced with two parameters (Nf, σ f ). If the sexual capability of each circuit block transistor falls below the critical path length of each circuit block, as described above, the LSI chip of each circuit block Does not work at the target processing speed.

[0048] 表 1に示すように、 3つの条件（小さいコンディション 1から、大きなコンディション 3) にて半導体デバイスをそれぞれ作製した。それら各コンディションでは、次の等式を満たしている。 Nc + 3 a c = 80 + 3 X 16 = Nf— 3 a f [0048] As shown in Table 1, semiconductor devices were respectively manufactured under three conditions (from a small condition 1 to a large condition 3). In each of these conditions, the following equation is satisfied. Nc + 3 a c = 80 + 3 X 16 = Nf— 3 a f

[0049] [表 1] [0049] [Table 1]

図 10〜図 12は、各動作処理速度を、目標の処理速度によって標準化したものである。表 1は、本実施形態の方法と、従来の方法とでの、歩留りと処理速度の平均とを示した。各機能の各ブロックは、 256 X 256のアレイ内に配置されている。最適化のための領域の大きさは、 4 X 4に設定され、作製された LSIチップの数は 1000である

Fig. 10 to Fig. 12 standardize each operation processing speed according to the target processing speed. Table 1 shows the average yield and processing speed in the method of this embodiment and the conventional method. Each block of each function is arranged in a 256 x 256 array. The size of the area for optimization is set to 4 X 4, and the number of fabricated LSI chips is 1000

[0050] 条件 (Cond.) 1では、従来の固定配置の場合、歩留りが 0%であったが、本実施形態の再配置により最適化した配置の場合、 56. 1%であった。条件 (Cond.) 2、 3においては、歩止まりが、それぞれ、 100%となり、処理速度の平均も、従来の固定式と比ベ、それぞれ、 14%、 35%改善されていることがわかる。 [0050] Under condition (Cond.) 1, the yield was 0% in the case of the conventional fixed arrangement, but it was 56.1% in the arrangement optimized by the rearrangement of the present embodiment. Under conditions (Cond.) 2 and 3, the yield was 100%, respectively, and the average processing speed was improved by 14% and 35%, respectively, compared to the conventional fixed type. Recognize.

[0051] 次に、設計マージンについて検討した。前述した通り、本実施の形態の再構成においては、動作速度分布の中心値の設定が設計マージンの設定を行っていることに相当する。そこで、この中心値を少しずつ変更しながら再構成を繰り返すことにより、本実施形態の設計方法の設計マージンに対する効果を検討した。 [0051] Next, the design margin was examined. As described above, in the reconfiguration of the present embodiment, the setting of the center value of the operating speed distribution corresponds to the setting of the design margin. Therefore, the effect on the design margin of the design method of this embodiment was examined by repeating the reconfiguration while changing the central value little by little.

[0052] 本検討では、動作速度分布のばらつき幅は、中心値の 6%であるとした。回路構成の (論理ブロック段数換算)クリティカルパス長は最長 19段に設定している。 [0052] In this study, the variation width of the operating speed distribution was assumed to be 6% of the center value. The critical path length of the circuit configuration (converted to the number of logical block stages) is set to a maximum of 19 stages.

[0053] もし、特性ばらつきが一切起こらないのであれば、すなわちチップ上のロジックブロックの動作速度が全て中心値に一致するならば、理想的には動作速度の中心値が 1 9. 00の状態で歩留まり 100%となり、 19. 00より少しでち/ Jヽさければ歩留まり 0%となるはずである。 [0054] そこで、本検討では、動作速度分布の中心値が 19. 00のとき、設計マージンが 0であると考え、中心値の 19. 00との差を設計マージンとみなす。さらに、この設計マージンを 19. 00で割って百分率で示す。 [0053] If the characteristic variation does not occur at all, that is, if the operating speeds of the logic blocks on the chip all coincide with the central value, ideally the central value of the operating speed is 19.0. The yield should be 100% in the condition of 1 and the yield should be 0% if it is slightly less than 19.00 / J. [0054] Therefore, in this study, when the central value of the operating speed distribution is 19.00, the design margin is considered to be 0, and the difference from the central value of 19.00 is regarded as the design margin. In addition, this design margin is divided by 19.00 and expressed as a percentage.

[0055] まず、設計マージン 0. 80 (4. 2%)で 1万チップの評価を行うと固定配置で歩留まり 99. 98%、ばらつきを補償した配置では完全に 100. 00%となる。この状態から設計マージンを 0. 05きざみ（0. 26%きざみ）で減少させながら、各マージンに対し 1 万チップ中の歩留まりを求めた結果を図 13に示す。 [0055] First, if 10,000 chips were evaluated with a design margin of 0.80 (4.2%), the yield was 99.98% with a fixed placement and 100.00% with a placement that compensated for variations. Become. Figure 13 shows the results of obtaining the yield in 10,000 chips for each margin while reducing the design margin in 0.05 increments (0.26% increments) from this state.

[0056] 固定配置ではすぐに歩留まりの低下が始まるが、ばらつきを考慮した配置 (再構成 )ではマージン 0まで 100%を維持し、マイナスになると急激に低下を始める。すなわち、この検討モデルでは設計マージンは必要ないという結論になる。この時点で固定配置の場合の歩留まりは 10%以下にまで低下している。以上の検討結果から、本実施形態の設計方法は設計マージンの削減にも非常に有効であると言える。 [0056] In the fixed arrangement, the yield starts to decrease immediately, but in the arrangement (reconstruction) considering the variation, 100% is maintained up to the margin 0, and starts to decrease sharply when it becomes negative. In other words, the conclusion is that a design margin is not necessary for this model. At this point, the yield for fixed placement has dropped to 10% or less. From the above examination results, it can be said that the design method of this embodiment is very effective in reducing the design margin.

[0057] (結論） [0057] (Conclusion)

本実施形態では、再配置可能な半導体デバイスを用いて、歩留りおよび処理速度を向上できる半導体デバイスおよびその設計方法にっ、て説明した。 LUTアレイの LSIチップは、各 LUTのプロセスのばらつきを測定できるように、 90nmスケールの C MOS製造技術にて作製された。 In the present embodiment, the semiconductor device that can improve the yield and the processing speed by using the semiconductor device that can be rearranged and the design method thereof have been described. The LSI chip of the LUT array was manufactured using 90nm scale C MOS manufacturing technology so that the process variation of each LUT could be measured.

[0058] 本実施形態に係る再配置の結果、得られた半導体デバイスとしての LSIチップの歩留りを改善でき、かつ、処理速度も最大 35%向上できることがわ力つた。 As a result of the rearrangement according to the present embodiment, it was proved that the yield of the LSI chip as the obtained semiconductor device can be improved and the processing speed can be increased by up to 35%.

[0059] なお、上記半導体デバイス（LSIチップ 1)のロジックブロック 11は、それぞれ、フィ一ルドプログラマブルデバイスが望ましぐまた、それぞれ、フラクタル状に配置されていることが望ましい。 Note that each of the logic blocks 11 of the semiconductor device (LSI chip 1) is preferably a field programmable device and is preferably arranged in a fractal shape.

[0060] また、ロジックブロック 11は、それぞれ、任意の論理関数を実現するための、論理を記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとをそれぞれ備え、前記測定回路は、測定用パルス生成回路と、検出回路とを備え、上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを印加するためのものであり、上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリップフロップの出力を検出するためのものであってもよい。 Each of the logic blocks 11 includes a circuit element for storing a logic for realizing an arbitrary logic function, and a flip-flop for storing an output of the circuit element. The measurement circuit includes a measurement pulse generation circuit and a detection circuit. The measurement pulse generation circuit generates a first pulse and a second pulse delayed by a predetermined amount with respect to the first pulse, and each flip-flop The first pulse and the second pulse are applied to the flip-flop, and the detection circuit is connected every predetermined number of flip-flops. It is also possible to detect the output of the connected flip-flop.

[0061] さらに、ロジックブロック 11の特性は、クリティカルパスの長さであってもよい。 [0061] Further, the characteristic of the logic block 11 may be the length of the critical path.

[0062] 尚、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなぐ本発明の精神と次に記載する特許請求の範囲内で、いろいろと変更して実施することができるものである。産業上の利用の可能性 It should be noted that the specific embodiments or examples made in the section of the best mode for carrying out the invention are merely to clarify the technical contents of the present invention, and Various modifications can be made within the spirit of the present invention and the following claims, which should not be construed as narrowly limited to only examples. Industrial applicability

[0063] 本発明に係る半導体デバイスおよびその設計方法は、プロセススケールをナノスケールとして高集積化を図っても、上記高集積化に伴う特性のばらつきの影響を、最構成によって抑制できて歩留りを向上でき、かつ処理速度も改善できるので、専用 LSI (ASIC)といった半導体製造の産業全般な用途に好適に適用できる。 [0063] The semiconductor device and the design method thereof according to the present invention can suppress the influence of the characteristic variation caused by the high integration by the most configuration even if the process scale is set to the nanoscale and the high integration is achieved. Since the yield can be improved and the processing speed can be improved, the present invention can be suitably applied to general industrial applications of semiconductor manufacturing such as dedicated LSI (ASIC).

Claims

請求の範囲 The scope of the claims

[1] 基板と、 [1] a substrate;

上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路と、 A plurality of information processing circuits that are formed in a cascade connection with each other on the substrate and whose functions can be changed, and

上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、を有して!/ヽることを特徴とする半導体デバイス。 A semiconductor device comprising: a measurement circuit formed on the substrate for measuring the characteristics of each information processing circuit.

[2] 前記各情報処理回路は、それぞれ、フィールドプログラマブルデバイスであることを特徴とする請求項 1記載の半導体デバイス。 2. The semiconductor device according to claim 1, wherein each of the information processing circuits is a field programmable device.

[3] 前記各情報処理回路は、それぞれ、フラクタル状に配置されて、ることを特徴とする請求項 1または 2記載の半導体デバイス。 [3] The semiconductor device according to claim 1 or 2, wherein each of the information processing circuits is arranged in a fractal shape.

[4] 前記各情報処理回路は、それぞれ、任意の論理関数を実現するための、論理を記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとをそれぞれ備え、 [4] Each of the information processing circuits includes a circuit element for storing logic for realizing an arbitrary logic function and a flip-flop for storing the output of the circuit element,

前記測定回路は、測定用パルス生成回路と、検出回路とを備え、 The measurement circuit includes a measurement pulse generation circuit and a detection circuit,

上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを印加するためのものであり、 The measurement pulse generation circuit generates a first pulse and a second pulse delayed by a predetermined amount with respect to the first pulse, and applies the first pulse and the second pulse to each flip-flop. And

上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリツプフロップの出力を検出するためのものであることを特徴とする請求項 1ないし 3の何れカ 1項に記載の半導体デバイス。 The detection circuit according to any one of claims 1 to 3, wherein the detection circuit is connected for each predetermined number of flip-flops and detects the output of the connected flip-flops. Semiconductor devices.

[5] 前記各情報処理回路の特性は、クリティカルパスの長さであることを特徴とする請求項 1ないし 4の何れか 1項に記載の半導体デバイス。 [5] The semiconductor device according to any one of [1] to [4], wherein the characteristic of each information processing circuit is a critical path length.

[6] 複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を基板上に有する半導体デバイスの設計方法において、 [6] In a method for designing a semiconductor device having a plurality of information processing circuits formed on a substrate, each of which is formed by being connected in cascade with each other and whose function can be changed,

上記各情報処理回路の特性をそれぞれ測定し、 Measure the characteristics of each information processing circuit,

上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴とする半導体デバイスの設計方法。 A method for designing a semiconductor device, comprising: reconfiguring each information processing circuit by changing a function of each information processing circuit so as to suppress performance degradation of the semiconductor device due to variation in each characteristic.