JPWO2006085608A1 - Semiconductor device and semiconductor device design method - Google Patents

Abstract

複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各ロジックブロック（１１）を基板上に有するＬＳＩチップ（１）の設計方法において、上記各ロジックブロック（１１）の特性をそれぞれ測定し、上記各特性のバラツキによるＬＳＩチップ（１）の性能劣化を抑制するように、上記各ロジックブロック（１１）の機能を変更して上記各ロジックブロック（１１）を再構成する。In the design method of an LSI chip (1) having a plurality of logic blocks (11) formed in cascade and connected to each other and having functions that can be changed, the characteristics of the logic blocks (11) are measured. The logic block (11) is reconfigured by changing the function of the logic block (11) so as to suppress the performance degradation of the LSI chip (1) due to the variation in the characteristics.

Description

本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ（登録商標））等のフィールドプログラマブルデバイスを含む半導体デバイスおよびその設計方法に関するものである。  The present invention relates to a semiconductor device including a field programmable device such as a field programmable gate array (FPGA (registered trademark)) and a design method thereof.

従来、ＬＳＩ（集積回路）チップ（ｃｈｉｐ）の製造技術がナノメータスケールに突入したことにより、基板上の一つのダイ（ｄｉｅ、最小構成領域、ますめ）内に、数百万個のトランジスタを作り込むことが可能となってきた。そのような数多くの各トランジスタを、同一の各特性にてそれぞれ作製することは極めて困難なものとなっている。また、上記各特性は、各ダイ同士間（Ｄ２Ｄ、ｄｉｅ−ｔｏ−ｄｉｅ）でも、ダイ内部（ＷＩＤ、ｗｉｔｈｉｎ−ｄｉｅ）でも異なっている。  Conventionally, LSI (integrated circuit) chip manufacturing technology has entered the nanometer scale, so that millions of transistors are created in one die on the substrate. It has become possible to It is extremely difficult to manufacture such a large number of transistors with the same characteristics. In addition, each of the above characteristics is different between dies (D2D, die-to-die) and inside the die (WID, with-die).

公知文献１（Ｓ．Ｏｈｋａｗａ，Ｍ．Ａｏｋｉ，ａｎｄ Ｈ．Ｍａｓｕｄａ，″Ａｎａｌｙｓｉｓ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｄｅｖｉｃｅ Ｖａｒｉａｔｉｏｎｓ ｉｎ ａｎ ＬＳＩ Ｃｈｉｐ Ｕｓｉｎｇ ａｎ Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ Ｍａｔｒｉｘ Ａｒｒａｙ″ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ，Ｖｏｌ．１７，Ｎｏ．２，ｐａｇｅｓ １５５−１６５，２００４．）には、９０ｎｍスケールのプロセスにて作製されたＬＳＩにおいて、ＷＩＤでのばらつきが、顕著に観察されたことが示されている。公知文献２（Ｂｏｗｍａｎ，Ｋ．Ａ．，Ｓ．Ｇ．Ｄｕｖａｌｌ，ａｎｄ Ｊ．Ｄ．Ｍｅｉｎｄｌ，″Ｉｍｐａｃｔ ｏｆ Ｄｉｅ−ｔｏ−Ｄｉｅ ａｎｄ Ｗｉｔｈｉｎ−Ｄｉｅ Ｐａｒａｍｅｔｅｒ Ｆｌｕｃｔｕａｔｉｏｎｓ ｏｎ ｔｈｅ Ｍａｘｉｍｕｍ Ｃｌｏｃｋ Ｆｒｅｑｕｅｎｃｙ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｆｏｒ Ｇｉｇａｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ″Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３７，ｎｏ．２，ｐａｇｅｓ １８３−１９０，２００２．）および公知文献３（Ｓ．Ｂ．Ｓａｍａａｎ，″Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｄｅｖｉｃｅ Ｐａｒａｍｅｔｅｒ Ｖａｒｉａｔｉｏｎｓ ｏｎ ｔｈｅ Ｆｒｅｑｕｅｎｃｙ ａｎｄ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＶＬＳＩ Ｃｈｉｐｓ″ＩＣＣＡＤ ２００４，ｐａｇｅｓ ３４３−３４６，２００４．）においては、プロセスのスケールを小さくしていくと、ＷＩＤでのばらつきが主となってくることが示されている。  Known Document 1 (S. Ohkawa, M. Aoki, and H. Masuda, “Analysis and Characterization of Device Variations in an LSI Chip used an integrated device.” (pages 155-165, 2004.) shows that variation in WID was remarkably observed in an LSI fabricated by a 90 nm scale process. Known Document 2 (Bowman, KA, S. G. Duvall, and J. D. Meindl, "Impact of Diet-to-Die and Within-Diet Fractionations on the Maximum Clamp." Solid-State Circuits, vol. 37, no. 2, pages 183-190, 2002. In ps "ICCAD 2004, pages 343-346,2004.), When the scale of the process reduced gradually, the variation in the WID has been shown to become a primary.

このように従来の構成では、ＬＳＩの特性がＬＳＩチップごとに異なり、それにより歩留まりが下がり、動作速度の飽和が起こってきている。デバイス側は、ばらつきをできるだけ抑えようと努力しているが、それには多大な費用がかかる。また、回路側では、ばらつきをキャンセルするためのさまざまな技術が提案されているが、大きくなる一方のばらつきに対応できるか疑問である。  As described above, in the conventional configuration, the characteristics of the LSI differ from LSI chip to LSI chip, thereby reducing the yield and saturation of the operation speed. The device endeavors to minimize variations as much as possible, but this is very expensive. On the circuit side, various techniques for canceling the variation have been proposed, but it is questionable whether one of the larger variations can be dealt with.

具体的には、上記のようなＬＳＩチップの各ロジックブロックにおいて、あるクリティカルパス（余裕時間がゼロの経路、すなわち、最早開始時刻（最も早く着手できる時刻）と最遅開始時刻（遅くともこの時刻には着手しないといけない時刻）が等しいアクティビティの経路）に沿った各トランジスタの特性がばらついて、上記特性が劣化したトランジスタが含まれる。  Specifically, in each logic block of the LSI chip as described above, a certain critical path (path with zero margin time, that is, the earliest start time (the time when the earliest can be started) and the latest start time (at the latest at this time). Includes the transistors whose characteristics have deteriorated due to variations in the characteristics of the transistors along the path of the activity having the same time).

この結果、上記従来では、上記特性が劣化したトランジスタを含んで、作製されたＬＳＩチップは、所望するクロック周波数にて正確に動作しなくなり、よって、ＡＳＩＣといったＬＳＩチップの歩留りがかなり低下するという問題点を生じる。  As a result, the conventional LSI chip including the transistor having the above-described characteristics deteriorates does not operate accurately at a desired clock frequency, and thus the yield of an LSI chip such as an ASIC is considerably reduced. Create a point.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＬＳＩチップ内の各回路の特性を個々に測定し、その結果に基づいて、各回路を最適に再構成（再配置）することにより、歩留りを向上して、コストアップを抑制できる半導体デバイスおよびその設計方法を提供することにある。  The present invention has been made in view of the above problems, and its purpose is to individually measure the characteristics of each circuit in an LSI chip and optimally reconfigure (reconfigure) each circuit based on the results. It is an object of the present invention to provide a semiconductor device and a design method thereof that can improve yield and suppress cost increase.

本発明に係る半導体デバイスは、上記課題を解決するために、基板と、上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路と、上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、を有していることを特徴としている。  In order to solve the above problems, a semiconductor device according to the present invention includes a substrate, a plurality of information processing circuits formed on the substrate in cascade connection with each other, the functions of which can be changed, and the substrate. And a measuring circuit for measuring the characteristics of each information processing circuit.

上記半導体デバイスによれば、測定回路により、各情報処理回路の特性を測定し、その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を低減するように、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を抑制できるので、得られた半導体デバイスの歩留りを向上できる。  According to the semiconductor device, the characteristic of each information processing circuit is measured by the measurement circuit, and the function of each information processing circuit is changed from the measurement result of the characteristic variation so as to reduce the performance deterioration due to the variation. Since the above performance deterioration can be suppressed by reconfiguring, the yield of the obtained semiconductor device can be improved.

本発明に係る半導体デバイスの設計方法は、前記課題を解決するために、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を基板上に有する半導体デバイスの設計方法において、上記各情報処理回路の特性をそれぞれ測定し、上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴としている。  In order to solve the above-described problem, a semiconductor device design method according to the present invention includes a plurality of information processing circuits that are formed in cascade and connected to each other, and each of which can change its function, on a substrate. In this case, the characteristics of each of the information processing circuits are respectively measured, and the functions of the information processing circuits are changed to reconfigure the information processing circuits so as to suppress the performance degradation of the semiconductor device due to variations in the characteristics. It is characterized by doing.

上記方法によれば、各情報処理回路の特性を測定し、その特性のばらつきの測定結果から、上記ばらつきにより性能劣化を抑制するように、各情報処理回路の機能を変更して再構成することにより、上記性能劣化を低減できるので、得られた半導体デバイスの歩留りを向上できる。  According to the above method, the characteristic of each information processing circuit is measured, and the function of each information processing circuit is changed and reconfigured from the measurement result of the characteristic variation so as to suppress the performance deterioration due to the variation. Thus, the performance deterioration can be reduced, and the yield of the obtained semiconductor device can be improved.

本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。  Other objects, features, and advantages of the present invention will be fully understood from the following description. The benefits of the present invention will become apparent from the following description with reference to the accompanying drawings.

従来の半導体デバイスの設計方法を示す図である。It is a figure which shows the design method of the conventional semiconductor device. 本実施形態の半導体デバイスの設計方法を示す図である。It is a figure which shows the design method of the semiconductor device of this embodiment. 上記本実施形態の半導体デバイスの各ロジックブロックの一例としての各ＬＵＴブロックを示すブロック図である。It is a block diagram which shows each LUT block as an example of each logic block of the semiconductor device of the said embodiment. 上記各ＬＵＴブロックの接続関係を示す配線図である。It is a wiring diagram which shows the connection relation of each said LUT block. 上記各ＬＵＴブロックのフラクタル状配置を示す配線図である。It is a wiring diagram which shows the fractal arrangement | positioning of each said LUT block. 上記各ＬＵＴブロックの特性ばらつきの測定原理を示すブロック図である。It is a block diagram which shows the measurement principle of the characteristic variation of each said LUT block. 上記特性ばらつきの測定に用いる、測定用パルス生成回路を示すブロック図である。It is a block diagram which shows the pulse generation circuit for a measurement used for the measurement of the said characteristic dispersion | variation. 上記測定用パルス生成回路により生成される測定用クロックの波形図である。It is a waveform diagram of a measurement clock generated by the measurement pulse generation circuit. 上記特性ばらつきの測定に用いる、各カウンタの配置を示すブロック図である。It is a block diagram which shows arrangement | positioning of each counter used for the measurement of the said characteristic dispersion | variation. 本実施形態の設計方法における、再構成の手順の一例を示し、各ＬＵＴブロックとしての各回路ブロックでの初期のクリティカルパスの長さ、上記各回路ブロックでの初期のトランジスタの性能、および上記初期から再構成（Ｏｐｔｉｍｉｚｅｄ）した結果を示す図である。3 shows an example of a reconfiguration procedure in the design method of the present embodiment, the initial critical path length in each circuit block as each LUT block, the initial transistor performance in each circuit block, and the initial It is a figure which shows the result of having been reconfigure | reconstructed from (Optimized). 本実施形態の設計方法における、クリティカルパスの長さの分布と、トランジスタの性能の分布をそれぞれ示すグラフである。4 is a graph showing a critical path length distribution and a transistor performance distribution in the design method of the present embodiment, respectively. 従来の固定配置と、本実施形態の特性ばらつきを補償した配置とのチップ性能比（実測結果に基づき動作性能のばらつき幅を６％とした場合）を示すヒストグラムである。It is a histogram which shows the chip performance ratio (when the variation width of operation performance is set to 6% based on the measurement result) between the conventional fixed arrangement and the arrangement which compensates for the characteristic variation of the present embodiment. 従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ばらつき幅が２倍の１２％となった場合）を示すヒストグラムである。It is a histogram which shows the chip performance ratio (when variation width will be 12% of twice) of the conventional fixed arrangement and the arrangement which compensated for variation of this embodiment. 従来の固定配置と、本実施形態のばらつきを補償した配置とのチップ性能比（ばらつき幅が３倍の１８％となった場合）を示すヒストグラムである。It is a histogram which shows chip performance ratio (when variation width is 18 times of 3 times) of the conventional fixed arrangement and the arrangement which compensated for variation of this embodiment. 本実施形態および従来の設計方法における、設計マージンの減少に伴う歩留り低下を示すグラフである。It is a graph which shows the yield fall accompanying the reduction | decrease in a design margin in this embodiment and the conventional design method.

本発明の実施の形態について図１〜図１３に基づいて説明すると以下の通りである。本実施形態における半導体デバイスの設計方法は、図１（ｂ）に示すように、複数、機能が変更可能な各ロジックブロック（情報処理回路）１１を基板上に互いに縦続に接続されてそれぞれ形成したＬＳＩチップ（半導体デバイス）１の作製に好適なものである。  The embodiment of the present invention will be described with reference to FIGS. In the semiconductor device design method according to the present embodiment, as shown in FIG. 1B, a plurality of logic blocks (information processing circuits) 11 whose functions can be changed are connected to each other in cascade on the substrate. This is suitable for manufacturing an LSI chip (semiconductor device) 1.

ＬＳＩチップ１は、単一でも、シリコンウエハ上に複数形成されていてもよい。本実施形態では、ＬＳＩチップ１は、シリコンウエハ上に複数形成されている。また、上記基板は、半導体デバイス製造用のものであれば、特に限定されないが、シリコン基板等が挙げられる。  A single LSI chip 1 may be formed or a plurality of LSI chips 1 may be formed on a silicon wafer. In the present embodiment, a plurality of LSI chips 1 are formed on a silicon wafer. Moreover, the said board | substrate will not be specifically limited if it is a thing for semiconductor device manufacture, A silicon substrate etc. are mentioned.

また、ＬＳＩチップ１の製造には、既存のフォトリソグラフィー技術を用いて、９０ｎｍスケールのプロセスにて作製した。なお、上記スケールについては、特に限定されないが、１２０ｎｍスケール以下の、９０ｎｍスケールや、６５ｎｍスケールといった、より微細構造のスケールを用いた場合に、より一層効果を発揮できる。  Further, the LSI chip 1 was manufactured by a 90 nm scale process using an existing photolithography technique. The scale is not particularly limited, but the effect can be further enhanced when a scale having a finer structure such as a 90 nm scale or a 65 nm scale, which is 120 nm or less, is used.

そして、上記設計方法においては、上記各ロジックブロック１１の特性をそれぞれ測定し、上記各特性のバラツキによるＬＳＩチップ１の性能劣化を抑制するように、上記各ロジックブロック１１の機能を変更して上記各ロジックブロック１１が再構成される。  In the design method, the characteristics of the logic blocks 11 are measured and the functions of the logic blocks 11 are changed so as to suppress the performance degradation of the LSI chip 1 due to variations in the characteristics. Each logic block 11 is reconfigured.

本実施形態の設計方法では、図１（ａ）に示した、セルベースの固定構造（ｆｉｘｅｄ−ｓｔｒｕｃｔｕｒｅｄ）のＡＳＩＣといった、従来のＬＳＩチップ３１と比べて、上記再構成によって、上記各ロジックブロック１１の機能の配置を最適化できるから、良品（ＯＫ）の割合を増加できて、歩留りを向上できる。  In the design method of the present embodiment, each logic block 11 is reconfigured by the above reconfiguration as compared with the conventional LSI chip 31 such as the cell-based fixed-structure ASIC shown in FIG. Since the arrangement of the functions can be optimized, the proportion of non-defective products (OK) can be increased and the yield can be improved.

すなわち、図１（ａ）に示すように、通常の固定配置のＡＳＩＣといったＬＳＩチップ３１では、特性ばらつきによって要求された動作性能を満たさず（ＮＧ）、製品として出荷できないＬＳＩチップができるが、本実施形態の設計方法では、図１（ｂ）に示すように、再構成デバイスを基本とした再構成可能なＬＳＩチップ１を製造し、完成後、ＬＳＩチップ１ごとに、ＬＳＩチップ１内の特性ばらつきに応じて配置を最適化して再構成を行うことによって、ばらつきを補償し全てのＬＳＩチップ１が要求された動作性能を満たすようにできる。つまり、本実施形態に係る設計方法は、従来のばらつきをできるだけ抑えようとする技術と相反するものであって、ばらつきが大きければ大きいほど効果を発揮する技術であり、現在の固定配置の専用ＬＳＩ（ＡＳＩＣ）を、本実施形態の半導体デバイス（再構成型ＬＳＩ）に置き換えると、微細なプロセスでの過度のばらつき抑制が不必要となり、歩止まりを向上しながら、コストアップを抑制できる。  That is, as shown in FIG. 1A, an LSI chip 31 such as an ASIC with a normal fixed arrangement does not satisfy the required operating performance due to characteristic variations (NG), and an LSI chip that cannot be shipped as a product can be produced. In the design method of the embodiment, as shown in FIG. 1B, a reconfigurable LSI chip 1 based on a reconfigurable device is manufactured, and after completion, the characteristics in the LSI chip 1 are obtained for each LSI chip 1. By optimizing the arrangement according to the variation and performing the reconfiguration, the variation can be compensated and all the LSI chips 1 can satisfy the required operation performance. In other words, the design method according to the present embodiment is contrary to the conventional technique for suppressing variation as much as possible, and is a technology that exhibits the effect as the variation is larger. If (ASIC) is replaced with the semiconductor device (reconfigurable LSI) of the present embodiment, it is not necessary to suppress excessive variation in a fine process, and an increase in cost can be suppressed while improving yield.

次に、特性ばらつきに応じた再構成について説明する。まず、ＬＳＩチップ１内ばらつきを何らかの方法で測定し、各ロジックブロック（あるいはロジックブロックのいくつかを一まとめにしたグループ）１１の動作速度分布を把握する。その上で再構成の際に、クリティカルパスの長い回路構成を動作の速いブロック（グループ）に、クリティカルパスの短い回路構成を動作の遅いブロック（グループ）に割り当て、回路構成を最適化することによってＬＳＩチップ１内ばらつきを補償することができると考えられる。  Next, reconstruction according to characteristic variation will be described. First, the variation in the LSI chip 1 is measured by some method, and the operation speed distribution of each logic block (or a group in which some logic blocks are grouped) 11 is grasped. Then, during reconfiguration, by assigning a circuit configuration with a long critical path to a block (group) with a fast operation and a circuit configuration with a short critical path to a block (group) with a slow operation, and optimizing the circuit configuration It is considered that variations in the LSI chip 1 can be compensated.

このばらつき補償により、歩留まりの向上のみならず、本発明の課題にて触れたようにＬＳＩチップ１性能の向上、設計マージンの削減などが期待できる。これを最終的には従来のＡＳＩＣの代替として用いることができる。すなわち、再構成可能な半導体デバイスとすることによるオーバーヘッド（不利益）を含めても、固定配置のＡＳＩＣを上まわる性能を発揮できる。その場合、再構成可能な半導体デバイスの利点である柔軟性、設計時のコストや手間、設計期間の大幅な削減もそのまま享受できることになる。  This variation compensation can be expected not only to improve the yield, but also to improve the performance of the LSI chip 1 and reduce the design margin as mentioned in the problem of the present invention. This can eventually be used as an alternative to conventional ASICs. That is, even if the overhead (disadvantage) due to the reconfigurable semiconductor device is included, the performance superior to the fixedly arranged ASIC can be exhibited. In that case, the flexibility, the cost and labor at the time of design, and the significant reduction in the design period, which are advantages of the reconfigurable semiconductor device, can be enjoyed as they are.

次に、上記ＬＳＩチップ１の構造について説明する。上記ＬＳＩチップ１は、図２に示すように、複数、機能が変更可能な各ロジックブロック（ＬＢ）１１を互いに縦続に接続されてそれぞれ有している。各ロジックブロック（ＬＢ）１１は、機能を変更可能なものである。上記各ロジックブロック（ＬＢ）１１は、それらが占有する領域が長方形状にそれぞれ設定されており、最密に互いに配置されるように、互いに隣り合う辺部はほぼ平行となるように設定されている。また、各配線は、各ロジックブロック（ＬＢ）１１の周囲を囲むように網目状に互いに交差するように形成されている。上記各ロジックブロック（ＬＢ）１１および各配線は、基板上において、多層構造により形成されている。  Next, the structure of the LSI chip 1 will be described. As shown in FIG. 2, the LSI chip 1 has a plurality of logic blocks (LB) 11 whose functions can be changed, connected in cascade. Each logic block (LB) 11 can change its function. Each of the logic blocks (LB) 11 is set in a rectangular shape, and the sides adjacent to each other are set so as to be substantially parallel so that they are arranged in a close-packed manner. Yes. Each wiring is formed to cross each other in a mesh shape so as to surround the periphery of each logic block (LB) 11. Each logic block (LB) 11 and each wiring are formed in a multilayer structure on the substrate.

ロジックブロックや配線にプログラムを書き込んで機能を変更する方式は、（１）ＳＲＡＭなどの揮発性メモリに書き込む、（２）ＥＰＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリに書き込む、（３）電圧をかけてアンチヒューズを短絡させる、の３種類に大きく分類される。ＥＰＲＯＭ、ＥＥＰＲＯＭは通常のＬＳＩとは異なる特殊な製造工程が必要であり、アンチヒューズは一度書き込みを行うと書き換えが不可能であるなどの理由から、本実施の形態においては、（１）ＳＲＡＭ方式を用いているが、（２）や（３）を用いることも可能である。  The method of changing the function by writing a program to a logic block or wiring is as follows: (1) writing to a volatile memory such as SRAM, (2) writing to a non-volatile memory such as EPROM or EEPROM, and (3) anti-voltage by applying a voltage. There are three main types: short-circuiting the fuse. In this embodiment, EPROM and EEPROM require a special manufacturing process different from that of a normal LSI, and the antifuse cannot be rewritten once written. In this embodiment, (1) SRAM method is used. However, it is also possible to use (2) or (3).

図２に示すように、本実施の形態のロジックブロック１１は、ＳＲＡＭ方式ＦＰＧＡのロジックブロックに含まれるＬＵＴ（ｌｏｏｋ−ｕｐ−ｔａｂｌｅ、回路素子）とＤＦＦとを基本単位として構成されている。ここでは、この基本単位のことをＬＵＴブロックと呼ぶ。ＬＵＴは、１６個の、ＳＲＡＭであるＤ−ＦＦと、１６：１の各マルチプレクサ（ＭＵＸ４）とからなる。図２では、ＬＵＴ内の１６個のＤ−ＦＦを「ＤＦＦ」、ＬＵＴの外につけられたＤＦＦを「ＳＤＦＦ」と呼ぶ。  As shown in FIG. 2, the logic block 11 according to the present embodiment is configured with an LUT (look-up-table, circuit element) and a DFF included in the logic block of the SRAM type FPGA as basic units. Here, this basic unit is called an LUT block. The LUT includes 16 D-FFs that are SRAMs and 16: 1 multiplexers (MUX4). In FIG. 2, the 16 D-FFs in the LUT are called “DFF”, and the DFF attached outside the LUT is called “SDFF”.

ＳＲＡＭ方式のＦＰＧＡは、再構成の際、このＤＦＦ（本来はＳＲＡＭ）に値を書き込むことで論理を書き換えている。すなわち、マルチプレクサの４つの選択信号Ａ，Ｂ，Ｃ，Ｄをその論理ブロックの入力、マルチプレクサの出力を論理ブロックの出力とみなすことにより、１６個のＳＲＡＭの値の書き換えで論理を書き換えることが可能となる。ブロックの入力Ａ，Ｂ，Ｃ，Ｄはブロック間の接続関係が変更できるようにスイッチマトリクスに接続されてもよいが、本実施の形態では、図３に示すように、前後のＬＵＴブロックに直接接続されていてもよい。  The SRAM FPGA rewrites the logic by writing a value in this DFF (originally SRAM) at the time of reconfiguration. That is, the logic can be rewritten by rewriting the values of 16 SRAMs by regarding the multiplexer selection signals A, B, C and D as the input of the logic block and the output of the multiplexer as the output of the logic block. It becomes. The inputs A, B, C, and D of the blocks may be connected to the switch matrix so that the connection relationship between the blocks can be changed. However, in this embodiment, as shown in FIG. It may be connected.

本実施の形態においては、回路全体として、上記ＬＵＴブロックが、２０４８個、互いに縦列に接続されており、ＬＵＴの出力信号Ｍｏｕｔの変化を次々と後ろのＬＵＴブロックに伝搬させ、その伝搬段数の差によって、前述の特性ばらつきを測定している。測定の原理は後述する。  In the present embodiment, 2048 LUT blocks are connected in cascade with each other as a whole circuit, and changes in the output signal Mout of the LUT are propagated to the subsequent LUT blocks one after another, and the difference in the number of propagation stages. Thus, the above-described characteristic variation is measured. The principle of measurement will be described later.

ただし、ＬＵＴブロックを構成する各トランジスタの特性ばらつきは、互いに近くに置かれたものは近い特性を示すため、もしＬＵＴブロックを直線上に並べ遠くに配置されたブロックにまで伝搬が及ぶと、ばらつきがキャンセルされる恐れがある。例えば直線上に配置されていて、伝搬を開始する地点付近のＬＵＴブロックの特性が大幅に向上しており、伝搬の最後の方のＬＵＴブロックの特性が大幅に低下していたとすると、直線上全体としての伝搬結果は平均的な伝搬段数となると予想される。  However, the characteristic variations of the transistors constituting the LUT block are similar if the transistors placed close to each other show close characteristics. Therefore, if the LUT blocks are arranged on a straight line and propagated to a far-distant block, the characteristics will vary. May be canceled. For example, if the characteristics of the LUT block in the vicinity of the point where propagation is started are greatly improved and the characteristics of the LUT block near the end of propagation are greatly degraded, As a result, the average number of propagation stages is expected.

そこで、本実施の形態では、できるだけ、特性ばらつきによる伝搬段数の差が顕著に表れるように、図４に示すように、自己相似のフラクタル状に各ＬＵＴブロックを各ロジックブロック１１としてそれぞれ配置し、さらに、互いに縦続に接続された１６個の各ＬＵＴブロックを一まとめとしたＬＵＴ集合ブロックも、自己相似のフラクタル状にそれぞれ配置した。この配置構造により、信号変化の伝搬は開始地点に近いものから順に起こり、特性ばらつきのキャンセル（相殺）を極力避けることができる。  Therefore, in the present embodiment, each LUT block is arranged as each logic block 11 in a self-similar fractal form as shown in FIG. 4 so that the difference in the number of propagation stages due to characteristic variation appears as much as possible. In addition, LUT aggregate blocks, each of which is a group of 16 LUT blocks connected in cascade, are also arranged in a self-similar fractal shape. With this arrangement structure, propagation of signal changes occurs in order from the closest to the starting point, and cancellation (cancellation) of characteristic variations can be avoided as much as possible.

次に、上記ＬＳＩチップ１における、特性ばらつきの測定機構および測定方法について説明する。上記測定方法においては、まず、特性ばらつきを測定するには全てのＳＤＦＦをリセットしておき、次のようにＤＦＦの値の書き込みを行う。
・あるブロックを初段すなわち伝搬の開始地点とし、ＤＦＦの値をすべて１とする。これによりこのブロックのＬＵＴ出力は常に１となる。
・２段目のブロックのＤＦＦの値を上から順に０，０，１，１，０，０，１，１，…とする。これにより、このブロックのＬＵＴ出力は入力Ｂと一致する。（入力Ａ，Ｃ，Ｄには依存しない）
・３段目以降のブロックのＤＦＦの値を上から順に０，１，０，１，…とする。これにより、このブロックのＬＵＴ出力は入力Ａと一致する。（入力Ｂ，Ｃ，Ｄには依存しない）
ＤＦＦに書き込む値が異なるだけであるので、任意のブロックを初段、２段目、３段目以降に設定することができる。Next, a characteristic variation measuring mechanism and measuring method in the LSI chip 1 will be described. In the measurement method, first, in order to measure the characteristic variation, all the SDFFs are reset, and the DFF values are written as follows.
A certain block is set to the first stage, that is, a propagation start point, and all DFF values are set to 1. As a result, the LUT output of this block is always 1.
The DFF values of the second block are set to 0, 0, 1, 1, 0, 0, 1, 1,. Thereby, the LUT output of this block coincides with the input B. (Does not depend on inputs A, C, D)
・ The DFF values of the third and subsequent blocks are set to 0, 1, 0, 1,. As a result, the LUT output of this block matches the input A. (Does not depend on inputs B, C, D)
Since only the values to be written to the DFF are different, an arbitrary block can be set in the first stage, the second stage, the third stage and the subsequent stages.

また、図３の通り各ブロックの入力Ｂは前段のＤｏｕｔと、入力Ａは前段のＭｏｕｔと接続されている。この段階ではＳＤＦＦがリセットされているため１段目のＤｏｕｔすなわち２段目の入力Ｂは０であり、２段目のＬＵＴ出力Ｍｏｕｔすなわち３段目の入力Ａも０である。よって、３段目のＬＵＴ出力Ｍｏｕｔも０であり、４段目以降も同様にＬＵＴ出力は０である。また、ＳＤＦＦの入力はＬＵＴ出力かＳｉｎかをｓｃａｎ信号によって切り替えることができるようになっているが、ＬＵＴ出力側としておく。  Further, as shown in FIG. 3, the input B of each block is connected to the previous stage Dout, and the input A is connected to the previous stage Mout. Since SDFF is reset at this stage, the first stage Dout, that is, the second stage input B is 0, and the second stage LUT output Mout, that is, the third stage input A is also 0. Therefore, the LUT output Mout of the third stage is also 0, and the LUT output is 0 similarly in the fourth and subsequent stages. Also, the SDFF input can be switched between the LUT output and the Sin by the scan signal, but it is set on the LUT output side.

この状態で、全ＳＤＦＦ共通に、図５および図６（ｂ）に示すように、短い間隔で２山のクロック波形（ＣＬＫ＿Ｓ）を入力する。上記クロック波形は、回路中に配置した図６（ａ）に示す生成回路（測定用パルス生成回路）によって生成すればよい。該生成回路では、図６（ｂ）に示すように、ＡからＤの各入力信号をタイミングをずらして立ち上げた、２山のクロックが生成される。  In this state, as shown in FIG. 5 and FIG. 6B, two clock waveforms (CLK_S) are input at short intervals in common for all SDFFs. The clock waveform may be generated by a generation circuit (measurement pulse generation circuit) shown in FIG. 6A arranged in the circuit. In the generation circuit, as shown in FIG. 6B, two clocks are generated in which the input signals A to D are started at different timings.

このようなクロック波形が各ＳＤＦＦに入力された時の各信号の変化を図５に示す。まずクロック信号の１回目の立ち上がりで初段のＳＤＦＦが１を取り込み、初段のＤｏｕｔすなわち２段目の入力Ｂが１になる。これにより、２段目のＬＵＴ出力すなわち３段目の入力Ａが１となり、３段目のＬＵＴ出力が１となる。  FIG. 5 shows changes in each signal when such a clock waveform is input to each SDFF. First, the first stage SDFF takes in 1 at the first rise of the clock signal, and the first stage Dout, that is, the second stage input B becomes 1. As a result, the second-stage LUT output, that is, the third-stage input A becomes 1, and the third-stage LUT output becomes 1.

以下同様に、１が次々と後段に伝搬していくことになる。その後、クロック信号の２回目の立ち上がりの時点で１の伝搬が到達しているブロックのＳＤＦＦのみが１を取り込むことになるので、１を取り込んだＳＤＦＦの数はその部分の動作性能に依存することになる。任意のブロックを初段、すなわち伝搬のスタート地点とすることができるのでＬＳＩチップ１上の任意の場所でこれを行い、１を取り込んだＳＤＦＦの数を比較することでＬＳＩチップ１内の特性ばらつきを測定することができる。  Similarly, 1 is propagated to the subsequent stage one after another. After that, only the SDFF of the block in which the propagation of 1 has reached 1 at the time of the second rising edge of the clock signal takes in 1. Therefore, the number of SDFFs that have taken in 1 depends on the operation performance of the part. become. Since an arbitrary block can be used as the first stage, that is, the start point of propagation, this is performed at an arbitrary location on the LSI chip 1, and the characteristic variation in the LSI chip 1 is compared by comparing the number of SDFFs incorporating 1. Can be measured.

そして、本実施の形態に係る測定機構では、図７に示すように、１を取り込んだＳＤＦＦの数を数えるカウンタ（ｃｏｕｎｔｅｒ）（検出回路）が設けられている。ＳＤＦＦへの入力をＳｉｎ側に切り替えると図７のようにすべてのＳＤＦＦがシフトレジスタ状に接続される。ＳＤＦＦが、例えば６４個ごとにカウンタが１つずつ設置されており、カウンタはクロック信号の立ち上がりの際に入力が１であれば内部のレジスタの値をインクリメントするように設計されている。従って、この状態でＳＤＦＦとカウンタとに共通にクロック信号を６４回入力するとカウンタ内部のレジスタには６４個のＳＤＦＦのうち１を保持していた数が格納されることになる。カウンタ同士は図のようにバスで接続されており、カウンタに対する制御信号を切り替えた後さらにクロック信号を入力すると各レジスタに格納された値が順に外部出力ピンに出力される。  In the measurement mechanism according to the present embodiment, as shown in FIG. 7, a counter (detection circuit) that counts the number of SDFFs that have taken in 1 is provided. When the input to the SDFF is switched to the Sin side, all the SDFFs are connected in a shift register shape as shown in FIG. For example, one counter is provided for every 64 SDFFs, and the counter is designed to increment the value of the internal register if the input is 1 at the rising edge of the clock signal. Therefore, when the clock signal is input 64 times in common to the SDFF and the counter in this state, the number of 1 held in 64 SDFFs is stored in the register inside the counter. The counters are connected by a bus as shown in the figure. When a clock signal is further input after switching the control signal for the counter, the values stored in each register are sequentially output to the external output pins.

なお、前述した通りＬＵＴとＤＦＦとで構成される基本単位は本来のＦＰＧＡに含まれるものであり、上述した生成回路およびカウンタ等の、特性ばらつきの測定機構（測定回路）を従来のＦＰＧＡに組み込んだ場合のオーバーヘッドはごく小さいと考えられる。  As described above, the basic unit composed of the LUT and the DFF is included in the original FPGA, and the characteristic variation measurement mechanism (measurement circuit) such as the generation circuit and the counter described above is incorporated in the conventional FPGA. The overhead in that case is considered to be very small.

続いて、再配置による歩留りと処理速度の向上を示す試作結果について考察した。本発明の技術的な思想は、トランジスタの特性に基づく再構成可能な（ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）半導体デバイス上で各回路ブロックを再構成して、上記各回路ブロックの配置を最適化できることである。本実施形態では、従来の配置が固定の半導体デバイスと比較して、本実施形態に係る、再配置可能な半導体デバイスを用いて、配置が最適化された半導体デバイスにより得られる改善された歩留りと処理速度とについて評価した。  Next, we examined the experimental results showing the improvement in yield and processing speed by rearrangement. The technical idea of the present invention is that each circuit block can be reconfigured on a reconfigurable semiconductor device based on the characteristics of the transistor to optimize the arrangement of the circuit blocks. In this embodiment, compared with a semiconductor device in which the conventional arrangement is fixed, the improved yield obtained by the semiconductor device in which the arrangement is optimized using the re-arrangeable semiconductor device according to this embodiment, and The processing speed was evaluated.

まず、再構成可能な半導体デバイスでは、各機能の各回路ブロックは、それぞれ、同数の各ロジックブロック１１をそれぞれ占有しているが、ロジックブロック１１毎に互いに異なる長さの各クリティカルパスをそれぞれ備えている。上記各クリティカルパスにおける互いに異なる長さは、正規分布を有している。  First, in a reconfigurable semiconductor device, each circuit block of each function occupies the same number of logic blocks 11, but each logic block 11 has a different critical path. ing. The different lengths in the respective critical paths have a normal distribution.

図８に示す、ＬＳＩチップ１ＡおよびＬＳＩチップ１Ｂは、各機能の回路（ｃｉｒｃｕｉｔ）ブロックが、タイル状に互いに密に隣り合った、初期の配置を示している。上記各回路ブロックは、ダイ内部（ＷＩＤ）のばらつき、または、各ダイ同士間（Ｄ２Ｄ）でのばらつきによって、示す性能が相違している。  The LSI chip 1A and the LSI chip 1B shown in FIG. 8 show an initial arrangement in which circuit blocks of each function are closely adjacent to each other in a tile shape. The circuit blocks have different performances due to variations in the die interior (WID) or between the dies (D2D).

なお、ＬＳＩチップ１Ａ〜ＬＳＩチップ１Ｃは、後述する再構成動作を説明するためのものであり、ＬＳＩチップ１ＡおよびＬＳＩチップ１Ｂは、共にＬＳＩチップ１であり、ＬＳＩチップ１Ｃは、ＬＳＩチップ１Ａの二点鎖線で囲まれた領域の再構成後を示している。  The LSI chip 1A to LSI chip 1C are for explaining a reconfiguration operation to be described later. Both the LSI chip 1A and the LSI chip 1B are the LSI chip 1, and the LSI chip 1C is the LSI chip 1A. It shows after the reconstruction of the area surrounded by the two-dot chain line.

本実施形態では、上記のダイ内部（ＷＩＤ）のばらつき、および、各ダイ同士間（Ｄ２Ｄ）でのばらつきは、それぞれ、ガウス（正規）分布に従い、ランダムなものと想定した。従来のＦＰＧＡにおいては、各機能を示す各回路ブロックは、最初の配置のまま、固定されている。  In the present embodiment, it is assumed that the above-described variation within the die (WID) and variation between each die (D2D) are random according to a Gaussian (normal) distribution. In the conventional FPGA, each circuit block indicating each function is fixed in the initial arrangement.

また、本実施形態では、各回路ブロックを、小さい領域内にて、上記提案した方法（スキーム）により交換できると仮定した。図８では、ＬＳＩチップ１Ａの各回路ブロックの、左上の３×４の各回路ブロック内にて、交換可能である。本実施形態においては、ＬＳＩチップ１Ｃに示すように、再構成した。以下に、詳細に説明する。  In this embodiment, it is assumed that each circuit block can be exchanged by the proposed method (scheme) within a small area. In FIG. 8, each circuit block of the LSI chip 1A can be replaced within each 3 × 4 circuit block at the upper left. In the present embodiment, reconfiguration is performed as shown in the LSI chip 1C. This will be described in detail below.

まず、ＬＳＩチップ１Ａの各回路ブロックに記されている数字は、各回路ブロックのクリティカルパス長をそれぞれ示すものであり、ＬＳＩチップ１Ｂの各回路ブロックに記されている数字は、各回路ブロックのトランジスタの性能をそれぞれ示したものである。例えば、ＬＳＩチップ１Ａの回路ブロック２１Ａのクリティカルパス長は、図示のように、「３５」であり、トランジスタの性能は、図示のように、「１９」である。  First, the number written on each circuit block of the LSI chip 1A indicates the critical path length of each circuit block, and the number written on each circuit block of the LSI chip 1B is the number of each circuit block. The performances of the transistors are shown respectively. For example, the critical path length of the circuit block 21A of the LSI chip 1A is “35” as illustrated, and the transistor performance is “19” as illustrated.

ここで、回路ブロック２１Ａは、トランジスタの性能が、回路ブロックのクリティカルパス長を下回っている。このような場合、回路ブロック２１Ａを有しているＬＳＩチップ１は、目標の処理速度で動作しない。  Here, in the circuit block 21A, the transistor performance is below the critical path length of the circuit block. In such a case, the LSI chip 1 having the circuit block 21A does not operate at the target processing speed.

そこで、本実施形態では、ＬＳＩチップ１Ｃに示すように、回路ブロックを置き換えている（再構成する）。詳細に説明すると、ＬＳＩチップ１Ａの回路ブロック２１Ｂは、図示のように、クリティカルパス長が「１９」である。一方、トランジスタの性能が「５０」である。ここで、上述の回路ブロック２１Ａと回路ブロック２１Ｂとを置き換えれば、回路ブロック２１Ａおよび回路ブロック２１Ｂのいずれにおいても、トランジスタの性能が、クリティカルパス長を下回ることがない。そこで、ＬＳＩチップ１Ｃに示すように、回路ブロック２１Ａと回路ブロック２１Ｂとを置き換えている。これにより、ＬＳＩチップ１を目標の処理速度で動作させることができる。なお、ＬＳＩチップ１Ｃに示す、他の回路ブロックにおいても同様である。  Therefore, in this embodiment, the circuit block is replaced (reconfigured) as shown in the LSI chip 1C. More specifically, the circuit block 21B of the LSI chip 1A has a critical path length of “19” as illustrated. On the other hand, the performance of the transistor is “50”. Here, if the circuit block 21A and the circuit block 21B are replaced, the transistor performance does not fall below the critical path length in either the circuit block 21A or the circuit block 21B. Therefore, as shown in the LSI chip 1C, the circuit block 21A and the circuit block 21B are replaced. Thereby, the LSI chip 1 can be operated at a target processing speed. The same applies to other circuit blocks shown in the LSI chip 1C.

なお、本実施の形態では、試作を簡便化するために、それら配置された各機能の各回路ブロックの間のルータビリティー（配線可能性）については考慮しなかった。それゆえ、最適化の領域は、実現可能性を損なうことがないように小さな領域に限定される。  In the present embodiment, in order to simplify the trial production, the routerability (wiring possibility) between the circuit blocks of the respective functions arranged is not considered. Therefore, the area of optimization is limited to a small area so as not to impair the feasibility.

図９に、各機能の各回路ブロックの各クリティカルパスの分布と、作製されたＬＳＩチップの各トランジスタの特性分布とをそれぞれ示す。このとき、各回路ブロックは、２５６（１６×１６）個の各ロジックブロックを有すると想定した。  FIG. 9 shows the distribution of each critical path of each circuit block of each function and the characteristic distribution of each transistor of the manufactured LSI chip. At this time, each circuit block is assumed to have 256 (16 × 16) logic blocks.

再配置による、歩留りおよび処理速度の向上を評価するために、前者の分布は固定し（Ｎｃ＝８０、σｃ＝１６）、後者の分布を、２つの各パラメータ（Ｎｆ、σｆ）によってパラメータ化した。もし、各回路ブロックのトランジスタの性能が、上記各回路ブロックのクリティカルパスの長さより下回れば、上述のように、上記各回路ブロックのＬＳＩチップは、目標の処理速度では動作しない。  In order to evaluate the improvement in yield and processing speed by rearrangement, the former distribution was fixed (Nc = 80, σc = 16), and the latter distribution was parameterized by two parameters (Nf, σf). . If the performance of the transistors in each circuit block falls below the critical path length of each circuit block, as described above, the LSI chip in each circuit block does not operate at the target processing speed.

表１に示すように、３つの条件（小さいコンディション１から、大きなコンディション３）にて半導体デバイスをそれぞれ作製した。それら各コンディションでは、次の等式を満たしている。Ｎｃ＋３σｃ＝８０＋３×１６＝Ｎｆ−３σｆ  As shown in Table 1, semiconductor devices were respectively manufactured under three conditions (from a small condition 1 to a large condition 3). Each of these conditions satisfies the following equation: Nc + 3σc = 80 + 3 × 16 = Nf−3σf

図１０〜図１２は、各動作処理速度を、目標の処理速度によって標準化したものである。表１は、本実施形態の方法と、従来の方法とでの、歩留りと処理速度の平均とを示した。各機能の各ブロックは、２５６×２５６のアレイ内に配置されている。最適化のための領域の大きさは、４×４に設定され、作製されたＬＳＩチップの数は１０００である。

10 to 12, each operation processing speed is standardized according to a target processing speed. Table 1 shows the average yield and processing speed in the method of this embodiment and the conventional method. Each block of each function is arranged in a 256 × 256 array. The size of the area for optimization is set to 4 × 4, and the number of manufactured LSI chips is 1000.

条件（Ｃｏｎｄ．）１では、従来の固定配置の場合、歩留りが０％であったが、本実施形態の再配置により最適化した配置の場合、５６．１％であった。条件（Ｃｏｎｄ．）２、３においては、歩止まりが、それぞれ、１００％となり、処理速度の平均も、従来の固定式と比べ、それぞれ、１４％、３５％改善されていることがわかる。  In the condition (Cond.) 1, the yield was 0% in the case of the conventional fixed arrangement, but it was 56.1% in the arrangement optimized by the rearrangement of the present embodiment. Under the conditions (Cond.) 2 and 3, the yield is 100%, and the average processing speed is improved by 14% and 35%, respectively, compared to the conventional fixed type.

次に、設計マージンについて検討した。前述した通り、本実施の形態の再構成においては、動作速度分布の中心値の設定が設計マージンの設定を行っていることに相当する。そこで、この中心値を少しずつ変更しながら再構成を繰り返すことにより、本実施形態の設計方法の設計マージンに対する効果を検討した。  Next, the design margin was examined. As described above, in the reconfiguration according to the present embodiment, the setting of the center value of the operation speed distribution corresponds to the setting of the design margin. Therefore, the effect on the design margin of the design method of the present embodiment was examined by repeating the reconstruction while changing the center value little by little.

本検討では、動作速度分布のばらつき幅は、中心値の６％であるとした。回路構成の（論理ブロック段数換算）クリティカルパス長は最長１９段に設定している。  In this study, the variation width of the operation speed distribution is assumed to be 6% of the center value. The critical path length (converted to the number of logical block stages) of the circuit configuration is set to 19 stages at the longest.

もし、特性ばらつきが一切起こらないのであれば、すなわちチップ上のロジックブロックの動作速度が全て中心値に一致するならば、理想的には動作速度の中心値が１９．００の状態で歩留まり１００％となり、１９．００より少しでも小さければ歩留まり０％となるはずである。  If no characteristic variation occurs, that is, if the operation speed of all logic blocks on the chip matches the center value, ideally the yield is 100% with the center value of the operation speed being 19.00. The yield should be 0% if it is a little smaller than 19.00.

そこで、本検討では、動作速度分布の中心値が１９．００のとき、設計マージンが０であると考え、中心値の１９．００との差を設計マージンとみなす。さらに、この設計マージンを１９．００で割って百分率で示す。  Therefore, in this examination, when the central value of the operation speed distribution is 19.00, it is considered that the design margin is 0, and the difference from the central value of 19.00 is regarded as the design margin. Furthermore, this design margin is divided by 19.00 and expressed as a percentage.

まず、設計マージン０．８０（４．２％）で１万チップの評価を行うと固定配置で歩留まり９９．９８％、ばらつきを補償した配置では完全に１００．００％となる。この状態から設計マージンを０．０５きざみ（０．２６％きざみ）で減少させながら、各マージンに対し１万チップ中の歩留まりを求めた結果を図１３に示す。  First, when 10,000 chips are evaluated with a design margin of 0.80 (4.2%), the yield is 99.98% in the fixed arrangement and is completely 100.00% in the arrangement in which the variation is compensated. FIG. 13 shows the result of obtaining the yield in 10,000 chips for each margin while reducing the design margin from 0.05 to 0.05 in increments of 0.26%.

固定配置ではすぐに歩留まりの低下が始まるが、ばらつきを考慮した配置（再構成）ではマージン０まで１００％を維持し、マイナスになると急激に低下を始める。すなわち、この検討モデルでは設計マージンは必要ないという結論になる。この時点で固定配置の場合の歩留まりは１０％以下にまで低下している。以上の検討結果から、本実施形態の設計方法は設計マージンの削減にも非常に有効であると言える。  In the fixed arrangement, the yield starts to decrease immediately, but in the arrangement (reconstruction) considering the variation, 100% is maintained up to the margin 0, and when it becomes negative, the yield starts to decrease rapidly. In other words, it can be concluded that a design margin is not necessary in this study model. At this time, the yield in the case of the fixed arrangement has decreased to 10% or less. From the above examination results, it can be said that the design method of this embodiment is very effective in reducing the design margin.

（結論）
本実施形態では、再配置可能な半導体デバイスを用いて、歩留りおよび処理速度を向上できる半導体デバイスおよびその設計方法について説明した。ＬＵＴアレイのＬＳＩチップは、各ＬＵＴのプロセスのばらつきを測定できるように、９０ｎｍスケールのＣＭＯＳ製造技術にて作製された。(Conclusion)
In the present embodiment, the semiconductor device that can improve the yield and the processing speed by using the semiconductor device that can be rearranged and the design method thereof have been described. The LSI chip of the LUT array was manufactured by a 90 nm scale CMOS manufacturing technology so that the process variation of each LUT could be measured.

本実施形態に係る再配置の結果、得られた半導体デバイスとしてのＬＳＩチップの歩留りを改善でき、かつ、処理速度も最大３５％向上できることがわかった。  As a result of the rearrangement according to the present embodiment, it was found that the yield of the LSI chip as the obtained semiconductor device can be improved, and the processing speed can be improved by up to 35%.

なお、上記半導体デバイス（ＬＳＩチップ１）のロジックブロック１１は、それぞれ、フィールドプログラマブルデバイスが望ましく、また、それぞれ、フラクタル状に配置されていることが望ましい。  Each of the logic blocks 11 of the semiconductor device (LSI chip 1) is preferably a field programmable device and is preferably arranged in a fractal shape.

また、ロジックブロック１１は、それぞれ、任意の論理関数を実現するための、論理を記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとをそれぞれ備え、前記測定回路は、測定用パルス生成回路と、検出回路とを備え、上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを印加するためのものであり、上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリップフロップの出力を検出するためのものであってもよい。  Each of the logic blocks 11 includes a circuit element for storing logic for realizing an arbitrary logic function, and a flip-flop for storing an output of the circuit element. A measurement pulse generation circuit and a detection circuit, the measurement pulse generation circuit generating a first pulse and a second pulse delayed by a predetermined amount with respect to the first pulse, and for each flip-flop The first pulse and the second pulse are applied, and the detection circuit is connected for each predetermined number of flip-flops and detects the output of the connected flip-flops. There may be.

さらに、ロジックブロック１１の特性は、クリティカルパスの長さであってもよい。  Further, the characteristic of the logic block 11 may be the length of the critical path.

尚、発明を実施するための最良の形態の項においてなした具体的な実施態様または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する特許請求の範囲内で、いろいろと変更して実施することができるものである。  It should be noted that the specific embodiments or examples made in the best mode for carrying out the invention are merely to clarify the technical contents of the present invention, and are limited to such specific examples. The present invention should not be construed as narrowly defined but can be implemented with various modifications within the spirit of the present invention and the scope of the following claims.

本発明に係る半導体デバイスおよびその設計方法は、プロセススケールをナノスケールとして高集積化を図っても、上記高集積化に伴う特性のばらつきの影響を、最構成によって抑制できて歩留りを向上でき、かつ処理速度も改善できるので、専用ＬＳＩ（ＡＳＩＣ）といった半導体製造の産業全般な用途に好適に適用できる。  The semiconductor device and the design method thereof according to the present invention can improve the yield by suppressing the influence of the characteristic variation due to the high integration by the most configuration even if the process scale is a nanoscale and high integration is achieved. In addition, since the processing speed can be improved, it can be suitably applied to general industrial uses of semiconductor manufacturing such as dedicated LSI (ASIC).

Claims (6)

基板と、
上記基板上に、複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路と、
上記基板上に形成された、各情報処理回路の特性を測定するための測定回路と、
を有していることを特徴とする半導体デバイス。A substrate,
On each of the above substrates, a plurality of information processing circuits formed in cascade with each other and capable of changing functions;
A measurement circuit for measuring the characteristics of each information processing circuit formed on the substrate;
A semiconductor device comprising: 前記各情報処理回路は、それぞれ、フィールドプログラマブルデバイスであることを特徴とする請求項１記載の半導体デバイス。  2. The semiconductor device according to claim 1, wherein each of the information processing circuits is a field programmable device. 前記各情報処理回路は、それぞれ、フラクタル状に配置されていることを特徴とする請求項１または２記載の半導体デバイス。  3. The semiconductor device according to claim 1, wherein each of the information processing circuits is arranged in a fractal shape. 前記各情報処理回路は、それぞれ、任意の論理関数を実現するための、論理を記憶しておく回路素子と、上記回路素子の出力を記憶するためのフリップフロップとをそれぞれ備え、
前記測定回路は、測定用パルス生成回路と、検出回路とを備え、
上記測定用パルス生成回路は、第一パルスと、第一パルスに対し所定量遅延させた第二パルスとを生成し、各フリップフロップに対し、上記第一パルスと第二パルスとを印加するためのものであり、
上記検出回路は、各フリップフロップの所定数毎に接続され、上記接続されたフリップフロップの出力を検出するためのものであることを特徴とする請求項１ないし３の何れか１項に記載の半導体デバイス。Each of the information processing circuits includes a circuit element for storing logic for realizing an arbitrary logic function and a flip-flop for storing an output of the circuit element, respectively.
The measurement circuit includes a measurement pulse generation circuit and a detection circuit,
The measurement pulse generation circuit generates a first pulse and a second pulse delayed by a predetermined amount with respect to the first pulse, and applies the first pulse and the second pulse to each flip-flop. And
4. The detection circuit according to claim 1, wherein the detection circuit is connected for each predetermined number of flip-flops and detects an output of the connected flip-flops. 5. Semiconductor device. 前記各情報処理回路の特性は、クリティカルパスの長さであることを特徴とする請求項１ないし４の何れか１項に記載の半導体デバイス。  5. The semiconductor device according to claim 1, wherein the characteristic of each information processing circuit is a critical path length. 複数、互いに縦続に接続されてそれぞれ形成され、機能が変更可能な各情報処理回路を基板上に有する半導体デバイスの設計方法において、
上記各情報処理回路の特性をそれぞれ測定し、
上記各特性のバラツキによる半導体デバイスの性能劣化を抑制するように、上記各情報処理回路の機能を変更して上記各情報処理回路を再構成することを特徴とする半導体デバイスの設計方法。In a method for designing a semiconductor device having a plurality of information processing circuits formed on a substrate, each of which is formed by being connected to each other in cascade and having a function changeable,
Measure the characteristics of each information processing circuit,
A method for designing a semiconductor device, comprising: reconfiguring each information processing circuit by changing a function of each information processing circuit so as to suppress performance deterioration of the semiconductor device due to variation in each characteristic.

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