WO2006082619A1 - 記憶装置、および該記憶装置のリファレンスセル調整方法 - Google Patents

記憶装置、および該記憶装置のリファレンスセル調整方法 Download PDF

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WO2006082619A1
WO2006082619A1 PCT/JP2005/001334 JP2005001334W WO2006082619A1 WO 2006082619 A1 WO2006082619 A1 WO 2006082619A1 JP 2005001334 W JP2005001334 W JP 2005001334W WO 2006082619 A1 WO2006082619 A1 WO 2006082619A1
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reference cell
state
current
adjustment
bias
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PCT/JP2005/001334
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English (en)
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Inventor
Katsutoshi Suito
Yoshichika Nakaya
Original Assignee
Spansion Llc
Spansion Japan Limited
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming

Definitions

  • the present invention relates to a storage device including a reference cell with high accuracy for detecting a data state of a memory cell, and a reference cell adjustment method for the storage device.
  • a memory device includes a reference cell for detecting the data state of the memory cell.
  • the magnitude of the current flowing through the memory cell and the reference cell should be compared in a verify operation of a memory cell in which an erase operation, a program operation, etc. are performed, and a read operation of stored data.
  • the threshold voltage of the non-volatile transistor provided in the reference cell must be adjusted to an appropriate value.
  • reference cells have been adjusted by being controlled by an external memory tester device. For example, by measuring the current flowing through the non-volatile transistor of the biased reference cell and adjusting the applied bias so that a predetermined current value is detected, the threshold voltage is adjusted to an appropriate state. is there.
  • BIST built-in self test
  • Patent Document 1 discloses a method of programming a core cell. Several program stages are provided, and when the selected programming stage passes, the program proceeds to the next programming stage where the programming conditions are weakened. This process is repeated, and the core cell is programmed by verifying the programming of the last stage.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2003-323793 Disclosure of the invention
  • Patent Document 1 it is intended that the programming condition is weakened according to the degree of programming and the core cell is not put into an excessive programming state by gradually reducing the programming condition and repeating programming. It is a thing.
  • the present invention has been made in view of the background art described above, and includes a plurality of reference states including a lower limit state and an upper limit state when adjusting the reference data state of the reference cell, and includes reference data of the reference cell.
  • An object of the present invention is to provide a storage device capable of accurately adjusting the reference data state of a reference cell by confirming the state, and a reference cell adjustment method for the storage device.
  • a storage device of the present invention made to achieve the above object is a storage device including a reference cell referred to when determining a data state of a memory cell, and is a reference reference data state of a reference cell. And a second reference unit that provides an upper limit state, and a comparison unit that compares the reference data state of the reference cell with the lower limit state and the upper limit state. To do.
  • a reference cell adjustment method for a storage device is a reference cell adjustment method for a storage device including a reference cell that is referred to when determining the data state of the memory cell. Comparing the state with a lower limit state in the set reference data state of the reference cell, and comparing the reference data state with an upper limit state in the set reference data state.
  • the reference data state of the reference cell is adjusted to the set reference data state
  • the reference data state of the reference cell is compared with the lower limit state in the set reference data state.
  • both the lower limit state and the upper limit state of the set reference data state are grasped, and the reference data state is adjusted between the upper Z lower limit state. It is possible to confirm whether or not the force
  • the reference cell reference data state is accurately changed. It can be adjusted to the set reference data state, and variations in the reference cell reference data state can be reduced.
  • FIG. 1 is a circuit block for adjusting a reference cell of a nonvolatile memory device exemplified as an embodiment.
  • FIG. 2 is a circuit diagram of a gate bias voltage control circuit.
  • FIG. 3 is a diagram showing a bias voltage at which a gate bias voltage control circuit power is also output in response to a bias control signal (REG (5: 0)).
  • REG bias control signal
  • FIG. 4 is a cross-sectional view of a nonvolatile transistor provided in a reference cell.
  • FIG. 5 is a diagram showing a bias voltage application state to a reference cell in each operation mode.
  • FIG. 6 is a circuit diagram of a first Z second reference unit.
  • FIG. 7 is a circuit diagram of a sense amplifier.
  • FIG. 8 is a diagram showing the relationship between the state of a reference cell and comparison result signals (REFOP, REFER).
  • FIG. 9 is a flowchart showing a reference cell adjustment method.
  • FIG. 10 is a timing chart showing reference cell adjustment operation.
  • a non-volatile memory device including a memory cell including a non-volatile transistor having a floating gate will be described as an example of the memory device.
  • This type of storage device is called a flash memory.
  • data is stored by the difference in threshold value.
  • the charge accumulation state in the floating gate that is, the data state is stored in the reference cell and is compared with the set reference data state.
  • the reference cell includes a non-volatile transistor having the same configuration as the non-volatile transistor of the memory cell, and a predetermined charge amount is accumulated in the floating gate.
  • the comparison operation is performed by comparing the currents flowing through the nonvolatile transistors when the same bias is applied to the nonvolatile transistors of the memory cell and the reference cell. This is a so-called verify operation.
  • Reference cells used for verify operations include erase, program, soft program, over-erase correction, and read. A dedicated set reference data state is stored for each verify operation, and the verify operation is performed with reference cells.
  • the circuit block diagram of FIG. 1 is a circuit portion for adjusting a reference cell in the nonvolatile memory device.
  • the reference cell 11 is provided for each erase state, program state, soft program state, over-erase correction state, read state (verify state), and the like.
  • the storage device is configured to have a plurality of banks, it may be possible to provide the reference cell 11 for each bank.
  • a predetermined voltage noise is applied by the verify operation, the current flowing through the nonvolatile transistor (see Fig. 4) of the reference cell is changed to the non-volatile state of the memory cell (not shown) to which the same bias is applied. Compare with the current flowing through the transistor. Thereby, the data state in the memory cell is detected.
  • the reference cells 11 are selected by the selectors 9 and 13.
  • the selection operation by the selectors 9 and 13 is output from the control circuit 1 described later. This is performed according to the selection signal SEL.
  • the reference data state is adjusted for each selected reference cell 11. As will be described later, the reference data state is adjusted by accumulating charges in the floating gate of the non-volatile transistor provided in the reference cell 11 !.
  • the control circuit 1 that controls the adjustment operation outputs various control signals and receives feedback of the adjustment result.
  • the control circuit 1 adjusts the reference cell 11 to the set reference data state according to a predetermined adjustment procedure described later in FIG.
  • the control circuit 1 is, for example, a BIST control circuit. This is the case where the automatic diagnosis function by BIST includes the adjustment function of the reference cell reference data state.
  • the reference cell 11 for detecting the data state in the memory cell can be adjusted to the set reference data state.
  • the control circuit 1 controls the gate bias voltage control circuit 3, the positive voltage generation circuit 5, and the negative voltage generation circuit 7 in addition to the selectors 9 and 13. Further, the sense amplifiers 19, 21, and 23 for verification are controlled.
  • the gate bias voltage control circuit 3 is applied to the gate source terminal REF—G of the reference cell 11 during a program operation and a verify operation (read operation). Or outputs a specified voltage bias (during verify operation). Activated by enable signal EN from control circuit 1. Then, the adjustment voltage bias or the predetermined voltage bias is variably controlled according to the 6-bit bias control signal REG (5: 0).
  • the positive voltage generation circuit 5 supplies a positive voltage noise to the drain source terminal REF-D and the well source terminal REF-WL of the reference cell 11.
  • a positive voltage bias is supplied to the well source terminal REF—WL, and the drain operation terminal REF—PGM is supplied from the program operation command REF—PGM from the control circuit 1. — Supply a positive voltage bias to D.
  • the negative voltage generation circuit 7 supplies a negative voltage bias to the negative power source terminal REF-N of the reference cell 11.
  • a negative voltage bias is supplied to the negative power source terminal REF_N.
  • the negative power source terminal REF_N It is connected to the gate terminal (G) of the reference cell by a control circuit (not shown).
  • the gate terminal (G) of the reference cell 11 is biased to a negative voltage.
  • the negative power source terminal REF—N connected to the circuit 7 is connected to the gate terminal (G), drain terminal (D), and well terminal (WL) of the reference cell 11 selected in the selector 9. Are connected to each other.
  • the reference cell 11 selected to apply a voltage bias by the selector 9 is connected to the data bus REF-DB for the reference cell via the selector 13.
  • the data bus REF—DB is connected to the input terminal (I) of the sense amplifier 19.
  • the verify control signal REF—V output from the control circuit 1 is input to the enable terminal (EN), and the data current is amplified in accordance with the verify control signal REF—V.
  • the amplified data current is voltage converted and output as an amplified signal REFO.
  • the data bus REF-DB is connected to the drain terminal of a nonvolatile transistor provided in the reference cell 11.
  • the input terminal (I) of the sense amplifier 19 is maintained at the verify read voltage and applied to the drain terminal of the nonvolatile transistor of the reference cell 11.
  • the electric current flowing in the data bus REF-DB is stored in the non-volatile transistor according to the amount of accumulated charge in the reference data state V The flow is determined.
  • the first and second reference units 15 and 17 are used for the verify operation of the reference cell 11.
  • the first reference unit 15 provides a lower limit state of the set reference data state
  • the second reference unit 17 provides an upper limit state of the set reference data state.
  • the set reference data state of the reference cell 11 refers to a nonvolatile transistor when a predetermined voltage bias and verify read voltage are applied to the nonvolatile transistor provided in the reference cell 11. It is determined as the allowable current range flowing through the transistor.
  • the lower limit state provided by the first reference unit 15 provides the lower limit current of the allowable current range
  • the upper limit state provided by the second reference unit 17 provides the upper limit current of the allowable current range.
  • the signals are input to the input terminals (I) of the sense amplifiers 21 and 23 via the lower limit current bus DBL and the upper limit current bus DBH, respectively.
  • the verify control signal REF—V output from the control circuit 1 is input to the enable terminal (EN) in the same manner as the sense amplifier 19.
  • the lower Z upper limit current input to the input terminal (I) is amplified according to the verify control signal REF—V.
  • the amplified lower Z upper limit current is voltage converted and output as amplified signals LO and HO.
  • the amplified signal REFO output from the sense amplifier 19 and indicating the reference data state of the reference cell 11 is compared with the amplified signal LO corresponding to the lower limit current and the amplified signal HO corresponding to the upper limit current.
  • the amplified signal REFO is input to the inverting input terminal of the comparator 25 and the non-inverting input terminal of the comparator 27.
  • the amplified signals LO and HO are input to the non-inverting input terminal of the comparator 25 and the inverting input terminal of the comparator 27, respectively.
  • the comparison result signals REFOP and REFER of the comparators 25 and 27 are fed back to the control circuit 1.
  • the reference cell 11 is adjusted according to the comparison result signals REFOP and REFER.
  • FIG. 2 is a circuit example of the gate bias voltage control circuit 3.
  • the ladder resistor network RA, the level shifter LS connected to each input terminal P0 to P5 of the ladder resistor network RA, the NMOS transistors MN1 and MN2 that connect both terminals of the ladder resistor network RA to the ground potential, and the ladder And a notch circuit BUF that receives the output terminal X of the resistor network RA.
  • the level shifter LS shifts the level of the enable signal and outputs it to the NMOS transistors MN1 and MN2.
  • the level shifter LS performs level conversion of the high level voltage of the bias control signal REG (5: 0) and the enable signal EN from the power supply voltage supplied to the control circuit 1 to the high level voltage VH.
  • the converted 6-bit signal is input to the input terminals P0 to P5 of the ladder resistor network RA.
  • the input terminals P0 to P5 are connected in series with a resistance element having a resistance value R through a resistance element having a resistance value 2R! Connected to each connection point.
  • Resistance scale The NMOS transistors MN1 and MN2 are connected to both ends of the resistor elements connected in series via a resistor element having a resistance value of 2R.
  • the other terminal of the NMOS transistor is connected to the ground potential as the source terminal.
  • the other end of the 2R resistance element connected to the input terminal P5 is the output terminal X.
  • the bias control signal REG 5: 0
  • the bias control signal REG (0) is LSB
  • the bias control signal REG (5) is MSB.
  • FIG. 3 shows a noise voltage V (REF ⁇ G) that is controlled according to the bias control signal REG (5: 0) and output from the gate bias voltage control circuit 3.
  • the bias voltage V (REF-G) increases or decreases as the 6-bit signal bias control signal REG (5: 0) increases or decreases.
  • the input terminals PO to P5 of the ladder resistor network RA in Fig. 2 are all at the high voltage VH.
  • both terminals of a series-connected resistance element are at ground potential (OV). If the voltage value of the output terminal X is derived from the theory of the electrical network, it can be derived that the voltage of the high voltage VH is approximately 2Z3 ((2Z3) VH).
  • FIG. 4 shows a non-volatile transistor provided in the reference cell 11.
  • a source terminal (S) and a drain terminal (D) are formed with an N + diffusion region on P-well.
  • a floating gate (FG) and a control gate (CG) are stacked between a source terminal (S) and a drain terminal (D) with a gate oxide film (not shown) interposed therebetween.
  • the control gate (CG) is the gate terminal (G).
  • P-well is the end of the well through the P + diffusion layer Connected to child (WL).
  • FIG. 5 shows bias conditions applied to each terminal in each operation.
  • the case of channel erase is illustrated.
  • Negative voltage V (REF-N) is applied to the gate terminal (G). This is a negative voltage generated by the negative voltage generation circuit 7 (Fig. 1).
  • the source terminal (S) and drain terminal (D) are in a floating state.
  • a positive voltage V (REF—WL) is applied to the well terminal (WL). This is a positive voltage generated by the positive voltage generation circuit 5 (Fig. 1).
  • a positive voltage V (REF—G) is applied to the gate terminal (G).
  • Gate bias voltage control circuit 3 (a positive voltage generated according to Fig. D.
  • the source terminal (S) is maintained at the ground potential, and the positive voltage V (REF_D) is applied to the drain terminal (D).
  • This is a positive voltage generated by the voltage generation circuit 5 (Fig. 1), and the well terminal (WL) is set to the ground potential, in which case the positive voltage V (REF_G) force is output from the gate bias voltage control circuit 3
  • This is an adjustment voltage bias which is variably controlled according to the bias control signal REG (5: 0), and can control the voltage stress related to the program operation by making the gate bias voltage during the program operation of the reference cell 11 variable. it can.
  • a positive voltage V (RD) is applied to the gate terminal (G). This is a positive voltage generated by the gate bias voltage control circuit 3 (Fig. 1).
  • the source terminal (S) is maintained at the ground potential, and the positive voltage V (REF-DB) is applied to the drain terminal (D). This is the verify read voltage applied in the sense amplifier (Fig. 7) described later.
  • the luer terminal (WL) is at ground potential.
  • the positive voltage V (RD) is a predetermined voltage bias output from the gate bias voltage control circuit 3 controlled in accordance with a predetermined bias control signal REG (5: 0).
  • FIG. 6 is a circuit example of the first and second reference units 15 and 17. It is configured with a resistance element. One terminal of the resistance element is connected to the ground potential, and the other terminal is connected to the lower limit current bus DBLZ upper limit current bus DBH. As will be described later, the lower limit current bus DBL and the upper limit current bus DBH are set to a predetermined voltage by the sense amplifiers 21 and 23. The value of the current flowing in is determined. The resistance of the resistance element of the first reference section 15 that outputs the lower limit current The resistance value RH of the resistance element of the second reference portion 17 that outputs the upper limit current is set to be smaller than the resistance value RL (RH is RL).
  • FIG. 7 is a circuit example of the sense amplifiers 19, 21, and 23.
  • the input terminal (I) is connected to the gate terminal of the NMOS transistor MN4.
  • the enable terminal (EN) is connected to the input terminal of inverter gate II.
  • the output terminal of the inverter gate II is connected to the gate terminals of the NMOS transistor MN3 and the PMOS transistors MP1 and MP2.
  • the source terminals of the PMOS transistors MP 1 and MP 2 are connected to the power supply voltage VCC, and the source terminals of the NMOS transistors MN 3 and MN 4 are connected to the ground potential.
  • the drain terminal of the PMOS transistor MP1 is connected to the output terminal (O) via the resistance element R1, and is also connected to the drain terminal of the NMOS transistor MN5.
  • the source terminal of the NMOS transistor MN5 is connected to the input terminal (I) and to the drain terminal of the NMOS transistor MN3.
  • the drain terminal of the PMOS transistor MP2 is connected to the gate terminal of the NMOS transistor MN5 via the NMOS transistor MN6 and to the drain terminal of the NMOS transistor MN4.
  • the gate terminal of the NMOS transistor MN6 is connected to the power supply voltage VCC.
  • the operation of the sense amplifier will be described.
  • the amplification operation is started when the high-level verify eye control signal REF-V is input to the enable pin (EN).
  • EN enable pin
  • a low level signal is supplied to the gate terminals of the NMOS transistor MN3 and the PMOS transistors MP1 and MP2 via the inverter gate II, so that the NMOS transistor MN3 is turned off and the PMOS transistors MP1 and MP2 are turned on.
  • the high-level voltage level is applied to the gate terminal of the NMOS transistor MN5 through the NMOS transistor MN6 by the PMOS transistor MP2 in the conductive state, and the NMOS transistor MN5 becomes conductive.
  • the reference cell 11 is A current path to the 1Z second reference portion 15, 17 is formed.
  • the current value that flows through this current path is the resistance value of resistor R1, the conduction state of NMOS transistor MN5, and the reference cell.
  • the 11 non-volatile transistors! / ⁇ are determined according to the resistance elements of the first Z second reference parts 15 and 17.
  • This current value is controlled to a substantially constant current value by controlling the input terminal (I) to a substantially constant voltage level by the feedback configuration including the NMOS transistors MN4 and MN5. That is, when the current capability of the NMOS transistor MN5 increases, a larger current flows to the input terminal (I) force reference cell 11 or the first Z second reference section 15, 17 and the voltage level of the input terminal (I) increases. To do.
  • the increase in voltage level at the input terminal (I) increases the voltage level to the gate terminal of the NMOS transistor MN4, increasing the current capability of the NMOS transistor MN4.
  • Increasing the current capability of the NMOS transistor MN4 lowers the voltage level of the gate terminal of the NMOS transistor MN5 and decreases the current capability of the NMOS transistor MN5. Conversely, when the current capability of NMOS transistor MN5 decreases, the voltage level at input terminal (I) decreases. The voltage level at the input terminal (I) decreases and the current capability of the NMOS transistor MN4 decreases. As a result, the voltage level of the gate terminal of the NMOS transistor MN5 increases, and the current capability of the NMOS transistor MN5 increases.
  • a feedback component voltage application unit composed of NMOS transistors MN4 and MN5, and the voltage V (I) of the input terminal (I) controlled to a substantially constant voltage level is It is an example of the voltage applied to the drain terminal of a memory cell or one end of a resistance element.
  • the low level verify control signal REF-V when the low level verify control signal REF-V is input to the enable terminal (EN), it enters a halt state.
  • the high level signal power is supplied to the gate terminals of the NMOS transistor MN3 and the PMOS transistors MP1 and MP2 via the inverter gate II.
  • the NMOS transistor MN3 is turned on, and the PMOS transistors MP1 and MP2 are turned off.
  • the first reference unit 15 and the second reference are made.
  • the state of the reference cell 11 can be confirmed for each state of the unit 17.
  • the current flowing through the reference cell 11 is compared with the lower Z upper limit current I (DBL) / ⁇ (DBH) with respect to the verify read voltage V (I) of the sense amplifiers 19, 21, and 23.
  • the In the erase state ER a larger current flows than the upper limit current I (DBH).
  • the voltage is converted by the sense amplifiers 19 and 23 to reverse the magnitude relationship, and the amplified signal REFO becomes a lower voltage level than the amplified signal HO.
  • Comparator 27 causes comparison result signal REFER to go low.
  • O—PGM a smaller current flows than the lower limit current I (DBL).
  • the voltage is converted by the sense amplifiers 19 and 21, and the magnitude relation is reversed, and the amplified signal REFO becomes a higher voltage level than the amplified signal LO.
  • Comparator 25 causes comparison result signal REFOP to go low.
  • an intermediate current flows between the lower Z upper limit current I (DBL) Zl (DBH).
  • Comparison result signals REFER and REFOP are both set to high level by comparators 25 and 27.
  • the voltage is converted by the sense amplifiers 19, 21, and 23 and the magnitude relationship is reversed.
  • the horizontal axis shows the voltage value V (REFO) of the amplified signal REFO, and the vertical axis shows. Indicates the current I (REF—DB) flowing through the data bus RE F—DB.
  • FIG. 9 shows a flow of an adjustment method for the reference cell 11.
  • the erase operation mode is set as the operation mode (S2).
  • the nonvolatile transistor is erased to release the floating gate charge.
  • the next verify operation is performed with the first reference unit 15 (S6). If the current flowing through the reference cell 11 is larger than the lower limit current I (DBL) (S6: T), it is confirmed that the nonvolatile transistor of the reference cell is within the allowable current range in the programmed state. The adjustment flow of the reference cell 11 is finished.
  • DBL lower limit current
  • the operation mode is set to the erase operation mode.
  • the bias control signal REG (5: 0) output from the control circuit 1 is updated by 1 bit to a smaller value (S8).
  • the repeat variable RETNO is incremented by 1 (S9), and it is confirmed that the maximum number of repeats is not reached (10 ⁇ ), and the procedure proceeds to procedure (34). Since the erase operation mode is set, the erase operation is performed by the verify operation (S4) or the voltage stress operation (S3). After the erase operation is completed, the program operation mode is set according to the procedure (S12), and the program voltage stress (S3) and verify operation (S4, S6) are performed.
  • FIG. 10 is an operation timing waveform showing the adjustment operation of the reference cell 11.
  • the storage device is assumed to be composed of 5 banks, and each bank is provided with a reference cell (1) and an additional (5)! /.
  • the operation waveforms when adjusting each of the reference cell (1) and (5) are shown.
  • an erasing operation is performed as an initialization operation in response to the erasing command REF-ER of the control circuit 1 at a low level.
  • the application of voltage stress and the subsequent verify operation are performed for each reference cell 11 by the selectors 9 and 13.
  • the verify operation is performed according to the high level of the verify control signal REF-V.
  • the gate terminal is biased by a predetermined voltage bias controlled by the bias control signal REG (5: 0), which is a decimal value of 35, and the verify operation is performed.
  • REG bias control signal
  • the comparison result signal REFER becomes low level.
  • the erasing operation is sequentially performed by switching the selection of the reference cell 11. Note that the voltage stress on the gate terminal in the erase operation is a negative voltage. Since the negative voltage generated by the negative voltage generation circuit 7 is applied, 0 is output as a decimal value for the bias control signal REG (5: 0).
  • the gate bias voltage control circuit 3 is disabled by the low level enable signal EN.
  • the high-level program operation command REF-PGM is output from the control circuit 1, and the program operation is started. Similarly to the erase operation, the program operation is performed for each reference cell 11 by the selectors 9 and 13. The application of voltage stress and the subsequent verify operation are performed for each reference cell 11 by the selectors 9 and 13.
  • the voltage stress is applied by biasing the gate terminal with an adjustment voltage bias controlled by a bias control signal REG (5: 0) which is 29 in decimal value.
  • REG bias control signal
  • the verify operation is performed in response to the high level of the verify control signal REF-V following the application of the adjustment voltage bias.
  • a bias control signal REG (: 0), which is a decimal value of 35, causes the gate terminal to be negated by a predetermined voltage bias to be controlled, and a verify operation is performed.
  • REFER a decimal value of 35
  • the comparison result signals REFER and REFOP are both set to the high level, so that the reference cell 11 is programmed within the allowable current range. It is confirmed.
  • the reference cells 11 are sequentially selected and the program operation proceeds (reference cells (1) to (3) in the figure).
  • the control circuit 1 that has received the high-level comparison result signal REFER and the low-level comparison result signal REFOP proceeds to readjustment processing.
  • Erase operation command REF—ER is set to high level
  • program operation command REF—PGM is set to low level to execute erase operation and initialize the reference cell.
  • the control circuit 1 sets the value of the bias control signal REG (5: 0) to 28 as a decimal value, which is 1 from the value 29 in the previous program operation. Output the reduced value.
  • the adjustment voltage noise output from the gate bias voltage control circuit 3 has a voltage value smaller by (2Z3) VH X (1Z96) than the previous voltage bias. The voltage stress on the reference cell 11 during program operation is alleviated.
  • the reference cell 11 can be programmed more gently, and excessive stress application that is programmed to an overprogram state is suppressed.
  • the variable RETNO is incremented by 1.
  • the number of adjustment routine iterations can be controlled.
  • the variable RETNO is a variable that is processed in the control circuit 1 and is not explicitly described in the circuit. Needless to say, if the counter circuit or the like is provided in the control circuit 1 or separately from the control circuit 1, the number of repetitions of the adjustment routine can be controlled.
  • the lower limit state and the upper limit state of the set reference data state in the reference cell that is, the current I (REF-DB) that flows when a predetermined voltage bias is applied to the nonvolatile transistor of the reference cell. It is possible to confirm whether the force can be adjusted within the lower limit Z upper limit current I (DGL) / ⁇ (DB H) of the allowable current range.
  • the reference cell When charge is stored in the floating gate (FG) by performing a program operation after initialization by the erase operation, the reference cell is generated by the upper limit current I (DBH) in addition to the lower limit current I (DBL). Since the current I (REF-DB) flowing through is detected, not only an insufficient program state but also an excessive program state, that is, an over program state can be detected. [0076]
  • the reference cell current amount is accurately adjusted within the allowable current range even when the reference cell adjustment conditions are not optimized or the adjustment state varies due to manufacturing variations of the reference cell, etc. And variation in reference cells can be reduced.
  • the voltage value of the adjustment voltage noise output from the gate bias voltage control circuit 3 can be variably controlled according to the value of the 6-bit bias control signal REG (5: 0).
  • the voltage stress during program operation can be reduced at each voltage step of 64 divisions, preventing the occurrence of an overprogram state due to excessive stress application.
  • the bit value of the bias control signal REG (: 0) is decremented by 1 from 29 to 28 as a decimal value when the program operation results in an overprogram condition.
  • the present invention is not limited to this. The rate of reduction can be determined as appropriate.
  • FIG. 10 shows the case where all the reference cells (1) to (5) are processed again at the time of readjustment, but the present invention is not limited to this. Needless to say, readjustment can be performed only for the reference cell in which the overprogram condition is detected.
  • the erase operation which is an initialization operation prior to the program operation, also includes a plurality of values including the lower limit Z upper limit current and further an intermediate current. It is conceivable to perform a verify operation on the reference current value. As a result, the state of the reference cell due to the erase operation can be accurately controlled, and variations in the erase state such as overerasing can be suppressed.

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Abstract

　リファレンスセル１１の調整を行なうにあたり、第１および第２参照部１５、１７はリファレンスセル１１のベリファイ動作に使用され、リファレンスセル１１に備えられている不揮発性トランジスタが流す許容電流範囲の下限電流を第１参照部１５が提供し、上限電流を第２参照部１７が提供する。センスアンプ１９から出力されるリファレンスセル１１の増幅信号ＲＥＦＯは、センスアンプ２１、２３から出力される下／上限電流に応じた増幅信号ＬＯ／ＨＯと比較され、不揮発性トランジスタの流す電流が、許容電流範囲の下限電流と上限電流との間にあるか否かのベリファイ動作が行なわれる。

Description

明 細 書
記憶装置、および該記憶装置のリファレンスセル調整方法
技術分野
[0001] 本発明は、メモリセルのデータ状態を検出する精度のよいリファレンスセルを備える 記憶装置、および記憶装置のリファレンスセル調整方法に関するものである。
背景技術
[0002] 記憶装置では、メモリセルのデータ状態を検出するためにリファレンスセルを備える 場合がある。例えば、不揮発性記憶装置では、消去動作 Zプログラム動作等が行な われるメモリセルのベリファイ動作や、記憶されているデータの読み出し動作におい て、メモリセルおよびリファレンスセルに流れる電流の大小を比較することによりメモリ セルのデータ状態の検出が行なわれる。リファレンスセルに備えられている不揮発性 トランジスタの閾値電圧は、適正な値に調整されていることが必要である。
[0003] 従来は、外部のメモリテスタ装置により制御されることで、リファレンスセルの調整が 行なわれてきた。例えば、バイアス印加されたリファレンスセルの不揮発性トランジス タが流す電流を計測し、所定の電流値が検出されるように、印加バイアスを調整し、 閾値電圧等が適正な状態に調整されるものである。
[0004] 近年、 V、わゆるビルトインセルフテスト（以下、 BISTと略記する）なる機能を備える記 憶装置が提案されてきている。大規模 ·高集積化されたメモリセルの試験を内蔵の制 御回路により自立的に行なう自動診断機能を備えた記憶装置である。 BIST機能を 備える記憶装置では、メモリセルの試験に際してメモリテスタ装置は不要となる。この ため、リファレンスセルの調整に関しても、内蔵の制御回路により自動調整される必 要がある。
[0005] ここで、特許文献 1では、コアセルをプログラミングする方法が開示されて 、る。プロ グラム段階を数段設け、選択されたプログラミング段階が合格したとき、プログラミング 条件が弱められた次のプログラミング段階へ進む。この処理が繰り返され、最後の段 階のプログラミングが検証されることにより、コアセルがプログラムされる方法である。
[0006] 特許文献 1：特開 2003— 323793号公報 発明の開示
発明が解決しょうとする課題
[0007] 上記特許文献 1では、プログラム条件を段階的に弱めてプログラミングを繰り返すこ とにより、プログラムされた度合いに応じてプログラミング条件を弱めて、コアセルが過 度なプログラム状態にならないことを意図したものではある。
[0008] し力しながら、プログラミング条件を段階に弱めていくとしても、各段階でのプロダラ ミング条件が最適化されていない場合、また、プログラミング条件が最適化されている としても、製造ばらつき等により、コアセルごとにあるいは記憶装置間で、プログラムさ れる状態が異なることも考えられる。特許文献 1では、プログラミングの検証は規定の 閾値電圧に到達した力否かで判断される。最後のプログラミングによりコアセルの閾 値電圧が目標閾値電圧を上回ることは検出できても、 目標閾値電圧を上回る程度を 検出することはできず、プログラミングが完了したコアセルの閾値電圧を精度よく制御 することができな 、。コアセルのオーバープログラムの程度を制御することができず、 コアセルのプログラム状態におけるばらつきが発生してしまい問題である。
課題を解決するための手段
[0009] 本発明は前記背景技術に鑑みなされたものであり、リファレンスセルの参照データ 状態を調整するにあたり、下限状態と上限状態とを含めた複数の参照状態を備えて 、リファレンスセルの参照データ状態を確認することにより、リファレンスセルの参照デ ータ状態を精度よく調整することが可能な記憶装置、および記憶装置のリファレンス セル調整方法を提供することを目的とする。
[0010] 前記目的を達成するためになされた本発明の記憶装置は、メモリセルのデータ状 態を判定する際に参照されるリファレンスセルを備える記憶装置であって、リファレン スセルの設定参照データ状態における下限状態を提供する第 1参照部と、上限状態 を提供する第 2参照部と、リファレンスセルの参照データ状態を、下限状態および上 限状態と比較する比較部と、を備えることを特徴とする。
[0011] 本発明の記憶装置では、リファレンスセルの参照データ状態を設定参照データ状 態に調整する際、第 1参照部により提供される下限状態、および第 2参照部により提 供される上限状態と、リファレンスセルの参照データ状態とを、比較部により比較する [0012] また、本発明の記憶装置のリファレンスセル調整方法は、メモリセルのデータ状態 を判定する際に参照されるリファレンスセルを備える記憶装置のリファレンスセル調整 方法であって、リファレンスセルの参照データ状態を、リファレンスセルの設定参照デ ータ状態における下限状態と比較するステップと、参照データ状態を、設定参照デ ータ状態における上限状態と比較するステップと、を有することを特徴とする。
[0013] 本発明の記憶装置のリファレンスセル調整方法では、リファレンスセルの参照デー タ状態を設定参照データ状態に調整する際、リファレンスセルの参照データ状態を、 設定参照データ状態における下限状態と比較すると共に、設定参照データ状態に おける上限状態と比較する。
発明の効果
[0014] 本発明によれば、リファレンスセルの参照データ状態を調整するに当たり、設定参 照データ状態の、下限状態および上限状態を共に把握し、参照データ状態が上 Z 下限状態の間に調整された力否かを確認することができる。
[0015] また、リファレンスセルの調整条件が最適化されて 、な 、場合や、リファレンスセル 等の製造ばらつき等により調整される状態が異なる場合にも、リファレンスセルの参 照データ状態を、精度よく設定参照データ状態に調整することができ、リファレンスセ ルの参照データ状態のばらつきを低減することができる。
図面の簡単な説明
[0016] [図 1]実施形態として例示された、不揮発性記憶装置のリファレンスセルを調整する 回路ブロックである。
[図 2]ゲートバイアス電圧制御回路の回路図である。
[図 3]バイアス制御信号 (REG (5 : 0) )に応じてゲートバイアス電圧制御回路力も出力 されるバイアス電圧を示す図である。
[図 4]リファレンスセルに備えられる不揮発性トランジスタの断面図である。
[図 5]各動作モードにぉ 、て、リファレンスセルへのバイアス電圧の印加状態を示す 図である。
[図 6]第 1Z第 2参照部の回路図である。 [図 7]センスアンプの回路図である。
[図 8]リファレンスセルの状態と比較結果信号 (REFOP、 REFER)との関係を示す図 である。
[図 9]リファレンスセルの調整方法を示すフロー図である。
[図 10]リファレンスセルの調整動作を示すタイミングチャートである。
符号の説明
1 制御回路
3 ゲートバイアス電圧制御回路
5 正電圧生成回路
7 負電圧生成回路
9、 13 セレクタ
11 リファレンスセノレ
19、 21、 23 センスアンプ
25, 27 比較器
BUF バッファ回路
DBH 上限電流バス
DBL 下限電流バス
LS レベルシフター
RA ラダー抵抗網
LO、 HO、 REFO 増幅信号
REF— ER 消去動作指令
REF— PGM プログラム動作指令
REFEP、 REFOP 比較結果信号
REG (5 : 0) バイアス制御信号
SEL 選択信号
ER 消去状態
O— PGM オーバープログラム状態
PGM プログラム状態 発明を実施するための最良の形態
[0018] 以下、本発明の記憶装置、および記憶装置のリファレンスセル調整方法について 具体化した実施形態を、図 1乃至図 10に基づき図面を参照しつつ詳細に説明する。
[0019] 実施形態では、記憶装置として、フローティングゲートを有する不揮発性トランジス タを備えてメモリセルが構成される不揮発性記憶装置を例に説明する。いわゆるフラ ッシュメモリと称されるタイプの記憶装置である。フローティングゲートへの電荷の注 入'放出によりフローティングゲートに蓄積される電荷量に応じて、その閾値の違いに よりデータが記憶される。フローティングゲートにおける電荷の蓄積状態、即ちデータ 状態は、リファレンスセルに格納されて 、る設定参照データ状態との比較により行な われる。リファレンスセルは、メモリセルの不揮発性トランジスタと同一構成の不揮発 性トランジスタを備えており、フローティングゲートには予め定められた電荷量が蓄積 される。
[0020] 比較動作は、メモリセルおよびリファレンスセルの各々の不揮発性トランジスタに、 同一バイアスを印加した際に、双方の不揮発性トランジスタが流す電流を比較するこ とにより行なわれる。いわゆるべリファイ動作である。ベリファイ動作に使われるリファレ ンスセルには、消去用、プログラム用、ソフトプログラム用、過消去是正用、読み出し 用等がある。各々のべリファイ動作に対して専用の設定参照データ状態が格納され て 、るリファレンスセルを備えて、ベリファイ動作が行なわれる。
[0021] 図 1の回路ブロック図は、不揮発性記憶装置のうち、リファレンスセルを調整する回 路部分である。リファレンスセル 11は、上述したように、消去状態、プログラム状態、ソ フトプログラム状態、過消去是正状態、読み出し状態 (ベリファイ状態)等ごとに備えら れている。または、記憶装置が複数のバンクを有して構成されている場合、バンクごと にリファレンスセル 11を備えることも考えられる。ベリファイ動作により所定電圧ノ ィァ スが印加されることに応じて、リファレンスセルの不揮発性トランジスタ（図 4、参照）が 流す電流を、同バイアスが印加されるメモリセル (不図示）の不揮発性トランジスタの 流す電流と比較する。これにより、メモリセルにおけるデータ状態が検出される。
[0022] 個々のリファレンスセル 11を調整するために、セレクタ 9、 13によりリファレンスセル 11が選択される。セレクタ 9、 13による選択動作は、後述する制御回路 1から出力さ れる選択信号 SELに応じて行なわれる。選択されたリファレンスセル 11ごとに参照デ ータ状態の調整が行なわれる。参照データ状態の調整は、後述するように、リファレ ンスセル 11に備えられて!/、る不揮発性トランジスタのフローティングゲートへの電荷 の蓄積により行なわれる。
[0023] 調整動作を制御する制御回路 1は、各種の制御信号を出力すると共に、調整結果 のフィードバックを受ける。制御回路 1は、図 9において後述する予め定められた調整 手順に従い、リファレンスセル 11を設定参照データ状態に調整する。ここで、制御回 路 1とは、例えば、 BIST制御回路である。 BISTによる自動診断機能にリファレンスセ ルの参照データ状態の調整機能を含ませる場合である。これにより、 BISTによるメモ リセルの試験に先立ち、メモリセルにおけるデータ状態を検出するためのリファレンス セル 11を設定参照データ状態に調整することができる。
[0024] 制御回路 1は、セレクタ 9、 13の他、ゲートバイアス電圧制御回路 3、正電圧生成回 路 5、および負電圧生成回路 7を制御する。また、ベリファイ用のセンスアンプ 19、 21 、 23を制御する。
[0025] ゲートバイアス電圧制御回路 3は、プログラム動作時およびべリファイ動作 (読み出 し動作）時に、リファレンスセル 11のゲート元端子 REF—Gに印加される、調整電圧 ノ ィァス (プログラム動作時)または所定電圧バイアス (ベリファイ動作時)を出力する 。制御回路 1からのィネーブル信号 ENにより活性ィ匕する。そして、 6ビット構成のバイ ァス制御信号 REG (5 : 0)に応じて、調整電圧バイアスまたは所定電圧バイアスが可 変に制御される。
[0026] 正電圧生成回路 5は、リファレンスセル 11のドレイン元端子 REF—Dおよびゥエル 元端子 REF—WLに正電圧のノ ィァスを供給する。制御回路 1からの消去動作指令 REF— ERに応じて、ゥエル元端子 REF—WLに正電圧のバイアスを供給し、制御回 路 1からのプログラム動作指令 REF— PGMに応じて、ドレイン元端子 REF— Dに正 電圧のバイアスを供給する。
[0027] 負電圧生成回路 7は、リファレンスセル 11の負電源元端子 REF—Nに負電圧のバ ィァスを供給する。制御回路 1からの消去動作指令 REF— ERに応じて、負電源元端 子 REF_Nに負電圧のバイアスを供給する。このとき、負電源元端子 REF_Nは、 不図示の制御回路により、リファレンスセルのゲート端子 (G)に接続される。消去動 作時、リファレンスセル 11のゲート端子（G)は負電圧にバイアスされる。
[0028] ゲートバイアス電圧制御回路 3に接続されているゲート元端子 REF—G、正電圧生 成回路 5に接続されているドレイン元端子 REF— Dおよびゥヱル元端子 REF— WL、 および負電圧生成回路 7に接続されている負電源元端子 REF—Nは、セレクタ 9に おいて、選択されたリファレンスセル 11の、ゲート端子 (G)、ドレイン端子 (D)、およ びゥエル端子 (WL)に、各々接続される。
[0029] セレクタ 9により電圧バイアスを印加するために選択されたリファレンスセル 11は、セ レクタ 13を介して、リファレンスセル用のデータバス REF—DBに接続される。ベリファ ィ動作時、ノ ィァス印加されたリファレンスセル 11から読み出されたデータ電流が、 セレクタ 13を介してデータバス REF—DBに流れる。データバス REF— DBは、セン スアンプ 19の入力端子 (I)に接続されている。センスアンプ 19は、制御回路 1から出 力されるべリファイ制御信号 REF—Vがィネーブル端子 (EN)に入力され、ベリファイ 制御信号 REF—Vに応じてデータ電流が増幅される。増幅されたデータ電流は、電 圧変換された上で増幅信号 REFOとして出力される。
[0030] 具体的には、データバス REF— DBは、リファレンスセル 11に備えられている不揮 発性トランジスタのドレイン端子に接続される。後述するように、センスアンプ 19の入 力端子 (I)はべリファイ読出電圧に維持され、リファレンスセル 11の不揮発性トランジ スタのドレイン端子に印加される。ゲートバイアス電圧制御回路 3から出力されゲート 端子にバイアスされる所定電圧バイアスと共に、不揮発性トランジスタに格納されて V、る参照データ状態である蓄積電荷量に応じて、データバス REF— DBに流れる電 流が決定される。
[0031] 第 1および第 2参照部 15、 17はリファレンスセル 11のべリファイ動作に使用される。
リファレンスセル 11に格納されて 、る参照データ状態が、設定参照データ状態にあ る力否かを検出する。第 1参照部 15は設定参照データ状態の下限状態を提供し、第 2参照部 17は設定参照データ状態の上限状態を提供する。ここで、リファレンスセル 11の設定参照データ状態とは、リファレンスセル 11に備えられて ヽる不揮発性トラン ジスタに、所定電圧バイアスおよびべリファイ読出電圧を印加した際に、不揮発性トラ ンジスタに流れる許容電流範囲として定められる。第 1参照部 15が提供する下限状 態は許容電流範囲の下限電流を提供し、第 2参照部 17が提供する上限状態は許容 電流範囲の上限電流を提供する。各々、下限電流バス DBL、上限電流バス DBHを 介して、センスアンプ 21、 23の入力端子（I)に入力される。センスアンプ 21、 23は、 センスアンプ 19と同様に、制御回路 1から出力されるべリファイ制御信号 REF—Vが ィネーブル端子 (EN)に入力される。ベリファイ制御信号 REF—Vに応じて、入力端 子 (I)に入力された下 Z上限電流が増幅される。増幅された下 Z上限電流は、電圧 変換された上で、増幅信号 LO、 HOとして出力される。
[0032] センスアンプ 19から出力される、リファレンスセル 11の参照データ状態を示す増幅 信号 REFOは、下限電流に応じた増幅信号 LOおよび上限電流に応じた増幅信号 HOと比較される。増幅信号 REFOは、比較器 25の反転入力端子および比較器 27 の非反転入力端子に入力される。増幅信号 LO、 HOは、各々、比較器 25の非反転 入力端子、比較器 27の反転入力端子に入力される。
[0033] 比較器 25、 27の比較結果信号 REFOP、 REFERは、制御回路 1にフィードバック される。制御回路 1では、比較結果信号 REFOP、 REFERに応じて、リファレンスセ ル 11の調整動作を行なう。
[0034] 図 2は、ゲートバイアス電圧制御回路 3の回路例である。ラダー抵抗網 RAと、ラダ 一抵抗網 RAの各入力端子 P0ないし P5に接続されるレベルシフター LSと、ラダー抵 抗網 RAの両端端子を接地電位に接続する NMOSトランジスタ MN1、 MN2と、ラダ 一抵抗網 RAの出力端子 Xを受けるノ ッファ回路 BUFとを備えている。また、レベル シフター LSは、ィネーブル信号をレベルシフトして NMOSトランジスタ MN1、 MN2 に出力する。
[0035] レベルシフター LSは、バイアス制御信号 REG (5 : 0)、およびィネーブル信号 ENの ハイレベル電圧を、制御回路 1に供給されている電源電圧から高位電圧 VHにレべ ル変換をする。変換された 6ビットの信号は、ラダー抵抗網 RAの入力端子 P0乃至 P 5に入力される。
[0036] ラダー抵抗網 RAでは、入力端子 P0乃至 P5は、抵抗値 2Rの抵抗素子を介して、 抵抗値 Rの抵抗素子が直列接続されて！ヽる各接続点に接続されて 、る。抵抗値尺の 抵抗素子が直列接続されて 、る両端は、抵抗値 2Rの抵抗素子を介して NMOSトラ ンジスタ MN1、 MN2が接続されている。 NMOSトランジスタの他端子はソース端子 として接地電位に接続されている。また、入力端子 P5が接続されている抵抗値 2Rの 抵抗素子の他端が出力端子 Xである。ここで、バイアス制御信号 REG (5 : 0)は、バイ ァス制御信号 REG (0)が LSBであり、バイアス制御信号 REG (5)が MSBである。
[0037] 図 3は、バイアス制御信号 REG (5： 0)に応じて制御され、ゲートバイアス電圧制御 回路 3から出力されるノ ィァス電圧 V(REF— G)を示す。図から明らかなように、 6ビ ット信号であるバイアス制御信号 REG (5： 0)の増減に応じてバイアス電圧 V (REF— G)が増減する。
[0038] バイアス制御信号 REG (5： 0)が全てローレベルである場合、図 2におけるラダー抵 抗網 RAの入力端子 PO乃至 P5は全て接地電位 (OV)となる。このとき、 NMOSトラン ジスタ MN1、 MN2も導通状態にあり、ラダー抵抗網 RAにおける直列接続の抵抗素 子の両端端子も接地電位 (OV)である。従って、出力端子 Xとして接地電位が出力さ れる。最小のバイアス電圧 V (REF— G)である OVが出力される。
[0039] バイアス制御信号 REG (5： 0)が全てハイレベルである場合、図 2におけるラダー抵 抗網 RAの入力端子 PO乃至 P5は全て高位電圧 VHとなる。一方、直列接続の抵抗 素子の両端端子は接地電位 (OV)である。電気回路網の理論により出力端子 Xの電 圧値を導出すれば、高位電圧 VHの略 2Z3の電圧（（2Z3)VH)となることが導かれ る。
[0040] バイアス制御信号 REG (5： 0)が全てローレベルの場合を越えて全てハイレベルに 至るまでの各段階においては、ラダー抵抗網により、（2Z3)VHの電圧を分圧した 電圧が出力端子 Xから出力される。各バイアス制御信号 REG (5 : 0)に対する分圧値 は図 3に示すとおりである。
[0041] 図 4は、リファレンスセル 11に備えられて!/、る不揮発性トランジスタである。 Pゥエル 上に N +拡散領域を備えて、ソース端子 (S)およびドレイン端子 (D)を構成する。ソ ース端子 (S)およびドレイン端子 (D)間には、ゲート酸ィ匕膜 (不図示)を挟んでフロー ティングゲート（FG)、更にコントロールゲート（CG)が積層されている。コントロール ゲート (CG)がゲート端子 (G)である。また、 Pゥエルは、 P +拡散層を介してゥエル端 子 (WL)に接続されている。
[0042] 図 5に、各動作において各端子に印加されるバイアス条件を示す。消去動作につ いては、チャネル消去の場合を例示する。ゲート端子 (G)には負電圧 V(REF— N) が印加される。負電圧生成回路 7 (図 1)により生成される負電圧である。ソース端子（ S)およびドレイン端子 (D)はフローティング状態とされる。ゥエル端子 (WL)には正電 圧 V (REF— WL)が印加される。正電圧生成回路 5 (図 1)により生成される正電圧で ある。
[0043] プログラム動作では、ゲート端子 (G)には正電圧 V (REF— G)が印加される。ゲー トバイアス電圧制御回路 3 (図 Dにより生成される正電圧である。ソース端子 (S)は接 地電位に維持され、ドレイン端子（D)には正電圧 V(REF_D)が印加される。正電 圧生成回路 5 (図 1)により生成される正電圧である。ゥエル端子 (WL)は接地電位と される。この場合の正電圧 V(REF_G)力 ゲートバイアス電圧制御回路 3から出力 される調整電圧バイアスであり、バイアス制御信号 REG (5 : 0)に応じて可変に制御さ れる。リファレンスセル 11のプログラム動作時のゲートバイアス電圧を可変としてプロ グラム動作に係る電圧ストレスを制御することができる。
[0044] ベリファイ動作では、ゲート端子 (G)には正電圧 V (RD)が印加される。ゲートバイ ァス電圧制御回路 3 (図 1)により生成される正電圧である。ソース端子 (S)は接地電 位に維持され、ドレイン端子 (D)には正電圧 V(REF— DB)が印加される。後述する センスアンプ（図 7)において印加されるべリファイ読出電圧である。ゥエル端子 (WL) は接地電位とされる。ここで、正電圧 V (RD)は、所定のバイアス制御信号 REG (5 : 0 )に応じて制御されゲートバイアス電圧制御回路 3から出力される所定電圧バイアス である。
[0045] 図 6は、第 1および第 2参照部 15、 17の回路例である。抵抗素子を備えて構成され ている。抵抗素子の一端子は接地電位に接続され、他端子は下限電流バス DBLZ 上限電流バス DBHに接続されている。後述するようにセンスアンプ 21、 23により、下 限電流バス DBLおよび上限電流バス DBHは所定電圧とされるため、抵抗素子が有 する抵抗値 RLZRHに応じて、下限電流バス DBLおよび上限電流バス DBHに流 れる電流値が確定する。下限電流を出力する第 1参照部 15の抵抗素子が有する抵 抗値 RLに比して、上限電流を出力する第 2参照部 17の抵抗素子が有する抵抗値 R Hは、小さく設定されている (RHく RL)。
[0046] 図 7はセンスアンプ 19、 21、 23の回路例である。入力端子（I)は、 NMOSトランジ スタ MN4のゲート端子に接続されている。ィネーブル端子 (EN)は、インバータゲー ト IIの入力端子に接続されている。インバータゲート IIの出力端子は、 NMOSトラン ジスタ MN3、および PMOSトランジスタ MP1、 MP2のゲート端子に接続されている 。 PMOSトランジスタ MP 1、 MP2のソース端子は電源電圧 VCCに接続され、 NMO Sトランジスタ MN3、 MN4のソース端子は接地電位に接続されて!、る。
[0047] PMOSトランジスタ MP1のドレイン端子は、抵抗素子 R1を介して出力端子 (O)に 接続されると共に、 NMOSトランジスタ MN5のドレイン端子に接続されている。 NM OSトランジスタ MN5のソース端子は、入力端子 (I)に接続されると共に、 NMOSトラ ンジスタ MN3のドレイン端子に接続されて!、る。
[0048] PMOSトランジスタ MP2のドレイン端子は、 NMOSトランジスタ MN6を介して NM OSトランジスタ MN5のゲート端子に接続されていると共に、 NMOSトランジスタ MN 4のドレイン端子に接続されている。 NMOSトランジスタ MN6のゲート端子は、電源 電圧 VCCに接続されて ヽる。
[0049] センスアンプの動作にっ 、て説明する。ィネーブル端子（EN)にハイレベルのベリ フアイ制御信号 REF—Vが入力されることにより増幅動作が開始される。インバータ ゲート IIを介してローレベル信号が、 NMOSトランジスタ MN3、および PMOSトラン ジスタ MP1、 MP2のゲート端子に供給され、 NMOSトランジスタ MN3を非導通状 態に、 PMOSトランジスタ MP1、 MP2を導通状態とする。
[0050] 導通状態の PMOSトランジスタ MP2により、 NMOSトランジスタ MN6を介して NM OSトランジスタ MN5のゲート端子に高位電圧レベルが印加され、 NMOSトランジス タ MN5が導通状態となる。導通状態の PMOSトランジスタ MP1から、抵抗素子 Rl、 NMOSトランジスタ MN5を経て、入力端子（1)、およびデータバス REF— DBあるい は下 Z上限電流バス DBLZDBHを介して、リファレンスセル 11ある 、は第 1Z第 2 参照部 15、 17に至る電流径路が形成される。この電流径路を流れる電流値は、抵 抗素子 R1の抵抗値、 NMOSトランジスタ MN5の導通状態、およびリファレンスセル 11の不揮発性トランジスタある!/ヽは第 1Z第 2参照部 15、 17の抵抗素子に応じて決 定される。
[0051] この電流値は、 NMOSトランジスタ MN4、 MN5で構成されるフィードバック構成に より、入力端子 (I)が略一定の電圧レベルに制御されることにより、略一定の電流値 に制御される。すなわち、 NMOSトランジスタ MN5の電流能力が増大すると、より大 きな電流が入力端子 (I)力 リファレンスセル 11あるいは第 1Z第 2参照部 15、 17に 流れ、入力端子 (I)の電圧レベルが上昇する。入力端子 (I)における電圧レベルの上 昇は、 NMOSトランジスタ MN4のゲート端子への電圧レベルの上昇となり、 NMOS トランジスタ MN4の電流能力を増大させる。 NMOSトランジスタ MN4の電流能力の 増大は、 NMOSトランジスタ MN5のゲート端子の電圧レベルを下降させ、 NMOSト ランジスタ MN5の電流能力が減少する。逆に、 NMOSトランジスタ MN5の電流能 力が減少すると、入力端子 (I)の電圧レベルが減少する。入力端子 (I)の電圧レベル が下降し NMOSトランジスタ MN4の電流能力を減少する。これにより、 NMOSトラン ジスタ MN5のゲート端子の電圧レベルが上昇し、 NMOSトランジスタ MN5の電流 能力が増大する。
[0052] ここで、 NMOSトランジスタ MN4、 MN5で構成されるフィードバック構成力 電圧 印加部の一例であり、略一定の電圧レベルに制御される入力端子 (I)の電圧 V(I)が 、ベリファイ時にメモリセルのドレイン端子または抵抗素子の一端に印加される電圧の 一例である。
[0053] これにより、リファレンスセル 11の不揮発性トランジスタに蓄積されている電荷量が 大なる場合、またはより大きな抵抗値 RL ( >RH)を備える第 1参照部 15が接続され ている場合には、入力端子 (I)に印加されるべリファイ読出電圧 V(I)に対して流れる 電流量は制限される。 PMOSトランジスタ MP1から抵抗素子 R1を介して降圧される 電圧量が小さくなり、出力端子 (O)から高い電圧レベルの信号が出力される。
[0054] また、リファレンスセル 11の不揮発性トランジスタに蓄積されている電荷量が小なる 場合、またはより小さな抵抗値 RH (く RL)を備える第 2参照部 17が接続されている 場合には、入力端子 (I)に印加されるべリファイ読出電圧 V(I)に対して流れる電流量 は大なるものとなる。 PMOSトランジスタ MP1から抵抗素子 R1を介して降圧される電 圧量が大きくなり、出力端子 (o)から低い電圧レベルの信号が出力される。
[0055] 尚、ィネーブル端子（EN)にローレベルのベリファイ制御信号 REF—Vが入力され る場合は休止状態となる。インバータゲート IIを介してハイレベル信号力 NMOSト ランジスタ MN3、および PMOSトランジスタ MP1、 MP2のゲート端子に供給される。 NMOSトランジスタ MN3を導通状態に、 PMOSトランジスタ MP 1、 MP2を非導通 状態とする。
[0056] 各センスアンプ 19、 21、 23の出力端子（O)から出力される増幅信号 REFO、 LO、 HOを、比較器 25、 27で比較することにより、第 1参照部 15、第 2参照部 17の各々の 状態に対して、リファレンスセル 11の状態を確認することができる。
[0057] この様子を図 8に示す。ゲート元端子 REF— Gの電圧レベル V (REF— G)を横軸 にとり、ベリファイ時、データバス REF— DBに流れる電流 I (REF— DB)を縦軸とする グラフは、リファレンスセル 11の不揮発性トランジスタの特性を示す。ベリファイ読出 電圧 V (I)に対して、第 2参照部 17により設定されている上限電流 I (DBH)を上回る 電流が流れる消去状態 ER、第 1Z第 2参照部 15Z17により設定されている下 Z上 限電流 I (DBL) /\ (DBH)の間の電流が流れるプログラム状態 PGM、第 1参照部 1 5により設定されている下限電流 I (DBL)を下回る電流が流れるオーバープログラム 状態 O— PGMの 3つの状態を示して!/、る。
[0058] ベリファイ動作により、センスアンプ 19、 21、 23のべリファイ読出電圧 V (I)に対して 、リファレンスセル 11に流れる電流が下 Z上限電流 I (DBL) /\ (DBH)と比較される 。消去状態 ERでは、上限電流 I (DBH)に比して大なる電流が流れる。センスアンプ 19、 23により電圧変換されて大小関係が逆転され、増幅信号 HOに比して増幅信号 REFOが低位の電圧レベルとなる。比較器 27により比較結果信号 REFERがローレ ベルとなる。オーバープログラム状態 O—PGMでは、下限電流 I (DBL)に比して小 なる電流が流れる。センスアンプ 19、 21により電圧変換されて大小関係が逆転され、 増幅信号 LOに比して増幅信号 REFOが高位の電圧レベルとなる。比較器 25により 比較結果信号 REFOPがローレベルとなる。プログラム状態 PGMでは、下 Z上限電 流 I (DBL) Zl (DBH)の中間の電流が流れる。比較器 25、 27により比較結果信号 R EFER、 REFOPが、共にハイレベルとなる。 [0059] ここで、図 8には、センスアンプ 19、 21、 23により、電圧変換されて大小関係が逆 転する様子を、横軸に増幅信号 REFOの電圧値 V (REFO)、縦軸にデータバス RE F— DBに流れる電流 I (REF— DB)をとり示す。
[0060] これにより、調整によるリファレンスセル 11の参照データ状態力 下 Z上限電流 I (D BL) /\ (DBH)に挟まれた許容電流範囲にあるか否かの検出が行われる。
[0061] 図 9にはリファレンスセル 11の調整方法のフローを示す。先ず、初期化動作を行な V、、調整ルーチンの最大繰り返し回数をカウントする繰り返し変数 RETNOを初期化 (1^：丁?^0 = 0)する（31)。次に、動作モードとして消去動作モードをセットする（S2) 。リファレンスセル 11の調整を行なうに当たっては、不揮発性トランジスタの消去動作 を行な 、、フローティングゲートの電荷を放出しておくためである。
[0062] 消去動作モードにセットされた後、実際の調整電圧バイアスの印加を開始するにあ たり、リファレンスセル 11の参照データ状態を確認しておくことが好ましい。第 2参照 部 17との間でベリファイ動作を行なう（S4)。このときの電圧ストレスは図 5のべリファイ 動作に示されて 、る電圧ストレスである。リファレンスセル 11に流れる電流が上限電 流 I (DBH)に比して小なる場合には（S4 :F)、リファレンスセル 11の不揮発性トラン ジスタが消去状態に至っていないと判断され、電圧ストレスが印加される（S3)。ここ で印加される電圧ストレスは、図 5で示した消去動作におけるストレスである。リファレ ンスセルに流れる電流が上限電流 I (DBH)に比して大なる場合には（S4 :T)、リファ レンスセルの不揮発性トランジスタが消去状態にあると判断される。この段階では消 去動作モードにセットされておりプログラム動作モードでないので（S5 :F)、次の動作 モードとしてプログラム動作モードにセットした上で (S12)、手続き（S4)に戻る。
[0063] プログラム動作モードにセットされた後、手続き（S4)では、第 2参照部 17との間で ベリファイ動作が行なわれ (S4)、リファレンスセル 11に流れる電流が上限電流 I (DB H)に比して大なる間は（S4 :F)、リファレンスセル 11の不揮発性トランジスタがプログ ラム状態における許容電流範囲の上限電流に至っていないと判断されて、電圧スト レスの印加が行なわれる（S3)。ここで印加される電圧ストレスは、図 5で示したプログ ラム動作におけるストレスである。リファレンスセル 11に流れる電流が上限電流 I (DB H)に比して小なる状態に移行したことが検出されると（S4 :T)、この段階ではプログ ラム動作モードにセットされているため（S5 :T)、次のベリファイ動作が行なわれる。
[0064] 次のベリファイ動作は、第 1参照部 15との間で行なわれる（S6)。リファレンスセル 1 1に流れる電流が下限電流 I (DBL)に比して大なる状態にあれば (S6 :T)、リファレ ンスセルの不揮発性トランジスタがプログラム状態における許容電流範囲にあること が確認され、リファレンスセル 11の調整フローを終了する。
[0065] リファレンスセル 11に流れる電流が下限電流 I (DBL)に比して小なる状態の場合 には（S6 :F)、リファレンスセル 11の不揮発性トランジスタがプログラム状態における 許容電流範囲の下限電流を下回っていることとなる。これは、オーバープログラム状 態であることを示す。この場合は、正常なプログラム状態に調整されな力つたことを示 すため、手続き (S7)以降により、再調整の手続きが行なわれる。
[0066] 手続き（S7)において動作モードを消去動作モードにセットする。次に、制御回路 1 が出力するバイアス制御信号 REG (5： 0)を 1ビット小さ 、値に更新する（S8)。繰り返 し変数 RETNOを 1加算して（S9)、最大繰り返し回数に満たないことを確認した上で 10 ^)、手続き（34)に移る。消去動作モードがセットされているため、ベリファイ 動作 (S4)や電圧ストレス動作 (S3)により、消去動作が行なわれる。消去動作の完了 後は、手続き（S 12)に従いプログラム動作モードにセットされ、プログラム用の電圧ス トレス（S3)とべリファイ動作（S4、 S6)が行なわれる。
[0067] 上記の再調整手続きは、最大繰り返し回数の範囲内において（S10 :F)、リファレン スセル 11がべリファイ動作時に許容電流範囲内の電流を流すまで行なわれる。最調 整回数が最大繰り返し回数に至ると（S10 :T)、エラー処理が行われる（Sl l)。リファ レンスセル 11の調整が完了しない旨のエラー出力等が行なわれる。
[0068] 図 10はリファレンスセル 11の調整動作を示す動作タイミング波形である。ここでは、 記憶装置が 5バンクで構成されて 、るものとし、バンクごとにリファレンスセル（1)な ヽ し（5)を備えて!/、るものとする。リファレンスセル（1)な 、し (5)の各々に対して調整を 行なう際の動作波形を示している。調整動作の開始にあたり、初期化動作として制御 回路 1からのノ、ィレベルの消去動作指令 REF—ERに応じて消去動作が行なわれる 。電圧ストレスの印加およびその後のベリファイ動作は、セレクタ 9、 13によりリファレ ンスセル 11ごとに行なわれる。 [0069] ベリファイ動作は、ベリファイ制御信号 REF—Vのハイレベルに応じて行なわれる。 十進数値で 35となるバイアス制御信号 REG (5： 0)により制御される所定電圧バイァ スによりゲート端子がバイアスされてべリファイ動作が行なわれる。選択されたリファレ ンスセル 11に対してべリファイ動作により消去状態が確認されるごとに比較結果信号 REFERがローレベルとなる。リファレンスセル 11の選択を切り替えて順次消去動作 が行なわれる。尚、消去動作におけるゲート端子への電圧ストレスは負電圧である。 負電圧生成回路 7により生成される負電圧が印加されるため、バイアス制御信号 RE G (5 : 0)は十進数値で 0が出力される。また、図 10には図示されていないが、ローレ ベルのィネーブル信号 ENにより、ゲートバイアス電圧制御回路 3はデイスエーブル 状態とされる。
[0070] 全てのリファレンスセル（1)乃至（5)に対して消去動作が完了した後、制御回路 1か らハイレベルのプログラム動作指令 REF—PGMが出力され、プログラム動作に移行 する。プログラム動作においても消去動作の場合と同様に、セレクタ 9、 13によりリファ レンスセル 11ごと行なわれる。電圧ストレスの印加およびその後のベリファイ動作が、 セレクタ 9、 13によりリファレンスセル 11ごとに行なわれる。
[0071] 電圧ストレスの印加は、十進数値で 29となるバイアス制御信号 REG (5： 0)により制 御される調整電圧バイアスにより、ゲート端子がバイアスされて行なわれる。所定期間 の調整電圧バイアスの印加後、ベリファイ動作を挟んで、順次リファレンスセル 11が 選択されてプログラム動作が行なわれる。
[0072] ベリファイ動作は、調整電圧バイアスの印加に引き続きべリファイ制御信号 REF— Vのハイレベルに応じて行なわれる。十進数値で 35となるバイアス制御信号 REG (5 : 0)により、制御される所定電圧バイアスによりゲート端子がノィァスされてベリファイ 動作が行なわれる。選択されたリファレンスセル 11に対してべリファイ動作によりプロ グラム状態が確認されるごとに、比較結果信号 REFER、 REFOPが共にハイレベル となることにより、リファレンスセル 11は許容電流範囲内にプログラムされたことが確 認される。正常なプログラム状態が確認されることに応じて、順次リファレンスセル 11 が選択されて、プログラム動作が進行する（図中、リファレンスセル（1)ないし（3) )。
[0073] ここで、リファレンスセル 11のプログラム状態がオーバープログラム状態になると、リ ファレンスセル 11が流す電流は、下限電流 I (DBL)に比して小なる電流値となる。比 較結果信号 REFOPがローレベルとなる。
[0074] ハイレベルの比較結果信号 REFER、およびローレベルの比較結果信号 REFOP を受けた制御回路 1は、再調整の処理に移行する。消去動作指令 REF— ERをハイ レベル、プログラム動作指令 REF— PGMをローレベルとして、消去動作を実行しリフ アレンスセルを初期化する。消去動作の後、プログラム動作を実行する力 この場合 、制御回路 1からは、バイアス制御信号 REG (5 : 0)の値を十進数値で 28とし、前回 のプログラム動作における値 29に対して 1減じた値を出力する。ゲートバイアス電圧 制御回路 3から出力される調整電圧ノ ィァスは、図 3に示すように、前回の電圧バイ ァスに比して（2Z3)VH X (1Z96)だけ小さな電圧値となる。プログラム動作時のリ ファレンスセル 11への電圧ストレスが緩和される。リファレンスセル 11をより緩やかに プログラムすることができ、オーバープログラム状態までプログラムされてしまう過度な ストレス印加が抑制される。同時に、変数 RETNOは 1加算される。調整ルーチンの 繰り返し回数を制御することができる。尚、変数 RETNOについては、回路上、特に 明示して記載されておらず、制御回路 1内で処理される変数である。また、制御回路 1の内部に、または制御回路 1とは別個に、カウンタ回路等を備えてやれば調整ルー チンの繰り返し回数を制御することが可能であることはいうまでもない。
[0075] 以上詳細に説明したように、リファレンスセルの参照データ状態を調整するには、リ ファレンスセルを構成する不揮発性トランジスタに対してプログラム動作を実行して、 フローティングゲート (FG)における蓄積電荷量の調整を行なう。このとき、本実施形 態によれば、リファレンスセルにおける設定参照データ状態の下限状態と上限状態、 すなわち、リファレンスセルの不揮発性トランジスタに所定電圧バイアスを印加した際 に流れる電流 I (REF— DB)を、許容電流範囲の下限 Z上限電流 I (DGL) /\ (DB H)内に調整できた力否かの確認を行なうことができる。消去動作による初期化の後、 プログラム動作を行なうことによりフローティングゲート (FG)への電荷を蓄積していく 場合、下限電流 I (DBL)〖こカ卩えて上限電流 I (DBH)により、リファレンスセルが流す 電流 I (REF— DB)を検出するので、不十分なプログラム状態のみならず、過度なプ ログラム状態、すなわち、オーバープログラム状態を検出することができる。 [0076] リファレンスセルの調整条件が最適化されていない場合や、リファレンスセル等の製 造ばらつき等により調整される状態が異なる場合にも、リファレンスセルの電流量を、 精度よく許容電流範囲に調整することができ、リファレンスセルのばらつきを低減する ことができる。
[0077] また、プログラム動作の結果、リファレンスセルがオーバープログラム状態に至った ことを容易に検出できると共に、オーバープログラム状態が検出された際に再調整を 行なう際、的確な調整電圧バイアスをリファレンスセルに供給することができる。すな わち、 6ビット構成のバイアス制御信号 REG (5 : 0)の値に応じて、ゲートバイアス電圧 制御回路 3から出力される調整電圧ノ ィァスの電圧値を可変に制御できるため、ォ 一バープログラムの際に、ノ ィァス制御信号 REG (5 : 0)の十進数値を 1減ずることに より、調整電圧バイアスを、最大値の 64 ( = 2の 6乗)分割されたステップごとに減ずる ことができる。プログラム動作時の電圧ストレスを 64分割の 1電圧ステップごとに弱め ることができ、過度なストレス印加に伴うオーバープログラム状態の発生を防止するこ とがでさる。
[0078] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しな い範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図 10に示す動作タイミング波形では、プログラム動作の結果、オーバープ ログラム状態に至った場合に、バイアス制御信号 REG (5 : 0)のビット値を、十進数値 で、 29から 28に 1減ずるとして説明した力 本発明はこれに限定されるものではない 。減ずる割合は適宜に定めることができる。
また、図 10では、再調整の際、再度、全てのリファレンスセル（1)乃至（5)に対して 処理を行なう場合を示したが、本発明はこれに限定されるものではない。オーバープ ログラム状態が検出されたリファレンスセルに対してのみ、再調整を行うこともできるこ とは言うまでもない。
また、リファレンスセルの参照データ状態を確認する際に、ベリファイ時にリファレン スセルが流す電流を、下限電流および上限電流と比較する場合について説明したが 、下限 Z上限電流の他、中間電流に対しても比較動作を行なう構成とすることもでき る。これにより、プログラム動作中のリファレンスセルの状態をより詳細に把握すること ができる。
また、プログラム動作において、下限 Z上限電流の複数の値を備える場合につい て説明したが、プログラム動作に先立つ初期化動作である消去動作においても、下 限 Z上限電流、更に中間電流を含む複数の参照電流値に対してべリファイ動作を行 なわせることも考えられる。これにより、消去動作によるリファレンスセルの状態を精度 よく制御することができ、オーバーィレーズ等の消去状態におけるばらつきを抑制す ることがでさる。

Claims

請求の範囲
[1] メモリセルのデータ状態を判定する際に参照されるリファレンスセルを備える記憶装 置であって、
前記リファレンスセルの設定参照データ状態における下限状態を提供する第 1参照 部と、
上限状態を提供する第 2参照部と、
前記リファレンスセルの参照データ状態を、前記下限状態および前記上限状態と 比較する比較部と、
を備えることを特徴とする記憶装置。
[2] 前記参照データ状態を前記設定参照データ状態に調整する制御部を備え、
前記制御部は、前記比較部により前記リファレンスセルが前記下限状態と前記上限 状態の間の状態を越えて調整されたと判定されることに応じて、前記リファレンスセル を初期化した上で、前記リファレンスセルに印加される調整バイアスを緩和して、再度 、調整を行うことを特徴とする請求項 1に記載の記憶装置。
[3] 前記メモリセルおよび前記リファレンスセルは、不揮発性トランジスタを備え、
前記設定参照データ状態は、所定電圧バイアスが印加された際に前記不揮発性ト ランジスタに流れる電流の許容電流範囲により定められ、
前記下限および上限状態とは、前記許容電流範囲における下限電流および上限 電流であることを特徴とする請求項 1に記載の記憶装置。
[4] 前記第 1Z第 2参照部は、前記下限 Z上限電流を流す抵抗素子を備え
ることを特徴とする請求項 3に記載の記憶装置。
[5] 前記抵抗素子にベリファイ読出電圧を印加する電圧印加部を備えることを特徴とす る請求項 4に記載の記憶装置。
[6] 複数ビット構成のバイアス制御信号に応じて制御され、前記所定電圧バイアス、お よび前記参照データ状態を調整する際に前記不揮発性トランジスタに印加される調 整電圧バイアスを出力するバイアス電圧制御部を備えることを特徴とする請求項 3〖こ 記載の記憶装置。
[7] 前記ノ ィァス電圧制御部は、ラダー抵抗網を備えることを特徴とする請求項 6に記 載の記憶装置。
[8] 前記バイアス制御信号を出力して、前記不揮発性トランジスタに前記所定電圧バイ ァスを印加した際に流れる電流を、前記許容電流範囲に調整する制御部を備え、 前記制御部は、前記比較部により前記不揮発性トランジスタが前記許容電流範囲 を越えて調整されたと判定されることに応じて、前記不揮発性トランジスタを初期化し た上で、前記バイアス制御信号を更新して前記調整電圧バイアスの電圧値を低減し
、再度、調整を行うことを特徴とする請求項 6に記載の記憶装置。
[9] 前記不揮発性トランジスタの前記許容電流範囲への調整は、前記不揮発性トラン ジスタの消去動作による初期化、およびプログラム動作により行われることを特徴とす る請求項 8に記載の記憶装置。
[10] 前記消去動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタ が流す電流が、前記上限電流に比して大なることをもって完了と判定され、
前記プログラム動作は、前記所定電圧バイアスが印加された前記不揮発性トランジ スタが流す電流が、前記下限電流と前記上限電流との間にあることをもって完了と判 定されることを特徴とする請求項 9に記載の記憶装置。
[11] 前記プログラム動作は、前記所定電圧バイアスが印加された前記不揮発性トランジ スタが流す電流力 前記下限電流に比して小なることをもってオーバープログラム状 態と判定され、
前記消去動作を経て、プログラム電圧が低減されて、再度、前記プログラム動作が 行われることを特徴とする請求項 9に記載の記憶装置。
[12] メモリセルのデータ状態を判定する際に参照されるリファレンスセルを備える記憶装 置のリファレンスセル調整方法であって、
前記リファレンスセルの参照データ状態を、該リファレンスセルの設定参照データ状 態における下限状態と比較するステップと、
前記参照データ状態を、前記設定参照データ状態における上限状態と比較するス テツプと、
を有することを特徴とする記憶装置のリファレンスセル調整方法。
[13] 前記リファレンスセルを前記設定参照データ状態に調整するにあたり、 前記リファレンスセルに調整ノ ィァスを印加するステップと、
前記比較するステップにより、前記調整バイアスを印加する前記ステップに応じて 調整された前記参照データ状態が前記下限状態と前記上限状態の間の状態を越え て 、る場合に、前記調整ノ ィァスを緩和するステップと、
前記比較するステップにより、前記調整バイアスを印加する前記ステップに応じて 調整された前記参照データ状態が前記設定参照データ状態を越えている場合に、 前記リファレンスセルを初期化するステップと、
前記初期化するステップの後、前記リファレンスセルに、緩和された前記調整バイ ァスを印加するステップと、
を有することを特徴とする請求項 12に記載の記憶装置のリファレンスセル調整方法
[14] 前記メモリセルおよび前記リファレンスセルは、不揮発'性トランジスタを備え、
前記設定参照データ状態は、ゲート端子に所定電圧バイアスが印加された際に前 記不揮発性トランジスタが流す電流の許容電流範囲により定められ、
前記下限および上限状態とは、前記許容電流範囲における下限電流および上限 電流であることを特徴とする請求項 12に記載の記憶装置のリファレンスセル調整方 法。
[15] 前記所定電圧バイアス、および前記不揮発性トランジスタの調整の際に印加される 調整電圧バイアスを、複数ビット構成のバイアス制御信号に応じて制御するステップ を有することを特徴とする請求項 14に記載の記憶装置のリファレンスセル調整方法。
[16] 前記所定電圧バイアスが印加された前記不揮発性トランジスタが流す電流を、前記 許容電流範囲に調整するにあたり、
前記不揮発性トランジスタに調整電圧バイアスを印加するステップと、
前記比較するステップにより、前記調整電圧バイアスを印加する前記ステップに応 じて調整された前記不揮発性トランジスタが前記許容電流範囲を越えている場合に 、前記調整電圧バイアスを緩和するステップと、
前記比較するステップにより、前記調整電圧バイアスを印加する前記ステップに応 じて調整された前記不揮発性トランジスタが前記許容電流範囲を越えている場合に 、前記不揮発性トランジスタを初期化するステップと、
前記初期化するステップの後、前記不揮発性トランジスタに、緩和された前記調整 電圧バイアスを印加するステップと、
を有することを特徴とする請求項 14に記載の記憶装置のリファレンスセル調整方法
[17] 前記調整電圧バイアスを印加する前記ステップ、および緩和された前記調整電圧 バイアスを印加する前記ステップは、プログラム動作であり、
前記不揮発性トランジスタを初期化する前記ステップは、消去動作であることを特 徴とする請求項 16に記載の記憶装置のリファレンスセル調整方法。
[18] 前記消去動作は、前記所定電圧バイアスが印加された前記不揮発性トランジスタ の流す電流が、前記上限電流に比して大なることをもって完了と判定され、
前記プログラム動作は、前記所定電圧バイアスが印加された前記不揮発性トランジ スタの流す電流が、前記下限電流と前記上限電流との間にあることをもって完了と判 定されることを特徴とする請求項 17に記載の記憶装置のリファレンスセル調整方法。
[19] 前記調整電圧バイアスを印加する前記ステップに応じて調整された前記不揮発性 トランジスタが前記許容電流範囲を越えて ヽる場合とは、前記所定電圧バイアスが印 カロされた前記不揮発性トランジスタの流す電流が、前記下限電流に比して小なる場 合であることを特徴とする請求項 17に記載の記憶装置のリファレンスセル調整方法。
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