KR100586680B1 - 비휘발성 반도체 기억장치 - Google Patents

비휘발성 반도체 기억장치 Download PDF

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샤프 가부시키가이샤
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Abstract

비휘발성 반도체 기억장치가, 선택 메모리셀과 레퍼런스 셀에 각각의 임계전압에 따른 전류가 흐르도록 소정의 전압을 인가하고, 선택 메모리 셀과 레퍼런스 셀을 흐르는 각 전류를 비교해서 선택 메모리 셀에 기억된 데이터를 판독하는 판독회로를 구비한다. 그 판독회로는 통상의 판독시와 프로그래밍 검증을 위한 판독시에, 같은 기억상태로 설정된 레퍼런스 셀을 공통으로 이용하고, 프로그래밍 검증을 위한 판독시에 있어서, 선택 메모리 셀과 레퍼런스 셀에 소정의 전압을 인가할 때에, 레퍼런스 셀에 대한 인가조건을, 통상의 판독시에 있어서의 인가조건보다 외관상의 임계전압이 프로그래밍 상태방향으로 시프트하도록 설정한다.
비휘발성 반도체 기억장치

Description

비휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 의한 비휘발성 반도체 기억장치의 1실시형태 또는 종래의 플래시 메모리의 개략구성을 나타내는 블럭도,
도 2는 종래의 플래시 메모리의 레퍼런스 어레이의 구성과 주변회로의 관계를 모식적으로 나타내는 블럭도,
도 3은 본 발명에 의한 비휘발성 반도체 기억장치의 1실시형태에 있어서의 레퍼런스 어레이의 구성과 주변회로의 관계를 모식적으로 나타내는 블럭도,
도 4는 4치 플래시 메모리 셀의 임계전압 분포특성과 검증전압의 관계를 설명하는 도면,
도 5는 본 발명에 의한 비휘발성 반도체 기억장치에 있어서의 4치 플래시 메모리 셀의 임계전압 분포특성과 검증전압의 관계를 설명하는 도면,
도 6은 본 발명에 의한 비휘발성 반도체 기억장치의 1실시형태에 있어서의 판독동작 또는 검증동작에 관련되는 주요회로를 모식적으로 나타내는 블럭도,
도 7은 본 발명에 의한 비휘발성 반도체 기억장치의 1실시형태에 있어서의 선택 메모리 셀의 게이트에 인가하는 메인 게이트 전압과 레퍼런스 메모리 셀의 게이트에 인가하는 레퍼런스 게이트 전압을 발생하는 회로의 개략을 나타내는 회로도,
도 8은 종래의 플래시 메모리의 임계전압 설정(트리밍)상의 문제점을 설명하는 도면,
도 9는 본 발명에 의한 비휘발성 반도체 기억장치에 있어서의 임계전압 설정(트리밍)상의 이점을 설명하는 도면.
본 발명은, 플래시 메모리 등의 비휘발성 반도체 기억장치에 관한 것으로, 더욱 상세하게는, 비휘발성 반도체 기억장치의 메모리 셀의 판독시, 또는 프로그래밍 혹은 소거의 검증시의 기준이 되는 레퍼런스 셀의 구성에 관한 것이다.
반도체 기억장치에 있어서는, 그 메모리 셀의 기억상태를 판독하기 위해서, 여러가지 방법이 이용되고 있다. 비휘발성의 반도체 기억장치의 하나인 플래시 메모리를 예로 설명한다. 플래시 메모리는, 각 메모리 셀이 플로팅 게이트 구조의 메모리 트랜지스터를 구비해서 구성되고, 각 메모리 셀의 플로팅 게이트에 주입된 전하(전자)의 축적량에 따라서 정보를 기억하고 있다. 구체적으로는, 플로팅 게이트에 전자가 많이 주입되어 있는 상태에 있어서는, 채널 영역에는 반전층이 형성되기 어렵고, 이 때문에 메모리 셀의 임계전압은 높아진다(프로그래밍 상태로 정의함). 한편, 플로팅 게이트로부터 전자가 방출되어 있는 상태에서는, 채널 영역에는 반전층이 형성되기 쉽고, 이 메모리 셀의 임계전압은 낮아진다(소거 상태로 정의함). 선택한 메모리 셀의 상태가 상기 프로그래밍 상태인가 상기 소거 상태인가를 고속 으로 판정하기 위해서, 프로그래밍 상태와 소거 상태의 중간의 임계전압을 갖는 레퍼런스 메모리 셀을 준비해서 차동입력형의 센스 증폭기 회로에 입력한다.
또한, 각메모리 셀에 다치데이터(예를 들면, 4치 데이터)를 기억 가능한 플래시 메모리의 경우, 플로팅 게이트에 축적되어 있는 전하량에 의해, 도 4에 도시된 바와 같은 4가지의 기억상태가 존재한다.
가장 전하량이 적은 상태가 "11"이고, 소거 상태에 대응한다. 이"11"상태로부터, "10", "O1", "00" 중 어느 하나의 기억상태로 천이시키기 때문에, 메모리 셀의 플로팅 게이트에 전하를 주입하는 동작을 프로그래밍 동작이라고 부른다.
프로그래밍 동작은, 플로팅 게이트의 전하를 증가시키는 방향으로만 가능하고, 예를 들면 "01"상태로부터 "10"상태로 하는 데에 있어서는, 한번 소거 동작을 행해서 "11"상태로 한 후, "10"상태로 프로그래밍할 필요가 있다. 여기에서, 프로그래밍 동작은 메모리 셀 단위로 가능하지만, 소거 동작은 복수의 메모리 셀을 일괄해서 행한다.
플래시 메모리의 일반적인 프로그래밍 동작에 대해서, 도 1을 참조하면서 설명한다. 플래시 메모리에 프로그래밍 동작을 행할 때는, 제 1사이클에서 I/0패드(pad)(22)를 통해서 프로그래밍 커맨드를, 어드레스 패드(1)를 통해서 프로그래밍 대상의 메모리 셀의 어드레스를 지정한다. 입력된 커맨드는 커맨드 디코더(23)에서 해석되어, 그것이 프로그래밍 커맨드였을 경우는, 제 2사이클에서 I/O패드(22)로부터 입력된 데이터(프로그래밍 데이터)를, 어드레스 패드(1)로부터 입력된 어드레스에 프로그맹하도록, 제어회로(13)에 전한다.
프로그래밍하는 메모리 셀의 어드레스는, 어드레스 멀티플렉서(3)를 통해서 메인 행디코더(4) 및 메인 열디코더(8)에서 디코딩되어, 동시에 복수(예를 들면 8개)의 플래시 셀이 선택된다.
플래시 셀의 임계전압을 올리기 위해서는, 메모리 셀 트랜지스터의 소스를 0V로 하고, 게이트와 드레인에 고전압을 인가해서 발생하는 채널 열전자(channel hot electron)을 플로팅 게이트에 주입한다.
선택된 메모리 셀을 프로그래밍할지, 혹은, 어느 기억상태로 프로그래밍할지는, 프로그래밍 데이터를 기초로 프로그래밍 회로(12)에서 생성된 펄스 패턴에 의해 결정된다.
메모리 셀의 게이트에는, 펌프회로(14)에서 승압한 예를 들면 12V의 고전압을, 프로그래밍을 행하는 기억상태(임계전압)에 따라서 분압한 전압이, 디지털ㆍ아날로그ㆍ컨버터 회로(D2A)(16)로부터 출력되어, 메인 행디코더(4)를 통해서 인가된다. D2A(16)로부터 몇 V의 전압을 출력할지는, 제어회로(13)로부터의 제어신호에 의해 결정된다.
선택된 메모리 셀의 내에서, 프로그래밍하는 메모리 셀의 드레인에만, 프로그래밍 회로(12), 메인 열디코더(8)를 통해서, 예를 들면 5V의 전압을 일정시간 인가한다(프로그래밍 펄스). 프로그래밍하지 않는 셀의 드레인에는 0V를 인가함으로써, 전하주입이 행해지지 않도록 하고, 임계전압의 변화(즉, 프로그래밍)를 방지한다.
프로그래밍 펄스 인가 후, 원하는 임계전압에 도달하고 있을지 아닌지를, 레 퍼런스 열디코더(7) 및 레퍼런스 행디코더(5)에서 선택된 레퍼런스 어레이(11)의 레퍼런스 메모리 셀의 임계전압과 센스 증폭기(9)에서 비교해서 검증한다. 이 검증 동작은, 판독 동작의 일종이지만, 판독시의 동작마진(margin)을 확보할 목적으로 행해진다. 따라서, 웨이퍼 테스트시에, 검증시에 사용하는 레퍼런스 셀의 임계전압을, 판독시에 사용하는 레퍼런스 셀 임계전압과 다른 전압으로 설정함으로써 상기 동작마진을 확보한다.
검증 동작을, 도 1을 참조해서 설명한다. 메모리 셀의 선택은 프로그래밍시와 같으므로 생략한다. 검증 동작시는, 메모리 셀의 소스를 0V, 드레인을 저전압(예를 들면 1V), 게이트를 판독전압(예를 들면, 6V)으로 설정해서 행한다. 이 전압설정은, 주 메모리 어레이(10)의 메모리 셀, 레퍼런스 어레이(11)의 레퍼런스 메모리 셀에서 공통이고, 펌프회로(14)에서 승압되어 D2A(16)에서 분압된 전압이, 주 메모리 어레이(10)에는 메인 고전압 스위치 회로(17)을 통해서, 레퍼런스 어레이(11)에는 레퍼런스 고전압 스위치 회로(18)를 통해서 인가된다.
프로그래밍 동작 후의 메모리 셀의 임계전압이, 레퍼런스 셀의 임계전압보다 낮을 경우, 센스 증폭기(9)로부터는, 예를 들면 신호 레벨 "1"(프로그래밍 미완료)이 프로그래밍 회로(12)에 보내져, 다시 프로그래밍 펄스가 인가된다. 펄스 인가 후는 다시 검증동작 상태가 되고, 센스 증폭기(9)의 출력이 신호 레벨 "0"(프로그래밍 종료)이 될 때까지, 프로그래밍 펄스가 인가된다.
검증 동작에 의해 판독마진을 확보하는 상황을, 도 4를 참조해서 설명한다. 예를 들면, 데이터 "01"로 프로그래밍하고 싶을 경우, 검증 동작에서, 임계전압 (PV2)에 설정된 레퍼런스 메모리 셀을 사용한다. 지금까지 설명한 바와 같이, 레퍼런스 메모리 셀의 임계전압을 초과할 때 까지 프로그래밍을 행하므로, 프로그래밍을 종료한 메모리 셀의 임계전압은, 반드시 임계전압(PV2)을 초과하고 있다.
데이터 "01"의 판독은, 도 4의 임계전압(M)에 설정된 레퍼런스 셀을 사용해서 행하므로, 판독대상 메모리 셀과 레퍼런스 메모리 셀[임계전압(M)] 사이에는, 최저(PV2-M)의 임계전압차가 존재하게 된다. 일반적으로, 센스 증폭기에 입력하는 2개의 메모리 셀의 임계전압차가 클수록, 고속이고 안정하게 판독한다. 즉, 임계전압차(PV2-M)가 클수록 판독마진이 늘어나게 된다.
따라서, 종래에는 충분한 판독마진을 확보하기 위해서 통상의 판독용의 임계전압과 검증 동작용의 임계전압으로 분류되고, 또한, 다치기억에 대응해서 프로그래밍 상태별로 개별로 설정된 복수의 레퍼런스 메모리 셀을 준비하고 있었다. 예를 들면, 일본 특허공개소59-104796호 공보, 일본 특허공개2002-100192호 공보를 참조.
복수의 레퍼런스 메모리 셀의 각종 임계전압의 설정은, 테스터를 사용해서 테스트시에 행하지만, 도 8에 도시된 바와 같이, 판독용 레퍼런스 메모리 셀(Cell A)과, 검증용 레퍼런스 메모리 셀(CellB)의 임계전압설정이, 테스터의 오차에서 벗어났을 경우, 설정하고 있던 임계전압차보다도 작아질 경우가 생각된다. 구체적으로는, 검증용 레퍼런스 메모리 셀의 임계전압이 부방향으로 벗어나고, 판독용 레퍼런스 메모리 셀의 임계전압이 정방향으로 벗어났을 경우, 임계전압차가 설정값보다 작아진다. 만약 이러한 차가 생겼을 경우, 판독시의 동작마진이 작아진다고 하는 문제가 있었다.
비휘발성 반도체 기억장치는, 대용량화의 요망에 대응하기 위해서, 메모리 셀은 다치화의 경향이 있지만, 다수의 기억 레벨을 판정하기 위해서 많은 종류의 임계전압을 구비한 레퍼런스 메모리 셀을 구비할 필요가 있다. 즉, 레퍼런스 메모리 셀과 그것에 부수하는 레벨 센스 회로가 증가한다.
또한, 종래의 비휘발성 반도체 기억장치에 있어서의 상기 테스트시에 있어서의 레퍼런스 메모리 셀의 임계전압의 설정(트리밍」이라고 함)에는, 이하의 문제가 있다. 비휘발성 반도체 기억장치는, 대용량화, 다치화 등에 의해, 레퍼런스 메모리 셀 수가 증가하므로 트리밍 대상이 되는 레퍼런스 메모리 셀 수가 증가한다. 또한, 다치화에 따른 레퍼런스 메모리 셀의 트리밍의 고정밀도화가 요구되기 때문에, 레퍼런스 셀 수가 증가할수록, 또한, 트리밍 스텝을 보다 세밀하게 행하여 고정밀도화를 행할수록, 트리밍 시간이 길어지고, 생산 효율의 저하 요인이 된다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 상기 레퍼런스 메모리 셀의 트리밍에 기인하는 문제점을 해소하고, 다치화에 대응 가능하고, 고속이며 안정한 판독 동작을 가능하게 하는 반도체 기억장치를 제공하는 것에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 비휘발성 반도체 기억장치는, 비휘발성 기억소자를 갖는 메모리 셀을 복수 배열해서 이루어지는 주 메모리 어레이 와, 상기 비휘발성 기억소자를 갖는 1 또는 복수의 레퍼런스 메모리 셀과, 상기 주 메모리 어레이 중에서 특정한 상기 메모리 셀을 선택하는 어드레스 선택회로와, 상기 어드레스 선택 회로에서 선택된 선택 메모리 셀과 상기 레퍼런스 메모리 셀에 각각의 기억상태에 따른 전류가 흐르도록 소정의 전기적 스트레스를 인가하고, 상기 선택 메모리 셀과 상기 레퍼런스 메모리 셀을 흐르는 상기 각 전류를 비교해서 상기 선택 메모리 셀에 기억된 데이터를 판독하는 판독 회로와, 상기 어드레스 선택회로에서 선택된 선택 메모리 셀에 데이터를 프로그래밍하는 프로그래밍회로를 구비해서 이루어지는 비휘발성 반도체 기억장치로서, 상기 판독회로가 통상의 판독시와, 프로그래밍 검증을 위한 판독시에서, 같은 기억상태로 설정된 상기 레퍼런스 메모리 셀을 공통으로 이용하고, 프로그래밍 검증을 위한 판독시에 있어서 상기 프로그래밍 메모리 셀과 상기 레퍼런스 메모리 셀에 상기 소정의 전기적 스트레스를 인가할 때에, 상기 레퍼런스 메모리 셀에 대한 인가조건을 상기 통상의 판독시에 있어서의 인가조건보다 상기 기억상태가 프로그래밍 상태방향으로 시프트하도록 설정하는 것을 제 1의 특징으로 한다.
본 발명에 의한 비휘발성 반도체 기억장치는, 제 1의 특징에 있어서, 보다 구체적으로, 상기 비휘발성 기억소자가 기억상태에 따라서 임계전압이 변화하는 FET구조의 비휘발성 메모리 트랜지스터이고, 상기 판독회로가 상기 통상의 판독시에 있어서 상기 선택 메모리 셀과 상기 레퍼런스 메모리 셀의 각각의 상기 비휘발성 메모리 트랜지스터의 게이트에 동일 레벨의 전압을 인가하고, 상기 프로그래밍 검증을 위한 판독시에 있어서 상기 프로그래밍 메모리 셀과 상기 레퍼런스 메모리 셀의 각각의 상기 비휘발성 메모리 트랜지스터의 게이트에 다른 레벨의 전압을 인가한다. 또, 본 발명에 의한 비휘발성 반도체 기억장치는, 상기 레퍼런스 메모리 셀의 상기 비휘발성 메모리 트랜지스터의 임계전압이 테스트시에 조정 가능하게 구성되어 있다.
상기 제 1의 특징을 구비한 본 발명에 의한 비휘발성 반도체 기억장치에 의하면, 우선, 판독 회로가, 통상의 판독시와 프로그래밍 검증을 위한 판독시(검증시)에서 같은 기억상태로 설정된 레퍼런스 메모리 셀을 공통으로 이용하기 때문에, 레퍼런스 메모리 셀의 수를 줄일 수 있다. 또, 통상의 판독시와 검증시에서의 실질적인 임계전압차를 검증시에 레퍼런스 메모리 셀에 인가하는 전기적 스트레스의 차로 실현하고 있기 때문에, 레퍼런스 메모리 셀의 임계전압 설정시의 오차가 통상의 판독시와 검증시에서 같이 나타나기 때문에, 임계전압차가 임계전압 설정시의 오차에 의해 좁아져 판독마진이 저하할 일이 없다. 결과로서, 다치화에 대응 가능하고, 고속이며 안정한 판독동작을 가능하게 하는 비휘발성 반도체 기억장치를 제공할 수 있다.
본 발명에 의한 비휘발성 반도체 기억장치는, 또한, 상기 프로그래밍 메모리 셀과 상기 레퍼런스 메모리 셀의 상기 비휘발성 메모리 트랜지스터의 게이트에 인가되는 각 전압은 같은 내부전압을 분압해서 생성되는 것을 제 2의 특징으로 한다.
본 발명에 의한 비휘발성 반도체 기억장치는, 상기 제 2의 특징에 더해서, 상기 내부전압을 발생하는 회로가, 상기 비휘발성 메모리 트랜지스터를 갖고, 상기 비휘발성 메모리 트랜지스터의 임계전압을 조정함으로써, 상기 내부전압의 전압레 벨을 조정 가능하게 구성되어 있는 것을 특징으로 하고, 또한, 상기 내부전압을 발생하는 회로의 상기 비휘발성 메모리 트랜지스터의 임계전압은 테스트시에 조정 가능하게 구성되어 있는 것을 특징으로 한다.
또한, 상기 제 2의 특징을 구비한 본 발명에 의한 비휘발성 반도체 기억장치에 의하면, 프로그래밍 검증시에 프로그래밍 메모리 셀과 레퍼런스 메모리 셀의 각각의 비휘발성 메모리 트랜지스터의 게이트에 인가하는 전압레벨의 변동이, 그것의 기초가 되는 내부전압이 공통이기 때문에 같은 방향으로 나타난다. 이 때문에, 레퍼런스 메모리 셀의 게이트 전압변동에 의한 임계전압의 변동이, 프로그래밍 메모리 셀의 같은 임계전압의 변동과 상쇄되어, 프로그래밍 메모리 셀과 레퍼런스 메모리 셀의 임계전압차의 정확한 비교가 보장된다. 또한, 내부전압 레벨이 비휘발성 메모리 트랜지스터의 임계전압에서 조정 가능하게 구성되어 있으므로, 제조 불균형에 의한 내부전압레벨의 변동을 보상할 수 있고, 또한, 적은 조정회수로 많은 레퍼런스 메모리 셀에 공통해서 고정밀도의 임계전압차를 제공할 수 있다.
본 발명에 의한 비휘발성 반도체 기억장치는, 또한, 상기 어느 하나의 특징에 더해서, 상기 메모리 셀이 3치 이상의 데이터를 기억 가능하고, 상기 레퍼런스 메모리 셀은 1개의 선택 메모리 셀에 대하여 3치 이상의 기억상태 수에 따른 복수개가 형성되어 있는 것을 제 3의 특징으로 한다.
상기 제 3의 특징을 구비한 본 발명에 의한 비휘발성 반도체 기억장치에 의하면, 상기 제 1 및 제 2의 특징의 비휘발성 반도체 기억장치의 작용 효과를 다치기억에 적용할 수 있고, 고속이며 안정한 판독 동작을 가능하게 하는 다치기억의 비휘발성 반도체 기억장치를 제공할 수 있다.
본 발명에 의한 비휘발성 반도체 기억장치(이하, 적당히 「본 발명의 장치」라고 한다.)의 1실시의 형태에 대해, 도면에 근거해서 설명한다.
본 발명의 장치는, 장치 전체에서의 기능 블럭 구성은 종래의 일반적인 플래시 메모리와 같고, 도 1에 도시된 바와 같은 구성으로 이루어져 있다.
본 발명의 장치는, 도 1에 도시된 바와 같이, 어드레스 패드(1), 어드레스 버퍼(2), 어드레스 멀티플렉서(3), 메인 행디코더(4), 레퍼런스 행디코더(5), 레퍼런스 열디코더(7), 메인 열디코더(8), 센스 증폭기(9), 주 메모리 어레이(10), 레퍼런스 어레이(11), 프로그래밍 회로(12), 제어회로(13), 펌프회로(14), 판독 펌프회로(15), 디지털ㆍ아날로그ㆍ컨버터 회로(D2A)(16), 메인 고전압 스위치 회로(17), 레퍼런스 고전압 스위치 회로(18), 제 1센스 데이터 래치 회로(19), 제 2센스 데이터 래치 회로(20), 입출력 버퍼(21), I/O패드(22), 커맨드디코더(23) 등을 구비해서 구성된다. 한편, 도시하지 않지만, 필요한 제어신호[라이트 이네이블 신호(light enable signal), 칩 이네이블 신호(chip enable signal), 출력 이네이블 신호(output enable signal) 등]가 별도의 각각의 입력패드 및 입력버퍼를 통해서 각부에 공급된다.
주 메모리 어레이(10)는 비휘발성 기억소자를 갖는 메모리 셀을 행방향 및 열방향으로 어레이상으로 복수 배열해서 구성되고, 레퍼런스 어레이(11)는 같은 비휘발성 기억소자를 갖는 레퍼런스 메모리 셀을 마찬가지로 복수 배열해서 구성된다. 본 실시형태에서는, 주 메모리 어레이(10) 및 레퍼런스 어레이(11) 내의 각 메 모리 셀이, 비휘발성 기억소자로서 플로팅 게이트형 FET구조의 플래시 메모리 트랜지스터를 구비해서 플래시 메모리 셀로서 구성될 경우를 상정한다. 따라서, 메모리 셀은 그 기억상태를 플로팅 게이트에 축적되는 전자의 양으로 설정하고, 그 기억상태가 메모리 트랜지스터의 임계전압의 차가 되어서 나타난다.
이하, 각 기능 블럭에 대해서, 간단히 설명한다. 어드레스 패드(1)는 외부에서의 어드레스 신호를 입력하는 단자이며, 어드레스 버퍼(2)는 어드레스 패드(1)로부터 입력되는 어드레스 신호를 버퍼 처리해서 내부신호 레벨로 변환한다. 어드레스 멀티플렉서(3)는 외부에서의 어드레스 신호와 각종 동작 모드에 있어서 내부회로에서 사용되는 내부 어드레스 신호를 스위칭하는 기능을 갖고, 스위칭 후의 어드레스 신호를 각종 디코더에 공급한다.
메인 행디코더(4)는 주 메모리 어레이(10) 내의 메모리 셀을 행방향을 따라 선택하고, 레퍼런스 행디코더(5)는 레퍼런스 어레이(11) 내의 레퍼런스 메모리 셀을 행방향을 따라 선택한다. 또한, 메인 열디코더(8)는 주 메모리 어레이(10) 내의 메모리 셀을 열방향에 따라 선택하고, 레퍼런스 열디코더(7)는 레퍼런스 어레이(11) 내의 레퍼런스 메모리 셀을 열방향을 따라 선택한다. 각 디코더는, 주 메모리 어레이(10) 내의 메모리 셀과 레퍼런스 어레이(11) 내의 레퍼런스 메모리 셀의 각부(게이트, 드레인 등)에 대해서, 각 동작모드(판독, 프로그래밍, 소거)에 있어서 소정의 전압을 공급한다. 따라서, 통상의 판독동작, 프로그래밍 검증동작, 소거 검증동작에 있어서의 판독회로의 일부로서 기능한다.
센스 증폭기(9)는 메인 행디코더(4)와 메인 열디코더(8)에 의해 선택된 주 메모리 어레이(10) 내의 선택 메모리 셀의 임계전압과, 레퍼런스 행디코더(5)와 레퍼런스 열디코더(7)에 의해 선택된 레퍼런스 어레이(11) 내의 레퍼런스 메모리 셀의 임계전압을 비교해서, 선택 메모리 셀에 프로그래밍된 데이터를 판독하는 회로이며, 공지의 회로를 사용해서 구성된다. 구체적인 선택 메모리 셀과 레퍼런스 메모리 셀의 임계전압의 비교는, 선택 메모리 셀과 선택된 레퍼런스 메모리 셀의 양쪽의 게이트, 소스, 드레인에 각각 같은 바이어스 전압을 인가하여, 임계전압의 차에 의한 드레인 전류의 차를 전압차로 변환해서, 센스 증폭기(9)에서 그 전압차를 차동증폭해서 실현한다. 한편, 센스 증폭기(9)는 본 실시형태에서는 통상의 판독시의 판독회로로서 사용됨과 아울러, 프로그래밍 검증시 및 소거 검증시의 판독회로로서도 사용된다.
프로그래밍 회로(12)는 선택 메모리 셀에 I/O패드(22)를 통해서 입력된 프로그래밍 데이터에 따른 데이터 프로그래밍을 행하기 위한 회로이다. 종래의 회로 구성과 같다.
제어회로(13)는 프로그래밍 동작 및 소거 동작에 따르는 프로그래밍 펄스나 소거 펄스의 인가를 수반하는 프로그래밍 처리 및 소거 처리와, 그 후의 프로그래밍 상태나 소거 상태를 검증하기 위한 검증 처리를, 소정의 알고리즘으로 실행하기 위한 제어회로이다. 구체적으로는, 스테이트 머신 등의 회로 구성으로 실현된다. 따라서, 제어회로(13)는 프로그래밍 검증회로 및 소거 검증회로의 일부로서 기능한다.
펌프회로(14)는 외부에서 공급되는 전원전압으로부터 프로그래밍 및 소거동 작에 필요한 고전압을 내부적으로 발생하기 위한 승압회로이다. 또한, 판독 펌프회로(15)는 외부에서 공급되는 전원전압으로부터 판독동작에 필요한 내부 전원전압을 발생하기 위한 승압회로이다. 전원전압의 저전압화 및 내부 전원전압의 안정화를 위해서 필요해진다. 디지털ㆍ아날로그ㆍ컨버터 회로(D2A)(16)는 펌프회로(14)에서 생성된 내부 고전압을 제어회로(13)로부터의 제어신호에 따라서 필요한 전압레벨로 강압시켜서 공급하는 회로이다.
메인 고전압 스위치 회로(17)는 D2A(16) 또는 판독 펌프회로(15)로부터 공급되는 전압을 각종 메모리 동작에 따른 적정전압을 선택해서 주 메모리 어레이(10)에 공급하기 위한 전압선택 회로이다. 레퍼런스 고전압 스위치 회로(18)는 D2A(16) 또는 판독 펌프회로(15)로부터 공급되는 전압을 각종 메모리 동작에 따른 적정전압을 선택해서 레퍼런스 어레이에 공급하기 위한 전압선택 회로이다.
제 1센스 데이터 래치 회로(19)와 제 2센스 데이터 래치 회로(20)는 센스 증폭기(9)에서 판독된 복수 비트의 데이터를 일시적으로 보존하는 회로이다. 데이터 폭이 넓을 경우에 2분할해서 시리얼로 출력하는 것이 가능해진다.
입출력 버퍼(21)는 제 1센스 데이터 래치 회로(19)와 제 2센스 데이터 래치 회로(20)의 출력을 I/O패드(22)를 통해서 외부에 대하여 소정의 출력 레벨로 출력함과 아울러, 외부로부터 I/O패드(22)를 통해서 입력된 프로그래밍 데이터나 그 외의 커맨드 입력을 접수하는 회로이다. I/O패드(22)는 외부와 데이터의 입출력을 행하는 단자이다.
커맨드 디코더(23)는 입출력 버퍼(21)를 통해서 입력된 커맨드를 디코딩해서 제어회로에 출력하는 회로이다. 여기에서, 커맨드로서는 일반적인 플래시 메모리에서 사용되는 커맨드 체계가 상정되지만, 커맨드는 특정한 커맨드 체계의 것에 한정되는 것은 아니다.
다음에, 본 발명의 장치의 특징인 레퍼런스 어레이(11)의 구성에 대해서, 도 2∼도 5를 참조해서 설명한다. 우선, 도 2는 종래의 레퍼런스 어레이(11)와 그 주변회로의 관계를 모식적으로 나타낸 도면이고, 도 4는 종래의 레퍼런스 어레이(11)에 포함되는 레퍼런스 메모리 셀의 종류를 나타내고 있다. 한편, 도 3은 본 발명의 장치의 레퍼런스 어레이(11)와 그 주변회로의 관계를 모식적으로 나타낸 도면이고, 도 5는 본 발명의 장치의 레퍼런스 어레이(11)에 포함되는 레퍼런스 메모리 셀의 종류를 나타내고 있다.
각 메모리 셀이 4치 데이터를 기억하는 4치 메모리를 상정했을 경우, 종래에는, 적어도 7종류의 레퍼런스 메모리 셀을 준비하고 있었다. 즉, 보통 판독용으로서, 임계전압이 L, M, H의 3종류를 준비하고 있었다. 각 임계전압 L, M, H는, 각각 "11"상태(소거 상태)의 임계전압 분포의 상한값과 "10"상태의 임계전압 분포의 하한값의 중간값, "10"상태의 임계전압 분포의 상한값과 "01"상태의 임계전압 분포의 하한값의 중간값, "01"상태의 임계전압 분포의 상한값과 "00"상태의 임계전압 분포의 하한값의 중간값으로 설정되어 있다. 또한, 종래의 레퍼런스 메모리 셀은 프로그래밍 검증용으로서, 임계전압이 PV1, PV2, PV3의 3종류를 준비하고 있었다. 각 임계전압 PV1, PV2, PV3은 각각 "10"상태의 임계전압 분포의 하한값, "01"상태의 임계전압 분포의 하한값, "00"상태의 임계전압 분포의 하한값으로 설정되어 있다. 또한, 종래의 레퍼런스 메모리 셀은 소거 검증용으로서, 임계전압이 EV의 1종류를 준비하고 있었다. 임계전압 EV는 "11"상태(소거 상태)의 임계전압 분포의 상한값으로 설정되어 있다.
이에 대하여, 본 발명의 장치의 레퍼런스 어레이(11)에서는 보통 판독용의 임계전압이 L, M, H의 3종류만을 준비하고, 각 검증용의 레퍼런스 메모리 셀은 생략하고 있다.
통상의 판독시는 종래의 플래시 메모리도 본 발명의 장치도 같은 레퍼런스 메모리 셀을 사용하기 때문에 그 동작 순서는 같으므로 상세한 설명은 생략한다.
이하, 프로그래밍 검증시에 있어서, 보통 판독용의 임계전압이 L, M, H의 레퍼런스 메모리 셀을 사용해서 판독을 행하는 순서에 대해서 설명한다. 우선, 프로그래밍 펄스의 인가가 종료하면, 프로그래밍 데이터에 따른 레퍼런스 메모리 셀이 레퍼런스 열디코더(7) 및 레퍼런스 행디코더(5)에서 선택된다. 예를 들면, 데이터 "01"의 프로그래밍에서는 임계전압 M의 레퍼런스 메모리가 선택되고, 한편, 프로그래밍 대상의 선택 메모리 셀은 메인 행디코더(4)와 메인 열디코더(8)에서 선택된다. 보통, 프로그래밍 대상의 메모리 셀은 복수인 동시에 프로그래밍 처리되기 때문에 검증도 동시에 행할 경우는 동수의 센스 증폭기(9)와 동수의 레퍼런스 메모리 셀이 사용된다. 이하의 설명에서는 1개의 선택 메모리 셀을 대상으로 해서 설명한다.
도 6에 도시된 바와 같이, 프로그래밍 대상의 선택 메모리 셀과 임계전압 M의 레퍼런스 메모리 셀을 선택할 경우는, 메인 행디코더(4)를 통해서 선택 메모리 셀의 게이트에 메인 게이트 전압(Vmw1)을 인가하고, 레퍼런스 행디코더(5)를 통해서 각 레퍼런스 메모리 셀의 게이트에 레퍼런스 게이트 전압(Vrwl)을 인가한다. 각 게이트 전압(Vmwl, Vrw1)은, 도 7에 도시된 바와 같이, 펌프회로(14)에서 생성된 내부전압(고전압)을 D2A(16)에 공급하고, 저항 래더회로로 구성된 분압회로에서 상기 내부전압을 분압해서 생성된다. 각 래더 저항에 의해, 예를 들면 10mV 레벨의 전압이, 제어회로(13)로부터의 선택 신호에 의해 선택 가능하게 구성되어 있다. 여기에서, 메인 게이트 전압(Vmw1)은 레퍼런스 게이트 전압(Vrw1)보다 임계전압차(PV2-M)만큼 높게 설정되어 있다. 선택 메모리 셀 및 레퍼런스 메모리 셀을 흐르는 드레인 전류는 게이트 전압과 임계전압의 차로 결정되기 때문에 레퍼런스 게이트 전압(Vrw1)을 임계전압차(PV2-M)만큼 낮게 하는 것은, 레퍼런스 게이트 전압(Vrw1)을 메인 게이트 전압(Vmw1)과 같은 전압으로 상승시켰다고 가정하면, 레퍼런스 메모리 셀의 임계전압이 외관상 높아지고, PV2와 등가가 된다. 이것에 의해, 프로그래밍 검증에 있어서, 선택 메모리 셀의 임계전압이 PV2 미만의 경우는 센스 증폭기(9)에서 출력 "1"이 되고, 프로그래밍 미완료로 판정되며, 선택 메모리 셀의 임계전압이 PV2이상이 되어서, 센스 증폭기(9)의 출력이 "0"이 될 때까지 다시 프로그래밍 펄스의 인가가 속행된다.
여기에서, 센스 증폭기(9)의 동작에 대해서 간단히 설명한다. 도 7에 도시된 바와 같이, 선택 메모리 셀 및 레퍼런스 메모리 셀을 흐르는 드레인 전류는 판독전압 발생회로(24)에 의해 발생되는 소정의 판독전압이, 예를 들면 N채널 MOSFET로 구성되는 부하회로(25)를 통해서 소정의 바이어스 전압으로 강압되어, 메인 열디코 더(8) 및 레퍼런스 열디코더(7) 등을 통해서 각 메모리 셀의 드레인에 인가됨으로써, 판독전압 발생회로(24)로부터 공급된다. 또한, 판독전압 발생회로(24)로부터 공급되는 각 드레인 전류는 부하회로(25)에 의해 전압으로 변환되기 때문에 각 메모리 셀의 임계전압차에 의한 드레인 전류의 차가 센스 증폭기(9)의 각 입력 노드에 있어서 전압차로 변환된다. 이것에 의해, 전압 차동 입력형의 센스 증폭기를 사용함으로써 선택 메모리 셀 및 레퍼런스 메모리 셀을 비교 판정할 수 있다.
이상과 같이, 본 발명의 장치에서는 프로그래밍 검증용의 레퍼런스 메모리 셀을 준비하지 않고, 레퍼런스 게이트 전압(Vrwl)을 조정함으로써 종래와 마찬가지로 프로그래밍 메모리 셀의 임계전압 분포의 제어가 가능해지고 있다. 또한, 이하에 설명하는 바와 같이, 종래에 비해서 판독동작마진이 향상된다.
다음에, 본 발명의 장치에 있어서 판독동작마진이 향상되는 점에 대해서 간단히 설명한다. 종래와 같이, 프로그래밍 검증용의 레퍼런스 메모리 셀을 사용할 경우는, 도 8에 도시된 바와 같이, 판독용 레퍼런스 메모리 셀(Cell A)과, 검증용 레퍼런스 메모리 셀(CellB)의 임계전압 설정이 서로 역방향이 되면 임계전압차가 좁아지고, 판독동작마진이 저하하는 것은 이미 설명한 그대로이다. 본 발명의 장치에 있어서, 프로그래밍 검증용의 레퍼런스 메모리 셀을 사용하지 않고, 판독용 레퍼런스 메모리 셀(CellA)의 레퍼런스 게이트 전압(Vrw1)을 조정하는 것 뿐이면, 판독용 레퍼런스 메모리 셀(CellA)의 임계전압의 오차는, 도 9에 도시된 바와 같이, 그대로 검증시의 레퍼런스 메모리 셀의 실질적인 임계전압에 대한 같은 방향의 오차가 되어서 나타난다. 이 결과, 프로그래밍 검증시에 임계전압이 높아져 있기 때 문에 프로그래밍 대상의 선택 메모리 셀의 임계전압이 만일 높게 되었다고 해도, 통상의 판독용의 레퍼런스 메모리 셀의 임계전압도 비교적 높게 시프트하고 있으므로, 선택 메모리 셀과 레퍼런스 메모리 셀의 임계전압차는 유지되기 때문에, 통상의 판독용의 레퍼런스 메모리 셀의 임계전압의 설정 오차에 의한 판독동작마진의 저하는 억제되어, 종래에 비해서 판독동작마진이 향상된다.
다음에, 소거 검증시에 있어서, 보통 판독용의 임계전압이 L의 레퍼런스 메모리 셀을 사용해서 판독을 행하는 순서에 대해서 설명한다. 우선, 소거 펄스의 인가가 종료하면, 임계전압(L)의 레퍼런스 메모리 셀이 레퍼런스 열디코더(7) 및 레퍼런스 행디코더(5)에서 선택된다. 한편, 소거 대상의 선택 메모리 셀은 주 메모리 어레이(10) 내의 소거 블럭 내에서 제어회로(13)에서 발생된 내부 어드레스에 근거해서 메인 행디코더(4)와 메인 열디코더(8)에서 선택된다. 보통, 소거 대상의 메모리 셀은 블럭 단위로 일괄해서 소거처리되기 때문에, 검증은 센스 증폭기(9)의 개수에 따라서 수 비트단위로 동시에 처리된다. 이하의 설명에서는, 1개의 선택 메모리 셀을 대상으로 해서 설명한다.
소거 대상의 선택 메모리 셀과 임계전압(L)의 레퍼런스 메모리 셀을 선택할 경우는, 메인행 디코더(4)를 통해서 선택 메모리 셀의 게이트에 메인 게이트 전압(Vmwl)을 인가하고, 레퍼런스 행디코더(5)를 통해서 각 레퍼런스 메모리 셀의 게이트에 레퍼런스 게이트 전압(Vrwle)을 인가한다. 프로그래밍 검증시와의 상위점은, 프로그래밍 검증시는 메인 게이트 전압(Vmw1)이 레퍼런스 게이트 전압(Vrw1)보다 예를 들면 임계전압차(PV2-M)만큼 높게 설정되어 있었던 것에 대해서, 소거 검증시 에는 메인 게이트 전압(Vmw1)이 레퍼런스 게이트 전압(Vrwle)보다 임계전압차(L-EV)만큼 낮게 설정되어 있는 점이다. 이것은, 처음부터 소거 검증용의 레퍼런스 메모리 셀의 임계전압(EV)이 데이터 "1O"의 판독용의 레퍼런스 메모리 셀의 임계전압(L)보다도 판독마진을 확보하기 위해서 낮게 설정되어 있기 때문이다. 메인 게이트 전압(Vmw1)과 레퍼런스 게이트 전압(Vrwle)은 프로그래밍 검증시와 마찬가지로, 펌프회로(14)에서 생성된 내부전압(고전압)을 D2A(16)에 공급하고, 저항 래더회로로 구성된 분압회로에서 상기 내부전압을 분압해서 생성된다.
보통 판독용의 임계전압이 L, M, H의 레퍼런스 메모리 셀은, 주 메모리 어레이(10) 및 레퍼런스 어레이(11)의 구성, 데이터 폭, 어떤 메모리 어레이 블럭에서 통상의 판독 동작 중에 다른 메모리 어레이 블럭에서 프로그래밍 또는 소거동작을 행하게 되는 듀얼 워크 기능의 유무등에 따라서, 복수조가 준비되지만, 그들의 임계전압의 조정(트리밍)은 테스트시에 테스터를 사용해서 실시된다. 따라서, 레퍼런스 어레이(11) 내의 각 레퍼런스 메모리 셀로의 소거ㆍ프로그래밍 동작이 테스트용의 회로를 사용해서 가능한 구성으로 되어 있다. 구체적인 트리밍 순서는 종래의 플래시 메모리에 있어서의 통상 판독용의 레퍼런스 메모리 셀의 트리밍과 같으므로, 상세한 설명은 생략한다.
다음에, 본 발명의 장치의 다른 실시의 형태에 대해서 설명한다.
〈1〉상기 실시형태에서는, 소거 검증시도 통상의 판독용의 레퍼런스 메모리 셀을 사용한 경우를 설명했지만, 소거 검증시에는 전용의 소거 검증용의 레퍼런스 메모리 셀을 사용해도 상관없다. 프로그래밍 검증용의 레퍼런스 메모리 셀을 생략 하는 것 뿐으로도, 레퍼런스 메모리 셀의 개수를 삭감할 수 있고, 데이터 "10", "O1", "00"의 판독마진이 향상되고, 본 발명의 효과는 발휘된다.
〈2〉상기 실시형태에 있어서, 도 1에 예시한 블럭 구성은 일례이며, 도 1의 구성에 한정되는 것은 아니다. 또한, 4치 메모리의 경우를 예로 본 발명에 대해서 설명했지만, 메모리 셀당의 기억상태 수는 4치로 한정되는 것은 아니다.
〈3〉상기 실시형태에서는 4치 메모리의 경우에 3종류의 통상 판독용의 레퍼런스 메모리 셀을 준비했지만, 예를 들면, 임계전압(M)의 레퍼런스 메모리 셀을 1종류만 준비해서, 다른 2종류의 임계전압(L,H)에 대해서는, 레퍼런스 게이트 전압(Vrw1)의 변경에 의해 생성하도록 해도 상관없다.
〈4〉상기 실시형태에 있어서, 펌프회로(14)가 플래시 메모리 트랜지스터를 갖고, 상기 플래시 메모리 트랜지스터의 임계전압을 조정함으로써, D2A(16)에 공급하는 내부전압의 전압레벨을 조정 가능하게 구성되어 있는 것도 바람직하다. 예를 들면, 2개의 플래시 메모리 트랜지스터를 준비하고, 2개의 플래시 메모리 트랜지스터의 임계전압차를 기준전압으로 해서, 출력 전압의 레귤레이션(regulation)을 행하도록 구성함으로써, D2A(16)에 공급하는 내부전압의 안정화를 도모할 수 있다.
〈5〉상기 실시형태에서는, 메모리 셀로서 플래시 메모리 셀을 상정했지만, 메모리 셀은 이것에 한정되는 것은 아니다. 또한, 메모리 셀은, 기억상태의 차이가 메모리 트랜지스터의 임계전압의 차이가 되어서 나타나는 것 이외에도, MRAM, OUM, RRAM 등과 같이 가변저항소자형의 메모리 셀로서도, 같은 개념이 적용 가능하다.
이상 상세하게 설명한 바와 같이, 본 발명에 의한 비휘발성 반도체 기억장치 에 의하면, 1개의 레퍼런스 메모리 셀을 복수 종류의 임계전압을 구비한 레퍼런스 메모리 셀로서 기능시킬 수 있으므로, 1개의 레퍼런스 메모리 셀을 판독용과 검증용으로 겸용할 수 있다. 또한, 1개의 레퍼런스 메모리 셀을 복수 종류의 판독용 임계전압을 구비한 복수 종류의 판독용 레퍼런스 메모리 셀로서 기능시킬 수도 있다. 또한, 1개의 레퍼런스 메모리 셀을 복수 종류의 검증 판정 전압을 구비한 복수 종류의 검증용 레퍼런스 메모리 셀로서 기능시킬 수도 있다.
또한, 1개의 레퍼런스 메모리 셀을 복수 종류의 판독 또는 검증용 레퍼런스 메모리 셀로서 기능시킴으로써, 레퍼런스 메모리 셀 수를 삭감할 수 있다. 또한, 레퍼런스 메모리 셀 수를 삭감할 수 있으므로, 검증의 대상이 되는 레퍼런스 메모리 셀 수가 삭감되고, 검증공정을 생력화할 수 있다. 또한, 선택 메모리 셀의 기억 데이터를 판독하는 센스 증폭기와 레퍼런스 메모리 셀의 레이아웃 면적의 오버헤드(overhead)를 경감할 수 있다. 또한, 임계전압을 레퍼런스 메모리 셀의 게이트 입력 전압으로 제어하므로, 판독시의 판정전압과, 프로그래밍 또는 소거시의 판정 전압의 마진 전압을 확실하게 확보할 수 있고, 비휘발성 반도체 기억장치의 동작의 안정성, 고속화 및 신뢰성을 높게 할 수 있다. 또한, 레퍼런스 메모리 셀 수를 삭감하고, 또한, 레퍼런스 메모리 셀의 임계전압을 게이트 전압으로 제어 가능하게 구성했으므로, 생산의 효율을 떨어뜨릴 일 없이 레퍼런스 메모리 셀의 임계전압을 고정밀도로 트리밍할 수 있다.
본 발명은 바람직한 실시예에 의해 설명되었지만, 본 발명의 정신과 범위를 벗어남이 없이 당업자에 의해 다양한 수정 및 변경이 이루어질 수 있음을 이해할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 레퍼런스 메모리 셀의 트리밍에 기인하는 문제점을 해소하고, 다치화에 대응 가능하고, 고속이며 안정한 판독 동작을 가능하게 하는 반도체 기억장치를 제공할 수 있다.

Claims (7)

  1. 비휘발성 기억소자를 갖는 메모리 셀을 복수 배열해서 이루어지는 주 메모리 어레이;
    상기 비휘발성 기억소자를 갖는 1 또는 복수의 레퍼런스 메모리 셀;
    상기 주 메모리 어레이 중에서 특정한 상기 메모리 셀을 선택하는 어드레스 선택 회로;
    상기 어드레스 선택 회로에서 선택된 선택 메모리 셀과 상기 레퍼런스 메모리 셀에 각각의 기억상태에 따른 전류가 흐르도록 소정의 전기적 스트레스를 인가하고, 상기 선택 메모리 셀과 상기 레퍼런스 메모리 셀을 흐르는 상기 각 전류를 비교해서 상기 선택 메모리 셀에 기억된 데이터를 판독하는 판독 회로; 및
    상기 어드레스 선택 회로에서 선택된 선택 메모리 셀에 데이터를 프로그래밍하는 프로그래밍 회로를 구비해서 이루어지고:
    상기 판독 회로가 통상의 판독시와 프로그래밍 검증을 위한 판독시에서, 같은 기억상태로 설정된 상기 레퍼런스 메모리 셀을 공통으로 이용하고, 프로그래밍 검증을 위한 판독시에 있어서 상기 프로그래밍 메모리 셀과 상기 레퍼런스 메모리 셀에 상기 소정의 전기적 스트레스를 인가할 때에 상기 레퍼런스 메모리 셀에 대한 인가조건을 상기 통상의 판독시에 있어서의 인가조건보다 상기 기억상태가 프로그래밍 상태방향으로 시프트하도록 설정하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 비휘발성 기억소자가 기억상태에 따라서 임계전압이 변화되는 FET구조의 비휘발성 메모리 트랜지스터이고,
    상기 판독회로는 상기 통상의 판독시에 있어서 상기 선택 메모리 셀과 상기 레퍼런스 메모리 셀의 각각의 상기 비휘발성 메모리 트랜지스터의 게이트에 동일 레벨의 전압을 인가하고, 상기 프로그래밍 검증을 위한 판독시에 있어서, 상기 프로그래밍 메모리 셀과 상기 레퍼런스 메모리 셀의 각각의 상기 비휘발성 메모리 트랜지스터의 게이트에 다른 레벨의 전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  3. 제 2항에 있어서,
    상기 레퍼런스 메모리 셀의 상기 비휘발성 메모리 트랜지스터의 임계전압은 테스트시에 조정 가능하게 구성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  4. 제 2항에 있어서,
    상기 프로그래밍 메모리 셀과 상기 레퍼런스 메모리 셀의 상기 비휘발성 메모리 트랜지스터의 게이트에 인가되는 각 전압은 같은 내부전압을 분압해서 생성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  5. 제 4항에 있어서,
    상기 내부전압을 발생하는 회로는 상기 비휘발성 메모리 트랜지스터를 갖고, 상기 비휘발성 메모리 트랜지스터의 임계전압을 조정함으로써 상기 내부전압의 전압레벨을 조정 가능하게 구성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  6. 제 5항에 있어서,
    상기 내부전압을 발생하는 회로의 상기 비휘발성 메모리 트랜지스터의 임계전압은 테스트시에 조정 가능하게 구성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  7. 제 1항에 있어서,
    상기 메모리 셀은 3치 이상의 데이터를 기억 가능하고,
    상기 레퍼런스 메모리 셀은 1개의 선택 메모리 셀에 대해서 3치 이상의 기억상태 수에 따른 복수개가 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억장치.
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