WO2006056086A1 - Capteur optoelectronique a haute dynamique et faible bruit d’offset - Google Patents

Capteur optoelectronique a haute dynamique et faible bruit d’offset Download PDF

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WO2006056086A1
WO2006056086A1 PCT/CH2005/000683 CH2005000683W WO2006056086A1 WO 2006056086 A1 WO2006056086 A1 WO 2006056086A1 CH 2005000683 W CH2005000683 W CH 2005000683W WO 2006056086 A1 WO2006056086 A1 WO 2006056086A1
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Martin Wäny
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Waeny Martin
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • Image sensors including sensors made in CCD or CMOS technology are used in a wide range of applications. For a large number of applications the ability to create scene images with a wide variation of intensities is necessary. Typically for these applications sensors in CMOS technology are used as with this technology it is possible to realize sensors with a response logarithmically dependent on the incident intensity [1] or sensors with a linear electrical response to the incident intensity , but with a conversion gain depending on the intensity [2]. These principles are typically realized using the non-linear properties of MOS transistors, available in CMOS technologies. Due to the variations of the parameters of these transistors, in particular due to the variation of the threshold voltage (Vth) which is done during production, the transfer function of such detectors does not suffer only from the offset variations during the reading.
  • Vth threshold voltage
  • the object of the invention presented is thus to propose a photodetector and an operating method of this photodetector suitable for integration into detector cell matrices (image sensors) having a small variation of the transfer function (of the incident optical intensity towards the electrical signal created by the detector) and making it possible to acquire images with a great variation of contrast.
  • CMOS Complementary Metal Oxide Semiconductor
  • BiCMOS Bipolar CMOS
  • the realization of the sensor according to the invention is easily done using npn type transistors and detecting positive charges (holes). Achievement in purely bipolar technologies and possible, as will be obvious to the experienced reader in semiconductor technology.
  • the detector according to the invention is sketched in FIG. 1. It is provided with a pnp bipolar transistor, whose remeater (1) is connected to a first reference potential (2).
  • the base of this transistor (3) is connected to a reset circuit (4) for connecting or disconnecting the base with a second reference potential. (5).
  • the base (3) is connected to a voltage detection circuit (6).
  • the collector of the bipolar transistor is connected to ground, ie to the negative reference potential of the detector (7).
  • phase A the base (3) of the transistor is connected to the second reference potential (5) through the reset circuit (4).
  • phase B the integration phase (B)
  • the base (3) will be disconnected from the reset potential (5).
  • the electrons created by the light, and collected by the base diffusion (3) will thus be integrated on the parasitic capacitance of the base (3) and on the capacities (parasitic or explicit) of the circuits connected to the base.
  • the base potential will therefore be reduced as a function of time and the number of electrons collected. If the intensity of the incident light is sufficiently high, the base potential will discharge until the emitter-base junction will be forward biased, and the collected electrons will be compensated by a current from the emitter towards the base of the bipolar transistor. . As soon as the emitter-base junction is directly polarized, the potential on the base (3) shows a logarithmic dependence on the collocated photocurrent by the basic broadcast. The current-base induces a parasitic current of remutor to the collector (7).
  • the first reference potential (2) can be reduced, in order to polarize back the emitter-base junction in a reverse manner, and to allow the base potential to decrease linearly with respect to the number of electrons detected.
  • the first reference potential decreases progressively fast towards the end of the integration time as is illustrated in FIG. 3.
  • the voltage function with respect to time of this first reference potential may be a continuously differentiable function, or an approximation of such a function with one or more steps, as is illustrated in Figure 3 by the continuous and dotted curves respectively.
  • FIG. 4 A possible implementation of the detector according to the invention is illustrated in FIG. 4.
  • the reset circuit is implemented with a switch made by a MOS transistor (8).
  • the read circuit and realized by a MOS transistor connected in mounting "Source follower" (9).
  • the reading of the detecting is done by connecting the MOS (9) by a MOS switch (10) to a current source (11).
  • the current source can be implemented individually for each detector cell, or shared between different cells.
  • the reading circuit (6) is provided with a memory element which makes it possible to save the signal at the end of the integration time and to carry out the reading later. This is done by a sampling operation (sample and hold) by the transistor (12).
  • said sampling circuit realized by the MOS transistor (12) is used as a voltage amplifier in a common gate arrangement.
  • the MOS gate (12) is biased at a potential lower than the reset potential plus a threshold voltage, but higher than the lowest potential plus a threshold voltage.
  • the potential of the emitter (2) is always maintained at a lower voltage than the gate voltage of the MOS (12) during the reset phase and the integration phase minus a threshold voltage.
  • the bipolar transistor In order to reduce the emitter-collector current when the emitter-base junction is forward biased it is advantageous to implement the bipolar transistor by resorting to implementations allowing the formation of a broad base and minimizing the surface of the emitter. In standard CMOS technologies this can be achieved by using the vertical bipolar forming between a PMOS drain diffusion, the N well and the p substrate. Current gain can be reduced by using instead of PMOS drain implantation only Pldd implantation (PMOS lightly doped drain) and avoiding any additional implantation (halo implant etc.). In another embodiment of the sensor according to the invention the bipolar transistor mentioned is formed using a deep box, as used for ESD protection transistors or high voltage (high voltage N-WeIl) as basic implementation.
  • reminder (1) can be realized using the p-Base implementation, normally used for the bipolar npn vertical transistors base.
  • the bipolar transistor will be formed between the p-base implant forming the emitter (1) the N-WeIl or high voltage N-WeIl well forming the base (3) and the p substrate forming the collector. (7)
  • the base In order to increase the electron collection efficiency created by the incident light, it is advantageous to form the base with a maximum extension.

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Abstract

La présente invention décrit une architecture et une méthode d'opération d'un photodétecteur permettant l'acquisition de signaux optiques avec une grande variation en intensité en technologie de fabrication CMOS, BiCMOS ou bipolaire. Le capteur selon l'invention comprend au moins un transistor à jonction bipolaire. Le détecteur selon l'invention est optimise pour l'intégration dans des matrices de photodétecteurs afin de réaliser des capteurs d'image. Le détecteur selon l'invention et des matrices de détecteurs (capteurs d'image) selon l'invention se caractérisent par des petites variations de la fonction de réponse comparée à des capteurs d'images réalisées avec des cellules détectrices d'après l'état de l'art.

Description

Titre: Capteur optoélectronique a haute dynamique et faible bruit d'offset
Description de l'invention:
Introduction:
Des capteurs d'image notamment des capteurs réalisés en technologie CCD ou CMOS sont utilisé dans une large gamme d'applications. Pour un grand nombre d'application la capacité de créer des images de scènes avec une grande variation d'intensités est nécessaire. Typiquement pour ces applications des capteurs en technologie CMOS sont utilisé comme avec cette technologie il est possible de réaliser des capteurs avec une réponse logarithmiquement dépendant de l'intensité incidente [1] ou des capteurs avec une réponse électrique linéaire par rapport à l'intensité incident, mais avec un gain de conversion dépendant de l'intensité [2]. Ces principes sont typiquement réalisés en utilisant les propriétés non linéaires des transistors MOS, à disposition dans les technologies CMOS. Dû aux variations des paramètres de ces transistors, notamment dû à la variation de la tension de seuil (Vth) qui ce fait lors de la production, la fonction de transfert de tels détecteurs ne souffre pas seulement des variations d'offset lors de la lecture, mais aussi des variations de la fonction de transfert. Ces variations de la fonction de transfert entre différentes cellules détectrices limitent gravement la qualité d'image lors de l'utilisation de tels détecteurs en matrices de détecteurs (capteurs d'images). Contrairement aux variations d'offset qui au cas de capteurs d'image en technologie CMOS sont typiquement corrigé par des techniques de double échantillonnage, des variations en fonction de réponse ne peuvent que être corrigé que avec un effort numérique très élevé, cars ils nécessitent des opérations multiplicatives pour la correction.
Le but de l'invention présenté est donc de proposer un photodétecteur et une méthode d'opération de ce photodétecteur adapté à l'intégration dans des matrices de cellules détectrices (capteurs d'image) ayant une faible variation de la fonction de transfert (de l'intensité optique incidente vers le signal électrique crée par le détecteur) et permettant d'acquérir des images avec une grande variation de contraste. Description détaillé de l'invention:
La description de l'invention se base sur le cas de la réalisation du détecteur selon l'invention dans une technologie CMOS (Complementary Métal Oxyde Semiconductor) ou une technologie BiCMOS (Bipolar CMOS) en utilisant des transistors bipolaires du type pnp et en détectant des charges négatives (électrons). Cependant la réalisation du capteur selon l'invention se fait facilement en utilisant des transistors du type npn et en détectant des charges positives (trous). La réalisation en technologies purement bipolaires et possible, comme sera évidant au lecteur expérimenté en technologie semi-conducteur.
Le détecteur selon l'invention est esquisse en figure 1. Il est muni d'un transistor bipolaire pnp, dont remmeteur (1) est connecté à un premier potentiel de référence (2) La base de ce transistor (3) est connecté à un circuit de reset (4) permettant de connecter ou déconnecter la base avec un deuxième potentiel de référence. (5). D'ailleurs la base (3) est connectée à un circuit de détection de tension (6). Le collecteur du transistor bipolaire est connecté à la terre, soit au potentiel de référence négative du détecteur (7).
L'opération du détecteur selon l'invention est expliquée en utilisant le diagramme de timing de la figure 2 dont la ligne continue montre le potentiel de base (3) et la ligne pointillé montre le premier potentiel de référence (2). Dans une première phase d'opération (phase A) la base (3) du transistor est connecté au deuxième potentiel de référence (5) à travers le circuit de reset (4). Sur la diffusion de base (3) s'établit donc une tension supérieure à la tension de référence (2). Les électrons crées par la lumière incidente et collectionnes par la diffusion de base (3) seront compensé par un courant de reset à travers le circuit de reset (4). Dans une deuxième phase, la phase d'intégration (B), la base (3) sera déconnecté du potentiel de reset (5). Les électrons crées par la lumière, et collectés par la diffusion de base (3) seront donc intégrée sur la capacité parasite de la base (3) et sur les capacités (parasites ou explicites) des circuits connectés à la base. Le potentiel de base se réduira donc en fonction du temps et du nombre d'électrons collectionnés. Si l'intensité de la lumière incidente est suffisamment élevé, le potentiel de base se déchargera jusque a ce que la jonction emmeteur-base sera polarisé directe, et les électrons collectionnes seront compensé par un courant de l'emmeteur vers la base du transistor bipolaire. Des que la jonction emmeteur-base est polarisé directe, le potentiel sur la base (3) montre une dépendance logarithmique au photocourrant collectionné par la diffusion de base. Le courrant ernmeteur-base induit un courrant parasite de remmeteur vers le collecteur (7). Pour des raisons d'économie de puissance il est avantageux de réduire ce courant en choisissant un transistor bipolaire avec un faible gain en courrant. Au cours du temps d'intégration le premier potentiel de référence (2) peut être réduit, afin de polariser de nouveau la jonction emmeteur-base de manière inverse, et de permettre au potentiel de base de se réduire linéairement par rapport au nombre d'électrons détectés. De préférence le premier potentiel de référence décroît progressivement rapide vers la fin du temps d'intégration comme est illustré en figure 3. La fonction de tension par rapport au temps de ce premier potentiel de référence peut être une fonction continuellement différentiable, ou une approximation d'une telle fonction avec un ou plusieurs pas, comme est illustré en figure 3 par les courbes continue et pointillé respectivement. Apres le temps d'intégration la tension sur la diffusion de base est détecté à travers le circuit de détection de tension (6). Apres la lecture de cette tension la base est de nouveau connecté à travers le circuit de reset (4) au deuxième potentiel.
Une implémentation possible du détecteur selon l'invention est illustrée en figure 4. Le circuit de reset est implémenté avec un interrupteur réalisé par un transistor MOS (8). Le circuit de lecture et réalisé par un transistor MOS connecté en montage "Source follower" (9). La lecture du détecter se fait en connectant le MOS (9) par un interrupteur MOS (10) à une source de courant (11). La source de courant peut être implémenté individuellement pour chaque cellule détectrice, ou partagé entre différents cellules.
Dans une autre variation du détecteur selon l'invention , illustré dans la figure 5, le circuit de lecture (6) est muni d'un élément de mémoire qui permet de sauvegarder le signal à la fin du temps d'intégration et effectuer la lecture plus tard. Ceci est fait par une opération d'échantillonnage (sample and hold) par le transistor (12).
Dans une variation de l'opération du détecteur selon l'invention dit circuit d'échantillonnage réalisé par le transistor MOS (12) est utilisé comme amplificateur de tension en montage a grille commune. Pour faire ceci, lors de la phase de reset et la phase de l'intégration, la grille du MOS (12) est polarisé a un potentiel inférieur au potentiel de reset plus une tension de seuil, mais plus haut que le potentiel le plus bas plus une tension de seuil. Le potentiel de l'emmeteur (2) est maintenu toujours a une tension plus bas que la tension de grille du MOS (12) pendant la phase de reset et la phase d'intégration moins une tension de seuil.
Afin de réduire le courrant emmeteur-collecteur lors que la jonction emmeteur-base est polarisée directe il est avantageux d'implémenter le transistor bipolaire en recourant à des implémentations permettant la formation d'une base large et de minimiser la surface de l'emmeteur. Dans des technologies standards CMOS ceci peut être réalisé en utilisant le bipolaire verticale en se formant entre une diffusion de drain PMOS, le caisson N et le substrat p. Le gain en courant peut être réduit en utilisant au lieu de l'implantation drain du PMOS seulement l'implantation Pldd (PMOS lightly dopped drain) et en évitant tout implantation additionnels (halo implant etc.). Dans une autre option de réalisation du capteur selon l'invention le transistor bipolaire mentionné est formé en utilisant un caisson profond, comme utilisé pour des transistors de protection ESD ou des transistor à haute tension (high voltage N-WeIl) comme implémentation de base. Dans des technologies CMOS avec option bipolaire, remmeteur (1) peut être réalisé en utilisant l'implémentation p-Base, utilisé normalement pour la base de transistors bipolaire npn verticale. Donc le transistor bipolaire sera formé entre l'implant de p-base formant l'emmeteur (1) le caisson N-WeIl ou high voltage N-WeIl formant la base (3) et le substrat p formant le collecteur. (7)
Affin d'augmenter l'efficacité de collection d'électrons crées par la lumière incidente il est avantageux de former la base ave une extension maximale.
Références:
[1] United States Patent Appl. No.: 373972 Sawas. G. Chamberlain Sept 25 1984
[2] Thomas F. Knight, Jr. "Design of an Integrated Optical Sensor with On-Chip Preprocessing" PHD Thesis for Doctor of Philosophy, Massachusetts Institute of Technology, June, 1983

Claims

Revendications:
1. Un capter optoélectronique qui contient:
- Un transistor bipolaire dont le terminale de base est formé de sorte à pouvoir être flottant, et de sorte à ce que le terminal de base puisse collectionner des électrons crée par la radiation incidente.
- Des moyens de lecture du potentiel établit sur le terminal de base.
- Des moyens de rétablir un potentiel défini sur le terminal de base, (potentiel de reset)
- Des moyens à contrôler le potentiel d'emmeteur.
2. Un capteur optoélectronique selon 1 qui soit réalise en technologie CMOS (Complementary Métal Oxyde Semiconductor) ou BiCMOS (BipolarCMOS).
3. Un capteur selon une des revendication 1 - 2 ou dite transistor bipolaire est formé étant un transistor bipolaire verticale (type pnp pour de technologies à substrat p et type npn pour des technologies a substrat n).
4. Un capteur selon une des revendications 1-3, implémenté en technologie CMOS ou BiCMOS à substrat de type p, ou dite transistor bipolaire est formé entre la diffusion de source/drain (p+) caisson N et le substrat, (étant emmeteur, base et collecteur respectivement)
5. Un capteur selon une des revendications 1-3 implémenté en technologie CMOS ou BiCMOS à substrat de type p ou dite transistor bipolaire est formé entre une implémentation p-base, caisson N et le substrat (étant emmeteur, base et collecteur respectivement
6. Un capteur selon une des revendications 1-3, implémenté en technologie CMOS ou BiCMOS à substrat de type p, ou dite transistor bipolaire est formé entre la diffusion de source/drain, caisson N et le substrat, (étant emmeteur, base et collecteur respectivement) et ou la diffusion source/drain, formant l'emmeteur, contient seulement le dopage de type pldd (p lightly dopped drain).
7. Un capteur selon une des revendications 1-6, implémenté en technologie CMOS ou BiCMOS à substrat de type p, ou dite transistor bipolaire est formé étant un transistor bipolaire verticale, et ou le terminale de base de dite transistor est formé en utilisant une implantation "high voltage N-WeIl", caractérisé par une profondeur d'implémentation plus grande que une implantation caisson "N-WeIl" pour tension basse.
8. Un capteur selon une des revendications 1-3, implémenté en technologie CMOS ou BiCMOS à substrat de type n, ou dite transistor bipolaire est formé entre la diffusion de source/drain (n+) caisson P et le substrat, (étant emmeteur, base et collecteur respectivement)
9. Un capteur selon une des revendications 1-3, implémenté en technologie CMOS ou BiCMOS à substrat de type n, ou dite transistor bipoliare est formé entre la diffusion de source/drain, caisson P et le substrat, (étant emmeteur, base et collecteur respectivement) et ou la diffusion source/drain, formant l'emmeteur, contient seulement le dopage de type nldd (n lightly dopped drain).
10. Un capteur selon une des revendications 1-9 ou le potentiel d'emmeteur et le potentiel de reset sont contrôles de sorte que pendent une première phase de l'intégration la jonction emmeteur base soit polarisé indirecte, et que au cas des intensités incidentes importantes pour une deuxième phase de l'intégration la jonction emmeteur base soit polarisé directe.
11. Un capteur selon une des revendications 1-9 ou le potentiel d'emmeteur peut être varié pendant l'intégration.
12. Un capteur selon une des revendications 1-11 ou le terminal de base de dit transistor bipolaire est connecté à un circuit d'échantillonnage (sample and hold) permettant la mémoire de la tension de base à la fin du temps d'intégration.
13. Un capteur selon une des revendications 1-12 ou le terminal de base de dit transistor bipolaire est connecté à un circuit d'amplification de tension.
14. Un capteur selon revendication 13 ou dite amplificateur de tension est un montage a grille commun.
15. Un capteur selon revendication 14 ou dite amplificateur de tension en montage à grille commun est utilisé autant pour l'amplification des tension, que étant un interrupteur pour l'opération d'échantillonnage.
16. Un ensemble de capteurs selon une des revendication 1-15 assemblé en matrice de détecteurs, formant un capteur d'image à une ou 2 dimensions.
17. Un capteur d'image selon une des revendications 1 à 16 avec une interface de donnes analogique. 8. Un capteur d'image selon une des revendications 1 à 16 avec une interface de donnes digitale.
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