WO2006025412A1 - 論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証装置 - Google Patents

論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証装置 Download PDF

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WO2006025412A1
WO2006025412A1 PCT/JP2005/015806 JP2005015806W WO2006025412A1 WO 2006025412 A1 WO2006025412 A1 WO 2006025412A1 JP 2005015806 W JP2005015806 W JP 2005015806W WO 2006025412 A1 WO2006025412 A1 WO 2006025412A1
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WO
WIPO (PCT)
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data
circuit
logic
verification
circuit data
Prior art date
Application number
PCT/JP2005/015806
Other languages
English (en)
French (fr)
Inventor
Kazuhiro Yamamoto
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
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Priority to DE112005002149T priority patent/DE112005002149T5/de
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Priority to US11/681,056 priority patent/US20070266361A1/en

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Definitions

  • the present invention forms a part of device data used at least as a target of verification by a logic verification device, and defines a part of the function of a corresponding integrated circuit, logic module data, and logic module data
  • the present invention relates to a logic verification device and a logic verification method for performing device data logic verification and device data logic verification.
  • This application is related to the following Japanese application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • CAD computer-aided design methods
  • the entire corresponding integrated circuit is separated into several functional blocks, and circuit data in which each functional block is described by RTL (Register Transfer Level) is generated.
  • RTL Registered Transfer Level
  • the actual configuration of the integrated circuit is determined by generating a logic circuit from the RTL description circuit data using a logic synthesis tool and determining the layout on the integrated circuit ( For example, see Patent Document 1.) o
  • Patent Document 1 Japanese Patent Laid-Open No. 10-283388
  • the present invention has been made in view of the above, and is a logic verification method, logic module data, device data, and logic that can quickly perform logic verification at the design stage of an integrated circuit including timing information. It aims at realizing a verification device.
  • a logic verification method for performing logic verification of an integrated circuit using device data defining functions of the integrated circuit, the hardware description 1st circuit data that defines a predetermined function by language, and 2nd circuit data that includes timing information in processing over time, and that defines the same function as the first circuit data by a logic circuit including a gate circuit
  • the device data reading step of reading device data formed including a plurality of logic module data and the logic module data included in the device data one of the first circuit data and the second circuit data is shifted.
  • a selection process for selecting, and a verification process for performing a logic verification operation based on device data using the selected circuit data A logic verification method characterized by this is provided.
  • the first circuit data may define a function at a register 'transfer' level.
  • the second circuit data may include information on delay time as timing information.
  • the selector circuit data may define a function of selecting circuit data based on input selection information.
  • the method further includes a translation step of translating a part of the device data other than the strong circuit data not selected in the selection step into a machine language between the selection step and the verification step, and the verification step includes the translation step Use the device data translated into machine language by the process.
  • At least the verification target by the logic verification device is Logic module data that forms part of the device data to be used and defines part or all of the function of the corresponding integrated circuit, the first circuit data that defines a predetermined function in the hardware description language, and Second circuit data that includes timing information in processing over time and that defines the same function as the first circuit data by a logic circuit including a gate circuit; and either the first circuit data or the second circuit data And logic module data characterized by comprising selector circuit data defining a function for selecting.
  • the first circuit data may define a function at a register 'transfer' level.
  • the second circuit data may include information on delay time as timing information.
  • the selector circuit data may define a function of selecting circuit data based on input selection information.
  • the device data includes a plurality of logic module data that are used as targets for verification by the logic verification device and that respectively define functions in different portions of the corresponding integrated circuit.
  • the logic module data includes first circuit data in which a predetermined function is defined by a hardware description language and timing information in processing over time.
  • the logic circuit data includes the first circuit data by a logic circuit including a gate circuit.
  • Device data comprising: second circuit data defining the same function; and selector circuit data defining a function for selecting one of the first circuit data and the second circuit data. provide.
  • the logic module data may be defined so that circuit data not selected in the selector circuit data is not translated into a machine language as a handling language of the logic verification device.
  • the device data includes a plurality of logic module data that are used as targets for verification by the logic verification device and define functions in different parts of the corresponding integrated circuit.
  • a function different from the first logic module data is defined by a combination of one or more first logic module data having first circuit data defining a predetermined function by a hardware description language and a gate circuit, and timing is defined.
  • One or more second logic modules having second circuit data containing information And device data comprising: connection data defining a data transmission relationship between one or more of the first logic module data and one or more of the second logic module data. .
  • the first circuit data may define a function at a register 'transfer' level
  • the second circuit data may include information related to time delay as timing information.
  • a logic verification apparatus for performing logic verification on predetermined device data, a test bench for storing a test pattern used for verification, and a predetermined function using a hardware description language Including a plurality of logic module data including a second circuit data defining the same function as the first circuit data by a logic circuit including a gate circuit.
  • a logic verification device comprising: device data storage means for storing device data formed in step 1; and verification execution means for performing logic verification of the device data using the test pattern.
  • the test pattern includes selection information that is information regarding whether to select a deviation between the first circuit data and the second circuit data in the logic module, and the verification execution means includes the selection Based on the information, the logic verification may be performed after selecting the first circuit data and the second circuit data in the logic module data.
  • FIG. 1 is a block diagram showing an overall configuration of a logic verification apparatus according to a first embodiment.
  • FIG. 2 is a conceptual diagram schematically showing a data structure of device data stored in a device data storage unit provided in the logic verification device.
  • FIG. 3 is a flowchart for explaining the operation of a verification execution unit provided in the logic verification device.
  • FIG. 4 is a block diagram showing an overall configuration of a logic verification apparatus according to a second embodiment.
  • FIG. 5 Device data stored in the device data storage unit of the logic verification device It is a conceptual diagram which shows a data structure typically.
  • FIG. 6 is a flowchart for explaining the operation of the verification execution unit provided in the logic verification device.
  • FIG. 7 is a conceptual diagram schematically showing an example of a data structure of device data in a state where a selection mode based on selector circuit data is defined.
  • FIG. 8 is a conceptual diagram schematically showing another example of the data structure of device data in a state where a selection mode based on selector circuit data is defined.
  • FIG. 9 is a schematic diagram showing an example of a logic verification operation using first circuit data and second circuit data generated based on device data.
  • FIG. 10 is a block diagram showing an overall configuration of a logic verification apparatus according to a third embodiment.
  • FIG. 11 is a conceptual diagram schematically showing a data structure of a test pattern stored in a test bench provided in the logic verification device.
  • FIG. 1 is a schematic diagram illustrating the logic verification device 1 according to the first embodiment.
  • the logic verification device 1 specifically includes a device data storage unit 2 for storing device data and the like, and an output expectation as an expected value of a processing result to be output from the test pattern and device data used in the logic verification.
  • Test bench 3 for memorizing values and translating these data into machine language
  • a compiling unit 4 for executing the logic verification using the data translated into the machine language, and an output unit 6 for outputting the verification result obtained by the verification executing unit 5.
  • the device data storage unit 2 is for storing device data describing the function of the corresponding integrated circuit.
  • the device data storage unit 2 functions as an example of first device data formed only by first circuit data (described later) such as RTL description circuit data and device data in the scope of the patent claims. 2Has a function to store device data 7 (described later).
  • first circuit data such as RTL description circuit data and device data in the scope of the patent claims.
  • verification using the first device data is performed, and the second device data 7 is used for verification based on the response result obtained at the time of strong verification. Therefore, the device data storage unit 2 also stores a response result acquired at the time of verification using the first device data. Note that the structure of the device data is omitted here because it will be described in detail later.
  • the test bench 3 stores a test pattern and an output expected value used in the logic verification, and outputs these data to the verification execution unit 5 as necessary.
  • the test pattern is used as input data in the pseudo processing of the device data stored in the device data storage unit 2, and is composed of data corresponding to the processing contents of the corresponding integrated circuit. Is done.
  • the output expected value is data indicating the expected value of the response result expected to be obtained in the integrated circuit corresponding to the input of the test pattern.
  • the compiling unit 4 is for translating the data stored in the device data storage unit 2 and the test pattern held in the test bench 3 into a machine language. That is, since the verification execution unit 5 usually has a configuration realized by an electronic computer or the like, it is necessary to convert the data input to the verification execution unit 5 into a form that can be processed by the electronic computer or the like. For this reason, in the first embodiment, the compiling unit 4 is provided before the verification execution unit 5. Note that the information itself included in the data remains the same before and after translation by the compiling unit 4, so in this specification, device data, etc. will be described using the same name before and after translation. I will do it.
  • the verification execution unit 5 is for verifying device data. Based on the data stored in the device data storage unit 2 and the test bench 3, the verification execution unit 5 Pseudo processing power by chair data It has a function to determine whether or not it is equivalent to the processing to be performed by the corresponding integrated circuit.
  • the logical verification device 1 has a function of performing logical verification using a plurality of device data stored in the device data storage unit 2.
  • the logic verification apparatus 1 first obtains a response result by using a test pattern for the first device data, and compares the strong response result with the expected output value, thereby comparing the test pattern 'expected value and Make sure the first device data is free of bugs.
  • the logic verification device 1 obtains a response result by using a test pattern for the second device data 7 described later, and the obtained response result and the response related to the first device data. It has the function of comparing the result and outputting the comparison result via the output unit 6.
  • the device data is data that represents the corresponding integrated circuit in a pseudo manner. Specifically, each device data is composed of a plurality of logic module data corresponding to some functions of the integrated circuit and connection data corresponding to the connection mode between the logic module data. This is a pseudo expression.
  • FIG. 2 is a conceptual diagram for explaining the structure of second device data 7 that functions as an example of device data within the scope of the claims among the device data stored in the device data storage unit 2.
  • the second device data 7 is data between the first logic module data 8a and 8b and the second logic module data 9 describing the functions of different parts of the corresponding integrated circuit, and the logic module data. It consists of connection data 10 that describes the transmission relationship.
  • the conceptual diagram shown in FIG. 2 shows an example of the structure of the device data. The specific data described by the number of the first logic module data 8 and the second logic module data 9 and the connection data 10 is shown. Of course, the transmission relationship varies depending on the configuration of the corresponding integrated circuit.
  • the first logic module data 8a and 8b include first circuit data lla and lib, respectively.
  • the first circuit data l la and l ib define the function of the first logic module data 8a and 8b in the node description language.
  • the first circuit data l la, l ib For example, a predetermined function is defined by the register ⁇ ⁇ ⁇ transfer ⁇ ⁇ ⁇ Level (Register Transfer Level), and the logic corresponding to the function is output to the input data during the logic verification by the verification execution unit 5 It is configured to output data.
  • the second logic module data 9 includes second circuit data 12.
  • the second circuit data 12 defines a predetermined function including timing information, and is specifically circuit data constituted by a logic circuit including a gate circuit such as an AND circuit.
  • the timing information is information necessary for a circuit that performs processing over time such as data hold between internal components, and includes, for example, delay time, setup time, hold time, and the like. To tell.
  • connection data 10 defines the mode of data transmission between the first logic module data 8a and 8b and the second logic module data 9.
  • the test pattern input to the second device data 7 is defined as the first logic module data 8a, the first logic module data 8b, and the second logic module data 9 according to the definition of the connection data 10. In this order, predetermined processing is performed, and a response result is generated.
  • FIG. 3 is a flowchart showing the operation of the logic verification apparatus according to the first embodiment, specifically, the operation of the verification execution unit 5.
  • the verification execution unit 5 inputs the first device data translated into the machine language via the compilation unit 4, and uses the test pattern input from the test bench 3 as a response result to the input test pattern. A certain first response result is acquired (step S 101).
  • the verification execution unit 5 compares the obtained first response result with the output expectation value, confirms that there is no error in the test pattern, etc., and stores the first response result in the device data storage unit 2. (Step S102).
  • the verification execution unit 5 inputs the second device data 7, gives the test pattern acquired from the test bench 3 to the second device data 7, and the first logic module data 8a, 8b Then, a second response result obtained sequentially through the second logic module data 9 is acquired (step S103). Thereafter, the verification execution unit 5 compares the acquired second response result with the first response result acquired and stored in step S102, and determines whether the second device data 7 has the expected function. Is verified (step S104).
  • the verification execution unit 5 determines whether or not all of the test data has been given to the second device data 7 (step S105), and if it is determined that all the test data has been given (step S105) , Yes), the verification result is output to the output unit 6 (step S106), and the verification operation is completed. If it is determined that all the test data has not been given (step S105, No), the process returns to step S103 again and the above processing is repeated.
  • the logic verification apparatus performs logic verification using the second device data 7 using the first logic module data 8 and the second logic module data 9 configured by different data structures. Therefore, there is an advantage that quick logic verification can be performed. In the following, significant advantages will be described.
  • the logic verification apparatus employs a configuration including a plurality of logic module data each defining functions in different parts of the integrated circuit with respect to the second device data 7. is doing.
  • the second device data 7 includes the second logic module data 9 having the second circuit data 12 having the function defined by the logic circuit including the gate circuit in the portion where the processing that is precisely controlled with respect to the timing information is performed.
  • the first logic module data 8 having the first circuit data 11 whose function is defined by the above is used.
  • the logic verification apparatus can perform quick and accurate logic verification. That is, for a portion that should contain timing information, for example, a portion that is manually generated by a designer, logic verification using the second circuit data 12 that includes timing information is performed using a gate circuit. Compared to logic verification using device data having only circuit data defined by the hardware description language, it is advantageous that accurate logic verification can be performed.
  • the logic verification apparatus has an advantage that the conventional test patterns and output expected values stored in the test bench 3 can be used.
  • device data whose function is defined using only a hardware description language such as an RTL description circuit and device data whose function is defined using only a gate circuit are shifted when logic verification is performed.
  • event-based test patterns and output expectations are used. Therefore, even when logic verification is performed using the second device data 7 in Embodiment 1 in which both are mixed, event-based test patterns and output expected values can be used as in the conventional case. Therefore, there is an advantage that a logic verification device can be easily realized.
  • the second device data 7 is formed using both the first logical module data 8 and the second logical module data 9. This has the advantage that logic verification can be performed even when the creation of the logic circuit for the entire integrated circuit is not completed.
  • the second circuit data is used for the completed part.
  • the second logic module data having On the other hand, when the logic circuit is not completed, it is used as the first logic module data having the first circuit data whose function is defined by the hardware description language. It has the advantage of being able to perform logic verification.
  • the logic module data constituting the device data has both the first circuit data and the second circuit data in the first embodiment.
  • the module data By configuring the module data so that either the first circuit data or the second circuit data can be selected, a single device data is obtained from the first device data and the second device data in the first embodiment. It has a configuration that allows it to function as both.
  • FIG. 4 is a schematic block diagram showing the configuration of the logic verification device 13 according to the second embodiment.
  • the constituent elements indicated by using the same reference numerals as those in the first embodiment have the same configuration as the constituent elements in the first embodiment unless otherwise specified below. .
  • the logic verification device 13 has a test bench 3 and an output unit 6 as well as the logic verification device 1 according to the first embodiment.
  • Selection information input unit 14 for inputting information (described later)
  • compiling unit 15 for translating input data into machine language
  • logic module data including both first circuit data and second circuit data Device data storage for storing configured device data Unit 16 and a verification execution unit 17 for performing a logic verification operation.
  • the compiling unit 15 is for translating input data, for example, a test pattern into a machine language and outputting it to the verification execution unit 17.
  • the input data may be translated as it is.
  • the device data input from the device data storage unit 16 is connected via the selection information input unit 14. It has a function to translate only necessary data based on the selection information input. Details of the functions will be described later.
  • the verification execution unit 17 performs a verification operation on the second device data in which the first circuit data and the second circuit data are mixed. Specifically, the verification execution unit 17 acquires the first response result for the first device data generated based on the device data 19 to be described later, and the second response for the second device data generated based on the device data 19. In addition to having a function of obtaining a response result, the device data 19 is verified by comparing the first response result and the second response result.
  • FIG. 5 is a conceptual diagram showing the data structure of device data 19 stored in the device data storage unit 16.
  • the device data 19 includes the logical module data 20a to 20c that define functions in different parts of the corresponding integrated circuit, and the connection that defines the data transmission relationship between the logical module data 20a to 20c. Data 21 is provided.
  • the logic module data 20a to 20c have a common configuration as a data structure, although functions to be defined are different from each other.
  • the configuration of the logic module data 20a to 20c will be described using the logic module data 20a as an example.
  • the logic module data 20a includes the first circuit data 23a in which the function is defined by the hardware description language and the second circuit in which the predetermined function including the timing information is defined by the logic circuit including the gate circuit.
  • Data 24a and selector circuit data 25a that defines the selection mode of either the first circuit data 23a or the second circuit data 24a according to the selection information.
  • the first circuit data 23a and the second circuit data 24a define functions assigned to the logic module data 20a, respectively, and define the same function in different modes. The same applies to the logic module data 20b and 20c.
  • the first circuit data 23b and the second circuit data 24b define the same function in different modes, and the first circuit data 23c and the second circuit data 24c are the same. Functions are defined differently.
  • the selector circuit data 25a is data that defines which of the first circuit data 23a and the second circuit data 24a is selected. Specifically, the selector circuit data 25a relates to which of the first circuit data 23a and the second circuit data 24a is selected when given selection information is given during the logic verification by the verification execution unit 17. Data that defines information.
  • FIG. 6 is a flowchart for explaining the operation of the logic verifying apparatus 13 according to the second embodiment, and will be described below with reference to FIG.
  • the verification execution unit 17 inputs the first device data generated based on the device data 19 and translated into the machine language, and uses the test pattern input from the test bench 3.
  • the first response result for the input test pattern is acquired (step S201).
  • the first response result is compared with the output expectation value, and after confirming that there is no error in the test pattern, the first response result is stored in the device data storage unit 16.
  • Store step S202).
  • the verification execution unit 17 inputs the second device data generated based on the device data 19 and translated into the machine language, and the second device data is input from the test bench 3 Using the test pattern, a second response result for the input test pattern is acquired (step S203). After that, as in the first embodiment, the second response result and the first response result are verified based on the comparison (step S204), and it is determined whether or not all the test patterns are input. (Step S205) and the verification result are output (Step S206).
  • FIG. 7 is a schematic diagram for explaining processing performed by the compiling unit 15 in step S201.
  • the device data 19 is input from the device data storage unit 16 to the compiling unit 15, and the select circuit data constituting the device data 19 is input via the selection information input unit 14. Selection information regarding selection modes 25a to 25c is input.
  • the compiling unit 15 selects one of the first circuit data and the second circuit data for each of the logic module data 20a to 20c based on the input selection information, and Only selected circuit data is translated into machine language.
  • step S201 since the first device data that only has the power of the first circuit data is required, the selection information input via the selection information input unit 14 is the logic module data 20a to For any of 20c, the first circuit data 23a to 23c are selected. Therefore, in step S201, the compiling unit 15 selects only the first circuit data 23a to 23c from the data constituting the logic module data 20a to 20c, and describes the connection data 21 that describes the connection relationship between the logic module data. At the same time, the first device data that has been translated into the machine language is output to the verification execution unit 17 by being translated into the machine language.
  • step S202 information on the second circuit data 24a to 24c is not output to the verification execution unit 17, and in step S202, the first circuit formed only by the first circuit data is the same as in the first embodiment.
  • a test pattern is input to the device data, and the input test pattern is transmitted as shown by the arrow in Fig. 7, and the predetermined first response result is obtained.
  • FIG. 8 is a schematic diagram for explaining the processing performed by the compiling unit 15 in step S203.
  • the processing in step S203 is performed in the same manner as in step S201.
  • circuit data to be translated into machine language is selected based on the selection information input via the selection information input unit 14. For example, when the second device data having the same structure as that of the first embodiment is realized, the first circuit data 23a and 23b are selected for the select circuit data 25a and 25b, and the second circuit data is selected for the select circuit data 25c. Selection information for selecting circuit data 24c is input. Based on the selected information, the compiling unit 15 includes the first circuit data 23a, 23b and the circuit data included in the device data 19.
  • the logic verification apparatus 13 according to the second embodiment performs logic verification using the second device data in which the first circuit data and the second circuit data are mixed, as in the first embodiment. Therefore, it is possible to perform a logic verification operation more quickly than when device data formed only from the second circuit data is used.
  • the logic verification apparatus 13 uses the same device data 19 to perform predetermined verification using a hardware description language in addition to logic verification using a logic circuit including timing information. It has the advantage of being able to perform logic verification using only the first circuit data that defines the function. In the following, significant advantages will be described.
  • the logic module data 20 includes the first circuit data 23 whose function is defined by the hardware description language, and the same function as the function defined by the first circuit data 23.
  • the second circuit data 24 defined by the gate circuit is included. Therefore, in the second embodiment, not only the second device data but also the device data 19 including the powerful logic module data 20 and the selection information input via the selection information input unit 14 are used. It is possible to generate the first device data, which is device data composed only of the hardware description language. Therefore, the second embodiment has an advantage that it is not necessary to separately prepare the first device data whose function is defined by the hardware description language.
  • the data management in the logic verification device 13 is also convenient. Compared to a conventional logic verification device that performs logic verification using a plurality of data stored in the device data storage unit 16 for the same integrated circuit, the number of data used can be halved. Therefore, in the logical verification apparatus according to the second embodiment, the probability of occurrence of an error when extracting predetermined device data from a large number of data stored in the device data storage unit 16 is reduced to about half. It is possible to reduce the occurrence of data management problems.
  • the compiling unit 15 translates only the circuit data that is indispensable for the logic verification out of the circuit data constituting the device data 19 into the machine language. That is, for example, in step S 201, the first device data composed only of the first circuit data is necessary for the logic verification. Therefore, in step S201, the second circuit data 24a to 24c are not necessary, and the compiling unit 15 does not perform the process of translating these circuit data into machine language.
  • the logic verification apparatus 13 can further shorten the time required for the logic verification operation.
  • the device data describing the function of the integrated circuit is actually composed of an extremely large number of logic module data, and both the first circuit data and the second circuit data are related to each of the many logic module data. If it is decided to perform translation processing, the time required for translation into machine language will increase. Therefore, in the second embodiment, out of many circuit data existing in the device data 19, only circuit data (and connection data) that is actually used for logic verification is translated into machine language. Adopting the configuration has the advantage that the time required for translation processing can be shortened and the verification time can be shortened as a whole.
  • the first device data and Verification is performed by comparing the first response result and the second response result for the second device data.
  • the second device data is generated by selecting the second circuit data 24b and 24c in the logic module data 20b and the logic module data 20c in the device data 19 (first For 1 device data, the first circuit data 23a to 23c is selected).
  • the defective circuit data is It is possible to easily specify that the second circuit data 24b is not the two-circuit data 24c.
  • the logic module data 20 is prepared in advance according to the function, and the device data is prepared using the logic module data 20 prepared in advance. It is also effective to generate In other words, the generation of logic module data, which is processed with precise control over timing information, is usually performed by the designer's manual design, which places a heavy burden on the design of the integrated circuit. It was.
  • the logic module data generated in the past can be used. In this way, stocking already generated logic module data in advance has the advantage that the burden on the designer can be reduced when designing a new integrated circuit.
  • FIG. 10 is a schematic block diagram showing the overall configuration of the logic verification device 27 according to the third embodiment.
  • the components denoted by the same reference numerals as in Embodiments 1 and 2 have the same configurations and functions as those in Embodiments 1 and 2 unless otherwise specified below.
  • the logic verification device 27 according to the third embodiment is similar to the logic verification device 13 according to the second embodiment, in the verification execution unit 17, the device data storage unit 16, and the output. While having the part 6, the test bench 28 is newly provided. Specifically, the logic verification device 27 according to the third embodiment includes a device data storage unit 16 that stores the same device data as in the second embodiment, but is different from the test bench 3 in the second embodiment. By newly providing a test bench 28 for storing patterns, a configuration in which the selection information input unit is omitted is adopted. For the expected output value separately stored in the test bench 28, the same data as in the first and second embodiments is used.
  • FIG. 11 is a conceptual diagram schematically showing the data structure of the test pattern 29 stored in the test bench 28.
  • the test pattern 29 is provided with a selection information part 29b in which the content of the selection information is newly defined in addition to the test pattern part 29a corresponding to the test pattern in the first and second embodiments.
  • the compiling unit 15 reads the test pattern 29 stored in the test bench 28 when performing the logic verification, thereby selecting the selector circuit data included in the logic module data 20 included in the device data 19. It is possible to specify 25 selection modes and translate only necessary circuit data into machine language.
  • the selection information input unit can be omitted in the logic verification device, and the conventional logic verification is used as the hardware configuration.
  • the apparatus can be used as it is.
  • the selection information part 29b in the test pattern 29 it is possible to perform quick verification without the need for the user to specify selection information when using the logic verification device. If there is, there is an advantage.

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Abstract

　集積回路の機能を定義したデバイスデータを用いて集積回路の論理検証を行う論理検証方法であって、ハードウェア記述言語によって所定の機能を定義した第１回路データと、経時的な処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって第１回路データと同一機能を定義した第２回路データとを含む複数の論理モジュールデータを含んで形成されたデバイスデータを読み込むデバイスデータ読込工程と、デバイスデータに備わる論理モジュールデータにおいて、第１回路データまたは第２回路データのいずれか一方を選択する選択工程と、選択した回路データを用いたデバイスデータに基づく論理検証動作を行う検証工程と、を含むことを特徴とする論理検証方法を提供する。

Description

明 細 書
論理検証方法、論理モジュールデータ、デバイスデータおよび論理検証 装置
技術分野
[0001] 本発明は、論理検証装置による検証の対象として少なくとも用いられるデバイスデ ータの一部を形成し、対応する集積回路の機能の一部を定義した論理モジュールデ ータ、論理モジュールデータを用いたデバイスデータ、デバイスデータの論理検証を 行う論理検証装置および論理検証方法に関するものである。本出願は、下記の日本 出願に関連する。文献の参照による組み込みが認められる指定国については、下記 の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。 特願 2004— 254872 出願曰 2004年 9月 1曰
背景技術
[0002] 近年、超 LSI等の集積回路を開発する工程において、一般にコンピュータ支援によ る設計手法 (CAD)が採用されている。力かる CADを用いた開発工程では、いわゆ るハードウ ア記述言語を用いて開発対象たる集積回路の機能に応じた抽象的な回 路データを定義し、定義した回路データに基づいてチップ上に搭載する具体的な回 路構造を生成している。
[0003] 例えば、対応する集積回路の全体を!、くつかの機能ブロックに分離し、各機能プロ ックを RTL (Register Transfer Level)によって記述した回路データを生成する。力か る RTL記述回路データを論理合成ツール等を用いて論理回路を生成し、集積回路 上におけるレイアウト等を決定することによって、実際の集積回路の具体的な構成が 決定されることとなる (例えば、特許文献 1参照。 ) o
[0004] 特許文献 1 :特開平 10— 283388号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、現実にはすべての集積回路の設計.検証が上記のプロセスによって 完了するのではない。すなわち、対応する集積回路の特性によっては、 RTL記述回 路のみに基づいて設計することによっては充分な性能を有する集積回路を実現する のが困難となる場合がある。
[0006] 例えば、タイミング発生回路のように数ピコ秒のレベルで時間遅延を制御する必要 がある回路の場合には、力かる遅延を含む RTL記述回路を生成することは困難であ り、このことは RTL記述回路に基づいて導出される論理回路等に関しても同様である 。このため、緻密な時間遅延制御を行う回路等、所定の特性を重視した集積回路の 設計を行う場合には、論理回路の生成時に少なくとも集積回路の一部の回路部分に 関して設計者が個別具体的に回路図エディタおよびレイアウトエディタ等を用いた設 計を行う必要性が生じる。
[0007] そして、時間遅延等の所定の特性を重視した集積回路に関しては、上記の設計上 の困難性に加え、検証に伴う問題が新たに生じる。すなわち、かかる集積回路では、 設計途上で得られる論理回路に関して少なくとも一部について、設計者が個別具体 的に設計することから、 RTL記述回路のみならず論理回路に関しても論理検証を行 う必要がある。
[0008] RTL記述回路のようにハードウェア記述言語のみによって所定の機能を定義した デバイスデータを用いた論理検証にっ ヽては、短時間で行うことが可能である一方 で、対応する集積回路が内部の構成要素間でデータホールド等の経時的な処理を 行う必要がある場合に、充分な検証を行うことが困難であるという問題を有する。すな わち、ハードウェア記述言語のみによって定義したデバイスデータは、そもそも経時 的な処理を充分に定義することが困難であるため、論理検証によって特に問題が生 じなくとも経時的な処理に関して問題がある力否かの判断ができな力つた。このため、 従来の設計手法では、特にタイミング発生回路のように高速動作する集積回路の設 計において、ハードウェア記述言語のみによって定義したデバイスデータに関して論 理検証を行った後、特に経時的処理に関する部分について設計者がタイミング情報 を付加しつつ回路図エディタ一等を用いて手作業で設計した部分を含む論理回路 を生成し、力かる論理回路をあらたにデバイスデータとしてさらに論理検証を行う必 要があった。
[0009] し力しながら、タイミング情報を含む論理回路のみによって構成されたデバイスデー タに関して論理検証を行う場合、経時的処理に関する部分についての検証が可能と なる一方で、論理検証に長時間を要するという問題を有する。従って、かかる手法を 用いて集積回路の設計を行った場合には、高速動作に関しても高い信頼性を有す る集積回路を実現することが可能となる一方で、設計期間が長期化し、 TAT(Turn A round Time)が増加するという問題が生じることとなる。
[0010] 本発明は、上記に鑑みてなされたものであって、タイミング情報を含む集積回路の 設計段階における論理検証を迅速に行うことが可能な論理検証方法、論理モジユー ルデータ、デバイスデータ及び論理検証装置を実現することを目的とする。
課題を解決するための手段
[0011] 上記課題を解決するために、本発明の第 1の形態においては、集積回路の機能を 定義したデバイスデータを用いて集積回路の論理検証を行う論理検証方法であって 、ハードウェア記述言語によって所定の機能を定義した第 1回路データと、経時的な 処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって前記第 1回 路データと同一機能を定義した第 2回路データとを含む複数の論理モジュールデー タを含んで形成されたデバイスデータを読み込むデバイスデータ読込工程と、前記 デバイスデータに備わる論理モジュールデータにおいて、前記第 1回路データまた は前記第 2回路データの 、ずれか一方を選択する選択工程と、選択した回路データ を用いたデバイスデータに基づく論理検証動作を行う検証工程と、を含むことを特徴 とする論理検証方法を提供する。
[0012] 前記第 1回路データは、レジスター 'トランスファー 'レベルで機能を定義してよい。
前記第 2回路データは、タイミング情報として遅延時間に関する情報を含んでよい。 前記セレクタ回路データは、入力される選択情報に基づき回路データを選択する 機能を定義してよい。
前記選択工程と前記検証工程との間に、前記デバイスデータのうち前記選択工程 において選択されな力つた回路データ以外の部分を機械語に翻訳する翻訳工程を さらに含み、 前記検証工程は、前記翻訳工程によって機械語に翻訳された前記デ バイスデータを用いて行われてょ 、。
[0013] 本発明の第 2の形態においては、論理検証装置による検証の対象として少なくとも 用いられるデバイスデータの一部を形成し、対応する集積回路の機能の一部または 全部を定義した論理モジュールデータであって、ハードウェア記述書語によって所定 の機能を定義した第 1回路データと、経時的な処理におけるタイミング情報を含み、 ゲート回路を含む論理回路によって前記第 1回路データと同一の機能を定義した第 2回路データと、前記第 1回路データまたは前記第 2回路データのいずれか一方を 選択する機能を定義したセレクタ回路データと、を備えたことを特徴とする論理モジュ ールデータを提供する。
[0014] 前記第 1回路データは、レジスター 'トランスファー 'レベルで機能を定義してよい。
前記第 2回路データは、タイミング情報として遅延時間に関する情報を含んでよい。 前記セレクタ回路データは、入力される選択情報に基づき回路データを選択する 機能を定義してよい。
[0015] 本発明の第 3の形態においては、論理検証装置による検証の対象として用いられ、 対応する集積回路の異なる部分における機能をそれぞれ定義する複数の論理モジ ユールデータを備えたデバイスデータであって、前記論理モジュールデータは、ハー ドウエア記述言語によって所定の機能を定義した第 1回路データと、経時的な処理に おけるタイミング情報を含み、ゲート回路を含む論理回路によって前記第 1回路デー タと同一機能を定義した第 2回路データと、前記第 1回路データまたは前記第 2回路 データの 、ずれか一方を選択する機能を定義したセレクタ回路データと、を備えたこ とを特徴とするデバイスデータを提供する。
[0016] 前記論理モジュールデータは、前記セレクタ回路データにおいて選択されな力つた 回路データに関して、前記論理検証装置の取扱い言語たる機械語への翻訳が行わ れないよう定義してよい。
[0017] 本発明の第 4の形態においては、論理検証装置による検証の対象として用いられ、 対応する集積回路の異なる部分における機能をそれぞれ定義する複数の論理モジ ユールデータを備えたデバイスデータであって、ハードウェア記述言語によって所定 の機能を定義した第 1回路データを有する 1以上の第 1論理モジュールデータと、ゲ ート回路の組み合わせによって前記第 1論理モジュールデータと異なる機能を定義 すると共にタイミング情報を含む第 2回路データを有する 1以上の第 2論理モジユー ルデータと、 1以上の前記第 1論理モジュールデータおよび 1以上の前記第 2論理モ ジュールデータの相互間のデータ伝達関係を定義した接続データと、を備えたことを 特徴とするデバイスデータを提供する。
[0018] 前記第 1回路データは、機能をレジスター 'トランスファー 'レベルで定義し、前記第 2回路データは、タイミング情報として時間遅延に関する情報を含んでよい。
[0019] 本発明の第 5の形態においては、所定のデバイスデータに関して論理検証を行う 論理検証装置であって、検証に用いられるテストパターンを記憶するテストベンチと、 ハードウェア記述言語によって所定の機能を定義した第 1回路データおよび経時的 な処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって前記第 1 回路データと同一機能を定義した第 2回路データを含む複数の論理モジュールデー タを含んで形成されたデバイスデータを記憶するデバイスデータ記憶手段と、前記テ ストパターンを用いて前記デバイスデータの論理検証を行う検証実行手段と、を備え たことを特徴とする論理検証装置を提供する。
[0020] 前記テストパターンは、前記論理モジュールにおいて前記第 1回路データおよび前 記第 2回路データの 、ずれを選択するかに関する情報である選択情報を包含し、前 記検証実行手段は、前記選択情報に基づ 、て前記論理モジュールデータにおける 前記第 1回路データおよび前記第 2回路データの選択を行った上で論理検証を行つ てよい。
[0021] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0022] [図 1]実施の形態 1にかかる論理検証装置の全体構成を示すブロック図である。
[図 2]論理検証装置に備わるデバイスデータ記憶部に記憶されるデバイスデータの データ構造を模式的に示す概念図である。
[図 3]論理検証装置に備わる検証実行部の動作を説明するためのフローチャートで ある。
[図 4]実施の形態 2にかかる論理検証装置の全体構成を示すブロック図である。
[図 5]論理検証装置に備わるデバイスデータ記憶部に記憶されるデバイスデータの データ構造を模式的に示す概念図である。
[図 6]論理検証装置に備わる検証実行部の動作を説明するためのフローチャートで ある。
[図 7]セレクタ回路データによる選択態様が定義された状態におけるデバイスデータ のデータ構造の一例を模式的に示す概念図である。
[図 8]セレクタ回路データによる選択態様が定義された状態におけるデバイスデータ のデータ構造の他の例を模式的に示す概念図である。
[図 9]デバイスデータに基づき生成される第 1回路データおよび第 2回路データを用 V、た論理検証動作の一例を示す模式図である。
[図 10]実施の形態 3にかかる論理検証装置の全体構成を示すブロック図である。
[図 11]論理検証装置に備わるテストベンチに記憶されるテストパターンのデータ構造 を模式的に示す概念図である。
符号の説明
[0023] 1 · · ·論理検証装置、 2 …デバイスデータ記憶部、 3 · · ·テストベンチ、 4· · · コ ンパイル部、 5 · · ·検証実行部、 6 · · ·出力部、 7 …第 2デバイスデータ、 8 · · · 第 1論理モジュールデータ、 9 · · '第 2論理モジュールデータ、 10 · · '接続データ 、 11 …第 1回路データ、 12 · · ·第 2回路データ
発明を実施するための最良の形態
[0024] 以下に、本発明に力かる論理検証方法、論理モジュールデータ、デバイスデータ および論理検証装置を実施するための最良の形態 (以下、単に「実施の形態」と称す る）について説明する。なお、以下に示す実施の形態によって本発明が限定されるも のではな!/、ことはもちろんである。
[0025] (実施の形態 1)
まず、本実施の形態 1にかかる論理検証装置について説明する。図 1は、本実施の 形態 1にかかる論理検証装置 1について示す模式図である。論理検証装置 1は、具 体的にはデバイスデータ等を格納するデバイスデータ記憶部 2と、論理検証の際に 用いられるテストパターンおよびデバイスデータから出力されるべき処理結果の期待 値としての出力期待値とを記憶するテストベンチ 3と、これらのデータを機械語に翻訳 するコンパイル部 4と、機械語に翻訳されたデータを用いて論理検証を実行する検証 実行部 5と、検証実行部 5によって得られた検証結果を出力する出力部 6とを備える。
[0026] デバイスデータ記憶部 2は、対応する集積回路の機能を記述したデバイスデータを 記憶するためのものである。具体的には、デバイスデータ記憶部 2は、 RTL記述回路 データ等の第 1回路データ (後述)のみによって形成された第 1デバイスデータと、特 許請求の範囲におけるデバイスデータの一例として機能する第 2デバイスデータ 7 ( 後述）とを記憶する機能を有する。また、本実施の形態 1において、第 1デバイスデー タを用いた検証が行われ、力かる検証の際に得られた応答結果に基づき第 2デバイ スデータ 7の検証に用いられる。従って、デバイスデータ記憶部 2には、第 1デバイス データを用いた検証の際に取得される応答結果も記憶されることとする。なお、デバ イスデータの構造については、後に詳細に説明するためここでは省略する。
[0027] テストベンチ 3は、論理検証の際に用いられるテストパターンおよび出力期待値を 記憶し、必要に応じてこれらのデータを検証実行部 5に対して出力するためのもので ある。ここで、テストパターンは、デバイスデータ記憶部 2に記憶されるデバイスデータ の擬似的な処理の際に入力データとして用いられるものであって、対応する集積回 路の処理内容に対応したデータによって構成される。また、出力期待値は、テストパ ターンが入力された場合に対応する集積回路において得られるものと予想される応 答結果の期待値を示すデータである。
[0028] コンパイル部 4は、デバイスデータ記憶部 2に記憶されたデータおよびテストベンチ 3に保持されたテストパターン等を機械語に翻訳するためのものである。すなわち、検 証実行部 5は、電子計算機等によって実現される構成を有するのが通常であることか ら、検証実行部 5に入力するデータを電子計算機等によって処理可能な形態に変換 する必要があるため、本実施の形態 1では検証実行部 5の前段にコンパイル部 4を設 けることとしている。なお、コンパイル部 4による翻訳の前後を通じて、データに含まれ る情報そのものは同一性を維持することから、本明細書においては、デバイスデータ 等に関して、翻訳の前後を通じて同一の名称を用いて説明することとする。
[0029] 検証実行部 5は、デバイスデータの検証を行うためのものである。検証実行部 5は、 デバイスデータ記憶部 2およびテストベンチ 3に記憶されたデータに基づ 、て、デバ イスデータによる擬似的な処理力 対応する集積回路によって行われるべき処理と等 価であるか否かの判定を行う機能を有する。
[0030] 具体的には、上述したように本実施の形態 1にかかる論理検証装置 1では、デバイ スデータ記憶部 2に記憶した複数のデバイスデータを用いた論理検証を行う機能を 有する。すなわち、論理検証装置 1は、まず第 1デバイスデータに対してテストパター ンを使用することによって応答結果を取得し、力かる応答結果と出力期待値とを比較 することによってテストパターン '期待値および第 1デバイスデータにバグが含まれて いないことを確認する。かかる確認を行った後、論理検証装置 1は、後述する第 2デ バイスデータ 7に対してテストパターンを使用することによって応答結果を取得し、取 得した応答結果と、第 1デバイスデータに関する応答結果とを比較し、比較結果を出 力部 6を介して出力する機能を有する。
[0031] 次に、デバイスデータ記憶部 2に記憶されるデバイスデータについて説明する。デ バイスデータは、対応する集積回路を擬似的に表現したデータである。具体的には、 デバイスデータは、それぞれ集積回路の一部機能に対応する複数の論理モジユー ルデータと、論理モジュールデータ間の接続態様に対応する接続データとによって 構成され、これらのデータによって集積回路を擬似的に表現している。
[0032] 図 2は、デバイスデータ記憶部 2に記憶されるデバイスデータのうち、特許請求の範 囲におけるデバイスデータの一例として機能する第 2デバイスデータ 7の構造を説明 するための概念図である。図 2に示すように、第 2デバイスデータ 7は、それぞれ対応 する集積回路における異なる部分の機能を記述した第 1論理モジュールデータ 8a、 8bおよび第 2論理モジュールデータ 9と、論理モジュールデータ間のデータ伝達関 係を記述する接続データ 10とによって構成される。なお、図 2に示す概念図はデバイ スデータの構造の一例を示すものであり、第 1論理モジュールデータ 8および第 2論 理モジュールデータ 9の個数および接続データ 10によって記述される具体的なデー タ伝達関係は、対応する集積回路の構成によって異なることはもちろんである。
[0033] 第 1論理モジュールデータ 8a、 8bは、それぞれ第 1回路データ l la、 l ibを備える 。第 1回路データ l la、 l ibは、第 1論理モジュールデータ 8a、 8bの機能をノヽードウ エア記述言語によって定義したものである。具体的には、第 1回路データ l la、 l ib は、例えば所定の機能をレジスタ^ ~ ·トランスファ^ ~ ·レベル（Register Transfer Level) で定義したものであり、検証実行部 5による論理検証の際に、入力データに対して機 能に応じた出力データを出力するよう構成されている。
[0034] 第 2論理モジュールデータ 9は、第 2回路データ 12を備える。第 2回路データ 12は 、タイミング情報を含む所定の機能を定義したものであって、具体的には AND回路 等のゲート回路を含む論理回路によって構成された回路データである。ここで、タイミ ング情報とは、内部の構成要素間でデータホールド等の経時的な処理を行う回路に おいて必要となる情報であり、例えば遅延時間、セットアップタイムおよびホールドタ ィム等のことを言う。
[0035] 接続データ 10は、第 1論理モジュールデータ 8a、 8bおよび第 2論理モジュールデ ータ 9の相互間のデータ伝達の態様を定義するものである。図 2に示す例において は接続データ 10の定義内容によって、第 2デバイスデータ 7に入力されるテストバタ ーンは、第 1論理モジュールデータ 8a、第 1論理モジュールデータ 8b、第 2論理モジ ユールデータ 9の順に所定の処理が行われ、応答結果が生成されることとなる。
[0036] 次に、本実施の形態 1にかかる論理検証装置の動作について説明する。図 3は、本 実施の形態 1にかかる論理検証装置の動作、具体的には検証実行部 5の動作につ いて示すフローチャートである。まず、検証実行部 5は、コンパイル部 4を介して機械 語に翻訳された第 1デバイスデータを入力し、テストベンチ 3から入力されたテストパ ターンを用いて、入力されたテストパターンに対する応答結果である第 1応答結果を 取得する (ステップ S 101)。そして、検証実行部 5は、取得した第 1応答結果と出力期 待値とを比較し、テストパターン等に誤りが無いことの確認を行い、第 1応答結果をデ バイスデータ記憶部 2に記憶する (ステップ S102)。
[0037] そして、検証実行部 5は、第 2デバイスデータ 7を入力し、第 2デバイスデータ 7に対 して、テストベンチ 3から取得したテストパターンを与え、第 1論理モジュールデータ 8 a、 8bおよび第 2論理モジュールデータ 9を経て逐次得られる第 2応答結果を取得す る (ステップ S 103)。その後、検証実行部 5は、取得した第 2応答結果と、ステップ S1 02において取得'記憶された第 1応答結果との比較を行い、第 2デバイスデータ 7が 期待通りの機能を有するか否かの検証を行う（ステップ S104)。 [0038] その後、検証実行部 5は、テストデータのすべてを第 2デバイスデータ 7に与えたか 否かの判定を行 、 (ステップ S 105)、すべてのテストデータを与えたと判定した場合 ( ステップ S105, Yes)には、検証結果を出力部 6に対して出力し (ステップ S106)、 検証動作を完了する。なお、すべてのテストデータを与えていないと判定した場合（ ステップ S105, No)には、再びステップ S 103に戻って上記の処理を繰り返す。
[0039] 次に、本実施の形態 1にかかる論理検証装置の利点について説明する。まず、本 実施の形態 1にかかる論理検証装置は、異なるデータ構造によって構成された第 1 論理モジュールデータ 8および第 2論理モジュールデータ 9によって第 2デバイスデ ータ 7を用いて論理検証を行うこととしたため、迅速な論理検証を行うことが可能であ るという利点を有する。以下、力かる利点について説明する。
[0040] 既に述べたように、タイミング情報を含む論理回路のみによって機能を定義したデ バイスデータの場合には、経時的処理に関する部分にっ 、ての検証が可能となる一 方で、論理検証に長時間を要するという問題を有していた。このため、従来の集積回 路の設計に関しては、高い信頼性を有する集積回路を設計するためには、論理検証 に長時間を要することとなると 、う問題を抱えて 、た。
[0041] し力しながら、デバイスデータ中に経時的処理に関する部分が存在する場合であつ ても、論理検証を行う際にはすべての論理回路に関して検証を行う必要はない。具 体的には、対応する集積回路に関して、すべての部分がセットアップタイム、ホールド タイムおよび遅延時間等のタイミング情報に関して緻密に制御した処理が行われる のではない。通常は、デバイスデータにおける大部分の機能は RTL記述回路によつ て充分定義することが可能な機能であり、一部においてタイミング情報に関して緻密 に制御した処理が行われるよう構成されているのが通常である。
[0042] このため、本実施の形態 1にかかる論理検証装置では、第 2デバイスデータ 7に関 して、集積回路の異なる部分における機能をそれぞれ定義した論理モジュールデー タを複数備えた構成を採用している。そして、第 2デバイスデータ 7は、タイミング情報 に関して緻密に制御した処理が行われる部分については、ゲート回路を含む論理回 路によって機能を定義した第 2回路データ 12を有する第 2論理モジュールデータ 9を 用いることとし、その他の部分については、 RTL記述回路等のハードウェア記述言語 によって機能を定義した第 1回路データ 11を有する第 1論理モジュールデータ 8を用 、ることとして 、る。
[0043] 力かる構成を採用することによって、本実施の形態 1にかかる論理検証装置は、迅 速かつ正確な論理検証を行うことが可能である。すなわち、タイミング情報を含むベ き部分、例えば設計者が手作業によって生成した部分に関しては、ゲート回路を用 いてタイミング情報を含んだ第 2回路データ 12を用いた論理検証が行われることとな り、ハードウェア記述言語によって定義された回路データのみを有するデバイスデー タを用いた論理検証と比較して、正確な論理検証を行うことが可能であると ヽぅ利点 を有する。
[0044] また、タイミング情報に関して緻密に制御した処理を行う必要のない部分に関して は、ハードウェア記述言語によって機能を定義した第 1回路データ 11を用いるため、 ゲート回路を用いた論理回路のみを有するデバイスデータを用いた論理検証と比較 して、迅速な論理検証を行うことが可能であると 、う利点を有する。
[0045] また、本実施の形態 1にかかる論理検証装置は、テストベンチ 3に記憶されるテスト パターンおよび出力期待値について、従来のものを流用することが可能であるという 利点を有する。すなわち、従来、 RTL記述回路等のハードウ ア記述言語のみによ つて機能を定義したデバイスデータと、ゲート回路のみを用いて機能を定義したデバ イスデータとは、論理検証が行われる際に 、ずれもイベントベースのテストパターン および出力期待値を用いることとしている。従って、両者が混在した本実施の形態 1 における第 2デバイスデータ 7を用いて論理検証を行う場合であっても、従来と同様 にイベントベースのテストパターンおよび出力期待値を使用することが可能であって 、簡易に論理検証装置を実現できると!ヽぅ利点を有する。
[0046] さらに、本実施の形態 1にかかる論理検証装置では、第 2デバイスデータ 7が第 1論 理モジュールデータ 8および第 2論理モジュールデータ 9の双方を用いて形成される こととしたため、対応する集積回路全体に関する論理回路の作成が完了していない 段階であっても論理検証を行うことが可能であるという利点を有する。
[0047] 一般に、例えばトップダウン形式の集積回路の設計を行う場合には、最初に集積回 路の仕様を決定し、仕様に応じた機能を決定し、決定した機能をハードウェア記述言 語によって定義した後に、定義に従って (必要に応じて設計者の手作業によって)ゲ ート回路を用いた論理回路の生成が行われる。このため、論理回路の生成段階にお V、ては、ハードウェア記述言語によって機能を定義したデータが既に生成されて!、る こととなる。
[0048] 従って、本実施の形態 1における思想を利用して、例えば集積回路の一部につい てのみ論理回路の生成が完了しているような場合には、完了した部分については第 2回路データを有する第 2論理モジュールデータとすることが可能である。一方で、論 理回路が未完成の部分についてはハードウェア記述言語によって機能を定義した第 1回路データを有する第 1論理モジュールデータとして用いることによって、一部の論 理回路が生成された段階における論理検証を行うことが可能であるという利点を有す る。
[0049] (実施の形態 2)
次に、実施の形態 2にかかる論理検証装置について説明する。本実施の形態 2に 力かる論理検証装置は、デバイスデータを構成する論理モジュールデータが実施の 形態 1における第 1回路データおよび第 2回路データの双方を有し、論理検証を行う 際に各論理モジュールデータにおいて第 1回路データまたは第 2回路データのいず れか一方を選択可能な構成とすることで、単一のデバイスデータを実施の形態 1にお ける第 1デバイスデータおよび第 2デバイスデータの双方として機能させる構成を有 する。
[0050] 図 4は、本実施の形態 2にかかる論理検証装置 13の構成を示す模式的なブロック 図である。なお、図 4等において、実施の形態 1と同一の符号を用いて示した構成要 素は、以下で特に言及しない限り実施の形態 1における構成要素と同様の構成'機 能を有するものとする。
[0051] 図 4に示すように、本実施の形態 2にかかる論理検証装置 13は、実施の形態 1にか かる論理検証装置 1と同様に、テストベンチ 3および出力部 6を有する一方、選択情 報 (後述)を入力するための選択情報入力部 14と、入力されるデータを機械語に翻 訳するコンパイル部 15と、第 1回路データおよび第 2回路データの双方を含む論理 モジュールデータによって構成されたデバイスデータを記憶するデバイスデータ記憶 部 16と、論理検証動作を行う検証実行部 17とを備える。
[0052] コンパイル部 15は、入力されるデータ、例えばテストパターンを機械語に翻訳し、 検証実行部 17に出力するためのものである。なお、コンノィル部 15の機能として、 入力データをそのまま翻訳することとしてもよいが、本実施の形態 2においては、デバ イスデータ記憶部 16から入力されるデバイスデータに関して、選択情報入力部 14を 介して入力される選択情報に基づき、必要なデータのみを翻訳する機能を有するこ ととする。力かる機能に関しては後に詳細に説明する。
[0053] 検証実行部 17は、実施の形態 1における検証実行部 5と同様に、第 1回路データと 第 2回路データとが混在した第 2デバイスデータに関する検証動作を行うためのもの である。具体的には、検証実行部 17は、後述するデバイスデータ 19に基づき生成さ れる第 1デバイスデータに関して第 1応答結果を取得し、同じくデバイスデータ 19に 基づき生成される第 2デバイスデータに関して第 2応答結果を取得する機能を有する と共に、第 1応答結果と第 2応答結果とを比較することによって、デバイスデータ 19の 検証を行う機能を有する。
[0054] 次に、デバイスデータ記憶部 16に記憶されるデバイスデータのデータ構造につい て説明する。図 5は、デバイスデータ記憶部 16に記憶されるデバイスデータ 19のデ ータ構造を示す概念図である。図 5に示すように、デバイスデータ 19は、対応する集 積回路の異なる部分における機能をそれぞれ定義した論理モジュールデータ 20a〜 20cと、論理モジュールデータ 20a〜20c相互間のデータ伝達関係を定義した接続 データ 21とを備える。
[0055] 本実施の形態 2において、論理モジュールデータ 20a〜20cは、定義する機能は 互いに異なるものの、データ構造としては共通の構成を有する。以下、論理モジユー ルデータ 20aを例として、論理モジュールデータ 20a〜20cの構成を説明する。図 5 にも示すように、論理モジュールデータ 20aは、ハードウェア記述言語によって機能 を定義した第 1回路データ 23aと、ゲート回路を含む論理回路によってタイミング情報 を含む所定の機能を定義した第 2回路データ 24aと、選択情報に応じて第 1回路デ ータ 23aまたは第 2回路データ 24aのいずれか一方の選択態様を定義するセレクタ 回路データ 25aとを備える。 [0056] 第 1回路データ 23aおよび第 2回路データ 24aは、それぞれ論理モジュールデータ 20aに割り当てられた機能を定義するものであって、同一の機能を異なる態様で定義 している。このことは論理モジュールデータ 20b、 20cについても同様であって、第 1 回路データ 23bと第 2回路データ 24bは同一機能を異なる態様で定義し、第 1回路 データ 23cと第 2回路データ 24cも同一機能を異なる態様で定義している。
[0057] セレクタ回路データ 25aは、第 1回路データ 23aと第 2回路データ 24aのいずれを選 択するかを定義するデータである。具体的には、セレクタ回路データ 25aは、検証実 行部 17による論理検証の際に所定の選択情報が与えられることによって、第 1回路 データ 23aと第 2回路データ 24aのいずれを選択するかに関する情報を定義するデ ータである。
[0058] 次に、本実施の形態 2にかかる論理検証装置 13の動作について説明する。図 6は 、本実施の形態 2にかかる論理検証装置 13の動作について説明するためのフロー チャートであり、以下、図 6を参照しつつ説明を行う。
[0059] まず、検証実行部 17は、デバイスデータ 19に基づき生成された、機械語に翻訳さ れた状態の第 1デバイスデータを入力し、テストベンチ 3から入力されたテストパター ンを用いて、入力されたテストパターンに対する第 1応答結果を取得する (ステップ S 201)。そして、実施の形態 1におけるステップ S102と同様に第 1応答結果と出力期 待値とを比較し、テストパターン等に誤りがないことを確認した後に第 1応答結果をデ バイスデータ記憶部 16に記憶する（ステップ S202)。
[0060] その後、検証実行部 17は、デバイスデータ 19に基づき生成された、機械語に翻訳 された状態の第 2デバイスデータを入力し、第 2デバイスデータに対してテストベンチ 3から入力されたテストパターンを用いて、入力されたテストパターンに対する第 2応 答結果を取得する (ステップ S203)。その後は、実施の形態 1と同様に、第 2応答結 果と第 1応答結果とを比較に基づく検証を行い (ステップ S204)、テストパターンのす ベてを入力した力否かの判定を行い (ステップ S205)、検証結果を出力する (ステツ プ S206)。
[0061] 上記の動作のうち、ステップ S201およびステップ S203における、デバイスデータ 1 9に基づく第 1デバイスデータ及び第 2デバイスデータの生成について説明する。図 7は、ステップ S201においてコンパイル部 15によって行われる処理について説明す るための模式図である。既に述べたように、コンパイル部 15に対しては、デバイスデ ータ記憶部 16からデバイスデータ 19が入力されると共に、選択情報入力部 14を介 して、デバイスデータ 19を構成するセレクト回路データ 25a〜25cの選択態様に関す る選択情報が入力される構成を有する。本実施の形態 2におけるコンパイル部 15は 、入力された選択情報に基づき、論理モジュールデータ 20a〜20cのそれぞれにつ V、て第 1回路データと第 2回路データの 、ずれか一方を選択し、選択した回路デー タのみを機械語に翻訳することとして 、る。
[0062] 具体的には、ステップ S201においては、第 1回路データのみ力もなる第 1デバイス データが必要となるため、選択情報入力部 14を介して入力される選択情報は、論理 モジュールデータ 20a〜20cのいずれに関しても、第 1回路データ 23a〜23cを選択 する旨の内容となる。従って、ステップ S201において、コンパイル部 15は、論理モジ ユールデータ 20a〜20cを構成するデータのうち、第 1回路データ 23a〜23cのみを 選択し、論理モジュールデータ間の接続関係を記述する接続データ 21と共に機械 語に翻訳することによって、機械語に翻訳された状態の第 1デバイスデータを検証実 行部 17に対して出力する。そのため、検証実行部 17に対しては、第 2回路データ 24 a〜24cに関する情報は出力されず、ステップ S202においては、実施の形態 1と同 様に第 1回路データのみによって形成された第 1デバイスデータに対してテストバタ ーンが入力され、入力されたテストパターンは、図 7に示す矢印の通りに伝送し、所 定の第 1応答結果が取得されることとなる。
[0063] 図 8は、ステップ S203においてコンパイル部 15によって行われる処理について説 明するための模式図である。ステップ S203における処理もステップ S201と同様に行 われ、具体的には、選択情報入力部 14を介して入力された選択情報に基づき機械 語に翻訳する回路データを選択している。例えば、実施の形態 1と同様の構造の第 2 デバイスデータを実現する場合には、セレクト回路データ 25a、 25bに関しては第 1回 路データ 23a、 23bを選択し、セレクト回路データ 25cに関しては第 2回路データ 24c を選択する旨の選択情報が入力される。力かる選択情報に基づき、コンパイル部 15 は、デバイスデータ 19に含まれる回路データのうち、第 1回路データ 23a、 23bおよ び第 2回路データ 24c (および接続データ 21)についてのみ機械語に翻訳し、翻訳し たデータを第 2デバイスデータとして検証実行部 17に対して出力する。この結果、検 証実行部 17による論理検証が行われる際には、テストパターンは図 8に示す矢印の 通りに伝送し、所定の第 2応答結果が取得されることとなる。
[0064] 次に、本実施の形態 2にかかる論理検証装置 13の利点について説明する。まず、 本実施の形態 2にかかる論理検証装置 13は、実施の形態 1と同様に、第 1回路デー タと第 2回路データとを混在させた第 2デバイスデータを用いて論理検証を行うことと したため、第 2回路データのみによって形成されたデバイスデータを用いた場合と比 較して、迅速に論理検証動作を行うことが可能である。
[0065] また、本実施の形態 2にかかる論理検証装置 13は、同一のデバイスデータ 19を用 いて、タイミング情報を含む論理回路を用いた論理検証の他に、ハードウェア記述言 語によって所定の機能を定義した第 1回路データのみを用いた論理検証を行うことが 可能であるという利点を有する。以下、力かる利点について説明する。
[0066] 実施の形態 1でも簡単に説明したように、現実の集積回路の設計等においては、タ イミング情報を含む論理回路を用いた論理検証のみを行うこととした場合、出力期待 値に対して応答結果が異なる箇所が多数発生し、不良箇所の特定等が困難となる場 合がある。従って、現実の集積回路の設計等では、あらかじめハードウェア記述言語 によって機能を定義したデータのみによって構成されるデバイスデータを別途用意し 、力かるデバイスデータを用いた論理検証を行う。そして、力かる検証によってテスト ターン、出力期待値等に誤りが無いことを確認した上で、第 2回路データを含むデ バイスデータに関して論理検証を行うのが一般的である。
[0067] 本実施の形態 2では、論理モジュールデータ 20は、ハードウェア記述言語によって 機能を定義した第 1回路データ 23と、第 1回路データ 23が定義する機能と同一の機 能を、タイミング情報を含んだ状態でゲート回路によって定義した第 2回路データ 24 の双方を備えている。そのため、本実施の形態 2では、第 2デバイスデータのみなら ず、力かる論理モジュールデータ 20を備えたデバイスデータ 19と、選択情報入力部 14を介して入力される選択情報を用いることにより、ハードウェア記述言語のみによ つて構成されたデバイスデータたる第 1デバイスデータを生成することが可能となる。 従って、本実施の形態 2では、ハードウェア記述言語によって機能を定義した第 1デ バイスデータを別途用意する必要がな 、と 、う利点を有する。
[0068] 単一のデバイスデータ 19を用いて第 1デバイスデータおよび第 2デバイスデータに 関する検証を可能とすることによって、論理検証装置 13におけるデータ管理に関し ても便宜を有することとなる。同一の集積回路に関してデバイスデータ記憶部 16に記 憶された複数のデータを用いて論理検証を行う従来の論理検証装置と比較して、使 用するデータ数を半分にすることが可能である。従って、本実施の形態 2にかかる論 理検証装置では、デバイスデータ記憶部 16に多数記憶されたデータの中から所定 のデバイスデータを抽出する場合等に誤りが発生する確率を半分程度にすることが 可能であり、データ管理上の問題 ·の発生を低減することが可能であると!、う利点を 有する。
[0069] さらに、本実施の形態 2では、コンパイル部 15がデバイスデータ 19を構成する回路 データのうち、論理検証に必要不可欠となる回路データのみを機械語に翻訳するこ ととしている。すなわち、例えばステップ S 201では、第 1回路データのみによって構 成される第 1デバイスデータが論理検証に必要となる。従って、ステップ S 201におい ては第 2回路データ 24a〜 24cは必要なく、コンパイル部 15はこれらの回路データに 関しては機械語への翻訳処理を行わな 、こととする。
[0070] コンパイル部 15がかかる処理機能を有することによって、本実施の形態 2にかかる 論理検証装置 13は、論理検証動作に要する時間をさらに短縮化することが可能であ る。すなわち、集積回路の機能を記述するデバイスデータは、実際にはきわめて多 数の論理モジュールデータによって構成されており、力かる多数の論理モジュール データのそれぞれに関して第 1回路データおよび第 2回路データの双方を翻訳処理 することとした場合には、機械語への翻訳に要する時間が長大化することとなる。従 つて、本実施の形態 2では、デバイスデータ 19中に多数存在する回路データのうち、 実際に論理検証に使用する回路データ (および接続データ)のみを機械語に翻訳す ることとし、力かる構成を採用することにより、翻訳処理に要する時間を短縮化し、全 体として検証時間を短縮化できるという利点を有する。
[0071] なお、本実施の形態 2では、ステップ S 204にも示したように、第 1デバイスデータと 第 2デバイスデータに関する第 1応答結果及び第 2応答結果を比較することによって 検証を行うこととしている。しかしながら、比較対象をそれぞれの応答結果に限定する 必要はない。例として、図 9に示すように、デバイスデータ 19において、論理モジユー ルデータ 20bおよび論理モジュールデータ 20cにおいて第 2回路データ 24b、 24cを 選択することによって第 2デバイスデータが生成された場合を考える（第 1デバイスデ ータに関しては、第 1回路データ 23a〜23cが選択されることとする）。
[0072] 力かる場合には、図 9にも示すように、第 1応答結果と第 2応答結果とを比較するの みならず、第 1デバイスデータの論理検証の際における第 1回路データ 23bの出力 結果 (第 1出力結果)と、第 2デバイスデータの論理検証の際における第 2回路データ 24bの出力結果 (第 2出力結果)を比較することが好ましい。すなわち、応答結果の 比較において望ましい検証結果が得られない場合には、第 2回路データ 24b、 24c のいずれに不備があつたのかを特定するのは容易ではない。一方で、第 1回路デー タ 23bおよび第 2回路データ 24bの出力結果をさらに比較し、力かる比較の結果に関 して望ましい結果が得られない場合には、不備を有する回路データは、第 2回路デ ータ 24cではなく第 2回路データ 24bであることを容易に特定することが可能である。
[0073] また、本実施の形態 2にお 、て、機能に応じて論理モジュールデータ 20をあらかじ め準備しておき、あらカゝじめ準備した論理モジュールデータ 20を用いてデバイスデ ータを生成することも有効である。すなわち、タイミング情報に関して緻密に制御した 処理が行われる論理モジュールデータの生成は、設計者の手作業による設計によつ て行われるのが通常であり、集積回路の設計上、多大な負荷となっていた。
[0074] 一方で、力かる論理モジュールデータについては、集積回路の機能によっては、過 去に生成した論理モジュールデータを流用することが可能である。このように、既に 生成した論理モジュールデータをあらかじめストックしておくことにより、新たな集積回 路の設計等の際に設計者の負担を軽減できるという利点を有することとなる。
[0075] (実施の形態 3)
次に、実施の形態 3にかかる論理検証装置について説明する。本実施の形態 3に 力かる論理検証装置は、デバイスデータは実施の形態 2と同様のものを用いる一方 で、テストベンチに記憶されるテストパターンのデータ構造を工夫することによって、 選択情報入力部を省略した構成を有する。
[0076] 図 10は、本実施の形態 3にかかる論理検証装置 27の全体構成を示す模式的なブ ロック図である。なお、図 10において実施の形態 1、 2と同一の符号にて示した構成 要素は、以下で特に言及しない限り実施の形態 1、 2と同様の構成および機能を有す ることとする。
[0077] 図 10に示すように、本実施の形態 3にかかる論理検証装置 27は、実施の形態 2に 力かる論理検証装置 13と同様に検証実行部 17、デバイスデータ記憶部 16および出 力部 6を備える一方、新たにテストベンチ 28を備えた構成を有する。具体的には、本 実施の形態 3にかかる論理検証装置 27は、実施の形態 2と同様のデバイスデータを 記憶するデバイスデータ記憶部 16を備える一方、実施の形態 2におけるテストベン チ 3と異なるテストパターンを記憶するテストベンチ 28を新たに備えることによって、選 択情報入力部を省略した構成を採用している。なお、テストベンチ 28に別途記憶さ れる出力期待値に関しては、実施の形態 1、 2と同様のデータを用いることとする。
[0078] 図 11は、テストベンチ 28に記憶されるテストパターン 29のデータ構造にっ 、て模 式的に示す概念図である。図 11に示すように、テストパターン 29は、実施の形態 1、 2におけるテストパターンに相当するテストパターン部 29aにカ卩え、新たに選択情報 の内容を定義した選択情報部 29bを備えた構成を有する。かかる構成を採用するこ とで、コンパイル部 15は、論理検証を行う際にテストベンチ 28に記憶されたテストパ ターン 29を読み込むことによって、デバイスデータ 19に備わる論理モジュールデー タ 20が有するセレクタ回路データ 25の選択態様を指定し、必要な回路データのみを 機械語に翻訳することが可能となる。
[0079] 図 11に示すテストパターン 29を用いて論理検証を行う構成を採用することによって 、論理検証装置において選択情報入力部を省略することが可能であり、ハードウェア 構成としては従来の論理検証装置をそのまま用いることができるという利点を有する。 また、選択情報部 29bをあら力じめテストパターン 29に含めておくことにより、論理検 証装置の使用時にユーザが選択情報の指定を行う必要が無ぐ迅速な検証を行うこ とが可能であると 、う利点を有する。

Claims

請求の範囲
[1] 集積回路の機能を定義したデバイスデータを用いて集積回路の論理検証を行う論 理検証方法であって、
ハードウェア記述言語によって所定の機能を定義した第 1回路データと、経時的な 処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって前記第 1回 路データと同一機能を定義した第 2回路データとを含む複数の論理モジュールデー タを含んで形成されたデバイスデータを読み込むデバイスデータ読込工程と、 前記デバイスデータに備わる論理モジュールデータにおいて、前記第 1回路デー タまたは前記第 2回路データのいずれか一方を選択する選択工程と、
選択した回路データを用いたデバイスデータに基づく論理検証動作を行う検証ェ 程と、
を含むことを特徴とする論理検証方法。
[2] 前記第 1回路データは、レジスター ·トランスファー ·レベルで機能を定義したことを 特徴とする請求項 1に記載の論理検証方法。
[3] 前記第 2回路データは、タイミング情報として遅延時間に関する情報を含むことを特 徴とする請求項 1または 2に記載の論理検証方法。
[4] 前記セレクタ回路データは、入力される選択情報に基づき回路データを選択する 機能を定義したことを特徴とする請求項 1〜3のいずれか一つに記載の論理検証方 法。
[5] 前記選択工程と前記検証工程との間に、前記デバイスデータのうち前記選択工程 において選択されな力つた回路データ以外の部分を機械語に翻訳する翻訳工程を さらに含み、
前記検証工程は、前記翻訳工程によって機械語に翻訳された前記デバイスデータ を用いて行われることを特徴とする請求項 1に記載の論理検証方法。
[6] 論理検証装置による検証の対象として少なくとも用いられるデバイスデータの一部 を形成し、対応する集積回路の機能の一部または全部を定義した論理モジュールデ ータであって、
ハードウェア記述書語によって所定の機能を定義した第 1回路データと、 経時的な処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって 前記第 1回路データと同一の機能を定義した第 2回路データと、
前記第 1回路データまたは前記第 2回路データのいずれか一方を選択する機能を 定義したセレクタ回路データと、
を備えたことを特徴とする論理モジュールデータ。
[7] 前記第 1回路データは、レジスター ·トランスファー ·レベルで機能を定義したことを 特徴とする請求項 6に記載の論理モジュールデータ。
[8] 前記第 2回路データは、タイミング情報として遅延時間に関する情報を含むことを特 徴とする請求項 6または 7に記載の論理モジュールデータ。
[9] 前記セレクタ回路データは、入力される選択情報に基づき回路データを選択する 機能を定義したことを特徴とする請求項 6〜8の 、ずれか一つに記載の論理モジユー ノレデータ。
[10] 論理検証装置による検証の対象として用いられ、対応する集積回路の異なる部分 における機能をそれぞれ定義する複数の論理モジュールデータを備えたデバイスデ ータであって、
前記論理モジュールデータは、
ハードウェア記述言語によって所定の機能を定義した第 1回路データと、 経時的な処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって 前記第 1回路データと同一機能を定義した第 2回路データと、
前記第 1回路データまたは前記第 2回路データのいずれか一方を選択する機能を 定義したセレクタ回路データと、
を備えたことを特徴とするデバイスデータ。
[11] 前記論理モジュールデータは、前記セレクタ回路データにおいて選択されな力つた 回路データに関して、前記論理検証装置の取扱い言語たる機械語への翻訳が行わ れないよう定義されたことを特徴とする請求項 10に記載のデバイスデータ。
[12] 論理検証装置による検証の対象として用いられ、対応する集積回路の異なる部分 における機能をそれぞれ定義する複数の論理モジュールデータを備えたデバイスデ ータであって、 ハードウェア記述言語によって所定の機能を定義した第 1回路データを有する 1以 上の第 1論理モジュールデータと、
ゲート回路の組み合わせによって前記第 1論理モジュールデータと異なる機能を定 義すると共にタイミング情報を含む第 2回路データを有する 1以上の第 2論理モジュ ~~ノレテ ~~タと、
1以上の前記第 1論理モジュールデータおよび 1以上の前記第 2論理モジュールデ ータの相互間のデータ伝達関係を定義した接続データと、
を備えたことを特徴とするデバイスデータ。
[13] 前記第 1回路データは、機能をレジスター 'トランスファー 'レベルで定義し、
前記第 2回路データは、タイミング情報として時間遅延に関する情報を含むことを特 徴とする請求項 11または 12に記載のデバイスデータ。
[14] 所定のデバイスデータに関して論理検証を行う論理検証装置であって、
検証に用いられるテストパターンを記憶するテストベンチと、
ハードウェア記述言語によって所定の機能を定義した第 1回路データおよび経時 的な処理におけるタイミング情報を含み、ゲート回路を含む論理回路によって前記第 1回路データと同一機能を定義した第 2回路データを含む複数の論理モジュールデ ータを含んで形成されたデバイスデータを記憶するデバイスデータ記憶手段と、 前記テストパターンを用いて前記デバイスデータの論理検証を行う検証実行手段と を備えたことを特徴とする論理検証装置。
[15] 前記テストパターンは、前記論理モジュールにおいて前記第 1回路データおよび前 記第 2回路データのいずれを選択するかに関する情報である選択情報を包含し、 前記検証実行手段は、前記選択情報に基づ!、て前記論理モジュールデータにお ける前記第 1回路データおよび前記第 2回路データの選択を行った上で論理検証を 行うことを特徴とする請求項 14に記載の論理検証装置。
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