WO2006016662A1

WO2006016662A1 - 半導体素子マトリクスアレイ、その製造方法及び表示パネル

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Publication number: WO2006016662A1
Application number: PCT/JP2005/014784
Authority: WO
Inventors: Yushi Jinno
Original assignee: Sanyo Electric Co., Ltd.
Priority date: 2004-08-11
Filing date: 2005-08-11
Publication date: 2006-02-16
Also published as: TWI269448B; TW200614516A; KR20070032808A; JPWO2006016662A1

Abstract

　表示画素領域等の半導体素子マトリクス領域（１１０）の半導体素子（例えば画素ＴＦＴ）と同一構造の複数の半導体素子を内蔵検査用素子として半導体素子マトリクス（１１０）と同時に形成する。この複数の内蔵検査用素子には検査用配線１００を接続し、この検査用配線１００を端子１０１に引き出しておく。表示素子などを形成する前の半導体アレイ（ＴＦＴアレイ）の検査時に、内蔵検査用素子を動作させ、その時に検査用配線１００を介して端子１０１に得られる信号に基づき各素子の特性を検査することができる。これにより、半導体素子の閾値のわずかなばらつきで生じる表示不良等の特性ばらつきを完成体前のＴＦＴアレイ状態でも検査可能となる。

Description

半導体素子マトリクスアレイ、その製造方法及び表示パネル技術分野

[0001] 本発明は、マトリクス状に配置された半導体素子の特性検査を容易に可能とする半導体素子マトリクスアレイ及び表示装置に関する。背景技術

[0002] 半導体素子、例えば、薄膜トランジスタ（Thin Film Transistor,以下、「TFT」と称する。）は、自発光素子であるエレクト口ルミネッセンス（Electroluminescence :以下 EL)素子を制御するために用いられたり、液晶表示装置（Liquid Crystal Display, 以下、「LCD」と称する。）の各画素に信号の供給を制御するためのスイッチング素子として用いられている。

[0003] 特に、 EL素子を個別に制御する TFTなどのスィッチ素子を各画素に設け、画素毎に EL素子を制御するアクティブマトリクス型 EL表示装置での利用が高まって、る。このアクティブマトリクス型 EL表示装置では、基板上に複数本のゲートラインが行方向に延び、複数本のデータライン及び電源ラインが列方向に延びており、各画素は有機 EL素子、選択 TFT、駆動用 TFT及び保持容量を備えている。ゲートラインを選択することで選択 TFTをオンし、データライン上のデータ電圧を保持容量に印加して保持容量を充電し、この電圧で駆動 TFTをオンして電源ラインからの電流を有機 EL 素子に流して、有機 EL素子が発光する。

[0004] ここで、選択 TFT及び駆動用 TFTは、その能動層として、非晶質シリコン膜にレーザ一光を照射して多結晶化して得られた多結晶シリコン膜を用いることができる。

[0005] このレーザー光（レーザビーム）は、レーザァニール装置の光学系により、短軸方向及びそれに対して垂直な方向の長軸方向に伸びた帯状 (矩形）に整形される。そして、この帯状のレーザ光は、基板の一方側（ある辺）から他方側（対応する他の辺）に向かって走査されることで、基板上に形成されている非晶質シリコン膜にレーザー光が照射される。

[0006] しかしながら、そのレーザー光の長軸及び短軸方向の各位置におけるエネルギー分布は必ずしも一様にはならない。また、レーザー光の照射領域がその走査方向に少しずつずれて重なるようにこのレーザー光を照射する場合には、レーザの出力強度の時間変動が存在する。特に、各パルスレーザ光の場合、各パルスごとにレーザ一の出力強度にばらつきが発生することは避けられない。このため、レーザー光の照射領域が、先の照射領域に少しずつずれて重なるようにレーザ光を走査してレーザァニールを行うと、非晶質シリコン膜に対する供給エネルギーにばらつきが生ずるため結晶化が一様に行われず、基板面内で得られる結晶性シリコンの結晶の粒径 (グレインサイズ)がばらつき、この結晶性シリコンを用いた各 TFTの閾値特性がばらつくことになる。

[0007] このような特性ばらつきによる表示不良は、大きく分けて 2種類ある。 1つは、レーザ一光の整形ビームの長軸方向の出力ばらつきに起因し、このビームをそのビーム短軸方向に走査することで、走査方向に沿って発生する線状の表示むらである。整形ビームの長軸方向が表示パネルの左右 (水平走査)方向と平行なとき、表示面の上下 (垂直走査)方向に縞状に発生するので縦スジの表示不良と称される。もう一つの表示不良は、レーザー光の各照射ショット間の強度ばらつきに起因し、整形ビームに 1照射領域の辺方向、特にその長軸方向に顕著に観察される縞状のムラである。レ一ザ一光の走査方向が表示パネルの垂直走査方向で、整形ビームの超軸方向が表示パネルの水平走査方向の場合には、このパネル水平走査方向に沿って縞状に発生するので横スジの表示不良と称される。

発明の開示

発明が解決しょうとする課題

[0008] ところが、この表示不良は、各 TFTの閾値のわずかなばらつきで生じるものであるため、パネル上に TFTが完成した TFTアレイの状態にお!、て表示不良それ自体の検査をすることができない。よって TFTが完成し、さらにこの TFTによって駆動される表示素子などを形成し、表示が実際に確認ができる状態まで完成しないとその表示不良が発生して、る力否かが確認できな!/、。

[0009] また、その TFTアレイが完成した時点で TFTアレイを検査して表示不良を類推する場合であっても、各画素に形成された全ての画素 TFTをそれぞれ検査するのは、検查対象数があまりに多ぐ検査時間があまりに長く非現実的である。その上、例えば、 TFTアレイ形成後、表示素子である EL素子を形成して得られた ELパネルの完成体において、縦スジ、横スジが発生していると、この完成体は不良品ということになり、商品として工場出荷することができない。よって、 EL材料など部材コストが無駄となり製造コストの上昇を招く。

[0010] さらに、 EL素子のような電流駆動型の素子を TFTアレイの駆動対象とする場合、画素 TFTの容量ばらつきの検出だけでは、表示ムラの最大の原因となる画素 TFT の電流能力のばらつきを検出することが難しい。つまり、 TFTアレイの状態で表示不良を予測できない。

そこで、不良情報を早期に生産品にフィードバックすることが要求されている。課題を解決するための手段

[0011] 本発明の半導体素子マトリクスアレイは、複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイであって、前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の 2つ以上を互いに電気的に接続し、該 2つ以上の半導体素子を互いに電気的に接続する配線に、少なくとも電気的に接続された配線層が、アレイ外部に接続可能に設けられている。

本発明の他の態様では、上記半導体素子マトリクスアレイにおいて、前記アレイ外部に接続可能に配置された前記配線層に電気的に接続される前記半導体素子は、トランジスタであり、該トランジスタのソース又はドレインの一方が前記配線層に対して電気的に接続されている。

[0012] 本発明の他の態様では、半導体素子マトリクスアレイであって、基板上に、半導体膜からなりソース及びドレインを備えた能動層と、少なくとも前記能動層を覆うゲート絶縁膜と、該ゲート絶縁膜上であって前記能動層と重畳するように形成されたゲート電極と、該ゲート電極を覆うように形成された層間絶縁膜と、該層間絶縁膜上に形成された平坦化絶縁膜と、前記層間絶縁膜及び前記平坦化絶縁膜に前記ソース及び前記ドレインに対応してコンタクトホールを介して前記ソース又は前記ドレインと接続された電極を備える半導体素子を備え、さらに、前記ソース又は前記ドレインと接続された電極は、他の半導体素子の前記ソース又はドレインとも電気的に接続され、複数の半導体素子を接続する前記電極は、前記マトリクスアレイの外部に接続可能に設けられている。

[0013] 本発明の他の態様では、基板上の表示画素領域に複数の画素がマトリクス配置された表示パネルであって、前記複数の画素のそれぞれは、表示素子と該表示素子の表示動作を制御するための画素回路を有し、該画素回路は、少なくとも 1つの画素用薄膜トランジスタを備え、さらに、前記基板上には、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料カゝら構成された層を有する複数の内蔵検査用素子を備え、少なくとも 1本の検査用配線が前記複数の検査用素子に接続されており、該検査用配線は、パネル外部に接続可能に前記基板上に形成されている

[0014] 本発明の他の態様では、上記表示パネルにおいて、前記画素用薄膜トランジスタ及び前記内蔵検査用素子の半導体能動層は、いずれもレーザァニールによって非晶質半導体膜を結晶化して得た結晶性半導体膜であり、前記内蔵検査用素子は、少なくとも、前記レーザァニールのレーザビームの走査方向に一致する方向において、該走査方向に対して平行に複数ライン設けられて、る。

[0015] 本発明の他の態様では、上記表示パネルにおいて、前記レーザァニールのレーザビーム走査方向に交差する方向にお!、て、設けられる前記内蔵検査用素子のライン数よりも、前記レーザァニールのレーザビーム走査方向に沿って設けられるライン数の方が多い。

[0016] 本発明の他の態様は、複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイの製造方法であって、前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の 2つ以上を互いに電気的に接続し、該 2つ以上の半導体素子を互ヽに電気的に接続する配線に、少なくとも電気的に接続された配線層を、アレイ外部に接続可能に設け、前記配線層に得られる信号を検出し、前記検出された信号に基づ!/ヽて前記半導体素子の特性を評価し、前記半導体マトリクスアレイの良不良判定を実行する。

[0017] 本発明の他の態様は、基板上の表示画素領域に複数の画素がマトリクス配置される表示パネルの製造方法であって、前記表示画素領域の前記複数の画素には、それぞれの画素を構成し、後に形成される表示素子の表示動作を制御するための少なくとも 1つの画素用薄膜トランジスタを形成し、かつ、同一基板上には、複数の内蔵検查用素子を、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料を用いて同時に形成し、前記複数の内蔵検査用素子を互いに接続し、パネル外部に接続可能な検査用配線を形成し、前記内蔵検査用素子を動作させて前記検查用配線に得られる信号を検出し、前記検出された信号に基づいて前記内蔵検査用素子の特性を評価し、該評価に基づいて前記複数の画素に設けられる前記画素用薄膜トランジスタの良不良判定を実行し、良判定された表示パネルに対してのみ、前記表示素子を形成して表示パネルを完成させる。

発明の効果

[0018] 以上説明したように、本発明によれば、半導体素子アレイが完成した状態でこの半導体素子を用いて形成される例えば表示素子における表示不良などを予め検出できる。よって、不良判定されたアレイをその後の工程に回す必要が無くなり、良品と判定されたアレイにのみその後の素子を形成すればよい。これにより、製造効率の向上ができ、製造コストの低減を図ることができる。

また、不良発生の情報を早期にフィードバックすることが可能となるため、不良の TF アレイの発生を抑制することが可能となるとともに、早期発見による歩留まり低下の防止や安定化が図れる。

図面の簡単な説明

[0019] [図 1]本発明の実施形態に係る有機 EL表示パネルの概略平面図である。

[図 2]本発明の実施形態に係る内蔵検査部の説明図である。

[図 3]本発明の実施形態に係る有機 EL表示装置の表示画素付近を示す平面図である。

[図 4A]図 3の A— A線に沿った断面図である。

[図 4B]図 1中の C— C線に沿った断面及び図 3中の B - B線に沿った断面図である。

[図 5]本発明の実施形態に係る検査用配線の他のレイアウト例である。

[図 6]本発明の実施形態に係る内蔵検査用素子 120の設置ライン数とレーザァニールとの関係を示す図である。符号の説明

[0020] 30 選択 TFT、 40 駆動 TFT、 30d ダミー選択 TFT、 40d ダミー駆動 TFT、 60

有機 EL素子、 61 陽極、 VD 垂直駆動回路、 HD 水平駆動回路、 100 検査用配線、 101 検査用端子 (外部端子）、 110 表示画素領域、 120 内蔵検査用素子、 130 周辺 BIST部。

発明を実施するための最良の形態

[0021] 以下、本発明の実施形態について、図面に基づいて説明する。

本発明に力かる実施形態では、半導体素子がパネル基板上にマトリクス配置されたアレイにおいて、各半導体素子を形成した段階で、この半導体素子の使用時に近い状態で欠陥検査するための機能及び構成をアレイ上に備える。以下、半導体素子マトリクスアレイとして、半導体素子を各画素の TFTとして用い、この TFTによって EL 素子を駆動するアクティブマトリクス型 EL表示パネルを例に、欠陥検査のためにァレィ上に内蔵された機能及び構成について説明する。

[0022] 図 1は、本実施形態に係る ELパネル、特に発光材料として有機化合物を用いた有機 ELパネルの概略平面図を示す。図 2は、図 1のパネルの概略回路構成図、図 3は、この有機 EL表示パネルの 1画素についての概略平面構図を示す。

[0023] 図 1において、ガラスなどの絶縁基板 1上には、図中点線で囲んだ位置に、複数の画素が行及び列方向のマトリクス状に配列された表示画素領域 110が設けられている。その表示画素領域 110の周辺には、図中上下方向（垂直走査方向）に配置された垂直駆動回路 (Vドライバ) VDと、図中左右方向（水平走査方向）に配置された水平駆動回路 (Hドライノく) HDが設けられてヽる。

[0024] 各画素には、この例では、選択 TFT30、駆動 TFT40及び有機 EL素子 60が配置されている（実際には、表示データに応じた信号を一定期間保持する保持容量等も形成されている）。選択 TFT30は、そのゲート 11が、マトリクスの行方向に形成されたゲート信号線 (ゲートライン) 51に接続され、垂直駆動回路 VDカゝらマトリクスの対応する行 (ゲートライン）に出力される走査信号が印加されることによって動作する。この選択 TFT30のドレイン 13dはマトリクスの列方向に形成されたドレイン信号線 (データライン) 52に接続され、水平駆動回路 HD力も各列に出力される映像信号が、選択 TFT30がそのゲートに印加される走査信号に応じてオンすることで、該選択 TFT30 のソース 13sに映像信号が供給される。

[0025] 駆動 TFT40は、そのゲート 41に、選択 TFT30のソース 13sと保持容量 Csの一方の電極とが接続されている。このため駆動 TFT40のゲート 41には、保持容量に選択 TFT30を介してデータライン 52から供給される映像信号に応じた電圧が印加され、駆動 TFT40は、 EL駆動電源に接続された電源線 53から、印加される電圧に応じた電流を有機 EL素子 60に供給し、供給電流に応じた輝度で有機 EL素子 60が発光する。

[0026] ここで、図 4Aは、図 3中の A— A線に沿った断面図を示し、図 4Bは図 1中の C— C 線に沿った断面図を示す。

[0027] 図 3に示すように、ゲート信号線 51とドレイン信号線 52とに囲まれた領域に表示画素が形成されている。両信号線の交点付近には選択 TFT30が備えられており、その TFT30のソース 13sは、後述の保持容量電極線 54との間で容量をなす容量電極 5 5を兼ねるとともに、駆動 TFT40のゲート 41に接続されている。駆動 TFTのソース 4 3sは有機 EL素子 60の陽極 61に接続され、他方のドレイン 43dは有機 EL素子 60に供給される電流源である駆動電源線 53に接続されている。

[0028] また、選択 TFT30の付近には、ゲート信号線 51と並行に保持容量電極線 54が配置されている。この保持容量電極線 54はクロム等力も成っており、ゲート絶縁膜 12を間に挟んで、この保持容量電極線 54は、選択 TFT30のソース 13sと接続された容量電極 55とで保持容量を構成し、電荷を蓄積する。この保持容量は、駆動 TFT40 のゲート電極 41に印加される電圧 (映像信号に応じたデータ電圧)を一定期間保持するために設けられている。

[0029] 図 4A及び図 4Bにおいて、有機 EL表示装置に用いられるパネルは、ガラスや合成榭脂などの絶縁性基板又は導電性を有する基板あるいは半導体板等の基板 10上に、 TFT及び有機 EL素子を順に積層形成して成る。ただし、基板 10として導電性を有する基板または半導体基板を用いる場合には、これらの基板 10上に SiOや SiN

2 などの絶縁膜を形成し、その上に TFT及び有機 EL素子を形成する。

[0030] まず、選択 TFT30について図 4Aを参照して説明する。 [0031] 石英ガラス、無アルカリガラス等カゝらなる絶縁性基板 10上には、 p— Si膜からなる能動層 13、その上に SiO膜、 SiN膜の順に積層されたゲート絶縁膜 12、クロム (Cr)、

2

モリブデン (Mo)などの高融点金属からなるゲート電極 11を兼ねたゲート信号線 51 が順に積層されている。

[0032] そして、ゲート絶縁膜 12及びゲート電極 11上の全面には、 SiN膜、 SiO膜の順に

2 積層された層間絶縁膜 15が形成されている。この層間絶縁膜 15とゲート絶縁膜 12 を貫通するように、能動層 13のドレイン 13dに対応して形成されたコンタクトホールには、 A1等の金属が充填され、ドレイン電極 16が設けられている。このドレイン電極 16 は、 A1力も成るデータ信号線 52を兼用している（図 3参照)。なお、後述するように、有機 EL素子の駆動電源である駆動電源線 53も同時に形成される A1層を用ヽて配置されている。ドレイン電極 16及びこれと一体のデータ信号線を形成後、これらを含む基板全面を覆うように、例えば絶縁性有機樹脂から成り、上面を平坦にするための平坦化絶縁膜 17が形成されている。

[0033] 次に、有機 EL素子駆動用の TFTである駆動 TFT40について図 4Bを参照して説明する。なお、図 4Bにおいて、上述の図 4Aに示した構成と同一の構成（例えば一体のもの、同時に形成される層）には、基本的に同一符号を付している。

[0034] 石英ガラス、無アルカリガラス等カゝらなる絶縁性基板 10上に、 p— Si膜からなる能動層 43、その上に SiO膜、 SiN膜の順に積層されたゲート絶縁膜 12、 Cr、 Moなどの

2

高融点金属からなるゲート電極 41が順に形成されている。能動層 43には、ゲート絶縁膜 12を挟んで上方がゲート電極 41に覆われた領域にチャネル 43cが形成され、このチャネル 43cの両側には、不純物（ここでは p導電型不純物、例えばボロン）がドープされ、ソース 43s及びドレイン 43dが形成されている。そして、ゲート絶縁膜 12及びゲート電極 41上の全面を覆うように、 SiO膜、 SiN膜及び SiO膜の順に積層され

2 2

た層間絶縁膜 15が形成されている。さらにこの層間絶縁膜 15及びゲート絶縁膜 12 を貫通してドレイン 43dに対応して設けたコンタクトホールには、 A1等の金属を充填して駆動電源に接続された駆動電源線 53が配置されている。更に基板全面を覆うように平坦ィ匕絶縁膜 17が形成されている。平坦ィ匕絶縁層 17の上には ITO (Indium Tin Oxide)や IZO (Indium Zinc Oxide)から成る透明電極、即ち有機 EL素子の陽極 61が形成されている。なお、この陽極 61は画素毎に個別のパターンにパターユングされている。平坦ィ匕絶縁膜 17には、そのソース 43sに対応した位置に、コンタクトホールが形成され、このコンタクトホールにおいてソース 43sと有機 EL素子の陽極 61とが接続されている。また、陽極 61の周辺部にはそのエッジ部分を覆うようにさらに平坦ィ匕絶縁膜 18が形成されている。この平坦ィ匕絶縁膜 18によって、陽極 61の周辺部の角部と、陽極 61の上に、間に発光素子層を挟んで積層される陰極 65と、が短絡することを防止する。また、この平坦ィ匕絶縁膜 18の開口部において、陽極 61と発光層を含む発光素子層とが直接接し、この有機 EL素子の発光領域を規定している。

[0035] 有機 EL素子 60は、 ITO等の透明電極から成る陽極 61と、 A1などの金属電極からなる陰極 65との間に発光素子層が形成された積層構造を備える。発光素子層は、用いる材料により単層構造であったり 2層以上の多層構造が採用でき、例えば陽極 6 1側から、正孔注入電極である陽極 61からの正孔を発光層に注入するための CFx等を用いたホール注入層（図示せず）、 NPBなどを用いたホール輸送層 62、例えば N PB等のホスト材料に発光材料がドーパントとして混合された発光層 63、 Alqなどから成る電子輸送層 64、フッ化リチウム合金など力も成り、陰極からの電子を発光層に注入する電子注入層を備える。

[0036] なお有機 EL素子は、陽極から注入されたホールと、陰極から注入された電子とが発光層の内部で再結合し、発光層を形成する有機分子を励起して励起子が生じる。この励起子が放射失活する過程で発光層から光が放たれ、この光が透明な陽極から透明絶縁基板を介して外部へ放出されて発光する。

[0037] この有機 EL素子 60は、上述の通り、各画素の駆動 TFT40にその陽極 61が接続されており、 1画素の回路素子、ここでは、選択 TFT、駆動 TFTなどにより制御される有機 EL素子 60が画素回路によって制御されて発光することで画素毎の発光表示が行われる。

[0038] 次に、上記有機 EL素子 60を各画素に形成する前の TFTアレイの段階で、各画素の TFTの検査をすることを可能とするための本実施形態の構成について説明する。

[0039] なお、図中において、画素の数は説明の都合上、 48画素しか記載していないが、実際には、数万〜数十万画素が配置されている。 [0040] 透明なガラス基板 10上には、既に説明したように、多数の表示画素回路の形成された表示画素領域 110 (図 1に点線で示す領域)の周辺領域には、各画素回路を駆動するための周辺駆動回路として、水平駆動回路 HD及び垂直駆動回路 VDが形成されている。

[0041] 更に、本実施形態では、 TFTの特性ばらつきを検査する際に利用可能な内蔵の検查用配線 100を有する。検査用配線 100は、図 1の例では斜線でハッチングした領域に形成されている。即ち、垂直駆動回路 VD及び水平駆動回路 HDに沿うように延び、かつ、各駆動回路 VD, HDと表示画素領域 110との間に形成されており、検査用端子 101に接続されて、る。

[0042] 本実施形態において、上記検査用配線 100は、単に駆動回路周辺に形成されているだけでなぐ図 4Bに示すように、表示画素領域内の TFTと同じ構造の内蔵検査用素子 120に接続されている。なお、検査用配線 100は、図 4Bにおいて、その紙面法線方向に延在している。

[0043] この内蔵用検査用素子 120は、検査専用に設けられた TFT素子であっても良いし、表示装置 (完成体)としてパネルが通常表示動作をする際に、駆動回路や画素回路の一部として動作可能な TFTでも良い。すなわち、内蔵検査用素子 120は、少なくとも検査時に画素回路において表示素子たる EL素子を制御するための TFT、特に駆動 TFT40と同じ構造で同様な動作をする TFT構造を備えれば良い。

[0044] ここで、検査用配線 100は、通常動作時の表示制御には寄与しないいわゆるダミー配線である。また、本実施形態において、内蔵検査用素子 120は、図 2及び図 4Bに示すように、表示画素の駆動 TFTと同一構造で、かつ、表示画素回路として表示には寄与しな、ダミー画素によって構成されて、る。

[0045] 具体的には、図 2に示す画素マトリクスにおいて、 1行目は本実施形態に係る内蔵検査用素子 120であるダミー画素行であり、表示は行わない。 2行目からは表示画素領域 110であり、実際に選択され、対応する映像信号に応じたデータ信号が供給され表示を行う。

[0046] ダミー画素行と検査用配線 100との接続構造は、上記図 4Bにおいて周辺 BIST部 130と付された部分に示されている。内蔵検査用素子 120であるダミー画素は、表示画素領域 110の各画素回路とは、画素 TFTの上にこれと接続された EL素子が形成されて、ないことを除いて同一構造であり、図 2に示すように例えば行方向に表示画素領域 110と同じ列数の画素が並んで形成されている。そして、各表示画素領域 11 0では、画素毎に個別パターンの画素電極 (EL素子の陽極) 61と同一の導電層が、周辺 BIST部 130では、図 2では行方向に設けられたダミー画素回路（130r)を互いに接続する検査用配線 100を構成して、る。上述のように検査用配線 100は複数のダミー画素に接続されて、 1つの検査用端子 101に延びて、る。

[0047] TFTアレイの検査方法は以下の通りである。まず、 EL素子未形成の TFTアレイ基板として、この例では、画素電極（陽極) 61まで形成した状態の TFTアレイ基板の検查用端子 101に検査回路を接続する。また、 Hドライバ HD、 Vドライバ VDを動作させ、 1行目のダミー画素行（130r)に対して選択信号を出力し、各ダミー画素のダミー選択 TFT30dをオンさせ、この際、検査用信号をデータ信号線 52に出力し、ダミー選択 TFT30dを介してダミー駆動 TFT40dのゲート電極（図 4Bの符号 41)に、検査データに応じた電圧信号を印加する。ダミー駆動 TFT40dは、これにより動作して、そのドレイン (又はソース）に接続された駆動電流源（図 3の符号 53参照)からそのゲート電極 41に印加された検査用信号の電圧に応じた電流をソース (又はドレイン）に接続された検査用配線 100に流す。従って、このときの検査用端子 101に得られる電圧を測定することで、対応するダミー画素回路においてその TFTが実際に流した電流量を電圧データに変換して検出することができる。行方向のダミー画素行については、各列のダミー画素回路に対し、順次、検査用信号 (ダミー駆動 TFT40dが動作可能な電圧信号)を出力することで、その際に検査用端子 101で得られた電圧信号力対応するダミー画素回路についての検査結果となり、各ダミー画素についてそれぞれ検査データ (電流特性データ)を得ることができる。

[0048] 図 2においては、行方向に設けられているダミー画素回路のみを示している力マトリクスの例えば 1列目の画素列を同様にダミー画素回路とし、この列の各画素回路を検査用配線 100で接続し、検査用端子 101に引き出すことで、同様に列方向の画素の検査をすることができる。すなわち、各行のゲート信号線 51に順次選択信号を出力し、 1列目のデータ信号線 52に検査用信号を出力してダミー画素列を行毎に順番に駆動し、その際検査用端子 101で得られた電圧信号を測定することにより、列方向の各ダミー画素につ、てもそれぞれその特性を測定することができる。

[0049] ここで、検査用配線 100は、図 1に示すように列方向及び行方向の全てのダミー画素回路対して共通接続することができる。各ダミー画素を順番に駆動して都度対応する検査信号をそのダミー画素に供給すれば、列方向及び行方向の各ダミー画素についての検査結果力順番に検査用端子 101に得られるからである。また、全ダミ一画素を 1本の検査用配線 110で接続することで、この内蔵検査部 130をパネル基板上に設けてもそれによる表示画素領域 110の縮小を最小限に抑制することができる。

[0050] 上記検査用配線 100は、図 1に示すように基板 10の 2辺にドライバに沿って設ける構成に限らず、表示画素領域 110の残りの 2辺、つまり、第 3辺または第 4辺にさらに形成されていても良い。図 5は、表示画素領域 110の 4辺（左右及び上下辺）に共通の検査用配線 100を設けた場合の概念図を示している。また、この場合、各辺の検查用配線 100に対応してそれぞれ内蔵検査用素子 120が設けられている。但し、例えば、図 1及び図 5の例では、パネルの下辺には、多数の外部接続用端子であったり、駆動電源配線のための共通配線や、 EL素子の陰極のための共通コンタクトなどが配置され、レイアウト上の余裕がないことも考えられる。よって、このような場合においては、他辺の検査用配線 100と接続するための配線だけ設け、内蔵検査用素子 120 はこの辺には設けないことも可能である。いずれの場合にも、複数辺に設ける検査用配線 100は、 1本の共通配線とすることができる。すなわち、複数辺にそれぞれ設けられる内蔵検査用素子 120は、全て一本の検査用配線 100によって検査用端子 10 1に接続されている。

[0051] このように垂直走査方向に沿った 1辺と、水平走査方向に沿った 1辺のみでなく残りのこれらに対向する辺に沿っても共通の検査用配線 100を設けることで、配線の総面積を大きくできる。従って、例えば後述するように画素電極 61と同じで、比較的抵抗の高い ITOなどを検査用配線 100に採用しても、そのために第 1及び第 2辺における検査用配線 100の線幅を拡大することなぐ配線抵抗の低減を図ることができる。また、第 3辺目、第 4辺目〖こも検査用配線 100を設けることで、各辺において表示画素領域 110の外縁からパネル基板端部までの周縁部分に配置する回路要素数の各辺における均等化を図ることができる。このため、周縁部分の幅の等しいパネルを得ることができ、表示装置に採用した場合の設計自由度の向上を図ることができる。

[0052] もちろん、この検査用配線 100は、少なくとも基板の垂直走査方向及び水平走査方向にそれぞれ配置されていれば良い。これらの各方向に並ぶダミー画素、すなわち、このダミー画素と同時にほぼ同一条件で形成され、表示画素領域 110において、垂直走査方向、水平走査方向にマトリクス配置された画素回路の電流能力などを測定できればょ、からである。

[0053] また、上記検査用配線 100は、図 4Bに示すように、有機 EL素子の陽極 61と同時に形成され、陽極と同じ ITO膜が用いられている。これに限らず、 TFTを形成するェ程と同時に形成される層（導電膜)を用いることが可能である。すなわち、検査用配線 100として、例えば、高融点金属が用いられ、 TFTのゲート電極 41 (31)及びゲート信号線 51と同時に形成された金属配線や、データ信号線 52や電源配線 53と同時に形成された金属配線を採用することができる。特に、ゲート信号線 51と同時に形成された金属層を利用すれば、低抵抗の配線とでき、かつ、この配線層は、ダミー駆動 TFT40に電流を供給する駆動電源配線 53と、間に層間絶縁膜 15が形成されており配線引き回しレイアウトにおいて電源配線 53と検査用配線 100とが交差する場合にも特別な絶縁手段を講ずる必要が無ぐ交差させることができる。

[0054] また、検査用配線 100及び内蔵検査用素子 120は、いずれも、前述の通り、駆動回路 HD, VDよりはパネル内側であって、表示画素領域 110の外側のパネル周辺部に配置されている。そして、検査用配線 100は、 EL素子 60の陽極 61と同時に形成される力この配線 100の上には EL素子 60は形成せず、実際の表示には寄与しない。

[0055] 図 2及び図 4Bにおいては、内蔵検査用素子 120 (ダミー画素回路）は、表示画素領域 110の外側に 1行 1列分のみ形成し、これを 1本の検査用配線 100で接続している。しかし、複数行設けても良いし、複数列設けても良い。複数行、複数列設けることで、検査データの平均化が図られる。よって、局所的な欠陥を検出できるだけでなく、レーザァニールの不均一性による行方向、列方向における TFT特性ばらつきの傾向を正確に把握する、すなわちより検査精度を高めることが可能となる。

[0056] 図 6は、内蔵検査用素子 120の設置数の他の例を示している。また、図 6には、 TF Tの能動層として用いる多結晶シリコン膜を非晶質シリコン力も得るためのレーザァ- ールに際し、パネルに対するレーザービームの走査方向を示している。このレーザァニールは、例えばパルスレーザー光 (エキシマレーザ光）を矩形に整形し、その照射位置を所定方向にずらしながら非晶質シリコン膜に対しレーザビームを照射することでレーザァニールが実行される。

[0057] 図 6において、このレーザビームの走査方向は、 TFTアレイのディスプレイにおける垂直走査方向に一致している。また、矩形に整形されるレーザビームの長軸方向は、ディスプレイ水平走査方向に平行に設定され、その短軸方向は、ビーム走査方向及びディスプレイ垂直走査方向に平行に設定されて、る。このような条件でレーザァニールを行う場合には、レーザァニールの走査方向（ここでは、レーザー光の整形ビームの短軸方向に一致）に沿う方向に並ぶ内蔵検査用素子 120は、必ず、レーザビーム走査方向に対して平行に複数列設けることが好適である。つまり、レーザー光の整形ビームの長軸方向に沿ってライン又は帯状に並ぶ内蔵検査用素子 120の列 (ここでは行）は 1列でもよいが、ビーム走査方向に沿って並ぶ内蔵検査用素子 120の列は、複数列とすることが好適である。別の言い方をすると、整形ビームの長軸方向の内蔵検査用素子 120の列数 (ここでは行数)よりもビーム走査方向の内蔵検査用素子 120の列数を多くすることが好適である。

[0058] 既に説明したように、レーザ強度の経時ばらつきや、パルスレーザの各ショットでの強度ばらつきは避けられないため、レーザー光の整形ビームの走査方向における T FTアレイの特性ばらつきは、走査方向に直交する方向（整形ビームの長軸方向）におけるばらつきよりも大きい。パルスレーザを採用する場合、例えばそのパルス周波数は 300Hz程度で、各パルスによる照射領域は、 10 m程度〜数 10 mのピッチでずれるように走査されるが、各ショットでそのレーザー強度が変動する。そして、この変動は、ショット間での連続性が低ぐかつ領域による連続性も低い。このため、そのレーザー強度変動による TFT特性ばらつきを検出するには、非常に高い検出精度が要求される。そこで、レーザ光の走査方向には、この走査方向に沿って複数列の内蔵検査用素子 120を設けることが好適である。図 6では、整形ビームの長軸方向に沿って 2行の内蔵検査用素子 120を設け、レーザビームの走査方向には 3列の内蔵検査用素子 120を配置している。もちろん、 1行対 2列の比であっても良いし、 3列、 4列設けることも可能である。

[0059] 図 6とは反対に、表示パネルの水平走査方向がレーザビームの走査方向に一致し、レーザ光の整形ビームの長軸方向がパネルの垂直走査方向に一致する場合には、水平走査方向に沿って設けられる内蔵検査用素子 120の行数を少なくとも複数行設ける（垂直走査方向に沿って設けられる内蔵検査用素子 120の列数より多く設定する)。

[0060] 以上のように、レーザ光の走査方向に沿って並ぶ内蔵検査用素子 120を複数列設ける（ライン数を複数とする）ことにより、精度良くレーザ光のばらつきに起因し、表示ムラを発生させる TFT特性ばらつきを検出することができる。ここで、複数列設けられる内蔵検査用素子 120は、少なくとも、その各列を共通の検査用配線 100が接続して検査用端子 101に引き出す。

[0061] 配線面積をより低減するには、複数列設けた検査用配線 100は、図 5に示すように、検査用端子 101に引き出される手前の列の終端部付近 (表示画素領域 110の端部付近）において互いに接続して一本の配線として検査用端子 101に引き出す方法が好適である。内蔵検査用素子 120を複数列又は複数行 (又はその両方)設けた場合においても、各素子 120の特性検出方法は、 1列 1行の場合と同様である。つまり、列毎、行毎に順次、 1素子（1ダミー画素）毎、選択して検査信号を供給し、そのときに検査用端子 101に得られる電圧信号から、各素子の特性を検出すればよい。なお、図 5に示すように、検査用配線 100が複数列の内蔵検査用素子 120に共通接続されている場合において、同一行に属する複数列の内蔵検査用素子 120が流す合計電流に応じた電圧信号を検出する方法も採用でき、複数列についての特性の平均値を、短時間に検査することができる。

[0062] なお、内蔵検査用素子 120の設置列数、行数を増やすほど検出精度は向上する力これらを複数設ける分、パネル基板上における画素表示領域 110の面積が狭まる力、パネルの大型化を招く。そこで表示領域の減少の抑制（パネル大型化の防止）を図りつつ、必要な検出精度を実現するための最小数の内蔵検査用素子 120を設けることが好適である。

[0063] また、内蔵検査用素子 120を複数列、複数行設ける場合において、特に、レーザビームの走査方向に沿って複数設けられる内蔵検査用素子 120は、各列ができるだけ隣接して設けられていることが、検査精度の向上の観点から好適である。隣接して配置されていれば、素子製造条件及び特にレーザァニール条件を隣接素子 120同士で近似させることができ、製造条件の違い等による特性変動の要因を考慮しなくてよく、複数列につ、て検査することの意義が高まるためである。

[0064] なお、レーザ光の整形ビームの長軸方向における強度ばらつきは、レーザの光学系の寸法等に基づくエリア性、同一光学系を用いることによる連続性があるため、そのばらつきの検出は走査方向のばらつきと比較して容易である。さらに、実際にレーザ光の整形ビームの長軸方向に沿って並んだ内蔵検査用素子 120によって実際に各素子の特性ばらつきを検出しており、複数の列方向の内蔵検査用素子 120につ V、てそれぞれ得られた検出信号のビーム長軸方向における補正は容易である。

[0065] なお、内蔵検査用素子 120の配列数は、検査用配線 100を陽極と同一層力も構成する場合に限らず、他の TFT構成導電層を用いた場合であっても、同様にパネルの大型化や表示領域の縮小化につながらないように、高い検出精度を達成しつつ少なくなるようにすることが好ま、。

[0066] また、本実施の形態にお!、ては、表示画素の回路構成は選択 TFTと駆動 TFTの 2 種類の素子回路による構成の場合を示したが、本願発明はそれに限定されるものではなぐ駆動 TFTの閾値電圧を補正し表示をより均一にするような補正回路用 TFT を設けた構造を有するものでもよくその閾値電圧補正後にも残存する駆動 TFTの不均一性の検出に用いても同様の効果が得られる。

[0067] また、電圧駆動と呼ばれる本発明のように電圧信号を入力することに限らず、電流駆動と呼ばれる電流信号を入力し駆動回路を通じて駆動 TFTを制御する場合の検查にも、本実施形態は適応することができる。

[0068] また、検査用素子の配置に関しても、本実施の形態で示したような表示領域の周辺部に配置する以外にも、画素内の一部にダミー領域を設け、そこに素子と配線とを配置することで、周辺部だけでなく表示領域内部の検査も可能となる。その場合、横スジ、縦スジなど広域にわたる不良だけでなぐ点状欠陥や数画素程度の領域の欠陥 (周辺よりも明るいものを「ホワイトスポット」、暗いものを「ディムドット」と呼んでいる。 ) の検出も可能となり、検査の効果がより向上する。この場合、検査素子を ONZOFF するための制御素子を接続することで、通常表示時に誤動作し、消費電流の増加やコントラストなどの表示品位の低下も防止可能となる。また、その際には、 EL素子の発光方向を TFT膜上方とするいわゆるトップェミッション構造を用いることで、ダミー領域の導入による発光領域の低下 (輝度の低下）、電流集中による信頼性の低下などの問題点も解決される。

[0069] 更にまた、接続配線が、既存の配線であるドレイン信号線 52やゲート信号線 51と重なることで配線間の寄生容量が形成される。寄生容量は信号の伝播歪 (信号遅延 )の原因となりクロストークの発生など表示品位を劣化させる。また、検査素子より電流を読み出す際においても、検査時間の短縮など高速ィ匕を行う場合にその寄生容量により、 S/Nが低下することが生じる。その際には、接続配線の線幅を他の配線上では細くし、寄生容量を低減することで対策が可能である。

[0070] また、通常表示の際、内蔵検査用素子 120による電流消費に関しては、これを抑制することが可能である。つまり、対応するダミー画素が選択されるタイミングでデータ信号線 52に出力される信号は、この位置では、表示しないので非表示レベルを示す。よって、対応するダミー駆動 TFT40dは、オフしており、駆動電源線 53から検査用配線 100には電流は流れず、電力消費は非常に小さい。より確実に検査用素子 120 での電力消費を抑制するには、対応する映像信号データをダミー駆動 TFT40dが完全に OFFする電位にすればよい。検査用端子 101の電位を例えば駆動電源線 53と同電位にするなどにより、ダミー駆動 TFT40dに電流が流れ難い電位としても良い。

[0071] また、検査読み出し端子 101は、 TFTアレイ (EL未形成状態）において、必要のない EL素子の陰極電圧入力端子 (パネル完成体)を共用することができる。これにより検査のための専用端子を不要とでき、端子数の低減などによる狭額縁化も可能となる。

Claims

請求の範囲

[1] 複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイであって前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の 2つ以上を互!ヽに電気的に接続し、該 2つ以上の半導体素子を互ヽに電気的に接続する配線に、少なくとも電気的に接続された配線層が、アレイ外部に接続可能に設けられて、ることを特徴とする半導体素子マトリクスアレイ。

[2] 請求項 1に記載の半導体素子マトリクスアレイにぉ、て、

前記アレイ外部に接続可能に配置された前記配線層に電気的に接続される前記半導体素子は、トランジスタであり、該トランジスタのソース又はドレインの一方が前記配線層に対して電気的に接続されていることを特徴とする半導体素子マトリクスアレイ

[3] 請求項 1に記載の半導体素子マトリクスアレイであって、

前記アレイ上には、前記複数の半導体素子を備えるマトリクス部が設けられ、前記外部に接続可能な配線層に接続された前記 2以上の半導体素子は、その素子構成層が、前記マトリクスを構成する前記複数の半導体素子の構成層と少なくとも一部が共通することを特徴とする半導体素子マトリクスアレイ。

[4] 請求項 3に記載の半導体素子マトリクスアレイにおいて、

前記マトリクス部に設けられる前記複数の半導体素子及び前記外部に接続可能な配線層に接続された前記 2以上の半導体素子は、いずれも、少なくとも能動層としてレーザァニールによって得られた結晶性半導体膜を用いたトランジスタであることを特徴とする半導体素子マトリクスアレイ。

[5] 半導体素子マトリクスアレイであって、

基板上に、半導体膜からなりソース及びドレインを備えた能動層と、少なくとも前記能動層を覆うゲート絶縁膜と、該ゲート絶縁膜上であって前記能動層と重畳するように形成されたゲート電極と、該ゲート電極を覆うように形成された層間絶縁膜と、該層間絶縁膜上に形成された平坦化絶縁膜と、前記層間絶縁膜及び前記平坦化絶縁膜に前記ソース及び前記ドレインに対応してコンタクトホールを介して前記ソース又は前記ドレインと接続された電極を備える半導体素子を備え、

さらに、前記ソース又は前記ドレインと接続された電極は、他の半導体素子の前記ソース又はドレインとも電気的に接続され、複数の半導体素子を接続する前記電極は、前記マトリクスアレイの外部に接続可能に設けられていることを特徴とする半導体素子マトリクスアレイ。

[6] 基板上に複数の半導体素子が配置された表示パネルであって、

前記複数の半導体素子の内の少なくとも一部であって 2以上の半導体素子は、半導体膜からなりソース及びドレインを備えた能動層と、少なくとも前記能動層を覆うゲート絶縁膜と、該ゲート絶縁膜上であって前記能動層と重畳するように形成されたゲート電極と、該ゲート電極を覆うように形成された層間絶縁膜と、該層間絶縁膜上に形成された平坦化絶縁膜と、前記層間絶縁膜及び前記平坦化絶縁膜に前記ソース及び前記ドレインに対応してコンタクトホールを介して前記ソース又は前記ドレインと接続された表示電極を備え、

前記 2以上の半導体素子の前記表示電極はそれぞれ互いに電気的に接続されており、該表示電極を互いに電気的に接続する接続配線は、表示パネル外部に接続可能に基板上に設けられていることを特徴とする表示パネル。

[7] 請求項 6に記載の表示パネルにおいて、

前記 2以上の半導体素子又は前記接続配線の少なくとも一方は、表示機能を持たな、ことを特徴とする表示パネル。

[8] 請求項 6又は 7に記載の表示パネルにおいて、

基板の表示画素領域には、画素回路がそれぞれマトリクス配置され、各画素回路には表示素子が接続されており、

前記表示画素領域の周辺には、前記画素回路を駆動し、前記表示素子に表示を行わせるための水平走査方向駆動回路及び垂直走査方向駆動回路が、前記画素回路と共に基板上に形成されており、

前記表示パネル外部に接続可能に設けられている前記接続配線は、前記水平走查方向駆動回路又は垂直走査方向駆動回路の少なくとも一方の延在方向に沿って配置されて！ゝることを特徴とする表示パネル。

[9] 請求項 6〜8の!、ずれ力 1項に記載の表示パネルにお!、て、

前記各画素に設けられる表示素子は、有機エレクト口ルミネッセンス素子であることを特徴とする表示パネル。

[10] 基板上の表示画素領域に複数の画素がマトリクス配置された表示パネルであって、前記複数の画素のそれぞれは、表示素子と該表示素子の表示動作を制御するための画素回路を有し、該画素回路は、少なくとも 1つの画素用薄膜トランジスタを備えさらに、前記基板上には、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料カゝら構成された層を有する複数の内蔵検査用素子を備え、少なくとも 1本の検査用配線が前記複数の検査用素子に接続されており、該検査用配線は、パネル外部に接続可能に前記基板上に形成されていることを特徴とする表示ノネノレ。

[11] 請求項 10に記載の表示パネルにおいて、

前記表示画素領域の周辺には、前記各画素を駆動するための水平走査方向駆動回路及び垂直走査方向駆動回路が形成されており、

前記内蔵検査用素子は、前記水平走査方向駆動回路及び前記垂直走査方向駆動回路に沿ってそれぞれ複数設けられ、共通の検査用配線に、この複数の内蔵検查用素子がそれぞれ接続されていることを特徴とする表示パネル。

[12] 請求項 10又は請求項 11の、ずれ力 1項に記載の表示パネルにぉ、て、

前記画素用薄膜トランジスタは、ソース及びドレインを有する半導体能動層、ゲート電極を少なくとも備え、前記ソース及びドレインの一方は、所定の信号配線に接続され、他方は、表示素子に接続された画素電極に接続され、

前記内蔵検査用素子は、薄膜トランジスタであって、前記画素用薄膜トランジスタの前記半導体能動層及び前記ゲート電極とそれぞれ同一材料から構成された、ソース及びドレインを有する半導体能動層及びゲート電極を備え、該内蔵検査用素子の前記ソース及びドレインの一方は、検査用信号が供給可能であり、前記ソース及びドレインの他方は、前記検査用配線に電気的に接続されていることを特徴とする表示パネノレ。

[13] 請求項 12に記載の表示パネルにおいて、

前記検査用配線は、前記画素電極と同一材料を用ヽた導電層によって構成されて V、ることを特徴とする表示パネル。

[14] 請求項 10〜請求項 12のいずれ力 1項に記載の表示パネルにおいて、

前記内蔵検査用素子は、前記水平走査方向駆動回路及び前記垂直走査方向駆動回路に沿って、ライン状に複数形成されており、

前記水平走査方向駆動回路及び前記垂直走査方向駆動回路の内の少なくとも一方において、前記内蔵検査用素子は、複数ライン並列して設けられていることを特徴する表示パネル。

[15] 請求項 10〜請求項 12のいずれ力 1項に記載の表示パネルにおいて、

前記画素用薄膜トランジスタ及び前記内蔵検査用素子の半導体能動層は、いずれもレーザァニールによって非晶質半導体膜を結晶化して得た結晶性半導体膜であり

前記内蔵検査用素子は、少なくとも、前記レーザァニールのレーザビームの走査方向に一致する方向にぉ、て、該走査方向に対して平行に複数ライン設けられて、ることを特徴とする表示パネル。

[16] 請求項 15に記載の表示パネルにおいて、

前記レーザァニールのレーザビーム走査方向に交差する方向にぉ、て、設けられる前記内蔵検査用素子のライン数よりも、前記レーザァニールのレーザビーム走査方向に沿って設けられるライン数の方が多ヽことを特徴する表示パネル。

[17] 複数の半導体素子がマトリクス状に配置された半導体素子マトリクスアレイの製造方法であって、

前記半導体素子を構成する層のうちいずれかの層によって前記半導体素子の 2つ以上を互!ヽに電気的に接続し、該 2つ以上の半導体素子を互ヽに電気的に接続する配線に、少なくとも電気的に接続された配線層を、アレイ外部に接続可能に設け、前記配線層に得られる信号を検出し、

前記検出された信号に基づいて前記半導体素子の特性を評価し、

前記半導体マトリクスアレイの良不良判定を実行することを特徴とする半導体素子マトリクスアレイの製造方法。

基板上の表示画素領域に複数の画素がマトリクス配置される表示パネルの製造方法であって、

前記表示画素領域の前記複数の画素には、それぞれの画素を構成し、後に形成される表示素子の表示動作を制御するための少なくとも 1つの画素用薄膜トランジスタを形成し、かつ、同一基板上には、複数の内蔵検査用素子を、前記画素用薄膜トランジスタの能動層及びゲート電極とそれぞれ同一材料を用いて同時に形成し、前記複数の内蔵検査用素子を互、に接続し、パネル外部に接続可能な検査用配線を形成し、

前記内蔵検査用素子を動作させて前記検査用配線に得られる信号を検出し、前記検出された信号に基づいて前記内蔵検査用素子の特性を評価し、該評価に基づいて前記複数の画素に設けられる前記画素用薄膜トランジスタの良不良判定を実行し、

良判定された表示パネルに対してのみ、前記表示素子を形成して表示パネルを完成させることを特徴とする表示パネルの製造方法。