WO2005017909A1 - 不揮発性半導体メモリ - Google Patents

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WO2005017909A1
WO2005017909A1 PCT/JP2003/010413 JP0310413W WO2005017909A1 WO 2005017909 A1 WO2005017909 A1 WO 2005017909A1 JP 0310413 W JP0310413 W JP 0310413W WO 2005017909 A1 WO2005017909 A1 WO 2005017909A1
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WO
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bit line
read
write
semiconductor memory
global bit
Prior art date
Application number
PCT/JP2003/010413
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English (en)
French (fr)
Inventor
Osamu Iioka
Hiroshi Mawatari
Original Assignee
Fujitsu Limited
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Publication date
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    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part

Definitions

  • the present invention relates to a nonvolatile semiconductor memory, and more particularly, to a nonvolatile semiconductor memory capable of executing a read operation during an erase operation or a write operation.
  • a data write time and an erase time are longer than a read time. If data cannot be read during the write operation and the erase operation of the nonvolatile semiconductor memory, the performance of the system equipped with the nonvolatile semiconductor memory will be degraded.
  • a nonvolatile semiconductor memory having a plurality of banks that operate independently has been developed (for example, Japanese Patent Application Laid-Open No. 11-86576).
  • an erase operation or a write operation can be performed in one bank and a read operation can be performed in the other bank (dual operation).
  • one bank can perform only one operation at a time. By increasing the number of banks, the memory area that can be accessed simultaneously can be increased.However, the same sense amplifier and write circuit are required for the banks, so if the number of banks increases, the chip size increases. would.
  • triple operations that simultaneously executes a read operation, a write operation, and an erase operation cannot be performed in a two-bank configuration.
  • triple operations require three or more banks.
  • An object of the present invention is to execute a read operation while performing an erase operation or a write operation while minimizing an increase in chip size.
  • the plurality of sectors include a plurality of nonvolatile memory cells, local bit lines connected to these memory cells, and switch circuits, respectively.
  • the write global bit line and the read global bit line are wired in common to the respective sectors.
  • the write global bit line transmits write data to the memory cell during the write operation, or transmits verify data from the memory cell after the write operation and after the erase operation.
  • the read global bit line transmits read data from a memory cell during a read operation.
  • the switch circuit connects the local bit line to a write global bit line or a read global bit line according to an operation mode. Therefore, a read operation can be performed using the read global bit line while a write or erase sequence is being performed using the write global bit line. That is, dual operation can be performed.
  • the nonvolatile semiconductor memory has a plurality of banks that can operate independently.
  • Each bank has a plurality of sectors, a write global bit line and a read global bit line common to these sectors.
  • Each sector has a plurality of nonvolatile memory cells, local bit lines connected to these memory cells, and switch circuits.
  • the write global bit line transmits verify eye data from the memory cell during a write operation for transmitting write data to the memory cell, or during a verify operation after the write operation and after the erase operation.
  • the read global bit line transmits read data from a memory cell during a read operation.
  • the switch circuit connects the local bit line to a write global bit line or a read global bit line depending on an operation mode.
  • a read operation can be performed using the read global bit line while a write sequence or an erase sequence is being performed using the write global bit line.
  • the write sequence, erase sequence, and read operation can be performed simultaneously. In other words, triple operation can be performed with a minimum increase in chip size.
  • the nonvolatile semiconductor memory has a common read sense amplifier in a bank.
  • the read sense amplifier is selectively connected to a read global bit line of a bank selected according to an address signal to amplify read data during a read operation.
  • the switch circuit has a write global select switch and a read global select switch.
  • a write global select switch is a transfer transistor that receives a write decode signal at its gate.
  • the read global selection switch is a transfer transistor that receives a read decode signal at its gate. The write global select switch and read global select switch ensure that the local bit line is connected to one of the write global bit line and the read global bit line.
  • the write decoder generates a write decode signal for selectively turning on one of the write global selection switches according to the address signal during the write operation and the verify operation. I do.
  • the read decoder generates a read decode signal for selectively turning on one of the read global selection switches according to the address signal during the read operation.
  • the write bit line selector connects any one of the write global bit lines to the write data bus line according to an address signal.
  • the read bit line selector selects the read global bit line Either is connected to the read data path line according to the address signal.
  • the write bit line selector has a write switch transistor for connecting a write global bit line to a write data bus line.
  • the read bit line selector has a read switch transistor for connecting the read global bit line to the read data bus line.
  • the gate insulating film of each write switch transistor is thicker than the gate insulating film of each read switch transistor.
  • a write voltage a drain voltage of a memory cell
  • a read voltage a drain voltage of a memory cell
  • the thickness of the gate insulating film can be formed according to the applied voltage range, and the optimum write switch transistor and read switch transistor can be formed.
  • the layout size of the read bit line selector can be relatively reduced.
  • the switching speed of the read switch transistor can be improved, so that the read operation time can be reduced.
  • the write bit line selector has a write switch transistor for connecting a write global bit line to a write data bus line.
  • the read bit line selector has a read switch transistor for connecting the read global bit line to the read data bus line.
  • the drive capability of the read switch transistor is greater than the drive capability of the write switch transistor.
  • the driving capability of a transistor is set by making the ratio W / L of the gate width W and the channel length L of the transistor different. Therefore, the switching speed of the read switch transistor can be improved, and the read operation time can be reduced.
  • the size of the write switch transistor can be made relatively small, the layer of the write bit line selector can be changed. The pet size can be reduced. As a result, the chip size of the nonvolatile semiconductor memory can be reduced without lowering the read performance.
  • the verify sense amplifier reads verify data read from one of the memory cells to the write global bit line during a verify operation after a write operation or an erase operation. Amplify.
  • the read sense amplifier amplifies read data read from any of the memory cells to the read global bit line during a read operation. By independently forming the sense amplifier corresponding to the operation mode, the read operation can be executed without malfunction during the execution of the write sequence or the erase sequence.
  • the drive capability of the read sense amplifier is larger than the drive capability of the verify sense amplifier. For this reason, the read operation time can be reduced. Also, since the verify sense amplifier can be made relatively small, the chip size of the nonvolatile semiconductor memory can be reduced without deteriorating the read performance.
  • the plurality of global bit line pairs include one write global bit line and one read global bit line.
  • the plurality of local bit line pairs include a pair of local bit lines.
  • the global bit line pairs correspond to the local bit line pairs and are routed along the local bit lines. For example, a write global bit line and a read global bit line of a global bit line pair use a second wiring layer on a local bit line of a local bit line pair wired using the first wiring layer. Each is wired. For this reason, the write global bit line and the read global bit line can be wired in the area corresponding to the sector layout area. Therefore, the layout size of the sector can be prevented from increasing depending on the wiring area of the global bit line. In other words, the layout size of the sector can be minimized.
  • the switch circuit has a local select switch, a write global select switch, and a read global select switch.
  • the local select switch turns on in response to the address signal, One of the local bit lines forming the pair of bit lines is connected to a common node.
  • the write global select switch connects the common node to the write global bit line according to the operation mode.
  • the read global selection switch connects the common node to the read global bit line according to the operation mode.
  • the local select switch, the write global select switch, and the read global select switch allow each local bit line of a local bit line pair to be easily and reliably connected to a write global bit line or a read global bit line.
  • the shield lines set to a predetermined voltage are respectively wired between the write global bit lines and the read global bit lines which are wired along the same direction.
  • different voltages are applied to the write global bit line and the read global bit line.
  • the write global bit line pair includes one write global bit line and one shield line.
  • the read global bit line pair consists of one read global bit line and one shield line.
  • a local bit line pair is composed of a pair of local bit lines.
  • the write global bit line pair and the read global bit line pair are wired along the local bit lines corresponding to the local bit line pairs, respectively.
  • a write global bit line and a shield line of a write global bit line pair, and a read global bit line and a shield line of a read global bit line pair are a local bit line pair wired using the first wiring layer.
  • Each of the local bit lines is wired using the second wiring layer.
  • the write global bit line and the read global bit line can be wired in accordance with the write area of the sector. Therefore, it is possible to prevent the late size of the sector from increasing depending on the wiring area of the global bit line. In other words, the late size of the sector can be minimized.
  • the switch circuit includes a local selection switch. Switch, a write global select switch and a read global select switch.
  • the local selection switch is turned on in response to the address signal, and connects one of the local bit lines constituting the local bit line pair to a common node corresponding to the local bit line pair.
  • the write global selection switch connects the common node to the write global bit line according to the operation mode and the address signal.
  • the read global selection switch connects the common node to a read global bit line according to an operation mode and an address signal.
  • the local select switch, write global select switch and read global select switch allow each local bit line of a local bit line pair to be easily and reliably connected to a write global bit line or a read global bit line.
  • the source lines are independently wired to the sectors.
  • a sector is the smallest erase unit for erasing data written in a memory cell. This allows one sector to perform a read operation on another while the erase sequence is in progress. The erase sequence and read operation can be executed simultaneously in sector units.
  • FIG. 1 is a block diagram showing a first embodiment of the nonvolatile semiconductor memory of the present invention.
  • FIG. 2 is a circuit diagram showing details of a main part of the bank shown in FIG.
  • FIG. 3 is a cross-sectional view showing a wiring structure of the memory cell array shown in FIG.
  • FIG. 4 is an explanatory diagram illustrating an example of an operation of the flash memory according to the first embodiment.
  • FIG. 5 is an explanatory diagram showing another example of the operation of the flash memory according to the first embodiment.
  • FIG. 6 is a block diagram showing a second embodiment of the nonvolatile semiconductor memory of the present invention.
  • FIG. 7 is a circuit diagram showing details of a main part of the bank shown in FIG.
  • FIG. 8 is a cross-sectional view showing a wiring structure of the memory cell array shown in FIG.
  • FIG. 9 is a block diagram showing a third embodiment of the nonvolatile semiconductor memory of the present invention.
  • FIG. 10 is a block diagram showing details of the bank shown in FIG.
  • FIG. 11 is a block diagram showing a fourth embodiment of the nonvolatile semiconductor memory of the present invention.
  • FIG. 12 is a block diagram showing details of the bank shown in FIG.
  • FIG. 13 is a cross-sectional view showing another example of the wiring structure of the memory cell array.
  • FIG. 14 is a cross-sectional view showing another example of the wiring structure of the memory cell array.
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines are composed of a plurality of lines.
  • the part of the block to which the bold line is connected consists of multiple circuits.
  • FIG. 1 shows a first embodiment of the nonvolatile semiconductor memory of the present invention.
  • This semiconductor memory is formed as a flash memory having electrically rewritable nonvolatile memory cells using a CMOS process on a silicon substrate.
  • the flash memory is mounted on a system board of a mobile phone, for example, together with a controller such as a CPU.
  • the flash memory consists of an address buffer 10, an operation control circuit (state machine) 12, a data input buffer 14, a data output buffer 16, a W drain voltage generator 18, and an R gate voltage generator 20, W It has a gate voltage generation circuit 22, an E gate voltage generation circuit 24, an E source voltage generation circuit 26, a multiplexer 28, a judgment circuit 30, and a bank BK.
  • Bank BK has a write circuit 32, a WY decoder 34, a 13 select circuit 36, an X decoder 38, a WGBL select circuit 40, an RGBL select circuit 42, a source decoder 44, a RY decoder 46, It has a W sense amplifier 48, a W column selector 50, a memory sensor array 52, an R column selector 54 and an R sense amplifier 56.
  • the address buffer 10 receives the address signal AD via the address terminal AD, and outputs the received address AD as a row address signal RAD and a column address signal CAD.
  • the address signal RAD is composed of upper bits of the address signal AD.
  • the row address signal RAD is used for selecting a word line WL described later.
  • the column address signal CAD is composed of lower bits of the address signal AD.
  • the column address signal CAD is used for selecting a memory cell MC connected to the word line WL.
  • the column address signal CAD is used as command data when inputting an operation command.
  • the operation control circuit 12 determines the operation mode according to the command signal supplied via the command terminal CMD, the data signal supplied via the data terminal I / O, and the column address signal CAD, and sets the flash mode. Generates an operation control signal that controls the operation of the entire memory. Each operation control signal is supplied to a main circuit of the flash memory. Operation modes include a read operation mode, a write (program) operation mode, and an erase operation mode. Each command terminal CMD receives, for example, a chip enable signal / CE, a write enable signal / WE and an output enable signal / 0E. The operation control circuit 12 changes the ready Z busy signal R / B to a low level when the bank BK is operating and cannot receive a new command signal C excitation.
  • the data input buffer 14 receives write data and command data via the data terminal I / O.
  • the data output buffer 16 outputs read data from the memory cell array 52 to the data terminal I / O.
  • the W drain voltage generating circuit 18 generates a write drain voltage VD (for example, 5 V) to be supplied to the drain D of the memory cell MC of the memory array 52 during a write operation (program operation).
  • the W drain voltage generation circuit 18 generates a verify drain voltage VD (for example, IV) to be supplied to the drain D of the memory cell MC of the memory cell array 52 during the verify operation after the write operation and the erase operation. .
  • the R-gut voltage generation circuit 20 generates a gate voltage VRG (for example, 5 V) to be supplied to the gate G of the memory cell MC during a read operation.
  • a gate voltage VRG for example, 5 V
  • the W gate voltage generation circuit 22 controls the gate G of the memory cell MC. To generate a gate voltage VWG (for example, 9 V) to be supplied to the power supply.
  • the W gate voltage generation circuit 22 generates a gate voltage WG (for example, 5 V) to be supplied to the gate G of the memory cell MC during a verify operation after a write operation and a verify operation after an erase operation.
  • the E gate voltage generation circuit 24 generates a gate voltage VEG (for example, 19 V) to be supplied to the gate G of the memory cell MC during the erase operation.
  • the E source voltage generation circuit 26 generates a source voltage VES (for example, 5 V) supplied to the source S of the memory cell MC during the erasing operation.
  • the flash memory operates by receiving a power supply voltage of 3 V. Therefore, flash memory has a high drain voltage VD from the power source voltage, the gate voltage VRG, high voltage generating circuit for generating a VWG N WG and the source voltage VES (not shown). Also, the flash memory has a negative voltage generating circuit (not shown) for generating a gate voltage VEG lower than the power supply voltage.
  • the multiplexer 28 selects any of the gate voltages VRG, VWG (VVG), and VEG according to the operation mode, and outputs the selected voltage as the gate voltage VG to the X decoder 38 indicated by the load signal RAD.
  • the operation mode is the erase operation mode and batch erase is instructed
  • the gate voltage VG (two VEG) is supplied to all X decoders 38.
  • the determination circuit 30 receives verify data DVDT (digital signal) read from the target memory cell MC during the verify operation after the write operation and the erase operation, and determines whether the write sequence and the erase sequence can be completed.
  • the determination circuit 30 is a verify circuit that determines that the threshold voltage of the memory cell MC has been set to a desired value.
  • the write circuit 32 outputs the drain voltage VD (write data) to the W column selector 50 during the write operation.
  • the WY decoder 34 outputs a decode signal for controlling the selection operation of the W column selector 50 according to the column address signal CAD.
  • the W sense amplifier 48 (verify sense amplifier) performs analog write via the W column selector 50 during the verify operation after the write operation and the erase operation.
  • the data read out to the AWDT is amplified to convert it to digital data, and the amplified digital data is output to the digital verify data line DVDT.
  • the W column selector 50 (write bit line selector) has a plurality of unillustrated column switches (nMOS transistors; write switch transistors) connected to the write global bit line GBLPE.
  • the W column selector 50 turns on the column switch according to the decode signal from the W ⁇ decoder 34 during the write operation, after the write operation, and during the verify operation after the erase operation, and responds to the column address signal CAD. Connect the write global bit line GBLPE to the analog write data line AWDT.
  • the gate insulating film (for example, silicon dioxide) of the column switch (nMOS transistor) of the W column selector 50 is formed thicker than the gate insulating film of the column switch (nMOS transistor) of the R column selector 54 described later.
  • the voltage amplitude of the write global bit line GBLPE during the write operation is 5 V, which is five times the voltage amplitude (IV) of the read global bit line GBLR during the read operation. Therefore, by increasing the thickness of the gate insulating film of the write global bit line GBLPE, the reliability can be improved and the yield can be improved. Since the conventional column selector is commonly used for the write operation and the read operation, the gate insulating film of the column switch cannot be changed between the write operation and the read operation.
  • the 1 selection circuit 36 outputs a selection signal LBS for selecting the local bit line LBL shown in FIG. 2 according to the column address signal CAD.
  • the X decoder 38 supplies the gate voltage VG to the read line WL selected according to the address signal RAD.
  • the WGBL select circuit 40 (write decoder) selects the write global bit line GBLPE selected in accordance with the address signal RAD to the select signal WGS ( (Write decode signal).
  • the read select circuit 4 2 (read decoder) outputs a select signal RGS (read decode) for connecting the read global bit line GBLR selected according to the address signal RAD to the local bit line LBL. Signal).
  • the source decoder 44 supplies a source voltage (for example, OV) to the source line SL selected according to the address signal RAD during the read operation, the write operation, and the verify operation.
  • the source decoder 44 supplies the source voltage VES from the E source voltage generation circuit 26 to the source line SL selected according to the row address signal RAD during the erase operation.
  • the RY decoder 46 outputs a decode signal for controlling the selection operation of the R column selector 54 according to the column address signal CAD.
  • the R column selector 54 (read bit line selector) has a plurality of column switches (nMOS transistors; read switch transistors) (not shown) connected to the read global bit lines GBLR.
  • the R column selector 54 turns on the column switch according to the decode signal from the RY decoder 46 during the read operation, and connects the read global bit line GBLR corresponding to the column address signal CAD to the analog read data line ARDT. I do.
  • the gate insulating film (for example, silicon dioxide) of the column switch (nMOS transistor) of the R column selector 54 is formed thinner than the gate insulating film of the column switch of the W column selector 50.
  • the same transistor as the logic circuit (peripheral circuit) is used. For this reason, the transistor size can be reduced, and the switching speed of the column switch can be improved. As a result, the layout size of the R column selector 54 can be reduced, and the read operation time can be reduced.
  • the transistor size of the column switch of the R column selector 54 is made about the same as that of the column switch of the W column selector 50, the ratio WZ L of the gate width W to the channel length L can be increased, The switching speed of the column switch can be further improved. In other words, by forming the column switches independently for writing and reading, it is possible to design a column switch having optimal performance for each operation.
  • the R sense amplifier 56 (read sense amplifier) amplifies the data read to the analog read data line ARDT via the R column selector 54 during read operation to convert it into digital data, and amplifies the read data. Is output to the digital read data line ARDT.
  • the transistor constituting the R sense amplifier 56 has a larger driving capacity than the transistor constituting the W sense amplifier 48. Is defined. Specifically, the ratio W / L of the gate width W and the gate length L of the transistor of the R sense amplifier 56 is designed to be larger than that of the W sense amplifier 48. Therefore, during the read operation, the analog read data line ARDT having a small voltage change can be amplified at a high speed, and the read operation time can be reduced.
  • the W sense amplifier 48 used for the verify operation has the same transistor size as the conventional one, so that an increase in power consumption can be minimized. Since the conventional sense amplifier is commonly used for the read operation and the verify operation, the transistor size of the sense amplifier cannot be changed between the read operation and the verify operation. Therefore, if the transistor size of the sense amplifier is increased in order to shorten the read operation time, the power consumption during the verify operation also increases.
  • the present invention by independently forming the sense amplifiers for the verifying operation and the reading operation, it is possible to design a sense amplifier having optimal performance for each operation.
  • independently forming the sense amplifier for the verify operation and the read operation enables the read operation to be performed during the verify operation. That is, a read operation can be performed in one bank BK during a write sequence or an erase sequence.
  • the memory cell array 52 has a plurality of memory cells MC having a floating gate and a control gate connected to the word line WL.
  • the memory cell array 52 has an array structure generally called a NOR type. The details of the memory cell array 52 are shown in FIG.
  • FIG. 2 shows details of a main part of the bank BK shown in FIG.
  • the memory cell array 52 has a plurality of sectors SECl-SECm.
  • the sector SECl-SECm is the minimum erase unit for erasing data written in the memory cell MC.
  • the X decoder 38, the LBL selection circuit 36, the WGBL selection circuit 40, the RGBL selection circuit 42 and the source decoder 44 are arranged corresponding to the sector SECl-SECm.
  • Each sector SEC1-SECra has a plurality of memory groups MG (MGll-MGmn) formed by a plurality of memory cells MC connected to a pair of local bit lines LBL1 and LBL2, respectively.
  • the memory cell MC of each memory group MG has a control gate Connected to word line WL, and a drain connected to the local bit lines LBL1 or LBL 2, are connected to a common source line SL to the source for each sector SEC1- SECra.
  • the word lines WL are commonly wired to the memory groups MG belonging to the same sector SEC.
  • the global bit lines GBLPE (GBLPEl-n) and GBLR (GBLRl-n) are commonly wired to sectors SEC1-SECm.
  • the global bit lines GBLPE and GBLR are wired in the same direction as the local bit lines LBL1 and LBL2.
  • the global bit lines GBLPE1 and GBLR1 are commonly connected to the memory groups MG11, MG21,..., Ml.
  • global bit lines GBLPEn and GBLRn are commonly connected to memory groups MGln, 2n,... Mn.
  • two of the sectors SEC1-SECm can be used for read and write operations, read and erase operations, read and write operations, and The verify operation or the verify operation after the read operation and the erase operation can be executed independently.
  • the local bit lines LBL1 and LBL2 are connected to a common node CN via selection switches SEL1 and SEL2 (local selection switches) composed of nMOS transistors. Either of the selection switches SEL1 and SEL2 is turned on according to the selection signal LBS from the LBL selection circuit 36 received at the gate.
  • the selection switch SEL1 is turned on, the memory cell MC connected to the local bit line LBL1 is accessed.
  • the selection switch SEL2 is turned on, the memory cell MC connected to the local bit line LBL2 is accessed.
  • the global bit line GBLPE is connected to the common node CN via a selection switch SELPE (write global selection switch) composed of nMOS transistors.
  • the selection switch SELPE is turned on in response to the selection signal WGS from the WGBL selection circuit 40 received at the gate during the write operation and the verify operation after the write operation and the erase operation.
  • the global bit line GBLR is connected to the common node CN via a selection switch SELR (read global selection switch) composed of nMOS transistors.
  • the selection switch SELR is turned on during a read operation in accordance with the selection signal RGS from the RGBL selection circuit 42 received at the gate.
  • the local bit line LBL is changed to the global bit line GBLPE according to the operation mode.
  • the switch circuit connected to GBLR consists of select switches SEL1, SEL2, SELPE, and SELR.
  • the switching speed of the selection switch SELR can be improved without increasing the layout size of the memory group MG. As a result, the reading operation time can be reduced.
  • FIG. 3 shows a wiring structure of the memory cell array 52.
  • the local bit lines LBL1 and LBL2 are wired using a first metal layer Ml (first wiring layer).
  • the first metal layer Ml is the metal wiring layer closest to the silicon substrate.
  • the global bit lines GBLPE and GBLR are wired using a second metal layer M2 (second wiring layer) on the first metal layer Ml.
  • the global bit lines GBLPE and GBLR are wired above the local bit lines LBL1 and LBL2, respectively.
  • the wiring widths of the global bit lines GBLPE and GBLR and the local bit lines LBL1 and LBL2 can be the same, and the wiring intervals can be the same. Since the global bit lines GBLPE and GBLR and the local bit lines LBL1 and LBL2 can be arranged neatly, the wiring efficiency of the memory cell array 52 can be improved, and the size of the memory cell array 52 can be reduced. In other words, the layout size of the memory cell array 52 can be minimized, and the global bit lines GBLPE and GBLR and the roll bit lines LBL1 and LBL2 can be efficiently routed.
  • FIG. 4 shows an example of the operation of the flash memory according to the first embodiment.
  • the bold lines in the figure indicate the signal lines whose voltages change in relation to the memory operation and the transistors that operate.
  • a memory cell MC (hereinafter, also referred to as a write cell) circled in the memory group MG22 of the sector SEC1, a memory surrounded by a dashed circle in the memory group MG12 of the sector SEC2.
  • Data is read from the cell MC (hereinafter, also referred to as a read cell) (so-called dual operation function).
  • Data writing is performed by a write cycle that repeats the write operation and the verify operation. Performed by one can.
  • the word line WL connected to the write cell of the memory group MG22 is set to 9 V (write gate voltage VWG).
  • the other word lines WL in sector SEC2 are set to 0 V (unselected state).
  • 5 V (write drain voltage VD) is supplied to the global bit line GBLPE2 corresponding to the memory group MG22.
  • the write drain voltage VD is supplied to the memory cell array 52 via the write circuit 32 and the W column selector 50 shown in FIG.
  • the source line SL of the sector SEC2 is set to OV (write source voltage).
  • the selection signal LBS corresponding to the selection switch SEL2 of the memory group MG22 is set to 5 V, and the selection signal LBS corresponding to the selection switch SEL1 is set to OV. For this reason, the selection switch SEL2 turns on and the selection switch SEL1 turns off.
  • the selection signal WGS corresponding to the selection switch SELPE is set to 5 V, and the selection signal RGS corresponding to the selection switch SELR is set to OV. For this reason, the selection switch SELPE is turned on and the selection switch SELR is turned off.
  • the selection switches SELPE and SEL2 are turned on, the write drain voltage VD on the global bit line GBLPE2 is transmitted to the drain of the write cell. Then, the write operation of the write cell is performed.
  • the voltage (5 V) of the selected read line WL is also supplied to the gate of the memory cell MC of another memory group MG (such as G21) adjacent to the memory group MG22 in the sector SEC2.
  • the 5 V selection signal LBS is also supplied to the selection switch SEL2 of another adjacent memory group MG.
  • the selection signal WGS of 5 V is also supplied to the selection switch SELPE of another adjacent memory group MG.
  • the write operation of the memory cell MC of another memory group MG is not executed. That is, data writing is performed only on the write cell.
  • the verify operation is performed as follows. First, the word line WL connected to the write cell is set to 5 V (verify gate voltage WG). The other word lines WL in sector SEC2 are set to OV (unselected state). 1 V (verify drain voltage VD) is supplied to the global bit line GBLPE2 corresponding to the memory group G22. The verify drain voltage VD is Like the write drain voltage VD, it is supplied to the memory cell array 52 via the write circuit 32 and the W column selector 50. The source line SL of sector SEC2 is set to 0 V (write source voltage).
  • the selection switches SELPE and SEL2 are turned on, and the verify drain voltage VD on the global bit line GBLPE2 is transmitted only to the drain of the write cell. Then, the W sense amplifier 48 shown in FIG. 1 operates, and the logical value (threshold voltage) written in the write cell is determined according to the current flowing through the global bit line GBLPE2. If the write is sufficient, the write sequence ends. If the writing is insufficient, the write and verify operations are performed again.
  • the word line WL connected to the read cells of the memory group MG12 is set to 5 V (read gate voltage VRG) to execute the read operation.
  • the other word lines WL of sector SEC1 are set to 0 V (unselected state).
  • the global bit line GBLR 2 to 1 V (read drain voltage) is supplied corresponding to the memory group MG 12.
  • the source line SL of sector SEC1 is set to OV (read source voltage).
  • the selection signal LBS corresponding to the selection switch SEL2 of the memory group MG12 is set to 5 V, and the selection signal LBS corresponding to the selection switch SEL1 is set to 0 V. For this reason, the selection switch SEL2 turns on and the selection switch SEL1 turns off.
  • the selection signal RGS corresponding to the selection switch SELR is set to 5 V, and the selection signal WGS corresponding to the selection switch SELPE is set to OV.
  • the selection switch SELR turns on and the selection switch SELPE turns off.
  • the selection switches SELR and SEL2 are turned on, the read drain voltage on the global bit line GBLR2 is transmitted to the drain of the read cell.
  • the R sense amplifier 56 shown in FIG. 1 operates, and the logical value (threshold voltage) of the read data is determined according to the current flowing through the global bit line GBLR. The determined read data is output to the data terminal I / O.
  • the 5 V word line WL is also supplied to the gate of the memory cell MC of another memory group MC (eg, MG11) adjacent to the memory group MG12 in the sector SEC1.
  • the 5 V selection signal LBS is also applied to the selection switch SEL2 of another adjacent memory group MG. Supplied.
  • the 5 V selection signal WGS is also supplied to the selection switch SELR of another adjacent memory group MG.
  • the corresponding global bit line GBLR1 etc. is in the floating state FL, the read operation of the memory cell MC of another memory group MG is not executed.
  • the word line WL of the sector SEC (for example, SECra) that does not execute the write operation (including the verify operation) and the read operation is set to OV (unselected state). For this reason, the memory cell MC of these sectors SEC is not accessed.
  • FIG. 5 shows another example of the operation of the flash memory according to the first embodiment.
  • the thick line in the figure indicates a signal line whose voltage changes in relation to the memory operation and a transistor that operates. Detailed description of the same operation as in FIG. 4 is omitted.
  • the word lines WL connected to the erased cells are set to 19 V (the erase gate voltage VEG). All the global bit lines GBLPE1-n are set to the floating state FL.
  • the source line SL connected to the erase cell is set to 5 V (erase source voltage).
  • the selection signals LBS corresponding to the selection switches SEL1 and SEL2 of the memory group MG22 are all set to 0 V, and the selection switches SEL1 and SEL2 are turned off.
  • the selection signals WGS and RGS corresponding to the selection switches SELPE and SELR are all set to OV, and the selection switches SELPE and SELR are turned off. Then, all memory cells MC in sector SEC2 receive 19 V and 5 V respectively at the gate and source, and the data is erased.
  • the verify operation after the erase operation is performed for all the memory cells MC in the sector SEC2. Since the verify operation of each memory cell MC is the same as the verify operation of FIG. 4 described above, the description is omitted. In addition, the read operation Therefore, the description is omitted.
  • the read operation can be executed during the execution of the write sequence or the erase sequence by wiring the common global bit lines GBLPE and GBLR to the sector SECl-SECm.
  • dual operation can be performed in one bank BK.
  • the local bit line LBL1 or LBL2 can be securely connected to one of the global bit lines GBLPE or GBLR.
  • the selection signals WGS and RGS for turning on the selection switches SELPE and SELR are changed according to the row address signal RAD. Can be easily generated. Therefore, the decoding operations of the WGBL selection circuit 40 and the RGBL selection circuit 42 can be performed at high speed. As a result, the write operation, the erase operation, and the read operation can be performed at high speed.
  • a read operation can be performed without malfunction during a write sequence or an erase sequence.
  • the W sense amplifier 48 and the R sense amplifier 56 corresponding to the independently executed verify-eye operation and read operation, respectively, no malfunction occurs during the execution of the write sequence or the erase sequence.
  • a read operation can be performed.
  • the layout size of the R column selector 54 can be made relatively small.
  • the switching speed of the column switch of the R column selector 54 can be improved, the read operation time can be reduced.
  • the read operation can be performed without malfunction during the execution of the write sequence or erase sequence. Can be executed.
  • each global bit line GBLPE, GBLR corresponding to the local bit line pair LBL1, LBL2 the layout size of each sector SECl-SECra depends on the wiring area of the global bit line GBLPE, GBLR. It is possible to prevent the size from increasing, and to design the layout size of the sector SECl-SECm to the minimum size that depends only on elements such as the memory cell MC.
  • one of the local bit lines LBL1 and LBL2 can be easily and reliably connected to the global bit line GBLPE or GBLR.
  • FIG. 6 shows a nonvolatile semiconductor memory according to a second embodiment of the present invention. Circuits / signals that are the same as the circuit / signal described in the first embodiment are denoted by the same reference numerals, and detailed descriptions thereof are omitted.
  • a WGBL selection circuit 40A is used instead of the WGBL selection circuit 40, RGBL selection circuit 42, W column selector 50, memory sensor array 52 and R column selector 54 of the first embodiment.
  • the number of bits of the selection signals WGS and RGS output by the WGBL selection circuit 4OA and the RGBL selection circuit 42A is larger than in the first embodiment.
  • the number of global bit lines GBLPE and GBLR connected to the W column selector 5OA and the R column selector 54A is smaller than in the first embodiment. Other configurations are almost the same as those of the first embodiment.
  • FIG. 7 shows details of a main part of the bank BK shown in FIG.
  • the memory cell array 52A has a plurality of sectors SEC1-SECm, as in the first embodiment.
  • One global bit line GB.LPE is supplied to two memory groups MG adjacent to each other.
  • the selection switches SELPE of these memory groups MG are connected to different selection signals WGS. That is, two selection signal lines WGS are wired to each sector SEC1-SECm.
  • one global bit line GBLR is supplied to two memory groups MG adjacent to each other.
  • the select switches SELR of these memory groups MG are connected to different select signals RGS. That is, two selection signal lines RGS are wired to each sector SECl-SECm.
  • FIG. 8 shows a wiring structure of the memory cell array 52A.
  • a shield line (ground line VSS) is wired using the space for these wirings.
  • the global bit line pair GBLPE and the shield line VSS make up a write global bit line pair
  • the global bit line GBLR and the shield line VSS make up a read global bit line pair.
  • the write global bit line pair and the read global bit line pair are arranged corresponding to the local bit line pairs LBL1 and LBL2, respectively.
  • the global bit lines GBLPE and GBLR and the shield line VSS are wired using the second metal layer M2, and the local bit lines LBL1 and LBL2 are wired using the first metal layer Ml.
  • the number of global bit lines GBLPE and GBLR can be reduced to approximately half that of the first embodiment. Therefore, the shield line VSS can be routed between the global bit lines GBLPE and GBLR using the second metal layer M2.
  • Other power lines with a constant voltage or the like may be wired as seamless lines.
  • the voltage amplitude of the global bit line GBLPE during the write operation is 5 V, which is five times the voltage amplitude (IV) of the global bit line GBLR during the read operation. Therefore, it is possible to prevent the global bit line GBLR from being destroyed by the influence of the global bit line GBLPE and the read data from being destroyed.
  • the same effects as in the first embodiment can be obtained. Further, in this embodiment, by arranging the shield line VSS between the global bit line GBLPE and the global bit line GBLR, it is possible to prevent interference such as crosstalk between the global bit line GBLPE and the global bit line GBLR. And malfunction can be prevented. In particular, the read data on the global bit line GBLR can be prevented from being destroyed.
  • FIG. 9 shows a third embodiment of the nonvolatile semiconductor memory of the present invention.
  • the same reference numerals are given to the same circuit signals as those described in the first embodiment, and detailed description thereof will be omitted.
  • the flash memory has two banks BK1 and BK2.
  • the operation control circuit 12 B, the W drain voltage generation circuit 18 B and the judgment circuit 30 B is formed.
  • a multiplexer 58B is formed between the W drain voltage generating circuit 18B and the banks BK1 and BK2.
  • a multiplexer 60 B is formed between the links BK 1 and BK 2 and the data output buffer 16. Other configurations are almost the same as those of the first embodiment.
  • the operation control circuit 12B has a function of independently operating the banks BK1 and BK2, in addition to the functions of the operation control circuit 12 of the first embodiment.
  • the W drain voltage generation circuit 18B generates a write drain voltage VWD and a verify drain voltage VVD.
  • the multiplexer 58B outputs the write drain voltage VWD or the verify eye drain voltage VVD to the operating bank BK (BK1 or BK2) according to the row address signal RAD during the write operation and the verify operation.
  • the banks BK1 and BK2 use the row address signal RAD, the column address signal CAD, the gate voltage VG, and the erase source voltage VES to perform at least one of the read operation, the write operation, and the erase operation independently of each other. receive.
  • FIG. 10 shows details of the banks BK1 and BK2 shown in FIG.
  • Each of the banks BK1 and BK2 is the same as the bank BK of the first embodiment. That is, each of the banks BK1 and BK2 has a write circuit 32, a WY decoder 34, an LBL selection circuit 36, an X decoder 38, a WGBL selection circuit 40, a different selection circuit 42, a source decoder 44, It has an RY decoder 46, a W sense amplifier 48, a W column selector 50, a memory cell array 52, an R column selector 54, and an R sense amplifier 56.
  • the determination circuit 30B receives the verify data DVDT from the banks BK1 and BK2, and determines whether the write sequence and the erase sequence can be completed for each of the banks BK1 and BK2.
  • the multiplexer 60B outputs the digital read data signal DRDT output from the R sense amplifier 56 (see FIG. 1) of the bank BK1 or BK2 performing the read operation to the data output buffer 16.
  • the banks BK1 and BK2 can execute the read operation independently during the write sequence or the erase sequence. Therefore, a so-called triple operation can be performed in the two banks BK1 and BK2.
  • a so-called triple operation can be executed by forming two banks BK1 and BK2 having a global bit line GBLPE and GBLR common to the sector SEC, which have a write / erase circuit and a read circuit.
  • FIG. 11 shows a nonvolatile semiconductor memory according to a fourth embodiment of the present invention.
  • the same reference numerals are given to the same signals as the circuits described in the first, second, and third embodiments, and the detailed description thereof will be omitted.
  • the flash memory has two banks BK1 and BK2.
  • Each of the banks BK1 and BK2 is configured by removing the R sense amplifier 56 from the bank BK of the second embodiment.
  • An R sense amplifier 56 C common to the banks BK1 and BK2 is formed instead of the R sense amplifier 56.
  • a circuit corresponding to the multiplexer 60B of the third embodiment is not formed. Other configurations are almost the same as those of the third embodiment.
  • FIG. 12 shows details of the banks BK1 and BK2 shown in FIG.
  • the R column selector 54 of the links BK1 and BK2 outputs the analog read data signal ARDT To the common R sense amplifier 56 C formed outside the banks BK1 and BK2.
  • the R sense amplifier 56C amplifies the analog read data signal ARDT output from the bank BK1 or BK2, and outputs the amplified read data as a digital read data signal ARDT.
  • the size of the banks BK1 and BK2 can be reduced by forming the R sense amplifier 56C common to the banks BK1 and BK2.
  • the triple operation function can be realized with the two banks BK1 and BK2, and the chip size of the flash memory can be reduced.
  • the R sense amplifier 56C common to the banks BK1 and BK2 the number of sense amplifiers can be reduced, and a circuit corresponding to the multiplexer 60B of the third embodiment can be eliminated. As a result, the chip size of the flash memory can be further reduced.
  • the present invention is not limited to such an embodiment.
  • the wiring interval between the global bit lines GBLPE and GBLR may be increased, and the wiring width of the global bit line GBLPE may be wider than the wiring width of the global bit line GBLR.
  • the write operation time can be shortened by reducing the signal interference by widening the width of the global bit line GBLPE that transmits the high voltage (drain voltage VD; 5 V) during the write operation. Since the write operation is executed multiple times in the write sequence, the write sequence time can be significantly reduced by shortening the write operation time.
  • the read operation time can be significantly reduced by making the wiring width of the global bit line GBLR wider than the wiring width GBLPE of the global bit line.
  • local bit lines LBL1 and LBL2 formed in the first metal wiring layer Ml and global bit lines GBLPE, GBLR and shield line VSS formed in the second metal wiring layer M2 are connected to each other. May be shifted from each other (so that there is less overlap when viewed from above). In this case, since the facing area between the local bit lines LBL1 and LBL2 and the global bit lines GBLPE and GBLR is reduced, crosstalk noise generated between the two wirings can be reduced.
  • the thickness of the gate insulating film of the column switch is changed by the W column selector 50 and the R column selector 54 .
  • the present invention is not limited to such an embodiment.
  • the ratio WZ L (transistor size) of the gate width W and the gate length L of the column switch of the R column selector 54 is larger than the ratio W / L of the column switch of the W column selector 50, and the R column selector 5
  • the switching speed of the column switch of the R column selector 54 can be improved, and the read operation time can be further reduced.
  • the layout size of the write bit line selector can be relatively reduced, an increase in power consumption can be minimized. As a result, the chip size of the nonvolatile semiconductor memory can be reduced without lowering the performance.
  • the example in which the same banks BK1 and BK2 as the bank BK of the first embodiment are configured has been described.
  • the present invention is not limited to such an embodiment.
  • the same banks BK1 and BK2 as the banks BK of the second embodiment may be configured.
  • BK1 and BK2 are configured by removing the R sense amplifier 56 from the bank BK of the second embodiment.
  • the present invention is not limited to such an embodiment.
  • BK1 and BK2 may be configured by removing the R sense amplifier 56 from the bank BK of the first embodiment.
  • the present invention is applied to a flash memory mounted on a system board.
  • the present invention is not limited to such an embodiment.
  • the present invention may be applied to a flash memory core mounted on a system LSI.
  • the present invention is not limited to such an embodiment.
  • the present invention may be applied to a NAND flash memory.
  • the present invention may be applied to EEPR0M.
  • a read operation can be performed using a read global bit line while a write sequence or an erase sequence is being performed using a global bit line. That is, dual operation can be performed.
  • a read operation in each bank, can be performed using the read global bit line while a write sequence or an erase sequence is performed using the global bit line. For example, one can perform a ripple operation on two banks.
  • the nonvolatile semiconductor memory of the present invention by forming a common read sense amplifier in the bank, the number of sense amplifiers can be reduced, and the chip size of the nonvolatile semiconductor memory can be reduced.
  • the local bit line can be reliably connected to one of the write global bit line and the read global bit line by the write global select switch and the read global select switch.
  • each decoder can be optimally designed by independently forming the write decoder and the read decoder corresponding to the operation mode. As a result, the decoding operation can be performed at high speed while minimizing the increase in chip size.
  • the bit line selector and the data bus line are independently formed corresponding to the operation mode, so that the read operation can be performed without malfunction during the execution of the write sequence or the erase sequence. it can.
  • the layout size of the read bit line selector can be reduced by making the good insulating film of the write switch transistor thicker than the gate insulating film of the read switch transistor. Further, the switching speed of the read switch transistor can be improved, and the read operation time can be shortened.
  • the driving capability of the read switch transistor By setting the force higher than the driving capability of the write switch transistor, the switching speed of the read switch transistor can be improved, and the read operation time can be shortened.
  • the layout size of the write bit line selector can be reduced, and the chip size of the nonvolatile semiconductor memory can be reduced without deteriorating the read performance.
  • the read operation can be performed without malfunction during the execution of the write sequence or the erase sequence.
  • the read operation time can be shortened by making the drive capability of the read sense amplifier larger than the drive capability of the verify sense amplifier. Since the verify sense amplifier can be made relatively small, the chip size of the nonvolatile semiconductor memory can be reduced without lowering the read performance.
  • the write global bit line and the read global bit line can be wired in an area corresponding to the layout area of the sector. Therefore, it is possible to prevent the layout size of the sector from increasing depending on the wiring area of the global bit line, and to minimize the layout size of the sector.
  • the local selection switch, the write global selection switch and the readout global selection switch are formed in the switch circuit to write each local bit line of the local bit line pair to the write global bit switch. It can be easily and reliably connected to the bit line or the read global bit line.
  • nonvolatile semiconductor memory of the present invention by providing a shield line between the write global bit line and the read global bit line, interference such as crosstalk between the write global bit line and the read global bit line is prevented. Can be prevented, and malfunction can be prevented.
  • the read operation of another sector can be executed while one sector is executing the erase sequence. That is, the erase sequence and the read operation can be executed simultaneously in sector units.

Landscapes

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Abstract

複数のセクタが形成される。各セクタは、不揮発性のメモリセルと、これ等メモリセルに接続されるローカルビット線と、スイッチ回路とを有する。書き込みグローバルビット線と読み出しグローバルビット線とは、セクタに共通にそれぞれ配線されている。書き込みグローバルビット線は、メモリセルへの書き込みデータあるいはメモリセルからのベリファイデータを伝達する。読み出しグローバルビット線は、メモリセルからの読み出しデータを伝達する。スイッチ回路は、ローカルビット線を、動作モードに応じて書き込みグローバルビット線または読み出しグローバルビット線に接続する。このため、書き込みシーケンスまたは消去シーケンスを実行中に、読み出し動作を実行できる。すなわち、デュアルオペレーションを実行できる。

Description

明細書 不揮発性半導体メモリ 技術分野
本発明は、 不揮発性半導体メモリに関し、 特に、 消去動作または書き込み動作 中に読み出し動作を実行できる不揮発性半導体メモリに関する。 ， 背景技術
フラッシュメモリ等の不揮発性半導体メモリは、 データの書き込み時間および 消去時間が、 読み出し時間に比べて長い。 不揮発性半導体メモリの書き込み動作 中および消去動作中に、 データを読み出すことができないと、 不揮発性半導体メ モリを搭載するシステムの性能が低下してしまう。 この不具合を解消するため、 独立に動作する複数のバンクを有する不揮発性半導体メモリが開発されている (例えば、 特開平 1 1— 8 6 5 7 6号公報） 。
この種の不揮発性半導体メモリでは、 一方のバンクで消去動作または書き込み 動作を実行中に、 他方のバンクで読み出し動作を実行できる （デュアルオペレー シヨン） 。 しかし、 一つのバンクでは、 一度に一つの動作しか実行できない。 バ ンクの数を増やすことで、 同時にアクセスできるメモリ領域を増やすことができ るが、バンクには、同じセンスアンプ、書き込み回路がそれぞれ必要になるため、 バンク数が増加すると、 チップサイズが増加してしまう。
さらに、 読み出し動作、 書き込み動作および消去動作を同時に実行するトリプ ルオペレーションは、 2バンク構成では実行できない。 従来、 トリプルオペレー ションを実行するためには、 3つ以上のバンクが必要である。
以下、 本発明に関連する先行技術文献を列記する。
(特許文献）
( 1 ) 特開平 1 1一 8 6 5 7 6号公報 発明の開示 本発明の目的は、 チップサイズを増加を最小限にして、 消去動作または書き込 み動作を実行中に、 読み出し動作を実行することにある。
本発明の別の目的は、 チップサイズを増加を最小限にして、 読み出し動作、 書 き込み動作および消去動作を同時に実行することにある。
本発明の不揮発性半導体メモリでは、 複数のセクタは、 複数の不揮発性のメモ リセル、 これ等メモリセルに接続されるローカルビット線およびスィツチ回路を それぞれ有する。 書き込みグローバルビッ ト線と読み出しグローバルビッ ト線と は、 それぞれセクタに共通に配線されている。 書き込みグローバルビッ ト線は、 書き込み動作中にメモリセルに書き込みデータを伝達し、 あるいは、 書き込み動 作後および消去動作後にメモリセルからのベリファイデータを伝達する。 読み出 しグロ一バルビッ ト線は、 読み出し動作中にメモリセルからの読み出しデータを 伝達する。 スィッチ回路は、 ローカルビット線を、 動作モードに応じて書き込み グローバルビット線または読み出しグローバルビッ ト線に接続する。 このため、 書き込みグローバルビット線を使用して書き込みシーケンスまたは消去シーケン スを実行中に、 読み出しグローバルビット線を使用して読み出し動作を実行でき る。 すなわち、 デュアルオペレーションを実行できる。
本発明の別の不揮発性半導体メモリでは、 不揮発性半導体メモリは、 独立に動 作可能な複数のバンクを有している。 各バンクは、 複数のセクタ、 これ等セクタ に共通の書き込みグローバルビット線および読み出しグローバルビッ ト線を有し ている。 セクタは、 複数の不揮発性のメモリセル、 これ等メモリセルに接続され るローカルビット線およびスィッチ回路をそれぞれ有する。 書き込みグローバル ビッ ト線は、メモリセルに書き込みデータを伝達する書き込み動作中、あるいは、 書き込み動作後および消去動作後のベリファイ動作中にメモリセルからのベリフ アイデータを伝達する。 読み出しグローバルビット線は、 読み出し動作中にメモ リセルからの読み出しデータを伝達する。スィツチ回路は、ローカルビッ ト線を、 動作モードに応じて書き込みグローバルビッ ト線または読み出しグローバノレビッ ト線に接続する。 このため、 各バンクにおいて、 書き込みグローバルビッ ト線を 使用して書き込みシーケンスまたは消去シーケンスを実行中に、 読み出しグロ一 バルビッ ト線を使用して読み出し動作を実行できる。 例えば、 2つのバンクで、 書き込みシーケンス、 消去シーケンスおよび読み出し動作を同時に実行できる。 すなわち、 チップサイズを増加を最小限にして、 トリプルオペレーションを実行 できる。
本発明の別の不揮発性半導体メモリでは、 不揮発性半導体メモリは、 バンクに 共通の読み出しセンスアンプを有する。 読み出しセンスアンプは、 読み出し動作 中に、 読み出しデータを増幅するために、 アドレス信号に応じて選択されるバン クの読み出しグローバルビット線に選択的に接続される。 バンクに共通の読み出 しセンスアンプを形成することで、 センスアンプの数を削減でき、 不揮発性半導 体メモリのチップサイズを削減できる。
本発明の別の不揮発性半導体メモリでは、 スィッチ回路は、 書き込みグローバ ル選択スィッチおよび読み出しグローバル選択スィッチを有する。 例えば、 書き 込みグローバル選択スィッチは、 書き込みデコード信号をゲートで受けるトラン スフアトランジスタである。 読み出しグローバル選択スィッチは、 読み出しデコ ード信号をゲートで受けるトランスファ トランジスタである。 書き込みグローバ ル選択スィツチおよび読み出しグローバル選択スィツチにより、 ローカルビッ ト 線を書き込みグローバルビット線および読み出しグローバルビット線の一方に確 実に接続できる。
本発明の別の不揮発性半導体メモリでは、 書き込みデコーダは、 書き込み動作 中およびベリフアイ動作中に、 書き込みグローバル選択スィツチのいずれかを選 択的にオンするための書き込みデコード信号をァドレス信号に応じて生成する。 読み出しデコーダは、 読み出し動作中に、 読み出しグローバル選択スィッチのい ずれかを選択的にオンするための読み出しデコード信号をァドレス信号に応じて 生成する。 書き込みグローバル選択スィツチおょぴ読み出しグローバル選択スィ ツチを選択するためのデコーダを、 動作モードに対応してそれぞれ独立に形成す ることで、 これ等デコーダをそれぞれ最適に設計できる。 この結果、 チップサイ ズの増加を最小限にして、 デコード動作を高速に実行できる。
本発明の別の不揮発性半導体メモリでは、 書き込みビット線セレクタは、 書き 込みグローバルビット線のいずれかを、 ァドレス信号に応じて書き込みデータバ ス線に接続する。 読み出しビット線セレクタは、 読み出しグローバルビット線の いずれかを、 ア ドレス信号に応じて読み出しデータパス線に接続する。 ビッ ト線 セレクタおよびデータバス線を動作モードに対応してそれぞれ独立に形成するこ とで、 書き込みシーケンスまたは消去シーケンスを実行中に、 誤動作することな く読み出し動作を実行できる。
本発明の別の不揮発性半導体メモリでは、 書き込みビット線セレクタは、 書き 込みグローバルビット線を書き込みデータバス線にそれぞれ接続するための書き 込みスィッチトランジスタを有する。 読み出しビット線セレクタは、 読み出しグ ローバルビット線を読み出しデータバス線にそれぞれ接続するための読み出しス ィツチトランジスタを有する。 各書き込みスィツチトランジスタのゲート絶縁膜 は、 各読み出しスィッチトランジスタのゲート絶縁膜より厚い。 一般に、 不揮発 性半導体メモリでは、 書き込み電圧 （メモリセルのドレイン電圧） は、 読み出し 電圧 （メモリセルのドレイン電圧） より高い。 このため、 読み出しスィッチトラ ンジスタのゲート絶縁膜を印加される電圧範囲に応じて最適な厚さに形成できる。 換言すれば、 セレクタを動作モード毎に形成することで、 ゲート絶緣膜の厚さを 印加される電圧範囲に応じて形成でき、 最適な書き込みスィッチトランジスタお よび読み出しスィッチトランジスタを形成できる。 この結果、 読み出しビット線 セレクタのレイアウトサイズを相対的に小さくできる。 また、 読み出しスィッチ トランジスタのスィツチング速度を向上できるため、 読み出し動作時間を短縮で きる。
本発明の別の不揮発性半導体メモリでは、 書き込みビット線セレクタは、 書き 込みグローバルビッ ト線を書き込みデータバス線にそれぞれ接続するための書き 込みスィツチトランジスタを有する。 読み出しビット線セレクタは、 読み出しグ ローバルビット線を読み出しデータバス線にそれぞれ接続するための読み出しス イッチトランジスタを有する。 読み出しスィッチトランジスタの駆動能力は、 書 き込みスィッチトランジスタの駆動能力より大きい。 例えば、 トランジスタの駆 動能力は、 トランジスタのゲート幅 Wとチャネル長 Lの比 W/ Lを相違させるこ とで設定される。 このため、 読み出しスィッチトランジスタのスイッチング速度 を向上でき、 読み出し動作時間を短縮できる。 また、 書き込みスィッチトランジ スタのサイズを相対的に小さくできるため、 書き込みビット線セレクタのレイァ ゥトサイズを小さくできる。 この結果、 読み出し性能を低下させることなく不揮 発性半導体メモリのチップサイズを小さくできる。
本発明の別の不揮発性半導体メモリでは、 ベリファイセンスアンプは、 書き込 み動作後または消去動作後のベリファイ動作中に、 メモリセルのいずれかから書 き込みグローバルビッ ト線に読み出されるベリファイデータを増幅する。 読み出 しセンスアンプは、 読み出し動作中に、 メモリセルのいずれかから読み出しグロ 一パルビット線に読み出される読み出しデータを増幅する。 センスアンプを動作 モードに対応してそれぞれ独立に形成することで、 書き込みシーケンスまたは消 去シーケンスを実行中に、 誤動作することなく読み出し動作を実行できる。
本発明の別の不揮発性半導体メモリでは、読み出しセンスアンプの駆動能力は、 ベリファイセンスアンプの駆動能力より大きい。 このため、 読み出し動作時間を 短縮できる。 また、 ベリファイセンスアンプを相対的に小さくできるため、 読み 出し性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくで きる。
本発明の別の不揮発性半導体メモリでは、 複数のグローバルビット線対は、 一 つの書き込みグローバルビット線および一つの読み出しグローバルビット線で構 成される。複数のローカルビット線対は、一対のローカルビット線で構成される。 グローバルビッ ト線対は、 ローカルビッ ト線対にそれぞれ対応して、 ローカノレビ ット線に沿って配線されている。 例えば、 グローバルビット線対の書き込みグロ 一バルビット線および読み出しグ口一バルビット線は、 第 1配線層を使用して配 線されたローカルビット線対のローカルビット線上に、 第 2配線層を使用してそ れぞれ配線される。 このため、 書き込みグローバルビット線および読み出しグロ 一バルビット線を、 セクタのレイアウト領域に対応する領域内に配線できる。 し たがって、 セクタのレイアウトサイズが、 グローバルビット線の配線領域に依存 して大きくなることを防止できる。 換言すれば、 セクタのレイアウトサイズを最 小限にできる。
本発明の別の不揮発性半導体メモリでは、 スィッチ回路は、 ローカル選択スィ ツチ、 書き込みグローバル選択スィツチおよび読み出しグローバル選択スィツチ を有する。 ローカル選択スィッチは、 ア ドレス信号に応じてオンし、 ローカルビ ット線対を構成するローカルビット線のいずれかを共通ノードに接続する。 書き 込みグローバル選択スィツチは、 共通ノードを動作モードに応じて書き込みグロ 一バルビット線に接続する。 読み出しグローバル選択スィッチは、 共通ノードを 動作モードに応じて読み出しグローバルビット線に接続する。 ローカル選択スィ ツチ、 書き込みグローバル選択スィッチおよび読み出しグローバル選択スィッチ により、 ローカルビット線対の各ローカルビット線を書き込みグローバルビッ ト 線または読み出しグロ一バルビット線に容易かつ確実に接続できる。
本発明の別の不揮発性半導体メモリでは、 所定の電圧に設定されるシールド線 は、 同じ方向に沿って配線される書き込みグローバルビット線および読み出しグ ローバルビット線の間にそれぞれ配線される。 書き込み動作および読み出し動作 が同時に実行されるとき、 書き込みグローバルビット線および読み出しグローバ ノレビッ ト線には、互いに異なる電圧が印加される。シールド線を形成することで、 書き込みグローバルビッ ト線および読み出しグローバルビット線にクロストーク 等の干渉が発生することを防止でき、 誤動作を防止できる。
本発明の別の不揮発性半導体メモリでは、 書き込みグローバルビット線対は、 一つの書き込みグローバルビット線および一つのシールド線で構成される。 読み 出しグローバルビッ ト線対は、 一つの読み出しグローバルビッ ト線および一つの シールド線で構成される。 ローカルビッ ト線対は、 一対のローカルビット線で構 成される。 書き込みグロ一バルビッ ト線対および読み出しグロ一バルビット線対 は、 ローカルビット線対にそれぞれ対応して、 ローカルビット線に沿って配線さ れている。 例えば、 書き込みグローバルビット線対の書き込みグローバルビット 線とシールド線、 および読み出しグローバルビッ ト線対の読み出しグローバルビ ッ ト線とシールド線は、 第 1配線層を使用して配線されたローカルビット線対の ローカルビット線上に、 第 2配線層を使用してそれぞれ配線される。 このため、 書き込みグローバルビッ ト線おょぴ読み出しグローバルビット線を、 セクタのレ ィァゥト領域に合わせて配線できる。したがって、セクタのレイァゥトサイズが、 グローバルビット線の配線領域に依存して大きくなることを防止できる。 換言す れば、 セクタのレイァゥ トサイズを最小限にできる。
本発明の別の不揮発性半導体メモリでは、 スィッチ回路は、 ローカル選択スィ ツチ、 書き込みグローバル選択スィツチおよび読み出しグローバル選択スィツチ を有する。 ローカル選択スィッチは、 アドレス信号に応じてオンし、 ローカルビ ット線対を構成するローカルビット線のいずれかを、 このローカルビッ ト線対に それぞれ対応する共通ノードに接続する。 書き込みグローバル選択スィツチは、 共通ノードを動作モードおよびァドレス信号に応じて書き込みグローバルビッ ト 線にそれぞれ接続する。 読み出しグローバル選択スィッチは、 共通ノードを動作 モードおよぴァドレス信号に応じて読み出しグローバルビッ ト線にそれぞれ接続 する。 ローカル選択スィッチ、 書き込みグローバル選択スィッチおよび読み出し グローバル選択スィツチにより、 ローカルビット線対の各ローカルビッ ト線を書 き込みグローバルビット線または読み出しグローバルビッ ト線に容易かつ確実に に接続できる。
本発明の別の不揮発性半導体メモリでは、 ソース線は、 セクタにそれぞれ独立 に配線される。 セクタは、 メモリセルに書き込まれたデータを消去するための最 小の消去単位である。 このため、 あるセクタが消去シーケンスを実行中に、 別の セクタの読み出し動作を実行できる。 セクタ単位で消去シーケンスと読み出し動 作を同時に実行できる。 図面の簡単な説明
図 1は、 本発明の不揮発性半導体メモリの第 1の実施形態を示すプロック図で ある。
図 2は、 図 1に示したバンクの主要部の詳細を示す回路図である。
図 3は、 図 2に示したメモリセルァレイの配線構造を示す断面図である。
図 4は、第 1の実施形態のフラッシュメモリの動作の一例を示す説明図である。 図 5は、 第 1の実施形態のフラッシュメモリの動作の別の例を示す説明図であ る。
図 6は、 本発明の不揮発性半導体メモリの第 2の実施形態を示すプロック図で ある。
図 7は、 図 6に示したバンクの主要部の詳細を示す回路図である。
図 8は、 図 7に示したメモリセルアレイの配線構造を示す断面図である。 図 9は、 本発明の不揮発性半導体メモリの第 3の実施形態を示すプロック図で ある。
図 1 0は、 図 9のバンクの詳細を示すブロック図である。
図 1 1は、 本発明の不揮発性半導体メモリの第 4の実施形態を示すブロック図 である。
図 1 2は、 図 1 1のバンクの詳細を示すプロック図である。
図 1 3は、 メモリセルアレイの配線構造の別の例を示す断面図である。
図 1 4は、 メモリセルアレイの配線構造の別の例を示す断面図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面を用いて説明する。 図中の二重丸は、 外部端子 を示している。 図中、 太線で示した信号線は、 複数本で構成されている。 太線が 接続されているプロックの一部は、 複数の回路で構成されている。 外部端子を介 して供給される信号には、 端子名と同じ符号を使用する。 信号が伝達される信号 線には、 信号名と同じ符号を使用する。
図 1は、 本発明の不揮発性半導体メモリの第 1の実施形態を示している。 この半導体メモリは、 シリコン基板上に CMOSプロセスを使用して、電気的に書 き換え可能な不揮発性のメモリセルを有するフラッシュメモリとして形成されて いる。 フラッシュメモリは、 例えば、 携帯電話等のシステム基板に CPU等のコン トローラとともに搭載されている。
フラッシュメモリは、 アドレスバッファ 1 0、 動作制御回路 (ステ一トマシー ン） 1 2、 データ入力バッファ 1 4、 データ出力バッファ 1 6、 Wドレイン電圧 発生回路 1 8、 Rゲート電圧発生回路 2 0、 Wゲート電圧発生回路 2 2、 Eゲー ト電圧発生回路 2 4、 Eソース電圧発生回路 2 6、 マルチプレクサ 2 8、 判定回 路 3 0およびバンク BKを有している。 バンク BKは、 書き込み回路 3 2、 WYデ コーダ 3 4、 し13し選択回路3 6、 Xデコーダ 3 8、 WGBL選択回路 4 0、 RGBL選択 回路 4 2、 ソースデコーダ 4 4、 R Yデコーダ 4 6、 Wセンスアンプ 4 8、 Wコ ラムセレクタ 5 0、 メモリセノレアレイ 5 2、 Rコラムセレクタ 5 4および Rセン スアンプ 5 6を有している。 了ドレスバッファ 1 0は、 ァドレス端子 ADを介してァ ドレス信号 ADを受け、 受けたァドレス ADをロウァドレス信号 RADおよびコラムァドレス信号 CADとして 出力する。口ゥァドレス信号 RADは、ァドレス信号 ADの上位ビッ トで構成される。 ロウァドレス信号 RADは、後述するワード線 WLの選択等に使用される。 コラムァ ドレス信号 CADは、 ア ドレス信号 ADの下位ビッ トで構成される。 コラムアドレス 信号 CADは、 ワード線 WLに接続されたメモリセル MCの選択等に使用される。 さ らに、 コラムア ドレス信号 CADは、 動作コマンドの入力時にコマンドデータとし て使用される。
動作制御回路 1 2は、 コマンド端子 CMDを介して供給されるコマンド信号、 デ ータ端子 I/Oを介して供給されるデータ信号、 およびコラムア ドレス信号 CADに 応じて動作モードを決定し、 フラッシュメモリ全体の動作を制御する動作制御信 号を生成する。各動作制御信号は、フラッシュメモリの主要な回路に供給される。 動作モードとして、 読み出し動作モード、 書き込み （プログラム） 動作モード、 消去動作モードが存在する。 各コマンド端子 CMDは、 例えば、 チップィネーブル 信号/ CE、 ライ トイネーブル信号/ WEおよび出カイネーブル信号/ 0Eを受ける。 動 作制御回路 1 2は、バンク BKが動作中で新たなコマンド信号 C励を受け付けられ ないとき、 レディ Zビジー信号 R/Bを低レベルに変化させる。
データ入力バッファ 1 4は、 データ端子 I/Oを介して書き込みデータおよびコ マンドデータを受信する。 データ出力バッファ 1 6は、 メモリセルアレイ 5 2か らの読み出しデータをデータ端子 I/Oに出力する。
Wドレイン電圧発生回路 1 8は、 書き込み動作 （プログラム動作） 中に、 メモ リセノレアレイ 5 2のメモリセル MCのドレイン Dに供給する書き込みドレイン電圧 VD (例えば、 5 V ) を生成する。 Wドレイン電圧発生回路 1 8は、 書き込み動作 後および消去動作後のベリフアイ動作中に、 メモリセルアレイ 5 2のメモリセル MCのドレイン Dに供給するべリファイ ドレイン電圧 VD (例えば、 I V ) を生成す る。
Rグート電圧発生回路 2 0は、読み出し動作中にメモリセル MCのゲート Gに供 給するゲート電圧 VRG (例えば、 5 V ) を生成する。
Wゲート電圧発生回路 2 2は、 書き込み動作中に、 メモリセル MC のゲート G に供給するゲート電圧 VWG (例えば、 9 V ) を生成する。 Wゲート電圧発生回路 2 2は、 書き込み動作後のベリファイ動作中および消去動作後のベリファイ動作 中に、 メモリセル MCのゲート Gに供給するゲート電圧 WG (例えば、 5 V ) を生 成する。
Eゲート電圧発生回路 2 4は、消去動作中にメモリセル MCのゲート Gに供給す るゲート電圧 VEG (例えば、 一 9 V ) を生成する。 Eソース電圧発生回路 2 6は、 消去動作中にメモリセル MCのソース Sに供給するソース電圧 VES (例えば、 5 V ) を生成する。
この実施形態では、 フラッシュメモリは、 3 Vの電源電圧を受けて動作する。 このため、 フラッシュメモリは、 電源電圧より高いドレイン電圧 VD、 ゲート電圧 VRG、 VWGN WGおよびソース電圧 VESを生成するための高電圧発生回路 （図示せ ず） を有している。 また、 フラッシュメモリは、電源電圧より低いゲート電圧 VEG を生成するための負電圧発生回路 （図示せず） を有している。
マルチプレクサ 2 8は、 動作モードに応じてゲート電圧 VRG、 VWG (VVG) 、 VEG の何れを選択し、選択した電圧をゲート電圧 VGとしてロウァドレス信号 RADが示 す Xデコーダ 3 8に出力する。 なお、 動作モードが消去動作モードで、 かつ一括 消去が指示されるとき、 ゲート電圧 VG (二 VEG) は、 すべての Xデコーダ 3 8に 供給される。
判定回路 3 0は、 書き込み動作後および消去動作後のベリファイ動作中に、 対 象のメモリセル MCから読み出されるベリファイデータ DVDT (ディジタル信号） を受け、 書き込みシーケンスおよび消去シーケンスを完了可能か判定する。 換言 すれば、判定回路 3 0は、 メモリセル MCの閾値電圧が所望の値に設定されたこと を判定するべリファイ回路である。
書き込み回路 3 2は、 書き込み動作中に、 ドレイン電圧 VD (書き込みデータ） を Wコラムセレクタ 5 0に出力する。 WYデコーダ 3 4は、 Wコラムセレクタ 5 0の選択動作を制御するデコード信号を、 コラムァドレス信号 CADに応じて出力 する。
Wセンスアンプ 4 8 (ベリファイセンスアンプ） は、 書き込み動作後および消 去動作後のベリフアイ動作中に、 Wコラムセレクタ 5 0を介してアナログ書き込 みデータ線 AWDTに読み出されるデータを、ディジタルデータに変換するために増 幅し、増幅したディジタルデータをディジタルべリファイデータ線 DVDTに出力す る。
Wコラムセレクタ 5 0 (書き込みビット線セレクタ） は、 書き込みグローバル ビット線 GBLPEに接続される図示しない複数のコラムスィッチ（nMOS トランジス タ ；書き込みスィッチトランジスタ） を有している。 Wコラムセレクタ 5 0は、 書き込み動作中、 および書き込み動作後、 消去動作後のベリファイ動作中に、 W γデコーダ 3 4からのデコード信号に応じたコラムスィツチをオンし、 コラムァ ドレス信号 CADに対応する書き込みグローバルビット線 GBLPEをアナログ書き込 みデータ線 AWDT 接続する。
Wコラムセレクタ 5 0のコラムスィツチ （nMOS トランジスタ） のゲート絶縁膜 (例えば、 二酸化シリコン） は、 後述する Rコラムセレクタ 5 4のコラムスイツ チ （nMOS トランジスタ） のゲート絶縁膜より厚く形成されている。 この実施形態 では、 書き込み動作中の書き込みグローバルビット線 GBLPEの電圧振幅は 5 Vで あり、読み出し動作中の読み出しグローバルビット線 GBLRの電圧振幅（I V ) の 5倍である。 このため、 書き込みグローバルビット線 GBLPEのゲート絶縁膜を厚 くすることで、信頼性を向上でき、歩留を向上できる。従来のコラムセレクタは、 書き込み動作および読み出し動作に共通に使用されているため、 コラムスィッチ のゲート絶縁膜を書き込み用と読み出し用とで変えることはできなかった。
1^し選択回路3 6は、 コラムア ドレス信号 CADに応じて、 図 2に示すローカル ビット線 LBLを選択するための選択信号 LBSを出力する。 Xデコーダ 3 8は、 口 ゥァドレス信号 RADに応じて選択されるヮード線 WLにゲート電圧 VGを供給する。
WGBL選択回路 4 0 (書き込みデコーダ） は、 書き込み動作中または消去動作中 に、 口ゥァドレス信号 RADに応じて選択される書き込グローバルビット線 GBLPE をローカルビット線 LBLに接続するための選択信号 WGS (書き込みデコード信号） を出力する。 1«^し選択回路4 2 (読み出しデコーダ） は、 読み出し動作中に、 口 ゥァドレス信号 RADに応じて選択される読み出しグローバルビット線 GBLRをロー カルビット線 LBLに接続するための選択信号 RGS (読み出しデコード信号） を出 力する。 ソースデコーダ 4 4は、 読み出し動作中、 書き込み動作中、 およびべリ ファイ 動作中に、口ゥァドレス信号 RADに応じて選択されるソース線 SLにソース電圧（例 えば、 O V) を供給する。 ソースデコーダ 4 4は、 消去動作中、 ロウア ドレス信 号 RADに応じて選択されるソース線 SLに Eソース電圧発生回路 2 6からのソース 電圧 VESを供給する。 R Yデコーダ 4 6は、 コラムア ドレス信号 CADに応じて、 Rコラムセレクタ 5 4の選択動作を制御するデコード信号を出力する。
Rコラムセレクタ 5 4 (読み出しビット線セレクタ） は、 読み出しグローバル ビッ ト線 GBLRに接続される図示しない複数のコラムスィツチ （nMOS トランジス タ ；読み出しスィッチトランジスタ） を有している。 Rコラムセレクタ 5 4は、 読み出し動作中に、 R Yデコーダ 4 6からのデコード信号に応じたコラムスイツ チをオンし、 コラムア ドレス信号 CAD に対応する読み出しグローバルビッ ト線 GBLRをアナログ読み出しデータ線 ARDTに接続する。
上述したように、 Rコラムセレクタ 5 4のコラムスィツチ（nMOS トランジスタ） のゲート絶縁膜 （例えば、 二酸化シリ コン） は、 Wコラムセレクタ 5 0のコラム スィツチのゲート絶縁膜より薄く形成されている。具体的には、ロジック回路（周 辺回路） と同じトランジスタが使用される。 このため、 トランジスタサイズを小 さくでき、 コラムスィッチのスイッチング速度を向上できる。 この結果、 Rコラ ムセレクタ 5 4のレイァゥトサイズを小さくでき、 かつ読み出し動作時間を短縮 できる。 また、 Rコラムセレクタ 5 4のコラムスィツチのトランジスタサイズを Wコラムセレクタ 5 0のコラムスィッチと同程度にした場合、 ゲート幅 Wとチヤ ネル長 Lの比 WZ Lを大きくすることが可能になり、 コラムスィツチのスィツチ ング速度をさらに向上できる。 換言すれば、 コラムスィッチを書き込み用と読み 出し用とで独立に形成することで、 それぞれの動作に最適な能力を有するコラム スィッチを設計できる。
Rセンスアンプ 5 6 (読み出しセンスアンプ） は、 読み出し動作中に、 Rコラ ムセレクタ 5 4を介してアナログ読み出しデータ線 ARDT に読み出されるデータ を、 ディジタルデータに変換するために増幅し、 増幅した読み出しデータをディ ジタル読み出しデータ線 ARDTに出力する。 Rセンスアンプ 5 6を構成する トラン ジスタは、 Wセンスアンプ 4 8を構成する トランジスタより駆動能力が大きく設 定されている。 具体的には、 Rセンスアンプ 5 6のトランジスタのゲート幅 Wと ゲート長 Lの比 W/ Lは、 Wセンスアンプ 4 8より大きく設計されている。 この ため、読み出し動作中に、電圧変化が小さいアナログ読み出しデータ線 ARDTを高 速に増幅でき、 読み出し動作時間を短縮できる。
一方で、 ベリファイ動作に使用する Wセンスアンプ 4 8は、 従来と同じトラン ジスタサイズとすることで、 消費電力の増加を最小限にできる。 従来のセンスァ ンプは、 読み出し動作およびべリファイ動作に共通に使用されているため、 セン スアンプのトランジスタサイズを読み出し用とベリフアイ用とで変えることはで きなかった。 このため、 読み出し動作時間を短縮するためにセンスアンプのトラ ンジスタサイズを大きくすると、ベリファイ動作時の消費電力も増加してしまう。 このように、 本発明では、 センスアンプをべリファイ用と読み出し用とで独立に 形成することで、 それぞれの動作に最適な能力を有するセンスアンプを設計でき る。また、センスアンプをベリフアイ用と読み出し用とで独立に形成することは、 ベリファイ動作中に、 読み出し動作を実行することを可能にする。 すなわち、 1 つのバンク BK内で、書き込みシーケンス中または消去シーケンス中に、読み出し 動作が実行可能になる。
メモリセルアレイ 5 2は、フローティングゲートおよびワード線 WLに接続され たコントロールゲートを有する複数のメモリセル MCを有している。メモリセルァ レイ 5 2は、 一般に NOR型と称するアレイ構造を有している。 メモリセルアレイ 5 2の詳細は、 図 2に示す。
図 2は、 図 1に示したバンク BKの主要部の詳細を示している。
メモリセルァレイ 5 2は、 複数のセクタ SECl-SECm を有している。 セクタ SECl-SECmは、 メモリセル MCに書き込まれたデータを消去するための最小の消去 単位である。 Xデコーダ 3 8、 LBL選択回路 3 6、 WGBL選択回路 4 0、 RGBL選択 回路 4 2およびソースデコーダ 4 4は、 セクタ SECl-SECmにそれぞれ対応して配 置されている。
各セクタ SEC1 - SECraは、一対のローカルビッ ト線 LBL1、 LBL2にそれぞれ接続さ れる複数のメモリセル MCにより構成される複数のメモリグループ MG (MGl l-MGmn) を有している。 各メモリグループ MGのメモリセル MCは、 コントロールゲートを ワード線 WLに接続し、 ドレインをローカルビッ ト線 LBL1または LBL2に接続し、 ソースを各セクタ SEC1- SECra毎に共通のソース線 SL に接続している。 ワード線 WLは、 同じセクタ SECに属するメモリグループ MGに共通に配線されている。 グローバノレビット線 GBLPE (GBLPEl-n)、 GBLR (GBLRl-n) は、 セクタ SEC1- SECm に共通に配線されている。 グローバルビット線 GBLPE、 GBLRは、 ローカルビット 線 LBL1、 LBL2と同じ方向に配線されている。 グローバルビット線 GBLPE1、 GBLR1 は、 メモリグノレープ MG11、 21、 . . .、 mlに共通に接続されている。 同様に、 グロ 一バルビット線 GBLPEn、 GBLRnは、 メモリグループ MGln、 2n、 . .、 mnに共通に接 続されている。
セクタ SEC1- SECmに共通のグ口ーパルビット線 GBLPE、GBLRを配線することで、 セクタ SEC1- SECmのうちの 2つは、 読み出し動作と書き込み動作、 読み出し動作 と消去動作、 読み出し動作と書き込み動作後のベリファイ動作、 または読み出し 動作と消去動作後のベリファイ動作を、 それぞれ独立に実行可能になる。
各メモリグループ MGにおいて、 ローカルビット線 LBL1、 LBL2は、 nMOS トラン ジスタからなる選択スィッチ SEL1、 SEL2 (ローカル選択スィツチ) を介して共通 ノード CNに接続されている。 選択スィッチ SEL1、 SEL2は、 ゲートで受ける LBL 選択回路 3 6からの選択信号 LBS に応じていずれかがオンする。 選択スィッチ SEL1がオンしたときに、 ローカルビッ ト線 LBL1に接続されるメモリセル MCがァ クセスされる。 選択スィッチ SEL2がオンしたときに、 ローカルビッ ト線 LBL2に 接続されるメモリセル MCがアクセスされる。
各メモリグループ MGにおいて、 グローバルビッ ト線 GBLPEは、 nMOS トランジ スタからなる選択スィッチ SELPE (書き込みグローバル選択スィッチ） を介して 共通ノード CNに接続されている。 選択スィツチ SELPEは、 書き込み動作と、 書き 込み動作および消去動作後のベリファイ動作中に、ゲートで受ける WGBL選択回路 4 0からの選択信号 WGS に応じてオンする。 グローバルビット線 GBLR は、 nMOS トランジスタからなる選択スィッチ SELR (読み出しグローバル選択スィッチ） を 介して共通ノード CNに接続されている。 選択スィ ッチ SELRは、 読み出し動作中 に、 ゲートで受ける RGBL選択回路 4 2からの選択信号 RGSに応じてオンする。 こ のように、ローカルビッ ト線 LBLを動作モードに応じてグロ一バルビッ ト線 GBLPE または GBLRに接続するスィッチ回路が、 選択スィッチ SEL1、 SEL2、 SELPE、 SELR により構成されている。
なお、例えば、選択スィツチ SELRの駆動能力を選択スィツチ SELPEの駆動能力 より相対的に大きくすることで、メモリグループ MGのレイアウトサイズを増加さ せることなく選択スィツチ SELRのスィツチング速度を向上できる。 この結果、読 み出し動作時間を短縮できる。
図 3は、 メモリセルアレイ 5 2の配線構造を示している。
この実施形態では、 ローカルビッ ト線 LBL1、 LBL2は、 第 1メタル層 Ml (第 1 配線層） を用いて配線されている。 第 1メタル層 Mlは、 シリ コン基板に最も近い メタル配線層である。 グローバルビッ ト線 GBLPE、 GBLRは、 第 1メタル層 Mlの上 の第 2メタル層 M2 (第 2配線層） を用いて配線されている。 グローバルビッ ト線 GBLPE、 GBLRは、 ローカルビット線 LBL1、 LBL2の上にそれぞれ配線されている。 一対のグローバノレビッ ト線 GBLPE、 GBLR (グローバルビット線対） がそれぞれ 配線されるメモリグノ! ^一プ MG内に一対のローカルビット線 LBL1、 LBL2 (ロー力 ルビット線対） を形成することで、 グロ一バルビット線 GBLPE、 GBLRおよびロー カルビット線 LBL1、 LBL2の配線幅を互いに同じにでき、配線間隔を互いに同じに できる。 グローバノレビット線 GBLPE、 GBLR およびローカルビッ ト線 LBL1、 LBL2 を整然と配線できるため、 メモリセルアレイ 5 2の配線効率を向上でき、 メモリ セノレアレイ 5 2のサイズを小さくできる。 換言すれば、 メモリセルアレイ 5 2の レイアウトサイズを最小限にして、 グローバルビット線 GBLPE、 GBLRおよびロー 力ルビット線 LBL1、 LBL2を効率よく配線できる。
図 4は、 第 1の実施形態のフラッシュメモリの動作の一例を示している。 図中 の太線は、 メモリ動作に関係して電圧が変化する信号線および動作する トランジ スタを示している。
この例では、セクタ SEC1のメモリグループ MG22内に丸で囲ったメモリセル MC (以下、 書き込みセルとも称する） にデータを書き込み中に、 セクタ SEC2のメモ リグループ MG12内に破線の丸で囲ったメモリセル MC (以下、 読み出しセルとも 称する） からデータが読み出される （いわゆるデュアルオペレーション機能） 。 データの書き込みは、 書き込み動作およびべリファイ動作を繰り返す書き込みシ 一ケンスにより行われる。
まず、書き込み動作を実行するために、 メモリグループ MG22の書き込みセルに 接続されたワード線 WLは、 9 V (書き込みゲート電圧 VWG) に設定される。 セク タ SEC2の他のワード線 WLは、 0 V (非選択状態） に設定される。 メモリグルー プ MG22に対応するグローバルビット線 GBLPE2に 5 V (書き込みドレイン電圧 VD) が供給される。書き込みドレイン電圧 VDは、図 1に示した書き込み回路 3 2およ び Wコラムセレクタ 5 0を介してメモリセルァレイ 5 2に供給される。 セクタ SEC2のソース線 SLは、 O V (書き込みソース電圧） に設定される。
メモリグループ MG22の選択スィツチ SEL2に対応する選択信号 LBSは、 5 Vに 設定され、選択スィッチ SEL1に対応する選択信号 LBSは、 O Vに設定される。 こ のため、 選択スィッチ SEL2はオンし、 選択スィッチ SEL1はオフする。 選択スィ ツチ SELPEに対応する選択信号 WGSは、 5 Vに設定され、選択スィツチ SELRに対 応する選択信号 RGSは、 O Vに設定される。 このため、 選択スィッチ SELPEはォ ンし、 選択スィッチ SELRはオフする。 選択スィッチ SELPE、 SEL2のオンにより、 グローバルビッ ト線 GBLPE2上の書き込みドレイン電圧 VDは、 書き込みセルのド レインに伝達される。 そして、 書き込みセルの書き込み動作が実行される。
なお、 選択されたヮード線 WLの電圧 ( 5 V ) は、 セクタ SEC2内でメモリグノレ ープ MG22に隣接する他のメモリグループ MG ( G21等)のメモリセル MCのゲート にも供給される。 5 Vの選択信号 LBSは、隣接する他のメモリグループ MGの選択 スィッチ SEL2にも供給される。 同様に、 5 Vの選択信号 WGSは、 隣接する他のメ モリグループ MGの選択スィツチ SELPEにも供給される。 しかし、対応するグロ一 ノ ルビット線 GBLPE1等がフローティング状態 FLのため、他のメモリグループ MG のメモリセル MCの書き込み動作は実行されない。すなわち、データの書き込みは、 書き込みセルのみに対して実行される。
書き込みセルへのデータの書き込み後、 以下のようにべリファイ動作が実行さ れる。 まず、 書き込みセルに接続されたワード線 WLは、 5 V (ベリファイゲート 電圧 WG) に設定される。 セクタ SEC2の他のワード線 WLは、 O V (非選択状態） に設定される。 メモリグループ G22に対応するグロ一バルビット線 GBLPE2に 1 V (ベリファイ ドレイン電圧 VD)が供給される。ベリファイ ドレイン電圧 VDは、 書き込みドレイン電圧 VDと同様に、書き込み回路 3 2および Wコラムセレクタ 5 0を介してメモリセルアレイ 5 2に供給される。 セクタ SEC2のソース線 SLは、 0 V (書き込みソース電圧） に設定される。
この後、 書き込み動作と同様に、 選択スィッチ SELPE、 SEL2がオンされ、 グロ 一バルビッ ト線 GBLPE2上のベリファイ ドレイン電圧 VDは、 書き込みセルのドレ インのみに伝達される。 そして、 図 1に示した Wセンスアンプ 4 8が動作し、 グ ローバルビット線 GBLPE2 に流れる電流に応じて書き込みセルに書き込まれた論 理値 （閾値電圧） が判定される。 書き込みが十分な場合、 書き込みシーケンスは 終了する。 書き込みが不十分な場合、 再び書き込み動作およびべリファイ動作が 実行される。
一方、読み出し動作を実行するために、メモリグループ MG12の読み出しセルに 接続されたワード線 WLは、 5 V (読み出しゲート電圧 VRG) に設定される。 セク タ SEC1の他のワード線 WLは、 0 V (非選択状態） に設定される。 メモリグルー プ MG12に対応するグローバルビット線 GBLR2に 1 V (読み出しドレイン電圧）が 供給される。 セクタ SEC1のソース線 SLは、 O V (読み出しソース電圧） に設定 される。
メモリグループ MG12の選択スィツチ SEL2に対応する選択信号 LBSは、 5 Vに 設定され、選択スィッチ SEL1に対応する選択信号 LBSは、 0 Vに設定される。 こ のため、 選択スィッチ SEL2はオンし、 選択スィッチ SEL1はオフする。 選択スィ ツチ SELRに対応する選択信号 RGSは、 5 Vに設定され、選択スィツチ SELPEに対 応する選択信号 WGSは、 O Vに設定される。 このため、選択スィッチ SELRはオン し、 選択スィッチ SELPEはオフする。 選択スィッチ SELR、 SEL2のオンにより、 グ ローバルビット線 GBLR2上の読み出しドレイン電圧は、 読み出しセルのドレイン に伝達される。 そして、 図 1に示した Rセンスアンプ 5 6が動作し、 グローバル ビット線 GBLRに流れる電流に応じて読み出しデータの論理値（閾値電圧）が判定 される。 判定された読み出しデータは、 データ端子 I/Oに出力される。
なお、 5 Vのワード線 WLは、セクタ SEC1内でメモリグループ MG12に隣接する 他のメモリグループ MC (MG11等） のメモリセル MCのゲートにも供給される。 5 Vの選択信号 LBSは、 隣接する他のメモリグループ MGの選択スィツチ SEL2にも 供給される。 同様に、 5 Vの選択信号 WGS は、 隣接する他のメモリグループ MG の選択スィツチ SELRにも供給される。しかし、対応するグローバルビッ ト線 GBLR1 等がフ口ーティング状態 FLのため、他のメモリグループ MGのメモリセル MCの読 み出し動作は実行されない。 なお、複数のグローバルビッ ト線 GBLRに読み出しド レイン電圧を同時に供給することで、 1回の読み出し動作で同じセクタ SECから 複数ビットのデータを読み出すことができる。
書き込み動作 （ベリファイ動作を含む） および読み出し動作を実行しないセク タ SEC (例えば、 SECra) のワード線 WLは、 O V (非選択状態） に設定される。 こ のため、 これ等セクタ SECのメモリセノレ MCは、 アクセスされない。
図 5は、 第 1の実施形態のフラッシュメモリの動作の別の例を示している。 図 中の太線は、 メモリ動作に関係して電圧が変化する信号線おょぴ動作する トラン ジスタを示している。 図 4と同じ動作については、 詳細な説明は省略する。
この例では、 セクタ SEC2に丸で囲った全てのメモリセル MC (以下、 消去セル とも称する） のデータを消去中に、 セクタ SEC2のメモリグループ MG12内に破線 の丸で囲ったメモリセル MC (以下、 読み出しセルとも称する) からデータが読み 出される （いわゆるデュアルオペレーション機能） 。 データの消去は、 消去動作 およびべリファイ動作を繰り返す消去シーケンスにより行われる。
まず、 消去動作を実行するために、 消去セルに接続されたワード線 WL (セクタ SEC2の全てのワード線 WL) は、 一 9 V (消去ゲート電圧 VEG) に設定される。 グ ローバルビッ ト線 GBLPE1- nは、 全てフローティング状態 FLに設定される。 消去 セルに接続されたソース線 SLは、 5 V (消去ソース電圧） に設定される。
メモリグループ MG22の選択スィツチ SEL1、 SEL2に対応する選択信号 LBSは、 全て 0 Vに設定され、 選択スィッチ SEL1、 SEL2はオフする。 同様に、 選択スイツ チ SELPE、 SELRに対応する選択信号 WGS、 RGSは、 全て O Vに設定され、 選択スィ ツチ SELPE、 SELRはオフする。そして、セクタ SEC2内の全てのメモリセノレ MCは、 ゲート、 ソースに一 9 V、 5 Vをそれぞれ受け、 データは消去される。
消去動作後のベリフアイ動作は、 セクタ SEC2内の全てのメモリセル MCに対し て実施される。各メモリセル MCのベリフアイ動作は、上述した図 4のベリフアイ 動作と同様であるため、 説明を省略する。 また、 読み出し動作は、 上述した図 4 と同じため、 説明を省略する。
以上、この実施形態では、セクタ SECl-SECmに共通のグローバルビット線 GBLPE、 GBLRをそれぞれ配線することで、書き込みシーケンスまたは消去シーケンスを実 行中に、読み出し動作を実行できる。すなわち、 1つのバンク BKでデュアルオペ レーションを実行できる。
選択スイッチ SELPE、 SELRにより、 ローカルビット線 LBL1または LBL2をグ口 一バルビット線 GBLPE、 GBLRの一方に確実に接続できる。
WGBL選択回路 4 0および RGBL選択回路 4 2を、 動作モードに対応してそれぞ れ独立に形成することで、選択スイッチ SELPE、 SELRをオンさせる選択信号 WGS、 RGSをロウアドレス信号 RADに応じて容易に生成できる。 このため、 WGBL選択回 路 4 0および RGBL選択回路 4 2のデコード動作を高速にできる。 この結果、書き 込み動作、 消去動作および読み出し動作を高速に実行できる。
Wコラムセレクタ 5 0および Rコラムセレクタ 5 4を動作モードに対応してそ れぞれ独立に形成することで、 書き込みシーケンスまたは消去シーケンスを実行 中に、 誤動作することなく読み出し動作を実行できる。 同様に、 独立に実行され るベリフアイ動作および読み出し動作に対応して Wセンスアンプ 4 8および Rセ ンスアンプ 5 6をそれぞれ形成することで、 書き込みシーケンスまたは消去シー ケンスを実行中に、 誤動作することなく読み出し動作を実行できる。
Wコラムセレクタ 5 0のコラムスィツチのゲート絶縁膜を、 Rコラムセレクタ 5 4のコラムスィッチのゲート絶縁膜より厚くすることで、 Rコラムセレクタ 5 4のレイァゥトサイズを相対的に小さくできる。 また、 Rコラムセレクタ 5 4の コラムスィツチのスィツチング速度を向上できるため、 読み出し動作時間を短縮 できる。
独立に実行されるべリファイ動作および読み出し動作に対応して Wセンスアン プ 4 8および Rセンスアンプ 5 6をそれぞれ形成することで、 書き込みシーケン スまたは消去シーケンスを実行中に、 誤動作することなく読み出し動作を実行で きる。
Rセンスアンプ 5 6の駆動能力を、 Wセンスアンプ 4 8の駆動能力より大きく することで、 読み出しデータの増幅時間を短縮でき、 読み出し動作時間を短縮で きる。 Wセンスアンプ 4 8の駆動能力のみを相対的に小さくできるため、 読み出 し性能を低下させることなくフラッシュメモリのチップサイズを小さくできる。 各グローバルビット線 GBLPE、 GBLRを、 ローカルビット線対 LBL1、 LBL2に対応 して配線することで、 各セクタ SECl-SECraのレイアウトサイズが、 グローバルビ ット線 GBLPE、 GBLR の配線領域に依存して大きくなることを防止でき、 セクタ SECl-SECmのレイアウトサイズをメモリセル MC等の素子のみに依存する最小限の サイズに設計できる。
選択スィッチ SEL1、 SEL2を形成することで、 ローカルビッ ト線 LBL1、 LBL2の 一方をグロ一バルビット線 GBLPEまたは GBLRに容易かつ確実に接続できる。
ソース線 SLをセクタ SEC1- SECra毎に独立に配線することで、書き込みシーケン ス、 消去シーケンスおよび読み出し動作をセクタ SEC1 - SECm毎に実行できる。 図 6は、 本発明の不揮発性半導体メモリの第 2の実施形態を示している。 第 1 の実施形態で説明した回路■信号と同一の回路 ·信号については、 同一の符号を 付し、 これ等については、 詳細な説明を省略する。
この実施形態では、第 1の実施形態の WGBL選択回路 4 0、 RGBL選択回路 4 2、 Wコラムセレクタ 5 0、 メモリセノレアレイ 5 2および Rコラムセレクタ 5 4の代 わりに、 WGBL選択回路 4 0 A、 RGBL選択回路 4 2 A、 Wコラムセレクタ 5 0 A、 メモリセルアレイ 5 2 Aおよび Rコラムセレクタ 5 4 Aが形成されている。 WGBL 選択回路 4 O Aおよび RGBL選択回路 4 2 Aが出力する選択信号 WGS、 RGSのビッ ト数は、 第 1の実施形態より多い。 Wコラムセレクタ 5 O Aおよび Rコラムセレ クタ 5 4 Aに接続されるグロ一バルビット線 GBLPE、 GBLRの本数は、 第 1の実施 形態より少ない。 その他の構成は、 第 1の実施形態とほぼ同じである。
図 7は、 図 6に示したバンク BKの主要部の詳細を示している。
メモリセルアレイ 5 2 Aは、第 1の実施形態と同様に、複数のセクタ SEC1- SECm を有している。 1本のグローバルビット線 GB.LPEは、 互いに隣接する 2つのメモ リグループ MGに供給される。グロ一バルビット線 GBLPEを 2つのメモリグループ MGのいずれかに接続するため、 これ等メモリグループ MGの選択スィツチ SELPE は、 互いに異なる選択信号 WGSに接続されている。 すなわち、 2本の選択信号線 WGSが、 各セクタ SEC1 - SECmに配線されている。 また、 1本のグローバルビット線 GBLRは、互いに隣接する 2つのメモリグルー プ MGに供給される。グローバルビット線 GBLRを 2つのメモリグループ MGのいず れかに接続するため、 これ等メモリグループ MGの選択スィッチ SELRは、 互いに 異なる選択信号 RGSに接続されている。 すなわち、 2本の選択信号線 RGSが、 各 セクタ SECl-SECmに配線されている。
メモリセルアレイ 5 2 Aのその他の構成は、 第 1の実施形態と同じである。 グ 口一バルビット線 GBLPE、 GBLRを 2つのメモリグループ MGで共有することで、各 グ口一バルビット線 GBLPE、 GBLRは、 ローカルビット線対 LBL1、 LBL2毎に配線さ れる。 このため、 グローバルビッ ト線 GBLPE、 GBLRの配線数は、 第 1の実施形態 のほぼ半分になる。より詳細には、グローバルビット f泉 GBLPE、 GBLRの配線数は、 ローカルビット線 LBL1、 LBL2の配線数を N本としたときに、それぞれ N / 4 + 1 になり、 グ口一バルビッ ト線 GBLPE、 GBLRの配線総数は、 NZ 2 + 2になる。 図 8は、 メモリセルァレイ 5 2 Aの配線構造を示している。
この実施形態では、 グローバルビット線 GBLPE、 GBLRの配線数が減るため、 こ れ等配線のスペースを利用してシールド線 (接地線 VSS) が配線されている。 グ 口一バルビット線 GBLPEとシールド線 VSSにより書き込みグロ一バルビット線対 が構成され、グローバルビット線 GBLRとシールド線 VSSにより読み出しグローバ ルビット線対が構成されている。 書き込みグローバルビット線対および読み出し グローバルビット線対は、 ローカルビット線対 LBL1、 LBL2に対応してそれぞれ配 線されている。 グローバルビット線 GBLPE、 GBLRおよびシールド線 VSSは、 第 2 メタル層 M2を使用して配線され、 ローカルビット線 LBL1、 LBL2は、 第 1メタル 層 Mlを使用して配線されている。
この実施形態では、 上述したように、 グローバルビット線 GBLPE、 GBLRの配線 数を、 第 1の実施形態のほぼ半分にできる。 このため、第 2メタル層 M2を使用し て、 グローバルビット線 GBLPE、 GBLRの間にシ一ルド線 VSSを配線できる。 シー ノレド線として、 電圧が一定の他の電源線等を配線してもよい。
シールド線 VSSを配線することで、 書き込み動作および読み出し動作が、 隣接 するグローバルビット線 GBLPE、 GBLRを使用して同時に実行される場合にも、 ク ロストーク等の干渉を防止できる。 特に、 第 1の実施形態で示したように、 書き 込み動作中のグローバルビット線 GBLPEの電圧振幅は 5 Vであり、 読み出し動作 中のグローバルビット線 GBLRの電圧振幅 （I V ) の 5倍である。 このため、 グロ 一バルビット線 GBLRがグローバルビット線 GBLPEの影響を受けて、読み出しデー タが破壊されること防止できる。
この実施形態においても、 上述した第 1の実施形態と同様の効果を得ることが できる。 さらに、 この実施形態では、 グローバルビット線 GBLPEおよびグローバ ルビット線 GBLR の間にシールド線 VSS を配線することで、 グ口一バルビット線 GBLPEおよびグローバルビット線 GBLRにクロストーク等の干渉が発生することを 防止でき、誤動作を防止できる。 特に、 グローバルビット線 GBLR上の読み出しデ ータが破壊されること防止できる。
図 9は、 本発明の不揮発性半導体メモリの第 3の実施形態を示している。 第 1 の実施形態で説明した回路■信号と同一の回路■信号については、 同一の符号を 付し、 これ等については、 詳細な説明を省略する。
この実施形態では、フラッシュメモリは、 2つのバンク BK1、BK2を有している。 また、 第 1の実施形態の動作制御回路 1 2、 Wドレイン電圧発生回路 1 8および 判定回路 3 0の代わりに動作制御回路 1 2 B、 Wドレイン電圧発生回路 1 8 Bお よび判定回路 3 0 Bが形成されている。 Wドレイン電圧発生回路 1 8 Bとバンク BK1、 BK2の間にマルチプレクサ 5 8 Bが形成されている。 ノ ンク BK1、 BK2 とデ ータ出力バッファ 1 6の間にマルチプレクサ 6 0 Bが形成されている。 その他の 構成は、 第 1の実施形態とほぼ同じである。
動作制御回路 1 2 Bは、 第 1の実施形態の動作制御回路 1 2の機能に加え、 バ ンク BK1、 BK2を独立に動作させる機能を有している。 Wドレイン電圧発生回路 1 8 Bは、 書き込みドレイン電圧 VWDおよびベリフアイドレイン電圧 VVDを生成す る。 マルチプレクサ 5 8 Bは、 書き込み動作中およびべリファイ動作中に、 ロウ ァドレス信号 RADに応じて書き込みドレイン電圧 VWDまたはベリフアイ ドレイン 電圧 VVDを動作中のバンク BK (BK1または BK2) に出力する。
バンク BK1、 BK2は、 読み出し動作、 書き込み動作、 消去動作の少なくともいず れかを互いに独立に実行するために、 ロウアドレス信号 RAD、 コラムア ドレス信 号 CAD、 ゲート電圧 VGおよび消去ソース電圧 VESをそれぞれ受ける。 図 1 0は、 図 9に示したバンク BK1、 BK2の詳細を示している。
各バンク BK1、 BK2は、 第 1の実施形態のバンク BKと同じである。 すなわち、 各バンク BK1、 BK2は、書き込み回路 3 2、 WYデコーダ 3 4、 LBL選択回路 3 6、 Xデコーダ 3 8、 WGBL選択回路 4 0、 1«¾し選択回路4 2、 ソースデコーダ 4 4、 R Yデコーダ 4 6、 Wセンスアンプ 4 8、 Wコラムセレクタ 5 0、 メモリセルァ レイ 5 2、 Rコラムセレクタ 5 4および Rセンスアンプ 5 6を有している。
判定回路 3 0 Bは、 バンク BK1、 BK2力 らベリファイデータ DVDTをそれぞれ受 け、 書き込みシーケンスおよび消去シーケンスを完了可能かをバンク BK1、 BK2 毎に判定する。 マルチプレクサ 6 0 Bは、 読み出し動作を実行中のバンク BK1ま たは BK2の Rセンスアンプ 5 6 (図 1参照） から出力されるディジタル読み出し データ信号 DRDTをデータ出力バッファ 1 6に出力する。
この実施形態では、 バンク BK1、 BK2は、 書き込みシーケンス中または消去シー ケンス中に、 読み出し動作をそれぞれ独立に実行できる。 このため、 いわゆる ト リプルオペレーションを 2つのバンク BK1、 BK2で実行できる。
この実施形態においても、 上述した第 1の実施形態と同様の効果を得ることが できる。 さらに、 この実施形態では、書き込み ·消去回路と読み出し回路を有し、 セクタ SECに共通のグローバルビット線 GBLPE、GBLRを有する 2つのバンク BK1、 BK2を形成することで、 いわゆる トリプルオペレーションを実行できる。
図 1 1は、 本発明の不揮発性半導体メモリの第 4の実施形態を示している。 第 1、 第 2および第 3の実施形態で説明した回路 '信号と同一の回路 '信号につい ては、 同一の符号を付し、 これ等については、 詳細な説明を省略する。
この実施形態では、フラッシュメモリは、 2つのバンク BK1、BK2を有している。 各バンク BK1、 BK2は、 第 2の実施形態のバンク BKから Rセンスアンプ 5 6を除 いて構成されている。そして、バンク BK1、BK2に共通な Rセンスアンプ 5 6 Cが、 Rセンスアンプ 5 6の代わりに形成されている。 第 3の実施形態のマルチプレク サ 6 0 Bに相当する回路は形成されない。 その他の構成は、 第 3の実施形態とほ ぼ'同じである。
図 1 2は、 図 1 1に示したバンク BK1、 BK2の詳細を示している。
ノ ンク BK1、BK2の Rコラムセレクタ 5 4は、アナログ読み出しデータ信号 ARDT をバンク BK1、 BK2の外部に形成される共通の Rセンスアンプ 5 6 Cに出力する。 Rセンスアンプ 5 6 Cは、 バンク BK1または BK2から出力されるアナログ読み出 しデータ信号 ARDTを増幅し、増幅した読み出しデータをディジタル読み出しデー タ信号 ARDTとして出力する。
この実施形態においても、 上述した第 1、 第 2および第 3の実施形態と同様の 効果を得ることができる。 さらに、 この実施形態では、 バンク BK1、 BK2に共通な Rセンスアンプ 5 6 Cを形成することで、バンク BK1、 BK2のサイズを小さくでき る。この結果、 2つのバンク BK1、BK2でトリプルオペレーション機能を実現でき、 かつフラッシュメモリのチップサイズを削減できる。 また、バンク BK1、 BK2に共 通な Rセンスアンプ 5 6 Cを形成することでセンスアンプの数を削減でき、 かつ 第 3の実施形態のマルチプレクサ 6 0 Bに相当する回路が不要にできる。 この結 果、 フラッシュメモリのチップサイズをさらに削減できる。
なお、 上述した第 2の実施形態 （図 8 ) では、 グローバルビット線 GBLPE、 GBLR の間にシールド線 VSSを配線した例について述べた。 本発明はかかる実施形態に 限定されるものではない。 例えば、 図 1 3に示すように、 グロ一バルビット線 GBLPE、 GBLRの配線間隔を大きく し、 かつグローバルビット線 GBLPE の配線幅を グローバルビット線 GBLRの配線幅より広く してもよい。書き込み動作時の高電圧 (ドレイン電圧 VD； 5 V ) を伝達するグ口一バルビット線 GBLPEの配線幅を広く することで、 信号の干渉を低減しながら書き込み動作時間を短縮できる。 書き込 み動作は、 書き込みシーケンスにおいて複数回実行されるため、 書き込み動作時 間の短縮により、 書き込みシーケンス時間を大幅に短縮できる。 あるいは、 図 1 3とは反対に、グ口一バルビット線 GBLRの配線幅をグ口一バルビット線の配線幅 GBLPE より広くすることで、 読み出し動作時間を大幅に短縮できる。 あるいは、 図 1 4に示すように、第 1メタル配線層 Mlに形成されるローカルビット線 LBL1、 LBL2 と、 第 2メタル配線層 M2に形成されるグローバルビット線 GBLPE、 GBLRお よびシールド線 VSSとを、 互いにずらして （上面からみてオーバーラップが少な くなるように） 配線してもよい。 この場合、 ローカルビット線 LBL1、 LBL2とグロ 一バルビット線 GBLPE、 GBLRとの間の対向面積が減るため、 両配線間で発生する クロストークノイズを低減できる。 上述した実施形態では、 Wコラムセレクタ 5 0および Rコラムセレクタ 5 4で コラムスィツチのゲート絶縁膜の厚さを変える例について述べた。 本発明はかか る実施形態に限定されるものではない。 例えば、 Rコラムセレクタ 5 4のコラム スィッチのゲート幅 Wとゲート長 Lの比 WZ L (トランジスタサイズ) を、 Wコ ラムセレクタ 5 0のコラムスィッチの比 W/ Lより大きし、 Rコラムセレクタ 5 4のコラムスィツチの駆動能力を向上することで、 Rコラムセレクタ 5 4のコラ ムスイッチのスィツチング速度を向上でき、 読み出し動作時間をさらに短縮でき る。 また、 書き込みビット線セレクタのレイアウ トサイズを相対的に小さくでき るため、 消費電力の増加を最小限にできる。 この結果、 性能を低下させることな く不揮発性半導体メモリのチップサイズを小さくできる。
上述した第 3の実施形態では、 第 1の実施形態のバンク BK と同じバンク BK1、 BK2 を構成した例について述べた。 本発明はかかる実施形態に限定されるもので はない。 例えば、 第 2の実施形態のバンク BKと同じバンク BK1、 BK2を構成しし てもよい。
上述した第 4の実施形態では、第 2の実施形態のバンク BKから Rセンスアンプ 5 6を除いてバンク BK1、 BK2を構成した例について述べた。本発明はかかる実施 形態に限定されるものではない。例えば、第 1の実施形態のバンク BKから Rセン スアンプ 5 6を除いて BK1、 BK2を構成ししてもよい。
上述した実施形態では、 本発明をシステム基板に搭載されるフラッシュメモリ に適用した例について述べた。 本発明はかかる実施形態に限定されるものではな レ、。 例えば、 本発明をシステム LSIに搭載されるフラッシュメモリコアに適用し てもよい。
上述した実施形態では、 本発明を NOR型のフラッシュメモリに適用した例につ いて述べた。 本発明はかかる実施形態に限定されるものではない。 例えば、 本発 明を NAND型のフラッシュメモリに適用してもよい。 あるいは、本発明を、 EEPR0M に適用してもよい。
以上、 本発明について詳細に説明してきたが、 上記の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 産業上の利用の可能性
本発明の不揮発性半導体メモリでは、 グローバルビット線を使用して書き込み シーケンスまたは消去シーケンスを実行中に、 読み出しグローバルビット線を使 用して読み出し動作を実行できる。 すなわち、 デュアルオペレーションを実行で きる。
本発明の不揮発性半導体メモリでは、 各バンクにおいて、 グローバルビット線 を使用して書き込みシーケンスまたは消去シーケンスを実行中に、 読み出しグロ 一バルビット線を使用して読み出し動作を実行できる。 例えば、 2つのバンクで 1、リプルオペレーションを実行できる。
本発明の不揮発性半導体メモリでは、 バンクに共通の読み出しセンスアンプを 形成することで、 センスアンプの数を削減でき、 不揮発性半導体メモリのチップ サイズを削減できる。
本発明の不揮発性半導体メモリでは、 書き込みグローバル選択スィッチおよび 読み出しグローバル選択スィッチにより、 ローカルビット線を書き込みグローバ ルビット線および読み出しグローバルビット線の一方に確実に接続できる。 本発明の不揮発性半導体メモリでは、 書き込みデコーダおよび読み出しデコー ダを、 動作モードに対応してそれぞれ独立に形成することで、 各デコーダを最適 に設計できる。 この結果、 チップサイズの増加を最小限にして、 デコード動作を 高速に実行できる。
本発明の不揮発性半導体メモリでは、 ビット線セレクタおよびデータバス線を 動作モードに対応してそれぞれ独立に形成することで、 書き込みシーケンスまた は消去シーケンスを実行中に、 誤動作することなく読み出し動作を実行できる。 本発明の不揮発性半導体メモリでは、 書き込みスィツチトランジスタのグート 絶縁膜を、 読み出しスィッチトランジスタのゲート絶縁膜より厚くすることで、 読み出しビット線セレクタのレイアウトサイズを小さくできる。 また、 読み出し スィツチトランジスタのスィツチング速度を向上できる、 読み出し動作時間を短 縮できる。
本発明の不揮発性半導体メモリでは、 読み出しスィツチトランジスタの駆動能 力は、 書き込みスィッチトランジスタの駆動能力より大きくすることで、 読み出 しスィツチトランジスタのスィツチング速度を向上でき、 読み出し動作時間を短 縮できる。 書き込みビッ ト線セレクタのレイアウトサイズを小さくでき、 読み出 し性能を低下させることなく不揮発性半導体メモリのチップサイズを小さくでき る。
本発明の不揮発性半導体メモリでは、 センスアンプを動作モー Kに対応してそ れぞれ独立に形成することで、 書き込みシーケンスまたは消去シーケンスを実行 中に、 誤動作することなく読み出し動作を実行できる。
本発明の不揮発性半導体メモリでは、 読み出しセンスアンプの駆動能力を、 ベ リファイセンスアンプの駆動能力より大きくすることで、 読み出し動作時間を短 縮できる。 ベリファイセンスアンプを相対的に小さくできるため、 読み出し性能 を低下させることなく不揮発性半導体メモリのチップサイズを小さくできる。 本発明の不揮発性半導体メモリでは、 書き込みグローバルビッ ト線および読み 出しグローバルビット線を、 セクタのレイァゥト領域に対応する領域内に配線で きる。 したがって、 セクタのレイアウトサイズが、 グローバルビッ ト線の配線領 域に依存して大きくなることを防止でき、 セクタのレイァゥトサイズを最小限に できる。
本発明の不揮発性半導体メモリでは、 スィツチ回路にローカル選択スィツチ、 書き込みグローバル選択スィッチぉよび読み出しグ口一バル選択スィツチを形成 することで、 ローカルビッ ト線対の各ローカルビッ ト線を書き込みグローバルビ ット線または読み出しグローバルビット線に容易かつ確実に接続できる。
本発明の不揮発性半導体メモリでは、 書き込みグローバルビット線および読み 出しグロ一バルビッ ト線の間にシールド線を配線することで、 書き込みグローバ ルビッ ト線および読み出しグローバルビッ ト線にクロストーク等の干渉が発生す ることを防止でき、 誤動作を防止できる。
本発明の不揮発性半導体メモリでは、 ソース線をセクタにそれぞれ独立に配線 することで、 あるセクタが消去シーケンスを実行中に、 別のセクタの読み出し動 作を実行できる。 すなわち、 セクタ単位で消去シーケンスと読み出し動作を同時 に実行できる。

Claims

請求の範囲
( 1 ) 複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少な くとも一つのローカルビット線をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、 書き込み動作中に前記メモリセルへの書き込み データを伝達し、 書き込み動作後および消去動作後のベリ ファイ動作中にメモリ セルからのベリフアイデータを伝達する少なくとも一つの書き込みグローバルビ ッ 卜茅求と、
前記セクタに共通に配線され、 読み出し動作中に前記メモリセルからの読み出 しデータを伝達する少なくとも一つの読み出しグローバルビッ ト線と、
前記セクタにそれぞれ形成され、 前記ローカルビット線を、 動作モードに応じ て前記書き込みグローバルビット線または読み出しグローバルビット線に接続す るスィツチ回路とを備えていることを特徴とする不揮発性半導体メモリ。
( 2 ) 請求の範囲 1の不揮発性半導体メモリにおいて、
前記スィッチ回路は、
前記ローカルビット線を前記書き込みグローバルビッ ト線に接続する書き込み グローバル選択スィツチと、
前記ローカルビット線を前記読み出しグローバルビット線に接続する読み出し グローバル選択スィツチとをそれぞれ備えていることを特徴とする不揮発性半導 体メモリ。
( 3 ) 請求の範囲 2の不揮発性半導体メモリにおいて、
前記書き込み動作中および前記べリファイ動作中に、 前記書き込みグローバル 選択スィツチのいずれかを選択的にオンするための書き込みデコード信号をァド レス信号に応じて生成する書き込みデコーダと、
前記読み出し動作中に、 前記読み出しグローバル選択スィッチのいずれかを選 択的にオンするための読み出しデコード信号をァドレス信号に応じて生成する読 み出しデコーダとを備えていることを特徴とする不揮発性半導体メモリ。
( 4 ) 請求の範囲 2の不揮発性半導体メモリにおいて、
前記書き込みグローバル選択スィツチは、 前記書き込みデコード信号をゲート で受ける トランスファ トランジスタであり、
前記読み出しグローバル選択スィツチは、 前記読み出しデコード信号をグート で受ける トランスファ トランジスタであることを特徴とする不揮発性半導体メモ ジ。
( 5 ) 請求の範囲 1の不揮発性半導体メモリにおいて、
前記書き込みグローバルビット線のいずれかを、 アドレス信号に応じて書き込 みデータバス線に接続する書き込みビッ ト線セレクタと、
前記読み出しグローバルビット線のいずれかを、 アドレス信号に応じて読み出 しデータバス線に接続する読み出しビット線セレクタとを備えていることを特徴 とする不揮発性半導体メモリ。
( 6 ) 請求の範囲 5の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、 前記書き込みグローバルビット線を前記書 き込みデ一タバス線にそれぞれ接続するための書き込みスィツチトランジスタを 備え、
前記読み出しビット線セレクタは、 前記読み出しグ口一バルビット線を前記読 み出しデータバス線にそれぞれ接続するための読み出しスィツチトランジスタを 備え、
前記各書き込みスイッチトランジスタのゲート絶縁膜は、 前記各読み出しスィ ツチトランジスタのゲート絶縁膜より厚いことを特徴とする不揮発性半導体メモ リ。
( 7 ) 請求の範囲 5の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、 前記書き込みグローバルビット線を前記書 き込みデータバス線にそれぞれ接続するための書き込みスィツチトランジスタを 備え、
前記読み出しビッ ト線セレクタは、 前記読み出しグローバルビッ ト線を前記読 み出しデータバス線にそれぞれ接続するための読み出しスィツチトランジスタを 備え、
前記読み出しスィツチトランジスタの駆動能力は、 前記書き込みスィツチトラ ンジスタの駆動能力より大きいことを特徴とする不揮発性半導体メモリ。
( 8 ) 請求の範囲 7の不揮発性半導体メモリにおいて、
前記読み出しスィツチトランジスタおよび前記書き込みスィツチトランジスタ の駆動能力は、 トランジスタのゲート幅 Wとチャネル長 Lの比 W/ Lを相違させ ることで設定されることを特徴とする不揮発性半導体メモリ。
( 9 ) 請求の範囲 1の不揮発性半導体メモリにおいて、
前記ベリフアイ動作中に、 前記メモリセルのいずれかから前記書き込みグロ一 バルビット線に読み出されるベリフアイデータを増幅するベリフアイセンスアン プと、
前記読み出し動作中に、 前記メモリセルのいずれかから前記読み出しグ口ーバ ルビット線に読み出される読み出しデータを増幅する読み出しセンスアンプとを 備えていることを特徴とする不揮発性半導体メモリ。
( 1 0 ) 請求の範囲 9の不揮発性半導体メモリにおいて、
読み出しセンスアンプの駆動能力は、 前記べリファイセンスアンプの駆動能力 より大きいことを特徴とする不揮発性半導体メモリ。
( 1 1 ) 請求の範囲 1の不揮発性半導体メモリにおいて、
—つの前記書き込みグローバルビット線および一つの前記読み出しグローバル ビット線で構成される複数のグ口一バルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、 前記グローバルビット線対は、 前記ローカルビット線対にそれぞれ対応して、 前記ローカルビット線に沿って配線されていることを特徴とする不揮発性半導体 メモリ。
( 1 2 ) 請求の範囲 1 1の不揮発性半導体メモリにおいて、
前記グローバルビット線対の前記書き込みグローバルビット線および前記読み 出しグロ一バルビット線は、 第 1配線層を使用して配線された前記ローカルビッ ト線対の前記ローカルビット線上に、 第 2配線層を使用してそれぞれ配線されて いることを特徴とする不揮発性半導体メモリ。
( 1 3 ) 請求の範囲 1 1の不揮発性半導体メモリにおいて、
前記スィッチ回路は、 アドレス信号に応じてオンし、 前記ローカルビット線対 を構成する前記ローカルビット線のいずれかを共通ノードに接続するローカル選 択スィツチと、
前記共通ノードを動作モードに応じて前記書き込みグローバルビット線に接続 する書き込みグローバル選択スィツチと、
前記共通ノードを動作モードに応じて前記読み出しグローバルビッ ト線に接続 する読み出しグローバル選択スィツチとをそれぞれ備えていることを特徴とする 不揮発性半導体メモリ。
( 1 4 ) 請求の範囲 1の不揮発性半導体メモリにおいて、
同じ方向に沿つて配線される前記書き込みグ口一バルビット線および前記読み 出しグローバルビット線の間にそれぞれ配線され、 所定の電圧に設定されるシー ノレド線を備えていることを特徴とする不揮発性半導体記憶装置。
( 1 5 ) 請求の範囲 1 4の不揮発性半導体メモリにおいて、
一つの前記書き込みグローバルビット線および一つの前記シールド線で構成さ れる複数の書き込みグロ一バルビット線対と、
一つの前記読み出しグローバルビット線および一つの前記シールド線で構成さ れる複数の読み出しグ口一バルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、 前記書き込みグローバルビット線対および前記読み出しグローバルビット線対 は、 前記ローカルビット線対にそれぞれ対応して、 前記ローカルビット線に沿つ て配線されていることを特徴とする不揮発性半導体メモリ。
( 1 6 ) 請求の範囲 1 5の不揮発性半導体メモリにおいて、
前記書き込みグローバルビット線対の前記書き込みグローバルビット線と前記 シールド線、 および前記読み出しグローバルビット線対の前記読み出しグローバ ルビット線と前記シールド線は、 第 1配線層を使用して配線された前記ローカル ビット線対の前記ローカルビット線上に、 第 2配線層を使用してそれぞれ配線さ れていることを特徴とする不揮発性半導体メモリ。
( 1 7 ) 請求の範囲 1 5の不揮発性半導体メモリにおいて、
前記スィッチ回路は、 アドレス信号に応じてオンし、 前記ローカルビット線対 を構成する前記ローカルビット線のいずれかを、 このローカルビット線対にそれ ぞれ対応する共通ノードに接続するローカル選択スィツチと、 前記共通ノードを動作モードおよびァドレス信号に応じて前記書き込みグロ一 バルビット線にそれぞれ接続する書き込みグローバル選択スィツチと、
前記共通ノー ドを動作モー ドおよびァ ドレス信号に応じて前記読み出しグロ一 バルビット線にそれぞれ接続する読み出しグローバル選択スィツチとをそれぞれ 備えていることを特徴とする不揮発性半導体メモリ。
( 1 8 ) 請求の範囲 1の不揮発性半導体メモリにおいて、
前記セクタにそれぞれ独立に配線されるソース線を備え、
前記セクタは、 前記メモリセルに書き込まれたデータを消去するための最小の 消去単位であることを特徴とする不揮発性半導体メモリ。
( 1 9 ) 独立に動作可能な複数のバンクを備え、
前記各バンクは、
複数の不揮発性のメモリセルおよびこれ等メモリセルに接続される少なくとも 一つのローカルビット,棣をそれぞれ有する複数のセクタと、
前記セクタに共通に配線され、 書き込み動作中に前記メモリセルへの書き込み データを伝達し、 書き込み動作後および消去動作後のベリファイ動作中にメモリ セルからのベリフアイデータを伝達する少なくとも一つの書き込みグローバルビ ッ卜線と、
前記セクタに共通に配線され、 読み出し動作中に前記メモリセルからの読み出 しデータを伝達する少なくとも一つの読み出しグローバルビット線と、
前記セクタにそれぞれ形成され、 前記ローカルビット線を、 動作モードに応じ て前記書き込みグローバルビット線または読み出しグローバルビット線に接続す るスィツチ回路とを備えていることを特徴とする不揮発性半導体メモリ。
( 2 0 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記読み出し動作中に、 読み出しデータを増幅するために、 ア ドレス信号に応 じて選択されるバンクの読み出しグローバルビット線に選択的に接続され、 バン クに共通の読み出しセンスアンプを備えていることを特徴とする不揮発性半導体 メモリ。
( 2 1 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記スィツチ回路は、 前記ローカルビット線を前記書き込みグローバルビット線に接続する書き込み グ口一バル選択スイッチと、
前記ローカルビット線を前記読み出しグローバルビット線に接続する読み出し グ口一バル選択スイッチとをそれぞれ備えていることを特徴とする不揮発性半導 体メモリ。
( 2 2 ) 請求の範囲 2 1の不揮発性半導体メモリにおいて、
前記各バンクは、
前記書き込み動作中および前記べリファイ動作中に、 前記書き込みグローバル 選択スィツチのいずれかを選択的にオンするための書き込みデコード信号をァド レス信号に応じて生成する書き込みデコーダと、
前記読み出し動作中に、 前記読み出しグローバル選択スィツチのいずれかを選 択的にオンするための読み出しデコード信号をァドレス信号に応じて生成する読 み出しデコーダとを備えていることを特徴とする不揮発性半導体メモリ。
( 2 3 ) 請求の範囲 2 1の不揮発性半導体メモリにおいて、
前記書き込みグローバル選択スィッチは、 前記書き込みデコード信号をゲート で受けるトランスファ トランジスタであり、
前記読み出しグローバル選択スィツチは、 前記読み出しデコード信号をゲート で受けるトランスファ トランジスタであることを特徴とする不揮発性半導体メモ y。
( 2 4 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記各バンクは、
前記書き込みグローバルビット線のいずれかを、 アドレス信号に応じて書き込 みデータバス線に接続する書き込みビット線セレクタと、
前記読み出しグローバルビッ ト線のいずれかを、 アドレス信号に応じて読み出 しデータバス線に接続する読み出しビット線セレクタとを備えていることを特徴 とする不揮発性半導体メモリ。
( 2 5 ) 請求の範囲 2 4の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、 前記書き込みグローバルビット線を前記書 き込みデータバス線にそれぞれ接続するための書き込みスィツチトランジスタを 備え、
前記読み出しビット線セレクタは、 前記読み出しグローバルビット線を前記読 み出しデータバス線にそれぞれ接続するための読み出しスィツチトランジスタを 備え、
前記各書き込みスィッチトランジスタのゲート絶縁膜は、 前記各読み出しスィ ツチトランジスタのゲート絶縁膜より厚いことを特徴とする不揮発性半導体メモ ジ。
( 2 6 ) 請求の範囲 2 4の不揮発性半導体メモリにおいて、
前記書き込みビット線セレクタは、 前記書き込みグローバルビット線を前記書 き込みデータバス線にそれぞれ接続するための書き込みスィツチトランジスタを 備え、
前記読み出しビット線セレクタは、 前記読み出しグローバルビット線を前記読 み出しデータバス線にそれぞれ接続するための読み出しスィツチトランジスタを 備え、
前記読み出しスィッチトランジスタの駆動能力は、 前記書き込みスィッチトラ ンジスタの駆動能力より大きいことを特徴とする不揮発性半導体メモリ。
( 2 7 ) 請求の範囲 2 6の不揮発性半導体メモリにおいて、
前記読み出しスィツチトランジスタおよび前記書き込みスィツチトランジスタ の駆動能力は、 トランジスタのゲート幅 Wとチャネル長 Lの比 W/ Lを相違させ ることで設定されることを特徴とする不揮発性半導体メモリ。
( 2 8 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記各バンクは、
前記べリファイ動作中に、 前記メモリセルのいずれかから前記書き込みグロ一 バルビット線に読み出されるベリファイデータを増幅するベリフアイセンスアン プと、
前記読み出し動作中に、 前記メモリセルのいずれかから前記読み出しグローバ ルビット線に読み出される読み出しデータを増幅する読み出しセンスアンプとを 備えていることを特徴とする不揮発性半導体メモリ。
( 2 9 ) 請求の範囲 2 8の不揮発性半導体メモリにおいて、 読み出しセンスアンプの駆動能力は、 前記べリファイセンスアンプの駆動能力 より大きいことを特徴とする不揮発性半導体メモリ。
( 3 0 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記各バンクは、
一つの前記書き込みグローバルビット線および一つの前記読み出しグローバル ビッ ト線で構成される複数のグローバルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、 前記グローバルビット線対は、 前記ローカルビット線対にそれぞれ対応して、 前記ロー力ルビット線に沿って配線されていることを特徴とする不揮発性半導体 メモリ。
( 3 1 ) 請求の範囲 3 0の不揮発性半導体メモリにおいて、
前記グロ一バルビット線対の前記書き込みグローバルビット線および前記読み 出しグローバルビット茅泉は、 第 1配線層を使用して配線された前記ローカルビッ ト線対の前記ローカルビット線上に、 第 2配線層を使用してそれぞれ配線されて いることを特徴とする不揮発性半導体メモリ。
( 3 2 ) 請求の範囲 3 0の不揮発性半導体メモリにおいて、
前記スィッチ回路は、 アドレス信号に応じてオンし、 前記ローカルビット線対 を構成する前記ローカルビット線のいずれかを共通ノードに接続するロー力ル選 択スィッチと、
前記共通ノードを動作モードに応じて前記書き込みグローバルビット線に接続 する書き込みグローバル選択スィツチと、
前記共通ノードを動作モードに応じて前記読み出しグローバルビット線に接続 する読み出しグローバル選択スィツチとをそれぞれ備えていることを特徴とする 不揮発性半導体メモリ。
( 3 3 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記各バンクは、 同じ方向に沿つて配線される前記書き込みグロ一バルビット 線および前記読み出しグローバルビット線の間にそれぞれ配線され、 所定の電圧 に設定されるシールド線を備えていることを特徴とする不揮発性半導体記憶装置。 ( 3 4 ) 請求の範囲 3 3の不揮発性半導体メモリにおいて、 前記各バンクは、
一つの前記書き込みグローバルビット線および一つの前記シールド線で構成さ れる複数の書き込みグローバルビット線対と、
一つの前記読み出しグ口ーバルビット線および一つの前記シールド線で構成さ れる複数の読み出しグ口一バルビット線対と、
一対の前記ローカルビット線で構成される複数のローカルビット線対とを備え、 前記書き込みグローバルビット線対および前記読み出しグローバルビット線対 は、 前記ローカルビット線対にそれぞれ対応して、 前記ローカルビッ ト線に沿つ て配線されていることを特徴とする不揮発性半導体メモリ。
( 3 5 ) 請求の範囲 3 4の不揮発性半導体メモリにおいて、
前記書き込みグローバルビット線対の前記書き込みグローバルビット線と前記 シールド線、 および前記読み出しグローバルビット線対の前記読み出しグローバ ルビット線と前記シールド線は、 第 1配線層を使用して配線された前記ローカル ビット線対の前記ローカルビット線上に、 第 2配線層を使用してそれぞれ配線さ れていることを特徴とする不揮発性半導体メモリ。
( 3 6 ) 請求の範囲 3 4の不揮発性半導体メモリにおいて、
前記スィッチ回路は、 アドレス信号に応じてオンし、 前記ローカルビット線対 を構成する前記ローカルビット線のいずれかを、 このローカルビット線対にそれ ぞれ対応する共通ノードに接続するロー力ル選択スイッチと、
前記共通ノードを動作モードおよびァ ドレス信号に応じて前記書き込みグロ一 バルビット線にそれぞれ接続する書き込みグローバル選択スィツチと、
前記共通ノードを動作モードおよびァドレス信号に応じて前記読み出しグロ一 バルビット線にそれぞれ接続する読み出しグローバル選択スィツチとをそれぞれ 備えていることを特徴とする不揮発性半導体メモリ。
( 3 7 ) 請求の範囲 1 9の不揮発性半導体メモリにおいて、
前記各バンクは、 前記セクタにそれぞれ独立に配線されるソース線を備え、 前記セクタは、 前記メモリセルに書き込まれたデータを消去するための最小の 消去単位であることを特徴とする不揮発性半導体メモリ。
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