KR102168076B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 저항체를 이용한 다수의 비휘발성 메모리 셀을 포함하는 다수의 뱅크; 및 상기 다수의 뱅크를 가로지르도록 배치되고, 순서대로 서로 바로 인접하여 배치된 제1 내지 제3 라이트 글로벌 비트라인을 포함하고, 라이트 구간에서 상기 제1 라이트 글로벌 비트라인에 라이트 전류가 제공될 때, 상기 제2 라이트 글로벌 비트라인에는 고정 전압이 인가되고, 상기 제3 라이트 글로벌 비트라인은 플로팅될 수 있다.

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터로 정의하고 비정질 상태는 리셋(reset) 데이터로 정의할 수 있다.
본 발명이 해결하려는 과제는, 리드 동작의 신뢰성을 향상시킨 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 저항체를 이용한 다수의 비휘발성 메모리 셀을 포함하는 다수의 뱅크; 및 상기 다수의 뱅크를 가로지르도록 배치되고, 순서대로 서로 바로 인접하여 배치된 제1 내지 제3 라이트 글로벌 비트라인을 포함하고, 라이트 구간에서 상기 제1 라이트 글로벌 비트라인에 라이트 전류가 제공될 때, 상기 제2 라이트 글로벌 비트라인에는 고정 전압이 인가되고, 상기 제3 라이트 글로벌 비트라인은 플로팅될 수 있다.
상기 라이트 구간은 RWW(Read While Write) 구간일 수 있다.
상기 고정 전압은 접지 전압일 수 있다.
상기 제1 라이트 글로벌 비트라인을 중심으로 상기 제2 라이트 글로벌 비트라인과 다른 편에 배치되고, 상기 제1 라이트 글로벌 비트라인과 바로 인접하는 제4 라이트 글로벌 비트라인을 더 포함하고, 라이트 구간에서 상기 제1 라이트 글로벌 비트라인에 상기 라이트 전류가 제공될 때, 상기 제4 라이트 글로벌 비트라인에는 상기 고정 전압이 인가될 수 있다.
스탠바이 구간에서, 상기 제1 내지 제3 라이트 글로벌 비트라인은 플로팅될 수 있다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 저항체를 이용한 다수의 비휘발성 메모리 셀을 포함하는 다수의 뱅크; 및 상기 다수의 뱅크를 가로지르도록 배치된, 다수의 짝수번째 라이트 글로벌 비트라인과, 다수의 홀수번째 라이트 글로벌 비트라인을 포함하고, 라이트 구간에서 상기 다수의 짝수번째 라이트 글로벌 비트라인 중 적어도 하나에 라이트 전류가 제공될 때, 상기 다수의 홀수번째 라이트 글로벌 비트라인에는 고정 전압이 인가될 수 있다.
상기 라이트 구간은 RWW(Read While Write) 구간일 수 있다.
상기 고정 전압은 접지 전압일 수 있다.
상기 다수의 짝수번째 라이트 글로벌 비트라인과 상기 다수의 홀수번째 라이트 글로벌 비트라인은 노말 영역(normal region)에 배치되고, 리던던트 영역(redundant region)에 배치되고 서로 별개로 제어되는 다수의 짝수번째 리던던트 라이트 글로벌 비트라인과, 다수의 홀수번째 리던던트 라이트 글로벌 비트라인을 더 포함할 수 있다.
상기 짝수번째 라이트 글로벌 비트라인과 상기 짝수번째 리던던트 라이트 글로벌 비트라인은 동시에 제어되고, 상기 홀수번째 라이트 글로벌 비트라인과 상기 홀수번째 리던던트 라이트 글로벌 비트라인은 동시에 제어될 수 있다.
상기 짝수번째 라이트 글로벌 비트라인, 상기 짝수번째 리던던트 라이트 글로벌 비트라인, 상기 홀수번째 라이트 글로벌 비트라인, 상기 홀수번째 리던던트 라이트 글로벌 비트라인은 서로 별개로 제어될 수 있다.
상기 다수의 짝수번째 라이트 글로벌 비트라인 중 어느 하나는, 상기 홀수번째 리던던트 라이트 글로벌 비트라인 중 어느 하나로 리페어될 수 있다.
상기 라이트 구간에서 상기 다수의 짝수번째 라이트 글로벌 비트라인 중 적어도 하나에 라이트 전류가 제공될 때, 상기 다수의 홀수번째 라이트 글로벌 비트라인에는 고정 전압이 인가될 수 있다.
상기 다수의 짝수번째 라이트 글로벌 비트라인과 상기 홀수번째 라이트 글로벌 비트라인은 노말 영역에 배치되고, ECC 영역에 배치되고 서로 별개로 제어되는 다수의 짝수번째 ECC 라이트 글로벌 비트라인과, 다수의 홀수번째 ECC 라이트 글로벌 비트라인을 더 포함할 수 있다.
상기 짝수번째 라이트 글로벌 비트라인, 상기 짝수번째 ECC 라이트 글로벌 비트라인, 상기 홀수번째 라이트 글로벌 비트라인, 상기 홀수번째 ECC 라이트 글로벌 비트라인은 서로 별개로 제어될 수 있다.
상기 저항체를 이용한 비휘발성 메모리 셀은 PRAM셀일 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 3 및 도 4는 도 1 및 도 2의 메모리 뱅크를 설명하기 위한 도면이다.
도 5는 도 2의 서브 블록, 라이트 글로벌 비트라인, 리드 글로벌 비트라인의 관계를 보다 구체적으로 설명한 도면이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 11 내지 도 15은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "연결된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 연결된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 연결된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(110_1~110_8), 글로벌 컬럼 선택 회로(130), 글로벌 센스 앰프 회로(140), 글로벌 라이트 드라이버 회로(150), 리던던트 메모리 셀 어레이(112), 메인 워드라인 디코더(120)를 포함한다.
각 메모리 뱅크(110_1~110_8)는 다수의 저항체를 이용한 비휘발성 메모리 셀을 포함한다.
구체적으로, 비휘발성 메모리 셀이 PRAM셀인 경우에는, 비휘발성 메모리 셀은 상변화 물질을 구비하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다. 여기서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드, FET 트랜지스터, NPN 바이폴라 트랜지스터, PNP 바이폴라 트랜지스터를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 비휘발성 메모리 셀이 RRAM인 경우에는, 가변 저항 소자는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다.
한편, 비휘발성 메모리 장치가 대용량화, 고집적화됨에 따라, 비휘발성 메모리 장치는 글로벌 비트라인과 로컬 비트라인을 이용한 계층적(hierarchical) 비트라인 구조, 메인 워드라인과 서브 워드라인을 이용한 계층적 워드라인 구조로 구현될 수 있다. 이와 같은 경우, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 각 글로벌 비트라인(GBL0~GBLn+1)이 도 1에서와 같이 다수의 메모리 뱅크(110_1~110_8)에 대응되어 배치되고(즉, 다수의 메모리 뱅크(110_1~110_8)를 가로지르도록 배치되고), 각 메인 워드라인은 다수의 메모리 뱅크(110_1~110_8) 중 하나의 메모리 뱅크(110_1~110_8)에 배치된다.
여기서, 글로벌 센스 앰프 회로(140)는 다수의 글로벌 비트라인(GBL0~GBLn+1)과 커플링되어, 글로벌 비트라인(GBL0~GBLn+1)을 통해서 다수의 메모리 뱅크(110_1~110_8) 내에 위치한 비휘발성 메모리 셀로부터 데이터를 리드한다. 글로벌 라이트 드라이버 회로(150)는 다수의 글로벌 비트라인(GBL0~GBLn+1)과 커플링되어, 글로벌 비트라인(GBL0~GBLn+1)을 통해서 다수의 메모리 뱅크(110_1~110_8) 내에 위치한 비휘발성 메모리 셀에 데이터를 라이트한다.
또한, 메인 워드라인 디코더(120)는 다수의 메인 워드라인과 커플링되어, 다수의 메모리 뱅크(110_1~110_8) 각각에 대응되어 배치된 다수의 메인 워드라인을 선택적으로 선택할 수 있다. 또한, 리던던트 메모리 셀 어레이(112)는 다수의 메모리 뱅크(110_1~110_8)가 공유하도록 배치된다. 이와 같이, 메인 워드라인 디코더(120)와 리던던트 메모리 셀 어레이(112)가 다수의 메모리 뱅크(110_110_8)가 공유하도록 배치되므로, 코어 구조의 면적이 줄어들 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 메모리 뱅크(110_1~110_8) 내에 데이터를 라이트할 경우 사용되는 라이트 글로벌 비트라인(WGBL0~WGBL7)과, 다수의 메모리 뱅크(110_1~110_8)로부터 데이터를 리드할 경우 사용되는 리드 글로벌 비트라인(RGBL0~RGBL7)을 포함할 수 있다. 이와 같이 라이트 글로벌 비트라인(WGBL0~WGBL7)과 리드 글로벌 비트라인(RGBL0~RGBL7)을 포함할 경우, RWW(Read While Write) 동작을 수행할 수 있다.
RWW 동작은, 라이트 동작 수행 중에 리드 동작을 수행하는 것을 의미한다. 예를 들어, 일부 영역에서 라이트 동작이 수행되고, 다른 일부 영역에서는 리드 동작이 동시에 수행될 수 있다. RWW 동작에 대해서는 도 5를 이용하여 자세히 후술한다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 각 메모리 뱅크(110_1~110_8)는 다수의 서브 블록(S0~S7)으로 구분할 수 있다. 또한, 글로벌 센스 앰프 회로(도 1의 140)는 다수의 서브 블록(S0~S7) 각각에 대응되는 제1 내지 제8 글로벌 센스 앰프 회로(140_1~140_8)를 포함할 수 있고, 글로벌 라이트 드라이버 회로(도 1의 150)는 다수의 서브 블록(S0~S7) 각각에 대응되는 제1 내지 제8 글로벌 라이트 드라이버 회로(150_1~150_8)를 포함할 수 있고, 글로벌 컬럼 선택 회로(도 1의 130)는 다수의 서브 블록(S0~S7) 각각에 대응되는 제1 내지 제8 글로벌 컬럼 선택 회로(130_1~130_8)를 포함할 수 있다.
도 3 및 도 4는 도 1 및 도 2의 메모리 뱅크를 설명하기 위한 도면이다.
도 3을 참조하면, 각 메모리 뱅크는 크로스 포인트 구조(cross point structure)를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 예를 들어, 비트라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드라인(WL1_1~WL3_1)이 비트라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트라인(BL1_1~BL4_1)과 각 워드라인(WL1_1~WL3_1)이 교차되는 영역에 비휘발성 메모리 셀(MC)이 형성될 수 있다.
또는, 각 메모리 뱅크는 도 4에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(111_1~111_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(111_1~111_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(111_1~111_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던트 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(111_1~111_8)는 도 3에 도시된 크로스 포인트 구조일 수 있으나, 이에 한정되는 것은 아니다.
도 5는 도 2의 서브 블록, 라이트 글로벌 비트라인, 리드 글로벌 비트라인의 관계를 보다 구체적으로 설명한 도면이다.
도 5를 참조하면, 라이트 글로벌 비트라인(WGBL1)과 리드 글로벌 비트라인(RGBL1)은 다수의 뱅크(BANK0~BANK7)를 가로지르도록 배치될 수 있다.
설명의 편의를 위해서, 각 뱅크(BANK0~BANK7) 내에 하나의 비휘발성 메모리 셀(MC0~MC7)을 도시하였다. 각 비휘발성 메모리 셀(MC0~MC7)은 로컬 비트라인(BL0~BL7)과 서브 워드라인(WL0~WL7)과 연결되도록 도시하였다. 로컬 비트라인(BL0~BL7)과 라이트 글로벌 비트라인(WGBL1) 사이에는, 로컬 컬럼 선택 회로(WLY0~WLY7)가 배치되고, 로컬 비트라인(BL0~BL7)과 리드 글로벌 비트라인(RGBL1) 사이에는, 로컬 컬럼 선택 회로(RLY0~RLY7)가 배치될 수 있다. 컬럼 선택 회로(WLY0~WLY7)는 제1 선택 신호(WC0~WC7)를 제공받아 제어되고, 로컬 컬럼 선택 회로(RLY0~RLY7)는 제1 선택 신호(RC0~RC7)를 제공받아 제어될 수 있다.
전술한 바와 같이, RWW 동작은, 라이트 동작 수행 중에 리드 동작을 수행하는 것을 의미한다. 예를 들어, 어떤 뱅크(BANK6) 내의 비휘발성 메모리 셀(MC6)에 데이터를 라이트하는 동안, 다른 뱅크(BANK1) 내의 비휘발성 메모리 셀(MC1)로부터 데이터를 리드할 수 있다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 6은 설명의 편의상, 리드 글로벌 비트라인과 비휘발성 메모리 셀 등을 도시하지 않는다. 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
우선, 도 6을 참조하면, 다수의 라이트 글로벌 비트라인(WGBL0~WGBL4)이 순서대로 배치된다. 예를 들어, "라이트 글로벌 비트라인(WGBL1)과 라이트 글로벌 비트라인(WGBL2)가 서로 바로 인접한다"는 의미는 라이트 글로벌 비트라인(WGBL1)과 라이트 글로벌 비트라인(WGBL2) 사이에 다른 라이트 글로벌 비트라인이 배치되지 않는다는 의미이다.
또한, 다수의 라이트 글로벌 비트라인(WGBL0~WGBL4) 각각은 패스 회로(WP0~WP4)와 연결될 수 있다. 패스 회로(WP0~WP4)는 뱅크(BANK0~BANK7) 내에 위치할 수도 있고, 뱅크(BANK0~BANK7)의 한쪽 종단에 위치할 수도 있고, 뱅크(BANK0~BANK7)의 양쪽 종단에 위치할 수도 있다.
여기서, 다수의 라이트 글로벌 비트라인(WGBL0~WGBL4)은 다수의 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4)과 다수의 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3)으로 구분할 수 있다. 또한, 다수의 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4)과 다수의 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3)은 서로 별개로 제어될 수 있다. 즉, 짝수번째 패스 회로(WP0, WP2, WP4)에는 제1 패스 신호(EVEN_WC)가 인가되고, 홀수번째 패스 회로(WP1, WP3)에는 제2 패스 신호(ODD_WC)가 인가될 수 있다.
예를 들어, 스탠바이(standby) 구간에서는 제1 패스 신호(EVEN_WC)와 제2 패스 신호(ODD_WC)가 모두 로우(low)일 수 있다. 따라서, 다수의 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4)과 다수의 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3)은 모두 플로팅될 수 있다.
반면, 라이트 구간에서, 예를 들어, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4)에 데이터를 라이트하기 위해서, 제1 패스 신호(EVEN_WC)는 로우를 유지하고, 제2 패스 신호(ODD_WC)는 로우에서 하이로 변경될 수 있다. 즉, 홀수번째 패스 회로(WP1, WP3)가 턴온되기 때문에, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3)에는 접지전압이 인가될 수 있다. 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4) 중 적어도 하나에 라이트 전류를 인가하여, 라이트 동작을 수행한다.
반대로, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3)에 데이터를 라이트하기 위해서, 제2 패스 신호(ODD_WC)는 로우를 유지하고, 제1 패스 신호(EVEN_WC)는 로우에서 하이로 변경될 수 있다. 즉, 짝수번째 패스 회로(WP0, WP2, WP4)가 턴온되기 때문에, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4)에는 접지전압이 인가될 수 있다. 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3) 중 적어도 하나에 라이트 전류를 인가하여, 라이트 동작을 수행한다.
정리하면, 예를 들어, 라이트 글로벌 비트라인(WGBL1)에 라이트 전류를 인가하는 동안, 라이트 글로벌 비트라인(WGBL1)의 바로 인접한 라이트 글로벌 비트라인(WGBL0, WGBL2)에는 접지 전압이 인가될 수 있다. 구체적으로, 도 7을 참조하여 자세히 설명한다. 도 7은 RWW(Read While Write) 동작이 진행되고 있는 경우를 설명한다. 즉, RWW 동작 중에, 라이트 글로벌 비트라인(WGBL1)의 전압 파형과 리드 글로벌 비트라인(RGBL1)의 전압 파형을 도시한다.
도 7을 참조하면, 시간 t1에서, 예를 들어, 뱅크(예를 들어, BANK6)에 리셋 데이터를 라이트를 하기 위해서, 라이트 회로는 라이트 글로벌 비트라인(WGBL1)에 리셋 전류(RST)를 인가한다. 라이트 글로벌 비트라인(WGBL1)의 전압 파형도 같이 증가한다.
시간 t2에서, 리셋 전류(RST))는 기설정된 크기에 도달하고, 더 이상 증가하지 않는다.
시간 t3에서, 라이트 회로는 더 이상 리셋 전류(RST))를 제공하지 않는다. 라이트 글로벌 비트라인(WGBL2)의 전압 파형도 천천히 감소하기 시작한다.
한편, 라이트 동작이 이루어지고 있는 뱅크(예를 들어, BANK6)와는 다른 뱅크(예를 들어, BANK1)에 저장된 데이터를 리드할 수 있다. 뱅크(BANK1)에 저장된 데이터가 리드 글로벌 비트라인(RGBL1)을 통해서 센스 앰프로 전달될 수 있다.
한편, 서로 근접하게 위치한 라이트 글로벌 비트라인(예를 들어, WGBL1)과 리드 글로벌 비트라인(예를 들어, RGBL1) 사이에는 기생 커패시터(도 5의 cc 참조)가 존재할 수 있다. 라이트 글로벌 비트라인(WGBL1)에서 발생되는 급격한 전압 변화는, 기생 커패시터(cc)를 통해서 리드 글로벌 비트라인(RGBL1)에 전달될 수 있다. 이하에서, 이러한 현상을 RWW 커플링 노이즈(RWW coupling noise)라고 한다. 이러한 RWW 커플링 노이즈는 리드 동작의 센싱 마진(sensing margin)을 줄일 수 있다.
예를 들어, 라이트 글로벌 비트라인(WGBL1)에 라이트 전류를 인가하는 동안, 바로 인접한 라이트 글로벌 비트라인(WGBL0, WGBL2)이 플로팅되면, 라이트 글로벌 비트라인(WGBL1)(또는 리드 글로벌 비트라인(RGBL1))에서 바라보는 커패시터는 상대적으로 작을 수 있다. 따라서, 라이트 글로벌 비트라인(WGBL1)의 전압 변화에 따라(즉, 커플링(coupling)에 의해서), 리드 글로벌 비트라인(RGBL1)의 전압 변화도 심할 수 있다(도 7의 C2 참조). 즉, 이러한 경우, 리드 동작의 센싱 마진은 매우 적을 수 있다.
반면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 라이트 글로벌 비트라인(WGBL1)에 라이트 전류를 인가하는 동안, 라이트 글로벌 비트라인(WGBL1)의 바로 인접한 라이트 글로벌 비트라인(WGBL0, WGBL2)에는 접지 전압이 인가된다. 이러한 경우, 라이트 글로벌 비트라인(WGBL1)(또는 리드 글로벌 비트라인(RGBL1))에서 바라보는 커패시터는 상대적으로 커질 수 있다. 따라서, 라이트 글로벌 비트라인(WGBL1)의 전압 변화에 따라, 리드 글로벌 비트라인(RGBL1)의 전압 변화도 상대적으로 작을 수 있다(도 7의 C1 참조). 즉, 이러한 경우, 리드 동작의 센싱 마진은 커질 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 라이트 글로벌 비트라인(WGBL0~WGBL7)의 급격한 전압 변화를 완화시켜 RWW 커플링 노이즈를 감소시킬 수 있다.
한편, 인접한 라이트 글로벌 비트라인(WGBL0, WGBL2)에는, 접지 전압이 아닌 다른 고정 전압이 인가될 수도 있다. 즉, 라이트 글로벌 비트라인(WGBL1)에서 바라보는 커패시터를 키울 수 있다면, 어떤 전압이든 가능하다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 설명의 편의상, 도 6 및 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 노말 영역과 리던던트 영역을 포함할 수 있다.
노말 영역에는 전술한 것과 같이, 서로 별개로 제어되는 다수의 짝수번째 라이트 글로벌 비트라인과 다수의 홀수번째 라이트 글로벌 비트라인이 배치되고, 서로 별개로 제어될 수 있다.
리던던트 영역에는 서로 별개로 제어되는 다수의 짝수번째 리던던트 라이트 글로벌 비트라인(RWGBL0)과, 다수의 홀수번째 리던던트 라이트 글로벌 비트라인(RWGBL1)을 포함할 수 있다.
짝수번째 리던던트 라이트 글로벌 비트라인(RWGBL0)은 리던던트 패스 회로(RWP0)와 연결되고, 홀수번째 리던던트 라이트 글로벌 비트라인(RWGBL1)은 리던던트 패스 회로(RWP1)와 연결된다.
한편, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4), 짝수번째 리던던트 라이트 글로벌 비트라인(RWGBL0)은 서로 별개로 제어되고, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3), 홀수번째 리던던트 라이트 글로벌 비트라인(RWGBL1)은 서로 별개로 제어될 수 있다. 즉, 제1 패스 신호(EVEN_WC)와 제1 리던던트 패스 신호(EVEN_RWC)가 동시에 하이/로우가 되지 않을 수 있고, 제2 패스 신호(ODD_WC)와 제2 리던던트 패스 신호(ODD_RWC)가 동시에 하이/로우가 되지 않을 수 있다.
예를 들어, 노말 영역 내의 짝수번째 라이트 글로벌 비트라인(예를 들어, WGBL2)이 리던던트 영역 내의 홀수번째 리던던트 라이트 글로벌 비트라인(예를 들어, RWGBL1)으로 리페어될 수 있다. 이러한 경우에는, 제1 패스 신호(EVEN_WC)와 제2 리던던트 패스 신호(ODD_RWC)가 동시에 하이/로우가 될 수도 있다.
이와 같이, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4), 짝수번째 리던던트 라이트 글로벌 비트라인(RWGBL0), 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3), 홀수번째 리던던트 라이트 글로벌 비트라인(RWGBL1)을 서로 별개로 제어함으로써, 컬럼 리페어 효율 감소없이 RWW 노이즈를 개선할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 설명의 편의상, 도 6 및 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는 노말 영역, 리던던트 영역, ECC 영역 등을 포함할 수 있다.
ECC 영역에 배치되고 서로 별개로 제어되는 다수의 짝수번째 ECC 라이트 글로벌 비트라인(EWGBL0)과, 다수의 홀수번째 ECC 라이트 글로벌 비트라인(EWGBL1)을 더 포함할 수 있다.
도 9에서는 예시적으로, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4), 짝수번째 ECC 라이트 글로벌 비트라인(EWGBL0)은 동시에 제어되고, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3), 홀수번째 ECC 라이트 글로벌 비트라인(EWGBL1)은 동시에 제어되는 것으로 도시하였다. 즉, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4), 짝수번째 ECC 라이트 글로벌 비트라인(EWGBL0)은 제1 패스 신호(EVEN_WC)를 인가받고, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3), 홀수번째 ECC 라이트 글로벌 비트라인(EWGBL1)은 제2 패스 신호(ODD_WC)를 인가받을 수 있다.
하지만, 이와는 달리, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4), 짝수번째 ECC 라이트 글로벌 비트라인(EWGBL0)은 서로 별개로 제어되고, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3), 홀수번째 ECC 라이트 글로벌 비트라인(EWGBL1)은 서로 별개로 제어될 수도 있다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 10을 참조하면, 리던던트 영역에는 서로 별개로 제어되는 다수의 짝수번째 리던던트 라이트 글로벌 비트라인(RWGBL0)과, 다수의 홀수번째 리던던트 라이트 글로벌 비트라인(RWGBL1)을 포함할 수 있다.
하지만, 짝수번째 라이트 글로벌 비트라인(WGBL0, WGBL2, WGBL4), 짝수번째 리던던트 라이트 글로벌 비트라인(RWGBL0)은 동시에 제어되고, 홀수번째 라이트 글로벌 비트라인(WGBL1, WGBL3), 홀수번째 리던던트 라이트 글로벌 비트라인(RWGBL1)은 동시에 제어될 수 있다. 이러한 경우, 도 8을 이용하여 설명한 실시예와 비교할 때, 컬럼 리페어 효율이 다소 감소할 수 있다.
도 11 내지 도 15은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 여기서, 도 11 내지 도 15은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 사용하는 메모리 시스템에 관한 것이다.
도 11는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)의 예시적 도면이다.
도 11를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(1202), 스피커(speaker)(1203), 마이크로폰(microphone)(1204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(1206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(1210), 무선 신호를 전달하거나 받기 위한 RF 회로(1211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 비휘발성 메모리 장치(1207), ROM(1208), SRAM(1209)를 포함할 수 있다. 비휘발성 메모리 장치(1207)는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 사용될 수 있고, 예를 들어, ID번호를 저장할 수 있다. ROM(1208)은 프로그램을 저장할 수 있고, SRAM(1209)은 시스템 컨트롤 마이크로컴퓨터(1212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(1212)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 12를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(1221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(1222), 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1207)을 적어도 하나 포함할 수 있다. 컨트롤러(1222)는 프로세서로서, 비휘발성 메모리 장치(1207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(1222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 비휘발성 메모리 장치(1207), 인터페이스부(1221)와 커플링되어 있다.
도 13은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 13을 참조하면, 디지털 스틸 카메라는 바디(1301), 슬롯(1302), 렌즈(303), 디스플레이부(1308), 셔터 버튼(1312), 스트로브(strobe)(1318) 등을 포함한다. 특히, 슬롯(1308)에는 메모리 카드(1331)가 삽입될 수 있고, 메모리 카드(1331)는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1207)를 적어도 하나 포함할 수 있다.
메모리 카드(1331)가 접촉형(contact type)인 경우, 메모리 카드(1331)가 슬롯(1308)에 삽입될 때 메모리 카드(1331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(1331)가 비접촉형(non-contact type)인 경우, 메모리 카드(1331)는 무선 신호를 통해서 메모리 카드(1331)와 통신하게 된다.
도 14은 도 12의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 14을 참조하면, 메모리 카드(331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 15은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 15를 참조하면, 이미지 센서 시스템은 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(1332), 입출력 장치(1336), RAM(1348), CPU(1344), 비휘발성 메모리 장치(1354)는 버스(1352)를 통해서 서로 통신한다. 이미지 센서(1332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BANK0~BANK7: 뱅크
라이트 글로벌 비트라인: WGBL0~WBGL7
리드 글로벌 비트라인: RGBL0~RBGL7
리던던트 라이트 글로벌 비트라인: RWGBL0, RWGBL1
ECC 라이트 글로벌 비트라인: EWGBL0, EWGBL1
패스 회로: WP0~WP4
리던던트 패스 회로: RWP0, RWP1
ECC 패스 회로: EWP0, EWP1

Claims (10)

  1. 저항체를 이용한 다수의 비휘발성 메모리 셀을 포함하는 다수의 뱅크;
    상기 다수의 뱅크를 가로지르도록 배치되고, 순서대로 서로 바로 인접하여 배치된 제1 내지 제3 라이트 글로벌 비트라인; 및
    상기 제1 라이트 글로벌 비트라인과 제1 메모리 셀에 접속되는 제1 리드 글로벌 비트라인을 포함하고,
    라이트 구간에서 상기 제1 라이트 글로벌 비트라인에 라이트 전류가 제공될 때, 상기 제2 라이트 글로벌 비트라인에는 접지 전압이 인가되고, 상기 제3 라이트 글로벌 비트라인은 플로팅되고,
    상기 라이트 구간은 RWW(Read While Write) 구간인 비휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 라이트 글로벌 비트라인을 중심으로 상기 제2 라이트 글로벌 비트라인과 다른 편에 배치되고, 상기 제1 라이트 글로벌 비트라인과 바로 인접하는 제4 라이트 글로벌 비트라인을 더 포함하고,
    라이트 구간에서 상기 제1 라이트 글로벌 비트라인에 상기 라이트 전류가 제공될 때, 상기 제4 라이트 글로벌 비트라인에는 상기 접지 전압이 인가되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    스탠바이 구간에서, 상기 제1 내지 제3 라이트 글로벌 비트라인은 플로팅되는 비휘발성 메모리 장치.
  6. 저항체를 이용한 다수의 비휘발성 메모리 셀을 포함하는 다수의 뱅크;
    상기 다수의 뱅크를 가로지르도록 배치된, 다수의 짝수번째 라이트 글로벌 비트라인과, 다수의 홀수번째 라이트 글로벌 비트라인; 및
    상기 짝수번째 라이트 글로벌 비트라인과 다수의 메모리 셀에 접속되는 짝수번째 리드 글로벌 비트라인을 포함하고,
    라이트 구간에서 상기 다수의 짝수번째 라이트 글로벌 비트라인 중 적어도 하나에 라이트 전류가 제공될 때, 상기 다수의 홀수번째 라이트 글로벌 비트라인에는 접지 전압이 인가되고,
    상기 라이트 구간은 RWW(Read While Write) 구간인 비휘발성 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 6항에 있어서,
    상기 다수의 짝수번째 라이트 글로벌 비트라인과 상기 다수의 홀수번째 라이트 글로벌 비트라인은 노말 영역(normal region)에 배치되고,
    리던던트 영역(redundant region)에 배치되고 서로 별개로 제어되는 다수의 짝수번째 리던던트 라이트 글로벌 비트라인과, 다수의 홀수번째 리던던트 라이트 글로벌 비트라인을 더 포함하는 비휘발성 메모리 장치.
  10. 제 6항에 있어서,
    상기 다수의 짝수번째 라이트 글로벌 비트라인과 상기 홀수번째 라이트 글로벌 비트라인은 노말 영역에 배치되고,
    ECC 영역에 배치되고 서로 별개로 제어되는 다수의 짝수번째 ECC 라이트 글로벌 비트라인과, 다수의 홀수번째 ECC 라이트 글로벌 비트라인을 더 포함하는 비휘발성 메모리 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102493798B1 (ko) * 2016-05-17 2023-02-03 에스케이하이닉스 주식회사 전자 장치
IT201700019514A1 (it) * 2017-02-21 2018-08-21 St Microelectronics Srl Dispositivo di memoria non volatile a cambiamento di fase dotato di una funzione di accesso alla memoria
US11169876B2 (en) * 2019-12-31 2021-11-09 Micron Technology, Inc. Apparatuses, systems, and methods for error correction
JP7262162B2 (ja) * 2020-03-24 2023-04-21 マイクロン テクノロジー，インク． シングルトランジスタドライバを備えたメモリデバイス及びメモリデバイスを操作する方法
US11887659B2 (en) * 2020-07-02 2024-01-30 Micron Technology, Inc. Apparatuses and methods for driving data lines in memory arrays

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101088954B1 (ko) * 2011-08-26 2011-12-01 권의필 프로그램이 가능한 비휘발성 메모리
US20120063241A1 (en) * 2010-09-14 2012-03-15 Elpida Memory, Inc. Semiconductor device and control method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6260103B1 (en) 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
JP2002216483A (ja) 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置
WO2005017909A1 (ja) 2003-08-18 2005-02-24 Fujitsu Limited 不揮発性半導体メモリ
US7200045B2 (en) * 2004-12-30 2007-04-03 Macronix International Company, Ltd. Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL)
KR100694968B1 (ko) 2005-06-30 2007-03-14 주식회사 하이닉스반도체 비휘발성 메모리 장치와 그것의 멀티-페이지 프로그램,독출 및 카피백 프로그램 방법
TW200820266A (en) 2006-10-19 2008-05-01 Benq Corp Method for reading and writing data in a flash memory in an embedded system
KR20080040425A (ko) 2006-11-03 2008-05-08 삼성전자주식회사 멀티 섹터 소거 동작 도중에 데이터를 독출할 수 있는불휘발성 메모리 장치 및 데이터 독출 방법
KR100886215B1 (ko) * 2006-12-27 2009-03-02 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US8139432B2 (en) 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
KR101452957B1 (ko) 2008-02-21 2014-10-21 삼성전자주식회사 리드 와일 라이트 동작시 커플링 노이즈를 방지할 수 있는상 변화 메모리 장치
KR101406228B1 (ko) 2008-07-04 2014-06-12 삼성전자주식회사 프로그램 디스터브 현상을 개선하는 불휘발성 메모리 장치및 그 프로그램 방법
TW201207852A (en) * 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
US8526237B2 (en) * 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
KR20110135169A (ko) 2010-06-10 2011-12-16 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
JP5614150B2 (ja) 2010-07-29 2014-10-29 ソニー株式会社 抵抗変化型メモリデバイス
JP5306399B2 (ja) 2011-03-18 2013-10-02 株式会社東芝 不揮発性半導体メモリ
JP2012203928A (ja) 2011-03-23 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びｉｃカード
TW201301028A (zh) 2011-06-16 2013-01-01 Amic Technology Corp 用於串列式快閃記憶體之同時讀寫方法
US8861276B2 (en) 2011-06-21 2014-10-14 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system comprising same, and method of operating same
US8848465B2 (en) 2011-07-06 2014-09-30 Samsung Electronics Co., Ltd. Memory devices including selective RWW and RMW decoding
KR20130070926A (ko) 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작 방법
US8576651B2 (en) * 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063241A1 (en) * 2010-09-14 2012-03-15 Elpida Memory, Inc. Semiconductor device and control method thereof
KR101088954B1 (ko) * 2011-08-26 2011-12-01 권의필 프로그램이 가능한 비휘발성 메모리

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