WO2004061926A1 - 半導体装置の製造方法及び製造装置 - Google Patents

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Hiroshi Horiuchi
Toshiyuki Karasawa
Motoshu Miyajima
Tamotsu Yamamoto
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Definitions

  • the present invention relates to a method and apparatus for manufacturing a semiconductor device, and more particularly to a method and apparatus for manufacturing a semiconductor device in which a metal is buried in a recess formed in an insulating film to form a wiring.
  • a semiconductor integrated circuit device LSI
  • a delay of an electric signal propagating through a wiring connecting electronic circuits in a chip has been an obstacle to further speeding up of the LSI. Improving wiring reliability is also an important issue, and copper (Cu) is attracting attention as a wiring material that replaces the conventional aluminum (A1).
  • Cu copper
  • the damascene method is employed because it is difficult to etch the copper film.
  • a conventional method for forming a copper wiring by the damascene method will be briefly described.
  • a wiring groove is formed in the interlayer insulating film on the semiconductor substrate.
  • the inner surface of the wiring groove and the upper surface of the interlayer insulating film are covered with a barrier metal layer.
  • a copper seed layer is formed on the surface of the barrier metal layer, and copper is plated to fill the wiring trenches with copper.
  • An object of the present invention is to provide a method and an apparatus for manufacturing a semiconductor device capable of suppressing a residue from remaining on a substrate surface after CMP.
  • a step of irradiating the semiconductor device is provided.
  • a manufacturing apparatus comprising: a wafer holding unit that rotatably holds a wafer; and an ultraviolet light source that irradiates a surface of the wafer held by the wafer holding unit with ultraviolet light.
  • FIGS. 1 to 3 are sectional views of a substrate for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a layout diagram of a CMP device and a cleaning device used in the method according to the embodiment.
  • FIG. 5 is a schematic sectional view of a drying apparatus used in the method according to the embodiment.
  • FIG. 6 is a micrograph of the surface of the substrate on which the copper wiring manufactured by the method according to the example is exposed.
  • FIG. 7 is a microscopic photograph of the surface of the substrate where the copper wiring manufactured by the method according to the reference example is exposed.
  • BEST MODE FOR CARRYING OUT THE INVENTION A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.
  • an active region is defined by an element isolation insulating film 2 formed on a surface of a semiconductor substrate 1 made of silicon.
  • a MOS transistor 3 having a source region 3S, a drain region 3D, and a gate electrode 3G is formed.
  • An interlayer insulating film 4 made of phosphosilicate glass (PSG) is formed on the semiconductor substrate 1 so as to cover the MOS transistor 3.
  • the interlayer insulating film 4 is obtained by depositing a 1.5 m-thick PSG film by chemical vapor deposition (CVD) at a substrate temperature of 600 ° C, and then planarizing the surface by chemical mechanical polishing (CMP). It is.
  • a protective film 5 made of silicon nitride and having a thickness of 5 Onm is formed on the interlayer insulating film 4.
  • Via holes 6 penetrating through protective film 5 and interlayer insulating film 4 and reaching the surface of drain region 3D are formed.
  • the bottom and side surfaces of the via hole 6 are covered with a barrier metal layer 7 such as TIN, and the via hole 6 is filled with a conductive plug 8 such as tungsten (W).
  • An insulating film 10 of SiO 2 having a thickness of about 100 to 2000 nm is formed on the protective film 5 by CVD using an organic siloxane or the like as a source gas.
  • a wiring groove 11 reaching the surface of the protective film 5 is formed.
  • the upper surface of the conductive plug 8 appears on the bottom surface of the wiring groove 11.
  • a barrier metal layer 14 of TaN or Ta having a thickness of 5 to 50 nm is formed by sputtering.
  • a copper seed layer is formed on the surface of the barrier metal layer 14 by sputtering, and a metal film 15 is formed by electroplating copper or a copper alloy.
  • the inside of the wiring groove 11 is filled with the metal film 15.
  • the metal film 15 and the barrier metal layer 14 shown in FIG. 1 are chemically and mechanically polished until the insulating film 10 is exposed. Barrier metal layer on the inner surface of wiring groove 11 14 A remains, and copper wiring 15 A embedded in the wiring groove 11 remains.
  • the pretreatment liquid is, for example, an aqueous solution containing benzotriazole (B TA) and tetramethylammonium hydroxide (TMAH).
  • B TA benzotriazole
  • TMAH tetramethylammonium hydroxide
  • the concentration of BTA is 0.05 vol% and the concentration of TMAH is 0.2 vol%.
  • BTA is a corrosion inhibitor for preventing copper corrosion. Note that the TMAH concentration of the pretreatment liquid may be set to 0.01 to 1.2% by volume. Further, the BTA goddess may be set to 0.001 to 1.0% by volume.
  • the ultrasonic treatment may be performed in a state where the substrate is immersed in the pretreatment liquid.
  • the substrate surface is brush-cleaned with a cleaning solution.
  • the cleaning liquid is an acidic chemical containing organic acids such as oxalic acid and citric acid. After brush cleaning, dry the substrate with a spin rinse dryer.
  • the surface of the dried substrate is irradiated with ultraviolet rays.
  • the substrate may be dried with a spin rinse drier and then irradiated with ultraviolet rays, or the drying treatment and the ultraviolet irradiation treatment may be performed simultaneously.
  • the surface of the copper wiring 15 A is reduced using ammonia plasma or hydrogen plasma.
  • this plasma treatment removes the copper oxide.
  • an etching stopper film (diffusion prevention film) 20 of silicon nitride having a thickness of 50 nm and a thickness of 100 to 200 made of SiOC are formed on the insulating film 10.
  • An interlayer insulating film 21 of about O nm is formed in order by CVD.
  • a well-known dual damascene method is used to form a wiring groove 22 that reaches halfway in the thickness direction of the interlayer insulating film 21, and a portion of the bottom surface of the wiring groove 22 extends to the upper surface of the lower copper wiring 15 A.
  • a via hole 23 is reached.
  • a barrier metal layer 24 made of T a N or Ta covering the bottom and side surfaces of the via holes 23 and the bottom and side surfaces of the wiring grooves 22, and copper wiring 2 embedded inside the via holes 23 and the wiring grooves 22 Form 5.
  • the barrier metal layer 24 and the copper wiring 25 are formed by the same method as the method of forming the barrier metal layer 14A and the copper wiring 15A of the first wiring layer. After the copper wiring 25 is formed, the first layer copper wiring 15 As in the process, the substrate surface is cleaned, dried, and irradiated with ultraviolet rays.
  • a third or higher layer wiring can be formed.
  • FIG. 4 shows a layout of the CMP, washing and drying devices used in the above embodiment.
  • the wafer cassette 60 holds a wafer on which the metal film 15 shown in FIG. 1 is formed.
  • the wafer held in the wafer cassette 60 is transferred to the wafer delivery site 53 by the transfer device.
  • the wafer head receives the wafer transferred to the delivery site 53 and transfers it to the platen 51 for copper polishing.
  • the copper film is polished and washed with water.
  • the washed wafer is transferred by the wafer head onto the barrier metal polishing platen 52.
  • the barrier metal layer is polished and washed with water.
  • the washed wafer is returned to the wafer delivery location 53.
  • the transfer device transfers the wafer returned to the wafer delivery location 53 to the cleaning device 54.
  • an organic alkali cleaning device 55 In the cleaning device 54, an organic alkali cleaning device 55, an organic acid cleaning device 56, and a spin rinse dryer 57 are arranged.
  • the organic alkali cleaning device 55 includes a treatment tank filled with a chemical solution containing, for example, benzotriazole (BTA) and tetramethylammonium hydroxide (TMAH).
  • BTA benzotriazole
  • TMAH tetramethylammonium hydroxide
  • the concentration of 8 chopsticks is 0.05 vol% and the concentration of TMAH is 0.2 vol%.
  • the organic acid cleaning device 56 is a brush cleaning device using an organic acid such as oxalic acid or citric acid.
  • the wafer transferred to the cleaning device 54 is immersed in the chemical solution of the organic cleaning device 55. Thereafter, the organic acid cleaning device 56 performs brush cleaning using an organic acid. After brush cleaning, the substrate is placed in a spin rinse dryer 57.
  • FIG. 5 shows a schematic cross-sectional view of the spin rinse dryer 57.
  • a wafer holding arm 71 is arranged in the container 70. Wafer holding arm 71 holds wafer 75 rotatably. The nozzle 72 sprays water for rinsing on the surface of the wafer 75 held by the wafer holding arm 71.
  • a xenon lamp 73 is mounted at a position facing the surface of the wafer 75 held by the wafer fixing arm 71. Kise
  • '73 emits ultraviolet light including light with a wavelength of 248 nm.
  • the distance between wafer 75 and '73 is about 10 cm.
  • the wafer 75 irradiated with the ultraviolet rays is returned to the wafer cassette installed in the wafer cassette installation place 50 by the transfer device.
  • FIG. 6 shows a scanning electron microscope (SEM) photograph of the wafer surface after forming a copper wiring by the method according to the above embodiment, washing, drying, and irradiating with ultraviolet rays, and allowing the wafer to stand for about one day.
  • the UV irradiation time was 30 seconds.
  • the thick thin line in the photograph is the insulating region, and the light thick line is the copper wiring. No residue was observed.
  • Figure 7 shows a SEM photograph of the wafer surface left for about one day without UV irradiation. It can be seen that residues remain on the wafer surface. This residue is considered to be a residue of the organic compound contained in the cleaning solution.
  • Irradiation with ultraviolet light after drying is considered to decompose the residue and clean the wafer surface.
  • the ultraviolet light is irradiated using the xenon lamp, but another ultraviolet light source that emits ultraviolet light in a wavelength range capable of decomposing the organic residue may be used.
  • a mercury lamp, a KrF lamp, a fluorescent lamp, or the like may be used.
  • the wavelength of the ultraviolet light is too short, the semiconductor elements formed on the wafer are damaged.
  • the irradiated ultraviolet ray does not include a component shorter than the wavelength of 19 O nm.
  • the wavelength of the ultraviolet light be 190 to 400 nm.
  • the irradiation time of the ultraviolet rays is preferably 15 seconds or more. Even if the irradiation time is longer than 60 seconds, there is no significant difference in the residue removal effect.
  • the method of cleaning and drying the surface has been described by taking the substrate in which the copper wiring is embedded in the interlayer insulating film made of Si0C as an example.
  • the drying method can be applied to the cleaning of the surface of a substrate in which a metal wiring other than copper is embedded in an interlayer insulating film made of another insulating material.
  • a material for the interlayer insulating film for example,
  • the wiring material include alloys containing copper as a main component.
  • the surface of the substrate after the CMP is cleaned with TMAH or an organic acid.
  • TMAH TMAH
  • an organic cleaning solution an effect of removing the residue by ultraviolet irradiation can be expected.

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Abstract

表面に絶縁領域と金属領域とが露出した基板の該表面を、有機系洗浄液を用いて洗浄する。洗浄された基板の表面に紫外線を照射する。これにより、基板表面に残留物が残ることを抑制することができる。

Description

明 細 書 半導体装置の製造方法及び製造装置 技術分野 本発明は、 半導体装置の製造方法及び製造装置に関し、 特に絶縁膜に形成した 凹部に金属を埋め込んで配線を形成する半導体装置の製造方法及びその製造装置 に関する。 景技術 近年、 半導体集積回路装置 （L S I ) の高速化に伴い、 チップ内の電子回路同 士を接続する配線を伝搬する電気信号の遅延が、 L S Iのさらなる高速化の障害 になってきている。 また、 配線の信頼性向上も重要な課題であり、 従来のアルミ ニゥム （A 1 ) に代わる配線材料として銅 （C u) が注目されている。 配線材料 として銅を用いる場合、 銅膜のエッチングが困難である等の理由から、 ダマシン 法が採用される。
従来のダマシン法による銅配線の形成方法について簡単に説明する。 半導体基 板上の層間絶縁膜に、 配線溝を形成する。 配線溝の内面及び層間絶縁膜の上面を バリアメタル層で覆う。 バリアメタル層の表面上に銅のシード層を形成し、 銅を めっきすることにより、 配線溝内を銅で埋め込む。
層間絶縁膜上の余分な銅膜及びバリアメタル層を化学機械研磨 （CM P ) によ り除去し、 層間絶縁膜の表面を露出させる。 これにより、 配線溝内に銅配線が残 る。 C M P後、 基板表面をアンモニアまたは有機アルカリ等のアルカリ性の薬液 や有機酸で洗浄し、 乾燥させる （例えば、 特開平 1 1一 3 3 0 0 2 3号公報） 。 基板表面を乾燥させた直後は、 表面上に残留物等は観察されず、 清浄な状態に なっているように見える。 ところが、 クリーンエア中に約 1日間放置した後に表 面を観察すると、 残留物が見られた。 アルカリ性薬液や有機酸を用いた洗浄及び その後の乾燥のみでは、 C M Pで用いたスラリに含まれる有機化合物や、 洗浄液 に含まれる有機化合物が表面上に残留してしまうものと考えられる。 この残留物 に起因して銅配線の表面が酸化されたり変質したりすることがある。
本発明の目的は、 CM P後の基板表面に残留物が残ることを抑制することが可 能な半導体装置の製造方法及びその製造装置を提供することである。 発明の開示 本発明の一観点によると、 表面に絶縁領域と金属領域とが露出した基板の該表 面を、 有機系洗浄液を用いて洗浄する工程と、 洗浄された前記基板の表面に紫外 線を照射する工程とを有する半導体装置の製造方法が提供される。
本発明の他の観点によると、 ウェハを回転可能に保持するウェハ保持手段と、 前記ウェハ保持手段に保持されたウェハの表面に紫外線を照射する紫外光源と を有する製造装置が提供される。
洗浄された基板の表面に紫外線を照射することにより、 表面に残留する残留物 を除去することができる。 図面の簡単な説明 図 1〜図 3は、 本発明の実施例による半導体装置の製造方法を説明するための 基板の断面図である。
図 4は、 実施例による方法で使用される CM P装置及び洗浄装置の配置図であ る。
図 5は、 実施例による方法で使用され乾燥装置の概略断面図である。
図 6は、 実施例による方法で作製した銅配線が露出した基板の表面の顕微鏡写 真である。
図 7は、 参考例による方法で作製した銅配線が露出した基板の表面の顕微鏡写 真である。 発明を実施するための最良の形態 図 1〜図 3を参照して、 本発明の実施例による半導体装置の製造方法について 説明する。
図 1に示すように、 シリコンからなる半導体基板 1の表面上に形成された素子 分離絶縁膜 2により活性領域が画定されている。 この活性領域の表面上に、 ソー ス領域 3S、 ドレイン領域 3D、 及びゲート電極 3 Gを有する MOSトランジス タ 3が形成されている。
MOSトランジスタ 3を覆うように、 半導体基板 1の上に、 フォスフオシリケ —トガラス （PSG) 力 なる層間絶縁膜 4が形成されている。 層間絶縁膜 4は 、 基板温度 600°Cで化学気相成長 （CVD) により厚さ 1. 5 mの PSG膜 を堆積させた後、 化学機械研磨 （CMP) により表面の平坦化を行ったものであ る。
層間絶縁膜 4の上に、 窒ィ匕シリコンからなる厚さ 5 Onmの保護膜 5が形成さ れている。 保護膜 5及び層間絶縁膜 4を貫通し、 ドレイン領域 3Dの表面まで達 するビアホール 6が形成されている。 ビアホール 6の底面及び側面が、 T i N等 のバリアメタル層 7で覆われ、 ビアホール 6内にタングステン （W) 等の導電性 プラグ 8が充填されている。
保護膜 5の上に、 原料ガスとして有機シロキサン等を用いた CVDにより、 S i 0Cからなる厚さ 100〜 2000 nm程度の絶縁膜 10を形成する。 絶縁膜 10に、 保護膜 5の表面まで達する配線溝 1 1を形成する。 配線溝 11の底面に 導電性プラグ 8の上面が現れる。
配線溝 11の内面及び絶縁膜 10の上面上に、 TaNまたは Taからなる厚さ 5〜50 nmのバリアメタル層 14をスパッタリングにより形成する。 バリアメ タル層 14の表面上に、 スパッタリングにより銅のシード層を形成し、 銅または 銅合金を電解めつきすることにより金属膜 15を形成する。 配線溝 11の内部が 金属膜 15で埋め込まれる。
図 2に示すように、 図 1に示した金属膜 15及びバリアメタル層 14を、 絶縁 膜 10が露出するまで化学機械研磨する。 配線溝 11の内面上にバリアメタル層 1 4 Aが残り、 配線溝 1 1内に埋め込まれた銅配線 1 5 Aが残る。
化学機械研磨後、 絶縁膜 1 0及び銅配線 1 5 Aの表面が露出した基板を、 前処 理液に 5 0秒間浸漬させる。 前処理液への浸漬を 「前処理」 と呼ぶこととする。 前処理液は、 例えばべンゾトリアゾール （B TA) とテトラメチルアンモニゥム ヒドロキシド （TMAH) とを含有する水溶液である。 B TAの濃度は 0 . 0 5 体積％であり、 TMAHの濃度は 0 . 2体積％である。 B TAは、 銅の腐食を防 止するための腐食防止剤である。 なお、 前処理液の TMAH濃度を 0 . 0 1〜1 . 2体積％としてもよい。 また、 B TA濃虔を 0 . 0 0 1〜1 . 0体積％として もよい。 また、 基板を前処理液に浸漬させた状態で超音波処理を行ってもよい。 前処理後、 洗浄液で、 基板表面のブラシ洗浄を行う。 洗浄液は、 シユウ酸、 ク ェン酸等の有機酸を含む酸性の薬液である。 ブラシ洗浄後、 スピンリンスドライ ャで基板を乾燥させる。
乾燥した基板の表面に、 紫外線を照射する。 なお、 本実施例のようにスピンリ ンスドライヤで基板を乾燥させた後に紫外線を照射してもよいし、 乾燥処理と紫 外線照射処理とを同時に行ってもよい。
紫外線を照射した後、 アンモニアプラズマまたは水素プラズマを用いて、 銅配 線 1 5 Aの表面を還元する。 表面に酸化銅が形成されている場合には、 このブラ ズマ処理により酸化銅が除去される。
図 3に示すように、 絶縁膜 1 0の上に、 窒化シリコンからなる厚さ 5 0 nmの エッチングストッパ膜 （拡散防止膜） 2 0、 S i O Cからなる厚さ 1 0 0〜2 0 0 O n m程度の層間絶縁膜 2 1を、 C VDにより順番に形成する。 周知のデュア ルダマシン法により、 層間絶縁膜 2 1の厚さ方向の途中まで達する配線溝 2 2を 形成するとともに、 配線溝 2 2の底面の一部分に、 下層の銅配線 1 5 Aの上面ま で達するビアホ一ル 2 3を形成する。
ビアホール 2 3の底面と側面及び配線溝 2 2の底面と側面を覆う T a Nまたは T aからなるバリアメタル層 2 4、 及びビアホール 2 3及び配線溝 2 2の内部に 埋め込まれた銅配線 2 5を形成する。 バリアメタル層 2 4及び銅配線 2 5は、 第 1層目の配線層のバリアメタル層 1 4 A及び銅配線 1 5 Aの形成方法と同様の方 法で形成される。 銅配線 2 5を形成した後、 第 1層目の銅配線 1 5 Aの形成後の 工程と同様に、 基板表面の洗浄、 乾燥、 及び紫外線照射を行う。
同様の方法で、 第 3層目以上の配線を形成することができる。
図 4に、 上記実施例で使用される C M P、 洗浄、 及び乾燥装置の配置図を示す 。 以下、 C M P、 洗浄、 及び乾燥工程について、 より詳細に説明する。 ウェハ力 セット設置場所 5 0に複数のウェハカセット 6 0が設置されている。 ウェハカセ ット 6 0には、 図 1に示した金属膜 1 5が形成されたウェハが保持されている。 ウェハカセット 6 0に保持されているウェハを、 搬送装置によりウェハ受渡場 所 5 3まで移送する。 ウェハヘッドが、 ゥェ八受渡場所 5 3に移送されたウェハ を受け取り、 銅研磨用プラテン 5 1上まで移送する。 ここで銅膜の研磨及び水洗 を行う。 水洗されたウェハを、 ウェハヘッドがバリアメタル研磨用プラテン 5 2 上まで移送する。 ここで、 バリアメタル層の研磨及び水洗を行う。 水洗されたゥ ェハをウェハ受渡場所 5 3に戻す。
搬送装置が、 ウェハ受渡場所 5 3に戻されたウェハを、 洗浄装置 5 4に移送す る。 洗浄装置 5 4内に、 有機アルカリ洗浄装置 5 5、 有機酸洗浄装置 5 6、 及び スピンリンスドライヤ 5 7が配置されている。 有機アルカリ洗浄装置 5 5は、 例 えばベンゾトリアゾール （B TA) とテトラメチルアンモニゥムヒドロキシド ( TMAH) とを含有する薬液が満たされた処理槽を含む。 8丁八の濃度は0 . 0 5体積％であり、 TMAHの濃度は 0 . 2体積％である。 有機酸洗浄装置 5 6は 、 シユウ酸、 クェン酸等の有機酸を用いるブラシ洗浄装置である。
洗浄装置 5 4に移送されたウェハを、 有機アル力リ洗浄装置 5 5の薬液に浸漬 させる。 その後、 有機酸洗浄装置 5 6で、 有機酸を用いたブラシ洗浄を行う。 ブ ラシ洗浄後、 基板をスピンリンスドライヤ 5 7に設置する。
図 5に、 スピンリンスドライヤ 5 7の概略断面図を示す。 容器 7 0内にウェハ 保持アーム 7 1が配置されている。 ウェハ保持アーム 7 1は、 ウェハ 7 5を回転 可能に保持する。 ノズル 7 2が、 ウェハ保持アーム 7 1に保持されたウェハ 7 5 の表面に水洗用の水を吹き付ける。 ウェハ固定用アーム 7 1に保持されたウェハ 7 5の表面に対向する位置に、 キセノンランプ 7 3が取り付けられている。 キセ
' 7 3は、 波長 2 4 8 nmの光を含む紫外線を発光する。 ウェハ 7 5と ' 7 3との間隔は約 1 0 c mである。 有機酸によるブラシ洗浄が終了して、 スピンリンスドライヤ 5 7にウェハ 7 5 が設置されると、 ノズル 7 2からウェハ 7 5に水を吹き付けながらウェハ 7 5を 回転させることにより水洗する。 その後、 水の吹き付けを停止させ、 ウェハ 7 5 をスピン乾燥させる。 乾燥後、 紫外線ランプ 7 3を点灯させ、 ウェハ 7 5に紫外 線を照射する。
紫外線を照射されたウェハ 7 5は、 搬送装置により、 ウェハカセット設置場所 5 0に設置されているウェハカセットに戻される。
図 6に、 上記実施例による方法で銅配線を形成して、 洗浄、 乾燥、 及び紫外線 照射を行い、 約 1日放置した後のウェハ表面の走査型電子顕微鏡 (S E M) 写真 を示す。 紫外線の照射時間は 3 0秒とした。
写真中の濃い細い線が絶縁領域であり、 淡い太い線が銅配線である。 残留物は 観察されなかった。
図 7に、 紫外線照射を行うことなく約 1日放置したウェハ表面の S EM写真を 示す。 ウェハ表面に残留物が残っていることが分かる。 この残留物は、 洗浄液に 含まれる有機化合物の残渣と考えられる。
実施例による方法のように、 乾燥後に紫外線を照射すると、 残留物が分解され て、 ウェハ表面が清浄化されるものと考えられる。
上記実施例では、 キセノンランプを用いて紫外線を照射したが、 有機残留物を 分解することができる波長域の紫外線を放射する他の紫外線光源を用いてもよい 。 例えば、 水銀ランプ、 K r Fランプ、 蛍光ランプ等を用いてもよい。 紫外線の 波長が短くなりすぎると、 ウェハに形成されている半導体素子がダメージを受け る。 このため、 照射する紫外線が波長 1 9 O nmよりも短い成分を含まないよう にすることが好ましい。 また、 波長が長くなると、 有機残留物が分解しにくくな り、 照射時間を長くしなければならなくなる。 このため、 紫外線の波長を 1 9 0 〜4 0 0 n mとすることが好ましい。
紫外線の照射時間は、 1 5秒以上とすることが好ましい。 また、 照射時間を 6 0秒より長くしても、 残留物除去効果に大きな差は見られない。
また、 上記実施例では、 S i 0 Cからなる層間絶縁膜に銅配線を埋め込んだ基 板を例にとって、 表面の洗浄、 乾燥方法を説明したが、 実施例で示した洗浄、 乾 燥方法は、 他の絶縁材料からなる層間絶縁膜に、 銅以外の金属配線を埋め込んだ 基板の表面の洗浄にも適用することができる。 層間絶縁膜の材料として、 例えば
、 S i LK (ダウ 'ケミカル社の登録商標） 、 S i 02、 フッ素ドープ S i 02 等が挙げられる。 配線材料として、 銅を主成分とする合金等が挙げられる。 また、 上記実施例では、 CMP後の基板表面を TMAHや有機酸で洗浄したが 、 他の有機系洗浄液を用いて洗浄する場合に、 紫外線照射によって残留物を除去 する効果が期待できる。
以上実施例に沿つて本発明を説明したが、 本発明はこれらに制限されるもので はない。 例えば、 種々の変更、 改良、 組み合わせ等が可能なことは当業者に自明 であろう。

Claims

請 求 の 範 囲
1 . ( a ) 表面に絶縁領域と金属領域とが露出した基板の該表面を、 洗浄液を用 いて洗浄する工程と、
( b ) 洗浄された前記基板の表面に紫外線を照射する工程と
を有する半導体装置の製造方法。
2 . 前記工程 （a ) が、
表面に半導体素子が形成された半導体基板の表面上に第 1の絶縁膜を形成する 工程と、
前記第 1の絶縁膜に凹部を形成する工程と、
前記凹部内を埋め込むように、 前記第 1の絶縁膜の上に金属膜を堆積させるェ 程と、
前記金属膜を、 前記第 1の絶縁膜の表面が露出するまで化学機械研磨する工程 と
を含む請求項 1に記載の半導体装置の製造方法。
3 . 前記工程 （b ) が
前記基板の表面を水洗する工程と、
前記基板の表面に紫外線を照射しながら、 該基板を乾燥させる工程と を含む請求項 1または 2に記載の半導体装置の製造方法。
4. 前記工程 （b ) の後に、 さらに、
基板の表面を還元性雰囲気にさらして還元処理を行う工程と、
還元された前記基板の表面上に第 2の絶縁膜を形成する工程と
を含む請求項 1〜 3のいずれかに記載の半導体装置の製造方法。
5 . 前記基板の表面に露出した金属領域が銅または銅合金からなる配線である請 求項 1〜 4のいずれかに記載の半導体装置の製造方法。
6. 前記工程 （b) で照射する紫外線の波長域が 19 Onmよりも長い請求項 1 〜 5のいずれかに記載の半導体装置の製造方法。
7. ウェハを回転可能に保持するウェハ保持手段と、
前記ウェハ保持手段に保持されたウェハの表面に紫外線を照射する紫外光源と を有する製造装置。
8. さらに、 前記ウェハ保持手段に保持されたウェハの表面にリンス液を吹き付 けるノズルを有する請求項 7に記載の製造装置。
9. 前記紫外光源が、 波長 19 Onmよりも長い波長の紫外線を放射する請求項 7または 8に記載の製造装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007055124A1 (ja) * 2005-11-11 2007-05-18 Kyushu Institute Of Technology ポリシング加工方法及び装置
JP2007208142A (ja) * 2006-02-03 2007-08-16 Sharp Corp 半導体装置の製造方法
JP2008235608A (ja) * 2007-03-20 2008-10-02 Fujitsu Ltd 研磨方法及び研磨装置
JPWO2006126536A1 (ja) * 2005-05-25 2008-12-25 日本電気株式会社 半導体装置及びその製造方法
JP2013197255A (ja) * 2012-03-19 2013-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
WO2018145001A1 (en) * 2017-02-06 2018-08-09 Planar Semiconductor, Inc. Subnanometer-level light-based substrate cleaning mechanism
US10892172B2 (en) 2017-02-06 2021-01-12 Planar Semiconductor, Inc. Removal of process effluents
US10985039B2 (en) 2017-02-06 2021-04-20 Planar Semiconductor, Inc. Sub-nanometer-level substrate cleaning mechanism

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000279899A (ja) * 1999-03-29 2000-10-10 Shibaura Mechatronics Corp スピン処理装置及びその方法
JP2001293443A (ja) * 2000-04-11 2001-10-23 Shimada Phys & Chem Ind Co Ltd 基板洗浄装置および基板洗浄方法
JP2002050685A (ja) * 2000-07-31 2002-02-15 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000279899A (ja) * 1999-03-29 2000-10-10 Shibaura Mechatronics Corp スピン処理装置及びその方法
JP2001293443A (ja) * 2000-04-11 2001-10-23 Shimada Phys & Chem Ind Co Ltd 基板洗浄装置および基板洗浄方法
JP2002050685A (ja) * 2000-07-31 2002-02-15 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006126536A1 (ja) * 2005-05-25 2008-12-25 日本電気株式会社 半導体装置及びその製造方法
WO2007055124A1 (ja) * 2005-11-11 2007-05-18 Kyushu Institute Of Technology ポリシング加工方法及び装置
JP4956754B2 (ja) * 2005-11-11 2012-06-20 国立大学法人九州工業大学 ポリシング加工方法及び装置
JP2007208142A (ja) * 2006-02-03 2007-08-16 Sharp Corp 半導体装置の製造方法
JP2008235608A (ja) * 2007-03-20 2008-10-02 Fujitsu Ltd 研磨方法及び研磨装置
JP2013197255A (ja) * 2012-03-19 2013-09-30 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
WO2018145001A1 (en) * 2017-02-06 2018-08-09 Planar Semiconductor, Inc. Subnanometer-level light-based substrate cleaning mechanism
JP2020505783A (ja) * 2017-02-06 2020-02-20 プレイナー・セミコンダクター・インコーポレイテッド サブナノメートルレベルの光ベースの基板洗浄機構
US10892172B2 (en) 2017-02-06 2021-01-12 Planar Semiconductor, Inc. Removal of process effluents
US10985039B2 (en) 2017-02-06 2021-04-20 Planar Semiconductor, Inc. Sub-nanometer-level substrate cleaning mechanism
US11069521B2 (en) 2017-02-06 2021-07-20 Planar Semiconductor, Inc. Subnanometer-level light-based substrate cleaning mechanism
US11830726B2 (en) 2017-02-06 2023-11-28 Planar Semiconductor Corporation Pte. Ltd. Subnanometer-level light-based substrate cleaning mechanism

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