WO2004023552A1 - マルチチップ半導体装置およびテスト方法並びにシステム用基板 - Google Patents

マルチチップ半導体装置およびテスト方法並びにシステム用基板 Download PDF

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WO2004023552A1
WO2004023552A1 PCT/JP2002/009052 JP0209052W WO2004023552A1 WO 2004023552 A1 WO2004023552 A1 WO 2004023552A1 JP 0209052 W JP0209052 W JP 0209052W WO 2004023552 A1 WO2004023552 A1 WO 2004023552A1
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wiring
chip
semiconductor
test
switching means
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PCT/JP2002/009052
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Masayuki Sato
Isao Shimizu
Kenichi Tonomura
Original Assignee
Renesas Technology Corp.
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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    • H05K1/0289—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns having a matrix lay-out, i.e. having selectively interconnectable sets of X-conductors and Y-conductors in different planes

Definitions

  • Still another object of the present invention is to provide a substrate for an electronic system that can be used for configuring a plurality of multichip devices having different system configurations or for testing a semiconductor chip.
  • a semiconductor chip can be formed with a high dielectric constant material to form an insulating film that insulates between wirings, thereby enabling high-speed operation of a circuit. Since the connection can be made with the wiring formed on the substrate, a multi-chip device with less noise and signal interference due to the coupling capacitance of the wiring can be realized.
  • FIG. 1 is a plan view showing an embodiment of a package case constituting a multichip module to which the present invention is applied.
  • FIG. 3 is an explanatory diagram showing an example of the internal structure of the substrate of FIG.
  • FIG. 5 is an enlarged cross-sectional view showing a state where the multichip module of the embodiment is assembled.
  • FIGS. 6A and 6B show specific examples of switch elements constituting a cross-point switch circuit suitable when the substrate is made of a low dielectric constant material.
  • FIG. 6A is a front sectional view, and FIG. It is sectional drawing.
  • FIGS. 7A and 7B show specific examples of switch elements constituting a cross point switch circuit suitable for a case where the substrate is made of a semiconductor crystal. FIG. It is sectional drawing.
  • Fig. 13 shows a magnetizing device that can be turned on and off when the magnetic switch element that composes the cross-point switch circuit in Fig. 3 is a switch element with a structure as shown in Figs. 11 and 12. It is a schematic structure figure showing an example.
  • FIG. 14 is a block diagram showing an application system having an analog circuit as an example of a system suitable for applying the multichip module of the present invention.
  • FIG. 15 is a flowchart showing a procedure of a test method of the multichip module of FIG. 1 to which the present invention is applied.
  • FIGS. 1 and 2 show one embodiment of a multichip module to which the present invention is applied.
  • Figures 1 and 2 show the state before assembly as a module. (With the case and cap open).
  • a CPU central processing unit
  • static RAM random access memory
  • dynamic RAM random access memory
  • custom logic chip 240 such as user logic circuit that configures the logic function required by the user
  • FPGA field 'programmable' gate ⁇ Array
  • the semiconductor chip 200 constituting the module is not limited to these, and may be another chip such as a DSP (digital signal processor), a DMA controller, an A / D conversion circuit, or a D / A conversion circuit.
  • each of the internal wirings 113 arranged in a lattice pattern and each of the internal wirings 113 is formed inside the substrate 110, that is, between any layers of the substrate having a laminated structure of a plurality of insulator layers.
  • a contact point switch circuit 114 which is provided at a point and which can connect arbitrary wirings in the up, down, left, right, or diagonal directions in the figure.
  • the wiring connecting between the semiconductor chips is provided on the substrate 110 made of a low dielectric constant material such as epoxy resin or ceramic. Since the coupling capacitance is small, noise can be transmitted from one wiring to another wiring due to crosstalk, and distortion due to interference between signals can be suppressed.
  • the substrate 110 has a grid-like internal wiring 113 and a cross-point switch circuit 114 provided at each intersection of the internal wiring 113, any one or a plurality of chips are provided. Can be used to construct a test circuit that tests other chips, thereby allowing the chip that constitutes the module to be tested without using a sophisticated tester.
  • the cross point switch circuit 114 is provided at the intersection of the vertical signal lines Ly 1, Ly 2 and the horizontal signal lines LX 1, Lx 2, Switch SW1 that can connect and disconnect between the signal lines Ly1 and Ly2 in the opposite direction, switch SW2 that can connect and disconnect between the horizontal signal lines LX1 and LX2, and the signal line in the vertical direction
  • Switch SW1 that can connect and disconnect between the signal lines Ly1 and Ly2 in the opposite direction
  • switch SW2 that can connect and disconnect between the horizontal signal lines LX1 and LX2
  • the signal line in the vertical direction A switch SW3 that can connect and disconnect between Ly1 and the horizontal signal line LX1, and a switch SW4 that can connect and disconnect between the vertical signal line Ly1 and the horizontal signal line LX2 Between the vertical signal line Ly2 and the horizontal signal line LX2 and the switch SW5, which can be separated, between the vertical signal line Ly2 and the horizontal signal line Lx1 And a switch SW6 that can be connected and disconnected.
  • a control line for setting the off state and a signal line RRL meandering around each switch are release lines for releasing the on / off state of the switches SW1 to SW6.
  • all of the cross point switch circuits 114 shown in FIG. 3 are constituted by a circuit composed of six switches SW1 to SW6 as shown in FIG. Instead, a circuit having only the switches SW1 and SW2 among the switches SW1 to SW6 may be arranged at a certain intersection, and a circuit having the switches SW3 to SW6 among the switches SW1 to SW6 may be arranged at the adjacent intersection. . Similarly, a cross-point switch circuit composed of other combinations of the switches SW1 to SW6 is also conceivable.
  • FIG. 5 shows a cross-sectional structure of the multichip module of the embodiment.
  • the same reference numerals as in FIG. 2 denote the same members or parts.
  • the substrate 110 is provided with four layers of internal wiring 113.
  • Lxl, Lx2 and SXI, SX2, SX3 ... are on the same wiring layer
  • Lyl, Ly2 and SY1, SY2, SY3 ... are on the other.
  • the same wiring layer is used, and the wiring connecting the release line RRL and the chip is formed by another wiring layer.
  • FIG. 6 shows a specific example of the switches SW1 to SW6 constituting the cross-point switch circuit 114 suitable when the substrate 110 is made of a low dielectric constant material such as an epoxy resin.
  • 6A is the same front sectional view as FIG. 5, and
  • FIG. 6B is a plan sectional view.
  • FIG. 7 shows a specific example of the switches SW1 to SW6 constituting the cross-point switch circuit 114 suitable when the substrate 110 is made of a semiconductor crystal.
  • 7A is a front sectional view same as FIG. 5, and
  • FIG. 7B is a plan sectional view.
  • a void 1 18 is formed in the insulator layers 1 16 a and 1 16 b, and a pair of internal wirings 1 1 4 are formed in the void 1 18.
  • a, 114b protrude from the left and right, and are opposed to each other with their tips slightly apart.
  • Ferromagnetic layers MG 1 and MG 2 are formed on the opposing surfaces of the internal wirings 114 a and 114 b, respectively.
  • the structure shown in FIG. 7 is a structure suitable for being formed by combining deposition and etching of an insulator layer or a conductor layer on a crystal substrate by a known semiconductor manufacturing technique.
  • the insulator layers 116a and 116b are deposited on a substrate made of a semiconductor crystal by a known CVD method (chemical vapor deposition method), a plasma CVD method, or the like.
  • 4a and 114b are formed by removing excess portions of the conductor layer deposited by a CVD method, a sputtering method, or the like by a known plasma etching method, reactive ion etching, or the like.
  • the ferromagnetic layers MG 1 and MG 2 can be formed by deposition and etching in the same manner as the internal wirings 114 a and 114 b, but strong at the tips of the internal wirings 114 a and 114 b.
  • a magnetic material may be applied to form the MG 1 and MG 2 layers.
  • the semiconductor crystal may be a single crystal or a polycrystal.
  • switches having the structure shown in FIG. 6 or FIG. 7 are used as the switches SW1 to SW6 constituting the cross point switch circuit of FIG. 4, one of the control lines SX1, SX2 and SX3 is used.
  • One of the SY 1, SY 2, SY 3 By selecting one of them and passing a current in a predetermined direction, the ferromagnetic layer MG 1 at the tip of the internal wiring 1 1 4a, 1 1 4b located at the intersection of the selected control line is selected. , MG 2 can be magnetized.
  • the magnetic field generated when a current in a predetermined direction is passed through both control lines is strengthened mutually near the ferromagnetic layers MG 1 ′ MG 2 so that they pass near the switch.
  • MG 2 can be magnetized in a predetermined direction, and the ferromagnetic layers MG 1, MG 2 are arranged so as not to be magnetized even if a current flows only in one of the control lines passing near the MG 2.
  • the ferromagnetic layers MG 1 and MG 2 at the tips of the internal wirings 114 a and 114 b located at the intersections of the selected control lines can be magnetized.
  • the switches are magnetized and the ferromagnetic layers MG1 and MG2 are attracted to each other, and the internal wirings 114a and 114b are turned on and turned on. Set.
  • an alternating magnetic field can be generated by passing an alternating current through the release line RRL to demagnetize the ferromagnetic layers MG 1 and MG 2 of all the magnetic switches.
  • the switch in which the ferromagnetic layers MG1 and MG2 are demagnetized returns to the original state by returning the internal wirings 114a and 114b to elasticity and returns to the off state.
  • the cross point switch circuit of the present embodiment can connect or disconnect desired signal lines, in the circuit of FIG. 3, a test is performed by connecting terminals of arbitrary chips. After that, it is possible to easily change the system such that the connection is changed and the system is reconfigured to a desired system.
  • FIG. 8 shows another example of a cross point switch circuit 114 suitable for the case where the substrate 110 is made of a semiconductor crystal such as silicon.
  • This embodiment uses a nonvolatile storage element composed of a MOS FET having a floating gate used in flash memory or the like as a switch element constituting a cross point switch circuit 114, as shown in FIG. Switches SW1 to SW6 are replaced with two non-volatile memory elements in series. Have.
  • non-volatile memory elements F 11 and F 12 in series form are provided between the vertical signal lines Ly 1 and Ly 2, and the horizontal signal lines LX 1 and LX 2
  • the non-volatile memory elements F 21 and F 22 in the serial form are interposed between them, and the non-volatile memory elements F in the serial form are interposed between the vertical signal line Ly 1 and the horizontal signal line LX 1.
  • the non-volatile memory elements F51, F52 in a serial form are connected between the y2 and the horizontal signal line Lx2, and the vertical signal line Ly2 and the horizontal signal line Lx1 are connected. Between them, series-connected nonvolatile memory elements F 61 and F 62 are provided.
  • two non-volatile memory elements are provided in series between each signal line.
  • one element may be provided between each signal line.
  • the two non-volatile memory elements in the series configuration can be selected by setting only one of the control lines SX 1 to SX 4 and SY 1 to SY 4 that are orthogonal to each other to the selected level. Or one set of non-volatile storage elements. If only one non-volatile storage element is provided between each signal line and one of the non-volatile storage elements is selected, another control is performed for each non-volatile storage element at each intersection. It becomes necessary to provide wires, and the number of control wires becomes very large.
  • connection switching means between the signal lines is constituted by using the two nonvolatile storage elements in series, and any one of the storage elements is provided by the orthogonal control lines SX1 to SX4 and SY1 to SY4.
  • the writing (injection of charges into the floating gate) of the storage information that is, the writing of the connection information to the plurality of storage elements in the same row or column is not performed.
  • the control lines SX1 and P41 are connected to each other.
  • the cell regions WL 1 and WL 2 are formed in two rows on the substrate surface so as to be parallel to the vertical control lines SY 1 and SY 2.
  • the storage elements eg, F32 and F41
  • the storage elements whose gate terminals are connected to the direction control line SX are formed on the above-mentioned separate roll-up areas WL1 and WL2 formed vertically.
  • storage elements in the same column connected to different horizontal control lines are formed on the same cell region formed in the vertical direction.
  • F32, F22, and F61 are formed on the well WL1
  • F41, F11, and F52 are formed on the well WL2.
  • the storage element whose threshold voltage has been lowered as described above is used, and a high-level voltage is applied to the gate terminal of the storage element using a control line (SX system), and the storage element is used.
  • a write voltage is applied to the control line (SY system) to which the gate of the storage element that is paired is connected, and a potential difference is applied between the signal lines to be connected, and a drain current flows.
  • the threshold voltage is lowered by injecting hot carriers generated in the channel into the floating gate.
  • the threshold voltage of the storage element forming the pair can be reduced similarly to the other storage element.
  • the threshold voltage of one of the six nonvolatile memory elements is selectively reduced has been described. It is also possible to increase the threshold voltage of the semiconductor device so that only the increased device is turned on in the normal operation state. Furthermore, by selectively changing the threshold voltage of six sets of two or three sets of non-volatile memory elements, one signal can be branched to a plurality of signal lines, or conversely, a wired logic of a plurality of signals can be used. It is also possible to adopt a configuration in which the signal is transmitted as a sum signal.
  • FIG. 9 shows a nonvolatile memory constituting the cross point switch circuit 114. An example of the structure of the elements F11 to F62 is shown.
  • reference symbol S UB denotes a substrate made of a semiconductor crystal such as silicon
  • WL denotes a cell region having a different conductivity type or impurity concentration from the substrate formed on the substrate surface
  • FL denotes an insulating film on the substrate S UB (shown in FIG.
  • a floating gate consisting of a conductive layer formed through the) and CG are control gates connected to the control lines SX and SY.
  • the floating gate FG and the control gate CG are also separated by an insulating film (not shown).
  • the conductivity type of the substrate SUB is N-type
  • the conductivity type of the cell region WL is P-type.
  • S RC and DRN are self-aligned technologies.
  • the source and drain of the MOS FET are composed of a high concentration diffusion layer formed on the surface of the substrate S UB on both sides of the floating gate FG. Area.
  • FIG. 10 shows an example of a peripheral circuit for enabling connection information to be written to the nonvolatile storage elements F 11 to F 62 that constitute the cross point switch circuit 114.
  • the selection line SX 1 to which the gates of the nonvolatile storage elements F 12, F 21,... Of the plurality of connection switching means arranged in the horizontal direction are connected.
  • SX 2, SX 3, SX 4... are connected to an X-switch decoder XS-DEC.
  • One end of the selection lines SY1, SY2, SY3, SY4,... Connected to the gates of the nonvolatile storage elements F11, F42,.
  • the decoder XS—DEC decodes the address signal XAD input from the outside of the chip and sets one of the select lines SX 1, SX 2, SX 3, SX 4,. I do.
  • the decoder YS-DEC decodes an address signal YAD input from outside the chip and selects one of the selection lines SY1, SY2, SY3, SY4,. Is set to the selection level.
  • the decoders XS-DEC and YS-DEC operate normally after the setting of the connection switching means is completed by writing to each nonvolatile element. During operation, it is configured so that all the select lines SX1, SX2, SX3, SX4 ... and SY1, SY2, SY3, SY4 ... can be set to high level (or low level). ing.
  • FIG. 1 0 Select line SX i shows a peripheral circuit relating SY j c signal line L xi, with respect to the feed system of L yj Oyopi Ueru WL j, or provided the same decoders, This can be dealt with by a method such as providing a pad to which a direct voltage is applied.
  • the nonvolatile memory elements at the intersections of the signal lines constituting the cross point switch circuit are all erased, that is, turned off before writing is started. Then, in that case, the signal lines of the variable wiring circuit are separated from each other, and it is difficult to immediately write to the nonvolatile memory element at the center of the chip. Therefore, writing to each nonvolatile memory element on the chip may be performed in order from the one at the corner of the chip.
  • FIG. 11 shows another embodiment of the switches SW1 to SW6 constituting the cross-point switch circuit 114 suitable when the substrate 110 is made of a low dielectric constant material such as epoxy resin ceramic.
  • FIG. 12 shows another embodiment of the switches SW1 to SW6 suitable when the substrate 110 is made of a semiconductor crystal such as silicon.
  • (A) is a front sectional view
  • (B) is a plan sectional view.
  • control lines SX1, SX2, SX3 ... and SY1, SY2, SY3 ... shown in Fig. 4 and the release line RRL need not be provided. It is.
  • the surrounding insulating films 116 are shown as an integral part regardless of the difference in the forming process. The fact that they are integrally shown does not mean that they are formed at the same time, but they are actually a laminated structure as in FIGS. 6 and 7. If the substrate is made of ceramic, a micro-relay sealed between glass can be assembled before sintering and sintered at low temperature to produce a substrate containing the relay.
  • the magnetic switch of the embodiment of FIG. 6 is the magnetic switch of FIG. 6, and the magnetic switch of FIG. It has a similar configuration to the magnetic switch of FIG.
  • At least one of the internal wirings 114a and 114b (on the side far from the ferromagnetic piece MGP) is formed of a conductive magnetic material.
  • the internal wirings 114a and 114b are drawn to the ferromagnetic piece MGP and come into contact with the ferromagnetic piece MGP by the same principle as that of the reed switch. As a result, the conductive state is established.
  • a ferromagnetic piece MGP is provided on the upper wall or side wall of the empty space 1 18, and the internal wirings 1 14 a and 1 14 b are formed of a non-magnetic material, and a magnetic material layer is formed at one of the tips. May be provided.
  • the device shown in FIG. 13 includes a magnetic head MH and a control device CPC for controlling the magnetic head MH.
  • the magnetic head MH is brought close to one of the magnetic switches on the substrate 110 which is to be turned on. Then, a current is passed through the head to generate lines of magnetic force to magnetize the ferromagnetic piece MGP.
  • the positioning of the head is performed for the positioning provided on the substrate 110. If the mark MK is used to determine the position of the head by using it as the base point, accurate positioning can be easily performed. Further, the head may be moved by controlling a motor for moving the arm holding the head in the X direction and a motor for moving the head in the Y direction (both not shown). An XY stage that can move in the X and Y directions may be used as the table to be placed. In this way, the on / off state of the magnetic switch is set.
  • FIG. 14 shows an application system having an analog circuit as an example of a system suitable for applying the multichip module of the present invention.
  • This application system along with the CPU, SRAM, and MMU, processes read signals from the medium and generates write signals in a PRML (partial, response, maximum, like-like) format in magnetic storage such as a hard disk.
  • a / D conversion circuits A / C and D / A conversion circuits D AC and a digital / signal / processor DSP for performing operations for processing analog signals are implemented as separate semiconductor integrated circuits on separate semiconductor chips. Each chip was housed in one package case, and a substrate as shown in Fig. 2 or Fig. 3 having a grid-like wiring 113 and a cross-point switch circuit 114 was joined to form a module. Things.
  • the PRML circuit uses an automatic gain control amplifier 321 to amplify the read signal from the read magnetic head 311 and a noise frequency from the amplified signal.
  • Cryptographic processing circuit 3 2 4 (DEQ) Encoder & decoder 3 25 that encodes write data and decodes read data, and signal processing that performs signal processing such as converting write data to analog signals Necessary for the operation of the circuit 3 2 6, the write amplifier 3 2 7 that drives the magnetic head 3 12 for writing, the AD conversion circuit 3 2 3 (AD C) and the encryption processing circuit 3 2 4 (DEQ) PLL that generates the clock signal Locked loop)
  • the circuit consists of 3 2 8 etc.
  • the circuit block of the PRML type circuit the cryptographic processing circuit 324 (DEQ), and the DA conversion of the encoder & decoder 325 and the signal processing circuit 326
  • DEQ digital signal processor
  • a DA converter circuit 411 and an AD converter circuit 4 12 for testing the filter circuit 3 2 and an analog signal for testing the AD converter circuit 3 2 3 are generated.
  • Test AD converter circuit 4 14 for measuring analog output voltage, FFT (fast Fourier transform) circuit 4 15 for frequency analysis, etc. Is provided.
  • PRML circuits are often configured as a system LSI on one semiconductor chip. In that case, to test whether analog circuits such as the DA conversion circuit 411 and the AD conversion circuit 412 have the desired characteristics, it is necessary to provide signal lines and pads for extracting output signals outside the chip.
  • FIG. 8 In a switch circuit using MOSFET as shown in Fig. 8, the signal level This is because logic down does not cause a problem in a logic test that determines "1" or "0", but is not suitable for transmitting analog signals.
  • step S it is checked whether the FPGA 250 operates normally, and it is determined whether or not there is a defect. If there is a defect, the defect is avoided (step S). 1 to S 3).
  • a test circuit (AL PG) for testing the SRAM 250 is constructed in the portion of the FPGA 250 excluding the above-mentioned defective part, and the FPGA 250 is connected to the SRAM 220
  • the tests of the SRAM 220 are sequentially executed (steps S4 and S5).
  • a test circuit for testing the custom logic circuit 240 and the CPU 210 in the portion of the FPGA 250 excluding the defect described above (Logic tester) is constructed, and the cross-point switch circuit 114 is set to connect the FPGA 250 to the custom logic circuit 240 and the CPU 210, and then the custom logic circuit 240 is set. Then, the CPU 210 test is executed (steps S6 to S8). At this time, a test pattern or a test pattern generation program is stored using the SRAM 220 that has already been inspected.
  • a test circuit (AL PG) for testing the DRAM 230 is constructed in the portion of the FPGA 250 excluding the above-mentioned defective portion, and the FPGA 250 and the After setting the cross point switch circuit 114 so as to connect the DRAM 230, the DRAM 230 test is executed sequentially (steps S9, S10).
  • the defective address is stored in the SRAM 220 or an external storage device, and then the defective bit is determined by using a redundant circuit provided in the DRAM 230.
  • a rescue program for rescue is read into the CPU 210, and the crosspoint switch circuit 114 is set so as to connect the CPU 210 and the DRAM 230. After that, the program is executed by the CPU 210 to perform bit relief (steps S11 and S12).
  • step S13 a part of the custom logic such as user logic is configured in the portion excluding the defective part in the FPGA 250 (step S13), and the crossover is performed so as to configure the original system.
  • the point switch circuit 114 is reset, and the chips are connected so as to form a legitimate system to complete a multichip module (step S14).
  • step S14 After constructing the normal system of the multichip module, a test is performed to determine whether or not the system operates normally, and those that are determined to be normal are shipped as non-defective products (steps S15 and S16).
  • step S13 the data that constitutes the user logic so as to avoid the defect using the information indicating the defect obtained in step S1 is stored in the FPGA 250.
  • the desired logic is formed by writing to the connection information storage memory cell.
  • each chip constituting the multi-chip module is tested and a multi-chip module having a desired function is constructed.
  • the test of other chips such as RAM 220, DRAM 230, and CPU 210 is executed by a test circuit configured to avoid a defective portion in the FPGA 250. Therefore, highly reliable test results can be obtained without using a sophisticated external tester.
  • the chip when a chip having an irreparable defect is detected, the chip may be replaced with another equivalent chip, thereby improving the yield.
  • the custom logic is configured in the FPGA250, eliminating unnecessary chips and installing a test circuit. Large size can be suppressed.
  • the intersections of the grid-like wiring 1 13 and each wiring A cross-point switch circuit 114 is provided in the circuit board to configure a system that can be configured as desired.
  • a test circuit can be configured by connecting the chips housed in the package case 100 or a module.
  • the circuit may be configured as a board dedicated to each module provided with only the wiring that can be switched to one of the original systems and the cross point switch circuit 114.
  • the substrate As described in the above embodiment, although unnecessary wiring and elements are generated, a versatile substrate that can be used for a plurality of multi-chip modules having different system configurations can be obtained. There is an advantage that the cost can be reduced and the substrate can be provided to the market as an independent product.
  • the board is configured as a board for a specific module as described above, it is possible to design the module in accordance with the size of the module, to reduce the size of the module, and to use unnecessary wiring and Since the number of elements is significantly reduced, the cost can be lower than that of the above-mentioned general-purpose substrate depending on the number of manufactured elements.
  • the substrate having the cross-point switch circuit provided at the intersection of the lattice-shaped wiring and the wiring in the above-described embodiment can be used as an aging board for mounting a semiconductor chip to be tested in a test device such as aging.
  • the test can be executed simultaneously with the aging test, reducing the burden on the tester. In addition to the reduction, testing with a simple tester becomes possible.
  • the semiconductor chip to be tested is a memory by using the above substrate, a method already proposed by the present inventors (International Publication WO01-37285), etc. This makes it possible to configure a test circuit with any memory on the substrate and test another memory with the test circuit.
  • the terminals of any of the chips can be connected to the wiring and cross point switch circuit on the board. It is also possible to pull out the module through the module and perform a test for each chip with an external tester. Test the entire system In order to increase the failure detection rate, a huge number of test patterns are required. However, if the test is performed for each chip, the number of test patterns is much smaller and the test time is reduced. Industrial applicability
  • the present invention can also be used for electronic devices configured on a printed wiring board such as a memory module.

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Description

明 細 書 マルチチップ半導体装置およびテス ト方法並びにシステム用基板 技術分野
本発明は、 複数の半導体チップで構成された半導体装置およびそのテスト技術 に関し、 例えば複数の半導体チップが 1つの基板上に実装されパッケージ内に封 入されてなるマルチチップモジュールおよぴ複数のシステムに対応可能なシステ ム用基板に利用して有効な技術に関するものである。 背景技術
近年、 1つの半導体チップ上に C P U (中央処理ユニット） やメモリ、 カスタ ムロジックなど搭載したシステム L S Iと呼ばれる L S Iの開発が盛んに行なわ れている。 一方、 半導体の微細化技術は年々進化しており、 近年においては 0 . 3 μ mのようなサブミクロン技術が確立され、 現在は 0 . 1 m以下の微細化技 術の研究が行なわれつつある。 システム L S Iはこのような半導体の微細化技術 に支えられて進展している。
ところが、 半導体の微細化が進むにつれ MO S トランジスタの高速化の観点か ら高誘電率の絶縁膜の開発の重要生が高まる一方で、 配線のカツプリング容量に よるノィズゃ信号の干渉を抑えるには配線間の絶縁膜として低誘電率の材料を用 いるのが有効であり、 低誘電率の絶縁膜の開発も重要であることが明らかになり つつある。 しかし、 1つの半導体チップ上に高誘電率の絶縁膜と低誘電率の絶縁 膜を形成することはプロセス的に困難であるため、 現在の技術の延長上ではシス テム L S Iの大規模化および高速化には自ずと限界があることも分かって来た。
ところで、 低誘電率の材料としてはエポキシ樹脂やセラミックなどが知られて おり、 従来、 かかる材料から成る絶縁基板に配線を形成したプリント配線基板上 に複数のチップを実装したマルチチップモジュールと呼ばれるデバイスが知られ ている。 マルチチップモジュールにおいては、 チップ間を接続するグローバル配 線は低誘電率の基板上もしくは基板内部に形成し、 チップ内のローカル配線は高 誘電率の絶縁膜上に形成することにより、 M O S トランジスタの高速化と配線間 のカップリング容量によるノイズや信号の干渉の低減という 2つの要求を満たす ことができる。 従って、 今後システム L S I と共に複数の半導体チップを 1つの パッケージに封入してシステムを構成するマルチチップデバイスの開発が進めら れるものと考えられる。
しかしながら、 複数の半導体チップで構成されるシステムにあっては、 1つ 1 つの半導体チップが正常に動作するか否か検查するテス トの他に、 システムとし て組み立てた状態でシステムが正常に動作するか否か検査するテストが不可欠と なり、 テストに要する時間の増加とそれによるコス トの上昇が見込まれるという 課題があることが明らかとなった。 一方において、 半導体集積回路が大規模化す るとチップの奥部の回路をテストすることが困難になると共に、 アナログ回路を 内蔵したチップではアナログ回路のテストのために信号線を設けると、 その信号 線によって回路の特性が変化してしまうという問題がある。
なお、 半導体チップのテスト技術としては、 テスタと呼ばれる装置によるテス トの他に、 チップ内部にスキャンパスを設けてテストする D F T (デザイン ' フォー 'テスタピリティ） と呼ばれる技術やチップ内に A L P G (ァルゴリズ ミック ·パターン .ジェネレータ） などからなるテスト回路を設けて自己テスト を可能にする B I S T (ビルト 'イン 'セルフ ' テス ト） と呼ばれる技術が知ら れている。 また、 近年、 ウェハのスクライズエリアにテスト回路や配線を設けて ウェハ上でテストする技術や、 エージングボードなどのボード上にテスト回路を 構成してテストする技術も提案されている。
また、 配線基板上に複数のスィツチ素子をマトリックス状に配置して配線経路 を切り替え可能にしてシステムのテストを行なえるようにしたテスト構造を設け た配線基板に関する発明がある （特開平 7 _ 1 7 0 0 3 8号公報） 。
本発明の目的は、 高速化動作が可能で配線のカツプリング容量によるノイズ や信号の干渉の少ないマルチチップデバイスを提供することにある。
また、 本発明の他の目的は、 テストに要する時間を短縮することができるマ ルチチップデバイスのテスト方法を提供することにある。
本発明のさらに他の目的は、 システム構成の異なる複数のマルチチップデバ イスを構成したり、 半導体チップのテストに使用することができる電子システ ム用基板を提供することにある。
この発明の前記ならぴにそのほかの目的と新規な特徴については、 本明細書の 記述および添附図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、 下記の通りである。
すなわち、 複数の半導体チップを保持可能なパッケージケースと、 該パッ ケージケースに保持された半導体チップと、 該半導体チップと電気的に接続さ れる配線およぴ該配線の交点に設けられて任意の配線同士を接続可能な配線経 路切替手段としてのクロスボイントスィツチ回路が設けられ前記パッケージ ケースに接合される低誘電体材料などからなる絶縁基板とにより、 マルチチッ プデパイスを構成するようにしたものである。
上記した手段によれば、 半導体チップは高誘電率材料で配線間を絶縁する絶 縁膜を形成することができるため回路の高速動作が可能である一方、 半導体 チップ間は低誘電体材料などからなる基板上に形成された配線で接続すること ができるため、 配線のカップリング容量によるノイズや信号の干渉の少ないマ ルチチップデバイスを実現することができる。
また、 基板には任意の配線同士を接続可能な配線経路切替手段が設けられて いるため、 基板上に正規の配線とそれ以外の例えばテスト回路を構成可能にす る配線とを設けておくことにより、 デバイスを構成する各半導体チップをそれ ぞれ独立にテス トすることができると共に、 システムとしてのテス トも可能で あるため、 テストを容易化することができテスト時間を短縮することができる。 また、 基板上にある半導体チップを用いてテスト回路を構成し、 該テスト回路 で他のチップをテストすることも可能となり、 高機能のテスタを使用せずにテ ストを行なうことができる。
また、 本願の他の発明は、 互いに交差するように配置された複数の配線およ び該配線の交点に設けられて任意の配線同士を接続可能な配線経路切替手段を 備えた基板において、 上記配線経路切替手段を構成するスィツチ素子として、 互いに自由端が所定の間隔をおいて対向配置された一対のリード状配線と、 該 リ一ド状配線の先端もしくはその近傍に設けられた磁性体片とからなり、 前記 磁性体片が磁極を有するか否かでスィ ツチのオン、 オフ状態が設定可能に構成 された素子を用いるようにしたものである。
上記した手段によれば、 基板上に異なる機能もしくは個数の半導体チップを 搭載して配線交点にあるスィッチ素子の状態を設定することにより、 異なるシ ステムを構築することができる汎用性の高い基板を実現することができる。 ま た、 システムを構築する前に基板上の半導体チップでテスト回路を構成して、 他の半導体チップをテストしたり、 任意の半導体チップのテスト用基板として 使用することも可能となる。 図面の簡単な説明
図 1は、 本発明を適用したマルチチップモジュールを構成するパッケージケー スのー実施例を示す平面図である。
図 2は、 本発明を適用したマルチチップモジュールを構成するキヤップ兼用基 板の一実施例を示す裏面図である。
図 3は、 図 2の基板の内部構造の一例を示す説明図である。
図 4は、 図 2の基板に設けられるクロスポイントスィツチ回路の一実施例を示 す回路図である。
図 5は、 実施例のマルチチップモジュールを組み立てた状態を示す断面拡大図 である。
図 6は、 基板が低誘電率材料で構成されている場合に好適なクロスポィントス イッチ回路を構成するスィッチ素子の具体例を示すもので、 （A) は正面断面図、 ( B ) は平面断面図である。 図 7は、 基板が半導体結晶で構成されている場合に好適なクロスボイントス イッチ回路を構成するスィッチ素子の具体例を示すもので、 （A) は正'面断面図、 ( B ) は平面断面図である。
図 8は、 基板が半導体結晶で構成されている場合に好適なクロスボイントス イッチ回路の他の構成例を示す回路図である。
図 9は、 図 8のクロスポイントスィツチ回路を構成するスィツチ素子として使 用される不揮発性記憶素子の具体例を示す断面図である。
図 1 0は、 図 8のクロスポイントスィツチ回路を構成する不揮発性記憶素子 へ接続情報の書込みを可能にするための周辺回路の一例を示す回路構成図であ る。
図 1 1は、 基板が低誘電率材料で構成されている場合に好適なクロスポイント スィッチ回路を構成するスィッチ素子の他の具体例を示すもので、 （A) は正面 断面図、 （B ) は平面断面図である。 '
図 1 2は、 基板が半導体結晶で構成されている場合に好適なクロスポイントス イッチ回路を構成するスィッチ素子の他の具体例を示すもので、 （A) は正面断 面図、 （B ) は平面断面図である。
図 1 3は、 図 3のクロスポィントスィツチ回路を構成する磁気スィツチ素子 が図 1 1や図 1 2のような構造のスィッチ素子である場合にオン、 オフ状態設 定を可能にする磁化装置の一例を示す概略構成図である。
図 1 4は、 本発明のマルチチップモジュールを適用して好適なシステムの一例 として、 アナログ回路を有する応用システムを示すプロック構成図である。
図 1 5は、 本発明を適用した図 1のマルチチップモジュールのテスト方法の手 順を示すフローチヤ一トである。 発明を実施するため最良の形態
以下、 本発明の好適な実施例を図面に基づいて説明する。
図 1およぴ図 2には、 本発明を適用したマルチチップモジュールの一実施例 を示す。 なお、 図 1およぴ図 2は、 モジュールとして組み立てる前の状態 (ケースとキャップを開いた状態） を示す。
図 1において、 1 0 0は合成樹脂など任意の材料で形成され複数の半導体 チップを保持可能なパッケージケースで、 このパッケージケース 1 0 0には保 持するチップの外形とほぼ同一の形状の凹部が所定の配置で複数個形成され、 各凹部内に半導体チップ 2 0 0が収納されている。 このとき、 各チップはボン ディングパッドなど他のチップや端子と電気的な接続を図るために設けられる 接続部を上向きにしてパッケージケース 1 0 0の凹部 （図 5の符号 1 2 0参 照） に収納される。
特に制限されるものでないが、 この実施例では、 モジュールを構成する半導 体チップ 2 0 0の一例として C P U (中央処理ユニット） 2 1 0ゃスタティッ ク R AM (ランダム · アクセス · メモリ） 2 2 0、 ダイナミ ック R AM 2 3 0、 ユーザが要求する論理機能を構成するユーザ論理回路のようなカスタム論理 チップ 2 4 0、 ユーザが任意に論理を構成可能な F P G A (フィールド 'プロ グラマブル 'ゲート · アレイ） 2 5 0が示されている。 モジュールを構成する 半導体チップ 2 0 0はこれらに限定されるものでなく、 D S P (ディジタル . シグナル ·プロセッサ) や D MAコントローラ、 A D変換回路、 D A変換回路 など他のチップであってもよい。
上記スタティック R AM 2 2 0およびダイナミック R AM 2 3 0は、 ァドレ ス信号が与えられたときに対応するメモリセルを選択するァ ドレスデコーダ等 のメモリ周辺回路を含む。 さらに、 ダイナミック R AM 2 3 0は、 非アクセス 時間が長くなってもメモリセルの情報電荷が失われないように周期的に疑似選 択するリ フレッシュ制御回路を含む。 また、 特に制限されるものでないが、 ダ ィナミック R AM 2 3 0には、 メモリアレイ内に欠陥ビットがあった場合にそ の欠陥ビットを含むメモリ行もしくはメモリ列を予備のメモリ行もしくは予備 のメモリ列と置き換えるいわゆる冗長回路がそれぞれ設けられている。
図 2は、 上記パッケージケース 1 0 0に接合されるキャップを兼用した基板 1 1 0の裏面すなわち図 1のパッケージケース 1 0 0に接合される面を示す。 この . 1 0は、 エポキシ樹脂やセラミ ックのような低誘電率材料またはシリ コン などの半導体結晶で形成される。 基板 i 1 0の裏面には、 前記パッケージケース
1 0 0に保持された半導体チップ 2 0 0と電気的に接続されるバス 1 1 1ゃチッ プ間を接続する表面配線 1 1 2が形成されている。
また、 基板 1 1 0の内部すなわち複数の絶縁体層の積層構造からなる基板の任 意の層間には、 格子状に配置された内部配線 1 1 3と、 該内部配線 1 1 3の各交 点に設けられて図の上下左右または斜め方向の任意の配線同士を接続可能なク口 スポィントスィツチ回路 1 1 4とが設けられている。
さらに、 基板 1 1 0の裏面には、 上記内部配線 1 1 3のうちいずれかと前記 パッケージケース 1 0 0に保持された半導体チップ 2 0 0のパッドもしくは配線 と接触されて電気的接続を図るためのコンタク トポイント 1 1 5が設けられてい る。 コンタク トポイント 1 1 5は、 ボンディングパッドのような電極パッドでも 良いし、 外部に取り出したい信号が伝送されるチップ上の信号線を露出させるよ うに絶縁膜に形成されたコンタクトホールでも良い。
上述のように、 この実施例では、 各半導体チップ間を接続する配線がエポキシ 樹脂やセラミ ックのような低誘電率材料からなる基板 1 1 0に設けられているた め、 配線間の力ップリング容量が小さくクロストークによりある配線から他の配 線にノイズが伝達されたり信号同士の干渉による歪みの発生を抑制することがで きる。 しかも、 基板 1 1 0は、 格子状の内部配線 1 1 3と該内部配線 1 1 3の各 交点に設けられたクロスボイントスィツチ回路 1 1 4とを有するため、 いずれか 1つまたは複数のチップを使って他のチップをテストするテスト回路を構成する ことができ、 これによつて高機能のテスタを使用せずにモジュールを構成する チップのテストが行なえるようになる。
また、 チップ自身に B I S Tなどのテスト回路を設ける必要がないので、 モ ジュールを構成するチップのサイズを小さくすることができ、 ひいてはモジユー ルの小型化が可能になる。 さらに、 実施例のモジュールにおいては、 クロスポィ ントスィツチ回路 1 1 4を設定し直すことによって同一の半導体チップの組みか らなる同一のハードウエアであっても機能の異なるシステムとして再構成するこ とも可能である。 2
8 なお、 図 2には示されていないが、 基板 1 1 0の表面側には、 前記パス 1 1 1 と接続され、 モジュール以外の外部デバイスと接続するためのパッドもしくは リード端子 （ピン） が設けられている。 バス 1 1 1に接続されるパッドもしくは リード端子以外に、 いずれかの半導体チップの外部端子と外部デバイスとを直接 接続するためのパッドもしくはリード端子を基板 1 1 0の表面側に設けるように しても良い。
図 3には上記基板 1 1 0の内部配線 1 1 3の拡大図が、 また図 4には各交点に 設けられているクロスポイントスィツチ回路 1 1 4の具体例が示されている。 図 3の実施例においては、 内部配線 1 1 3のすベての交点にクロスポイントスイツ チ回路 1 14が設けられているが、 1つおきあるいは数個おきに設けるようにす ることも可能である。 また、 内部配線 1 1 3は、 多層配線技術により複数の導電 層により構成されている。 図 3において、 破線で示されている配線 1 1 3 ' は異 なる導電層の配線である。
クロスポイントスィツチ回路 1 1 4は、 図 4に示すように、 縦方向の信号線 L y 1 , L y 2と横方向の信号線 L X 1， L x 2との交差部に設けられ、 縦方 向の信号線 L y 1と L y 2との間を接続離反可能なスィツチ SW1と、 横方向 の信号線 L X 1と L X 2との間を接続離反可能なスィツチ SW2と、 縦方向の 信号線 L y 1と横方向の信号線 L X 1との間を接続離反可能なスィツチ SW3 と、 縦方向の信号線 L y 1と横方向の信号線 L X 2との間を接続離反可能なス イッチ SW4と、 縦方向の信号線 L y 2と横方向の信号線 L X 2との間を接続 離反可能なスィツチ SW5と、 縦方向の信号線 L y 2と横方向の信号線 L x 1 との間を接続離反可能なスィツチ SW6とからなる。
なお、 図 4において、 符号 S X 1 , SX 2, S X 3……および SY 1， S Y 2, SY 3 ······で示されている信号線は、 上記各スィッチ SW1〜SW6のオン、 ォ フ状態を設定するための制御線、 各スィッチを巡るように蛇行して配設されてい る信号線 RRLは、 スィッチ SW1〜SW6のオン、 オフ状態を解除するための 解除線である。 図 3に示されているクロスボイントスィツチ回路 1 14をすベて 図 4に示すような 6個のスィツチ SW1〜SW6からなる回路で構成するのでは なく、 ある交点にはスィツチ SW 1〜SW6のうち SW 1と SW2のみ有する回 路を、 また隣の交点にはスィツチ SW 1〜SW6のうち SW3〜SW6を有する 回路を配置するようにしても良い。 同様に、 スィッチ SW 1〜SW6のうち他の 組合せからなるクロスボイントスィツチ回路も考えられる。
図 5には、 実施例のマルチチップモジュールの断面構造が示されている。 図 5において、 図 2と同一の符号が付されているものは同一の部材もしくは部位 を示す。
特に制限されるものでないが、 図 5においては、 基板 1 1 0には 4層の内部 配線 1 1 3が設けられている。 これらの配線のうち、 L x l， L x 2および S X I , S X 2 , S X 3……は同一の配線層により、 また L y l， L y 2および S Y 1 , S Y 2 , S Y 3……は他の同一の配線層により構成され、 さらに解除 線 R R Lとチップ間を接続する配線は別の配線層で構成される。
図 5において、 符号 1 2 0は、 パッケージケース 1 0 0に設けられた半導体 チップ 2 0 0を収納するための凹部、 1 3 0は半導体チップ 2 0 0に設けられ たパッド、 1 1 6は基板 1 1 0を構成するエポキシ樹脂など低誘電率材料から なる絶縁体層、 1 1 7は基板に設けられた内部配線 1 1 3と半導体チップ 2 0 0のパッド 1 3 0とを接続する導電体からなるビアである。 ノ ッド 1 3 0とビ ァ 1 1 6とは半田ボールなど低融点金属や導電性接着剤で接続される。 近年に おいては、 接合される面を鏡面加工して接着剤を用いないで貼り合わせること で接続を行なう常温接合技術が研究されており、 かかる技術を用いて接続を行 なうようにしても良い。
図 6には、 基板 1 1 0がエポキシ樹脂などの低誘電率材料で構成されている 場合に好適なクロスボイントスィツチ回路 1 1 4を構成するスィツチ SW 1〜 SW6の具体例を示す。 図 6のうち （A) は図 5と同じ正面断面図、 （B) は平 面断面図である。
この実施例では、 図 6に示すように、 基板を構成する絶縁体層 1 1 6 a〜 1 1 6 c内に空部 1 1 8が形成され、 該空部 1 1 8内に一対の内部配線 1 1 4 a , 1 1 4 bが左右から突出され、 先端が僅かに離れるように対向されている。 そ して、 それらの内部配線 1 1 4 a， 1 14 bの先端対抗面には強磁性体層] VIG 1 , MG 2がそれぞれ形成されている。 図 6に示されている構造は、 公知の基 板加工技術で絶縁体層や導電体層を積層して基板を構成するのに適した構造で ある。 具体的には、 内部配線 1 1 4 aと 1 14 bは各々別の導電体層で積層形 成される。 強磁性体層 MG 1， MG 2も内部配線 1 1 4 a， 1 1 4 bと同様に 積層技術で形成することができるが、 磁性体を塗布して形成することも可能で ある。
図 7には、 基板 1 1 0が半導体結晶で構成されている場合に好適なクロスポ イントスィツチ回路 1 1 4を構成するスィツチ SW1〜SW6の具体例を示す。 図 7のうち （A) は図 5と同じ正面断面図、 （B) は平面断面図である。
この実施例では、 図 7に示すように、 絶縁体層 1 1 6 a， 1 1 6 b内に空部 1 1 8が形成され、 該空部 1 1 8内に一対の内部配線 1 1 4 a， 1 14 bが左 右から突出され、 先端が僅かに離れるように対向されている。 そして、 それら の内部配線 1 1 4 a， 1 1 4 bの先端対向面には強磁性体層 MG 1 , MG 2が それぞれ形成されている。 図 7に示されている構造は、 公知の半導体製造技術 で結晶基板上に絶縁体層や導電体層の堆積とエッチングを組み合わせることに より形成するのに適した構造である。
具体的には、 絶縁体層 1 1 6 a， 1 1 6 bは半導体結晶からなる基板の上に 公知の CVD法 （化学的蒸着法） やプラズマ CVD法などで堆積され、 内部配 線 1 1 4 aと 1 1 4 bは CVD法やスパッタリング法などにより堆積された導 電体層を公知のプラズマエツチング法ゃ反応性ィオンエッチングなどで余分な 部位を除去することにより形成される。 強磁性体層 MG 1 , MG 2も内部配線 1 1 4 a , 1 14 bと同様に堆積とエッチングで形成することができるが、 内 部配線 1 1 4 aと 1 1 4 bの先端に強磁性体を塗布して MG 1 , MG 2層を形 成するようにしても良い。 半導体結晶は単結晶でもよいし、 多結晶でも良い。 図 4のクロスポイントスィツチ回路を構成する各スィツチ SW1〜SW6と して、 図 6または図 7のような構造のスィッチを使用した場合、 制御線 SX 1 , S X 2 , S X 3 の中のいずれか 1本おょぴ S Y 1， SY 2, SY 3 の 中のいずれか 1本を選択して所定の向きに電流を流すことで、 選択された制御 線の交点に位置する内部配線 1 1 4 a， 1 1 4 bの先端の強磁性体層 MG 1 , MG 2を磁化させることができるように配設される。
すなわち、 図 4に示されている制御線 S X 1， S X 2 , S X 3……および S Y 1 , SY 2, SY 3……のいずれかが、 図 6およぴ図 7に示されている磁性 スィツチの近傍を通過するようにされ、 両方の制御線に所定の向きの電流を流 したときに発生する磁界が強磁性体層 MG 1 ' MG 2近傍で互いに強め合って 強磁性体層 MG 1 , MG 2を所定の向きに磁化させることができ、 近傍を通過 するいずれか一方の制御線にのみ電流が流れても強磁性体層 MG 1 , MG 2は 磁化されないように配設される。
これにより、 選択された制御線の交点に位置する内部配線 1 1 4 a， 1 1 4 bの先端の強磁性体層 MG 1 , MG 2を磁化させることができる。 そして、 強 磁性体層 MG 1， MG 2が磁化されたスィッチは、 強磁性体層 MG 1と MG 2 とが吸着し合って内部配線 1 1 4 a , 1 1 4 bが導通されオン状態に設定され る。 また、 解除線 RR Lに交流電流を流すことによって交番磁界を発生させて すべての磁性スィツチの強磁性体層 MG 1 , MG 2を消磁させることができる。 これにより、 強磁性体層 MG 1， MG 2が消磁されたスィ ッチは内部配線 1 1 4 aと 1 14 bが弾性で元の状態に戻りオフ状態に復帰される。
このように、 本実施例のクロスボイントスィツチ回路は所望の信号線間を接 続したり遮断したりすることができるため、 図 3の回路においては、 任意の チップの端子間を接続してテストを行なった後、 接続を変更して所望のシステ ムに再構成し直すようなシステムの変更を容易に行なうことができる。
図 8には、 基板 1 1 0がシリ コンなどの半導体結晶で構成されている場合に 好適なクロスポイントスィッチ回路 1 1 4の他の例を示す。 この実施例は、 ク ロスポイントスィツチ回路 1 1 4を構成するスィツチ素子としてフラッシュメ モリなどで用いられるフローティングゲートを有する MO S FETからなる不 揮発性記憶素子を用いたものであり、 図 4に示されているスィッチ SW1〜S W 6をそれぞれ直列形態の 2個の不揮発性記憶素子に置き換えたような構成を 有する。
具体的には、 縦方向の信号線 L y 1と L y 2との間には直列形態の不揮発性 記憶素子 F 1 1 , F 1 2が設けられ、 横方向の信号線 L X 1 と L X 2の間には 直列形態の不揮発性記憶素子 F 2 1， F 2 2が、 また縦方向の信号線 L y 1と 横方向の信号線 L X 1との間には直列形態の不揮発性記憶素子 F 3 1， F 3 2、 縦方向の信号線 L y 1と横方向の信号線 L x 2との間には直列形態の不揮発性 記憶素子 F 4 1， F 4 2、 縦方向の信号線 L y 2と横方向の信号線 L x 2との 間には直列形態の不揮発性記憶素子 F 5 1， F 5 2、 縦方向の信号線 L y 2と 横方向の信号線 L x 1との間には直列形態の不揮発性記憶素子 F 6 1， F 6 2 がそれぞれ設けられている。
図 8において、 S X 1〜 S X 4および S Y 1〜 S Y 4は上記不揮発性記憶素 子 F l l , F 1 2 ； F 2 1 , F 2 2 ;…… F 6 1 , F 6 2のオン、 オフ状態を 制御する制御線であり、 制御線 S X 1〜 S X 4は配線 L X 1 , L X 2と平行に、 また制御線 SY 1〜SY 4は配線 L y 1， L y 2と平行に配設されている。 そ して、 対をなす直列形態の不揮発性記憶素子の一方のコントロールゲート端子 は水平方向の制御線 S X 1〜 S X 4のいずれか 1本に接続され、 他方のコント ロールゲート端子は垂直方向の制御線 SY 1〜S Y 4のいずれか 1本に接続さ れている。
なお、 図 8の実施例では、 各信号線間にそれぞれ直列形態の 2個の不揮発性 記憶素子が設けられているが原理的には各信号線間の素子は一つで良い。 直列 形態の 2個の不揮発性記憶素子としているのは、 互いに直交して配設されてい る制御線 S X 1〜S X 4および SY 1〜SY 4のうち各々 1本だけ選択レベル にすることでいずれか 1組の不揮発性記憶素子を指定できるようにするためで ある。 仮に、 各信号線間にそれぞれ 1つの不揮発性記憶素子のみを設けるよう にしていずれか 1つの不揮発性記憶素子を選択しょうとした場合には、 各交点 の各不揮発性記憶素子毎に別の制御線を設ける必要が生じ、 制御線の数が非常 に多くなってしまう。
これに対し、 実施例のように、 直列形態の 2個の不揮発性記憶素子とした場 合には、 制御線 SX 1〜SX4および SY 1〜SY4のうち各々 1本だけ選択 レベルにしてやれば、 各交点で 1組の不揮発性記憶素子だけを選択することが できるので、 同一列おょぴ同一行の交点のクロスポイントスィツチ回路に対し て制御線を共通にして設けることができ、 トータルの制御線の数を大幅に減ら すことができる。 なお、 上記のように各交点で 1組の不揮発性記憶素子だけを 選択して書込み （例えばしきい値電圧を下げる動作） を行なっておいて、 通常 状態ではすべての制御線 L X , L yを選択レベル （ハイレベル） に設定してや ると、 予め書込みを行なった記憶素子のみが導通状態とされ、 対応する信号線 間を信号伝達可能に接続させることができる。
ところで、 上記のように直列形態の 2個の不揮発性記憶素子を用いて信号線 間の接続切替え手段を構成しかつ直交する制御線 SX 1〜SX4および SY 1 〜SY 4でいずれかの記憶素子を選択するように構成した場合、 同一行もしく は同一列の複数の記憶素子に対して接続情報の記憶すなわち書込みが行われな いようにその書込み （フローティングゲートへの電荷の注入） を工夫する必要 がある。 例えば、 図 8において制御線 SX 1にゲートが接続されている記憶素 子 F 3 2と F 41が同一のゥエル領域に形成されている場合を想定すると、 こ の場合、 制御線 S X 1とゥヱル間に書込み電圧を印加すると、 F 3 2と F 4 1 に同時に書込みがなされてしまう。 このような同時書込みを回避しつつ全ての 記憶素子に 1つずつ書込みを行なう方式として、 次のような方式が考えられる。 先ず、 図 8のように、 垂直方向の制御線 SY 1 , SY 2と平行となるよう基 板表面に 2列にゥ ル領域 WL 1 , WL 2を形成し、 対をなす記憶素子のうち 水平方向の制御線 SXにゲート端子が接続されている記憶素子 （例えば F 3 2 と F 4 1) は垂直方向に形成された上記別個のゥ-ル領域 WL 1， WL 2上に 形成しておく。 ただし、 異なる水平方向制御線に接続されている同一列の記憶 素子は垂直方向に形成された同一のゥ ル領域上に形成しておく。 具体的には、 例えば F 3 2と F 22と F 6 1はゥエル WL 1上に形成し、 F 4 1と F 1 1と F 5 2はゥエル WL 2上に形成しておく。
そして、 いずれか 1つの制御線 S Xとゥエル領域 WLを介してそれらが交差 する位置にある記憶素子 F i jのゲートとゥェル間に高電圧を印加し、 トンネ ル現象で書込みを行なって例えばしきい値電圧を低い状態にさせる。 このよう にして、 いずれか 1つの水平方向の制御線 S Xといずれか 1つの垂直方向の ゥエル領域 W Lに選択的に書込み電圧を印加することにより、 それらの交点に 位置する一つの記憶素子にのみ書込みを行なうことができる。
次に、 上記のようにしてしきい値電圧が低くされた記憶素子を利用し、 この 記憶素子のゲート端子に制御線 （S X系） を用いて例えばハイレベルの電圧を 印加してその記憶素子をオン状態にさせるとともに、 それと対をなす記憶素子 のゲートが接続されている制御線 （S Y系） に書込み電圧を印加しかつ接続し ようとする信号線間に電位差を与えてドレイン電流を流すことにより、 チヤネ ルで発生したホットキヤリアをフローティングゲートに注入することでしきい 値電圧を低い状態にさせる。 これにより、 対をなす記憶素子も他方と同様にし きい値電圧を下げてやることができる。
なお、 上記方法によると、 ゲートーゥエル間の電圧印加が行なわれずしきい 値電圧が高いままにされている記憶素子と対をなす記憶素子に対してドレイン 電流による書込みを行なうことはできないが、 接続したい信号線間に一対の不 揮発性記憶素子を設けて直交する制御線で 1組だけ導通状態にさせる本実施例 の方式では、 対をなす記憶素子は同一の状態つまり一方が低しきい値電圧であ れば他方も低しきい値電圧、 一方が高しきい値電圧であれば他方も高しきい値 電圧とされるので、 上記のような書込み方式を採用してもなんら問題はない。 また、 上記実施例においては、 6組の不揮発性記憶素子のうち 1組の不揮発 性記憶素子のしきい値電圧を選択的に低くする場合を説明したが、 1組の不揮 発性記憶素子のしきい値電圧を高くし、 高くされた素子のみが通常動作状態で 導通されるように構成することも可能である。 さらに、 6組の 2組あるいは 3 組の不揮発性記憶素子のしきい値電圧を選択的に変化させて、 1つの信号を複 数の信号線に分岐させたり、 逆に複数の信号のワイヤード論理和をとつた信号 として伝達するように構成ことも可能である。
図 9には、 上記クロスボイントスィツチ回路 1 1 4を構成する不揮発性記憶 素子 F 1 1〜F 6 2の構造の一例を示す。
図 9において、 符号 S UBはシリコンのような半導体結晶からなる基板、 W Lは基板表面に形成された基板と導電型や不純物濃度の異なるゥ ル領域、 F Lは基板 S UB上に絶縁膜 （図示略） を介して形成された導電層からなるフ ローテイングゲート、 CGは制御線 S X， S Yに接続されるコントロールゲー トである。 フローティングゲ一ト F Gとコントロ一ルゲート CGとの間も図示 しない絶縁膜で分離されている。 特に制限されるものでないが、 この実施例で は、 基板 SUBの導電型は N型、 またゥヱル領域 WLの導電型は P型とされて いる。 S RC, DRNは自己整合技術でフローティングゲート FGの両側の基 板 S UBの表面おょぴゥエル領域 WLの表面に形成された高濃度拡散層からな る MO S FETのソース領域おょぴドレイン領域である。
図 1 0には、 上記クロスボイントスィツチ回路 1 1 4を構成する不揮発性記 憶素子 F 1 1〜F 6 2への接続情報の書込みを可能にするための周辺回路の一 例を示す。
図 1 0に示されているように、 この実施例では、 横方向に並んだ複数の接続 切替え手段の不揮発性記憶素子 F 1 2， F 2 1……のゲートが接続された選択 線 S X 1 , S X 2 , S X 3 , S X 4……の一端は Xスィッチデコーダ X S— D E Cに結合されている。 また、 縦方向に並んだ複数の接続切替え手段の不揮発 性記憶素子 F 1 1， F 4 2……のゲートが接続された選択線 SY 1， S Y 2, S Y 3， SY 4……の一端は Yスィッチデコーダ Y S— DE Cに結合されてい る。
上記デコーダ X S— DE Cは、 チップ外部から入力されるァドレス信号 X A Dをデコードして選択線 S X 1， S X 2, S X 3 , S X 4……の中のいずれか 1本の信号線を選択レベルにする。 また、 上記デコーダ Y S— DE Cは、 チッ プ外部から入力されるア ドレス信号 YADをデコードして選択線 SY 1， S Y 2， S Y 3 , S Y 4……の中のいずれか 1本の信号線を選択レベルにするよう に構成されている。 そして、 上記デコーダ X S— D E Cおよび Y S— D E Cは、 各不揮発性素子への書込みにより接続切替え手段の設定が終了した後の通常動 作時においては、 すべての選択線 S X 1， S X 2 , S X 3 , S X 4……および S Y 1 , SY 2, S Y 3 , S Y 4……をハイ レベル （もしくはロウレベル） に 設定できるように構成されている。
なお、 図 1 0は選択線 S X i， S Y jに関する周辺回路を示したものである c 信号線 L x i， L y jおよぴゥエル WL jの給電系に関しては、 同様なデコー ダを設けたり、 直接電圧印加するパッドを設けるなどの方法により対応するこ とができる。 クロスポイントスィツチ回路を構成する信号線の交点の不揮発性 記憶素子は、 書込み開始前に一旦すベて消去すなわちオフ状態にされる。 そし て、 その場合、 可変配線回路の信号線はそれぞれ分断された状態にありチップ 中央の不揮発性記憶素子をいきなり書込みするのは困難である。 従って、 チッ プ上の各不揮発性記憶素子への書込みはチップの隅にあるものから順番に行 なっていくようにすればよい。
図 1 1には基板 1 1 0がエポキシ樹脂ゃセラミックなどの低誘電率材料で構 成されている場合に好適なクロスポイントスィッチ回路 1 1 4を構成するス イッチ SW1〜SW6の他の実施例を、 また図 1 2には基板 1 1 0がシリ コン などの半導体結晶で構成されている場合に好適なスィツチ SW1〜SW6の他 の実施例を示す。 図 1 1および図 1 2において （A) は正面断面図、 （B) は平 面断面図である。
これらの実施例は、 図 4に示されている制御線 S X 1， S X 2 , S X 3…… および SY 1， S Y 2， S Y 3……と解除線 R R Lを設けないで済むようにし た実施例である。 周囲の絶縁膜 1 1 6は形成工程の相違に関わらず一体のもの として示してある。 一体的に示されているからといって同時に形成されること を意味するものではなく、 実際には図 6や図 7と同様に積層構造とされる。 基 板がセラミックで構成される場合には、 ガラス間に封止された微少リレーを焼 結の前に組み込んで低温焼結させることによってリレーを封じ込めた基板を生 成することができる。
図 1 1およぴ図 1 2と図 6および図 7を比較すると明らかなように、 図 6の 実施例の磁性スィツチは図 6の磁性スイッチと、 また図 1 2の磁性スィッチは 図 7の磁性スィツチと類似の構成を有する。
図 1 1およぴ図 1 2の磁性スィツチと図 6およぴ図 7の磁性スィツチとの違 いは、 図 1 1や図 1 2では、 内部配線 1 1 4 a， 1 1 4 bの先端に強磁性体片 MG 1， MG 2を設けない代わりに、 磁性スィッチが形成される絶縁体層 1 1 6内部の空部 1 1 8の上壁または側壁に強磁性体片 MGPを設け、 この強磁性 体片 MGPに磁極を持たせるか持たせないかでスィツチのオン、 オフ状態を設 定するようにしたものである。
また、 この実施例では、 内部配線 1 1 4 a， 1 1 4 bの少なくとも一方 （強 磁性体片 MGPと遠い側） は導電性を有する磁性体で形成される。 かかる構成 においては、 強磁性体片 MGPに磁極を持たせると、 リードスィッチと同様の 原理により内部配線 1 1 4 a , 1 1 4 bが強磁性体片 MG Pに引き寄せられて 変形し接触することで導通状態にされる。 空部 1 1 8の上壁または側壁に強磁 性体片 MG Pを設けるとともに、 内部配線 1 1 4 a , 1 1 4 bは非磁性体で形 成しいずれか一方の先端に磁性体層を設けるようにしても良い。
図 3の基板 1 1 0に設けられている上記クロスポイントスィッチ回路 1 1 4 として図 1 1または図 1 2の実施例の磁性スィツチを使用した場合、 スィツチ SW1〜SW6のうち任意のスィツチをオン状態に設定する方法としては、 例 えば図 1 3に示すような磁気へッドを有する装置を用いる方法がある。 また、 スィツチ SW1〜SW6をオフの状態に戻す方法としては、 基板 1 1 0を強磁 性体片 MGPの材料のキューリ一点以上に加熱して強磁性体片 MGPの磁極を 消去する方法や基板全体に交番磁界を印加して消去する方法がある。 強磁性体 片 MG Pが消磁されると、 当該磁性スィツチは内部配線 1 1 4 aと 1 1 4 bが 弾性で元の状態に戻りオフ状態に復帰される。
図 1 3に示す装置は、 磁気ヘッド MHとこれを制御する制御装置 C P Cを有 しており、 基板 1 1 0上にある上記磁性スィッチのうちオン状態にしたいもの に磁気へッド MHを近づけて、 へッドに電流を流して磁力線を発生させて強磁 性体片 M G Pを磁化させるものである。
このとき、 ヘッドの位置決めは基板 1 1 0上に設けられている位置合わせ用 のマーク MKを利用して、 それを基点ボイントにしてへッドの位置を決定する ようにすれば正確な位置決めが容易に行なえる。 また、 ヘッドの移動は、 へッ ドを保持するアームを X方向に移動させるモータと Y方向に移動させるモータ (いずれも図示省略） を制御して行なっても良いし、 基板 1 1 0が載置される テーブルとして X方向と Y方向に移動可能な XYステージを用いて行なうよう にしても良い。 このようにして、 磁性スィッチに対するオン、 オフ状態の設定 が行なわれる。
図 1 4は本発明のマルチチップモジュールを適用して好適なシステムの一例 として、 アナログ回路を有する応用システムを示す。 この応用システムは、 C PUと S R AMと MMUと共に、 ハードディスクのような磁気記憶において P RML (パーシャル ' レスポンス ' マキシマム ' ライクリイフッド） 方式で媒 体からの読出し信号の処理および書込み信号の生成を行なう回路を構成する A D変換回路 AD Cおよび DA変換回路 D ACと、 アナログ信号の処理のための 演算を行なうためのディジタル .シグナル .プロセッサ D S Pとを、 それぞれ 別個の半導体チップ上に半導体集積回路として形成するとともに、 各チップを 1つのパッケージケースに収納し格子状の配線 1 1 3とクロスポイントスイツ チ回路 1 1 4を有する図 2または図 3のような基板を接合してモジュールとし て構成したものである。
P RML方式の回路は、 図 1 4に示すように、 読出し用磁気へッド 3 1 1か らの読出し信号を増幅する自動利得制御型アンプ 3 2 1と、 増幅された信号か らノイズ周波数成分を除去するフィルタ回路 3 2 2と、 読出し信号を A D変換 する AD変換回路 3 2 3 (AD C) と、 暗号化されて記憶されていた読出し データを解読したり書込みデータを暗号化したりする暗号処理回路 3 2 4 (D E Q) と、 書込みデータを符号化したり読出しデータを復号化したりするェン コーダ &デコーダ 3 2 5と、 書込みデータのアナログ信号への変換などの信号 処理を行なう信号処理回路 3 2 6と、 書込み用磁気へッド 3 1 2を駆動するラ イ トアンプ 3 2 7と、 A D変換回路 3 2 3 (AD C) や暗号処理回路 3 2 4 (D E Q) の動作に必要とされるクロック信号を発生する P L L (フヱーズ ロックドループ） 回路 3 2 8などから構成されている。
図 1 4のシステムにおいては、 P RML方式の回路を構成する回路プロック のうち、 暗号処理回路 3 2 4 (D E Q) と、 エンコーダ &デコーダ 3 2 5およ ぴ信号処理回路 3 2 6の D A変換回路を除く回路の機能は、 ディジタル · シグ ナル ·プロセッサ D S Pにより実現することができる。
さらに、 この応用例のシステムにおいては、 フィルタ回路 3 2 2をテストす るための DA変換回路 4 1 1および AD変換回路 4 1 2や、 AD変換回路 3 2 3をテス トするアナログ信号を生成する DA変換回路 4 1 3、 信号処理回路 3 2 6のアナログ出力電圧を測定するためのテスト用 AD変換回路 4 1 4、 周波 数解析を行なう F FT (高速フーリエ変換） 回路 4 1 5等が設けられている。 近年、 P RML回路は 1つの半導体チップ上にシステム L S I として構成さ れることが多い。 そして、 その場合、 DA変換回路 4 1 1や AD変換回路 4 1 2等のアナログ回路が所望の特性を有するか否かテストするには、 チップ外部 に出力信号を取り出す信号線ゃパッドを設ける必要があるが、 アナログ回路の テストのために信号線を設けると、 その信号線によって回路の特性が変化して しまうという問題がある。 これに対し、 上記のように、 本発明を適用してマル チチップモジュールとして構成することにより、 従来は P RML回路全体とし てのテストしか行なえなかったものが、 P RML回路の一部を構成するより小 さな単位の回路をターゲットとしてテストを行なうことができるようになる。 しかも、 本発明を適用すると基板 1 1 0に設けられているクロスポイントス ィツチ回路 1 1 4の各スィツチ SW 1〜SW6のオン、 オフ状態を設定し直す とチップ間の接続を変更することができるため、 例えば AD変換回路 3 2 3の テスト行ない所望の特性を有することが分かった時はその AD変換回路 3 2 3 を用いてフィルタ 3 2 2や信号処理回路 3 2 6のテストを行なうようなことが 可能になるという利点がある。
なお、 このようなアナログ回路のテス トを行なう場合には、 図 6や図 7、 図 1 1、 図 1 2に示されているようなリード型磁気スィッチを使用するのが望ま しい。 図 8に示すような MO S F ETを使用したスィツチ回路では信号のレべ ルダウンが生じるため、 " 1 "， "0" の判定を行なう論理テストでは問題ないが アナ口グ信号の伝達には不向きであるためである。
次に、 本発明を適用した図 1のマルチチップモジュールのテスト方法の一例 を、 図 1 5を用いて説明する。
図 1のマルチチップモジュールのテス トにおいては、 先ずF P GA 2 5 0が 正常に動作するか検査され、 不良の有無が判定されて不良があるときは不良個 所の回避が行なわれる （ステップ S 1〜S 3)。 次に、 F P GA 2 5 0内の上記 不良個所を除いた部分に S RAM 2 2 0をテストするためのテスト回路 （AL P G) が構築され、 F P G A 2 5 0と S R AM2 2 0とを接続するようにクロ スポイントスィツチ回路 1 1 4の設定が行なわれてから S RAM 2 2 0のテス トが順次実行される （ステップ S 4, S 5)。
S RAM2 2 0に不良個所が発見されなかった場合には、 F P GA 2 5 0内 の上記不良個所を除いた部分にカスタム論理回路 24 0および C PU 2 1 0を テストするためのテスト回路 （ロジックテスタ） が構築され、 F P GA 2 5 0 とカスタム論理回路 2 4 0および C PU 2 1 0とを接続するようにクロスボイ ントスィツチ回路 1 1 4の設定が行なわれてからカスタム論理回路 2 4 0およ び C PU 2 1 0のテストが実行される （ステップ S 6〜S 8)。 このとき、 既に 検査が終了している S RAM2 2 0を利用してテストパターンもしくはテス ト パターン生成プログラムが格納される。
不良が発見されなかった場合には、 F P GA 2 5 0内の上記不良個所を除い た部分に DRAM2 3 0をテストするためのテスト回路 （AL P G) が構築さ れ、 F P GA 2 5 0と D RAM 2 3 0とを接続するようにクロスポイントス ィツチ回路 1 1 4の設定が行なわれてから DRAM 2 3 0のテストが順次実行 される （ステップ S 9, S 1 0)。 そして、 不良個所が発見された場合には、 そ の不良ァドレスが S RAM2 2 0あるいは外部の記憶装置に記憶されてから、 DRAM 2 3 0に設けられている冗長回路を利用して不良ビットを救済するた めの救済プログラムが C PU 2 1 0に読み込まれ、 C PU 2 1 0と DRAM2 3 0とを接続するようにクロスポイントスィツチ回路 1 1 4の設定が行なわれて から CPU 2 1 0によってそのプログラムが実行されてビット救済が行なわれ る （ステップ S 1 1, S 1 2)。
その後、 良品については、 F P GA 2 5 0内の上記不良個所を除いた部分に ユーザ論理等のカスタム論理の一部が構成され （ステップ S 1 3)、 さらに本来 のシステムを構成するようにクロスポイントスィツチ回路 1 1 4の再設定が行 なわれ、 チップ間が正規のシステムを構成するように接続されてマルチチップ モジュールと して完成される (ステップ S 1 4)。 マルチチップモジュールの正 規システム構築後は、 システムと正常に動作するか否かのテストが行なわれ、 正常と判定されたものが良品として出荷される （ステップ S 1 5， S 1 6)。 な お、 上記ステップ S 1 3では、 ステップ S 1で得られている不良個所を示す情 報を利用してその不良個所を回避するようにユーザ論理を構成するデータを、 F PGA 2 5 0内の接続情報記憶用メモリセルに書き込むことによって所望の 論理が構成される。
以上の手順によって、 マルチチップモジュールを構成する各チップのテスト と所望の機能を有するマルチチップモジュールの構築がなされる。 この実施例 に従うと、 F PGA25 0内に不良個所を回避して構成されたテスト回路によ り他のチップである RAM 2 20や DRAM 2 30、 CPU 2 1 0等のテス ト が実行されるため、 高機能の外部テスタを使用することなく信頼性の高いテス ト結果が得られる。
また、 救済不能な不良を有するチップが検出された場合には、 そのチップを 同等の他のチップと置き換えれば良いので、 歩留まりも向上する。 さらに、 F
P GA 2 5 0内に構成されたテスト回路による自己テスト終了後は、 F P GA 2 5 0にカスタム論理が構成されるため、 無駄なチップがなくなり、 テス ト回 路を搭載することに伴うモジュールサイズの增大を抑えることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、 本発明は上記実施例に限定されるものではなく、 その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
例えば、 上記実施例では、 基板 1 1 0に格子状の配線 1 1 3と各配線の交点 にクロスポイントスィツチ回路 1 1 4を設けて任意のシステムを構成可能な基 板として構成されているが、 パッケージケース 1 0 0に収納されたチップ間を 接続してテスト回路を構成するか、 モジュール本来のシステムを構成するかい ずれか一方の接続に切換可能な配線とクロスポイントスィツチ回路 1 1 4のみ 設けた各モジュール専用の基板として構成するようにしてもよい。
前記実施例で説明したような基板とすることにより、 使用されない無駄な配 線や素子が生じるものの、 異なるシステム構成を有する複数のマルチチップモ ジュールに利用できる汎用性の高い基板が得られ、 製造コストを低減できると ともに、 該基板を独立した製品として市場に提供できるという利点がある。 一 方、 上述のように特定のモジュールに向けた基板として構成した場合には、 モ ジュールのサイズに合わせた設計が可能となってモジュールの小型化を図るこ とができるとともに、 無駄な配線や素子が大幅に少なくなるので、 製造個数に よっては上記汎用性の高い基板よりもコストを低くすることが可能となる。
さらに、 前記実施例の格子状配線と該配線の交点に設けられたクロスボイン トスイッチ回路を有する基板は、 これをエージングなどのテスト装置において 被テスト対象の半導体チップを搭載するエージングボードとしても利用するこ とができ、 しかも被テスト対象の半導体チップ以外にテスト回路を構成する半 導体チップを搭載しておくことにより、 エージング試験と同時にテストを実行 することができるようになり、 テスタの負担を減らすとともに簡易なテスタに よるテストが可能になる。 また、 上記基板を利用することによって、 被テスト 対象の半導体チップがメモリである場合には、 本発明者等が既に提案している 方法 （国際公開 W O 0 1 - 3 7 2 8 5号等） により、 基板上のいずれかのメモ リでテスト回路を構成し、 該テスト回路で他のメモリをテストするようなこと も可能となる。
また、 基板上のいずれかのメモリでテス ト回路を構成し、 該テス ト回路で他の メモリをテストする代わりに、 いずれかのチップの端子を基板上の配線おょぴク ロスポイントスィツチ回路を介してモジュール外部へ引き出して外部のテスタで チップごとにテストを行なうようにしてもよレ、。 システム全体をテスト対象とす ると故障検出率を高めるには膨大なテストパターンが必要となるが、 チップ毎に テストを行なえばテストパターンははるかに少なくて済みテスト時間も短縮され る。 産業上の利用可能性
以上の説明では主として本発明者によってなされた発明をその背景となった 利用分野であるパッケージケースとキャップとしての基板とに収納されるタイ プのマルチチップモジュールに本発明を適用した場合について説明したが、 本 発明は、 メモリモジュールのようなプリント配線基板上に構成される電子デバ イスなどにも利用することができる。

Claims

請求の範囲
1 . 複数の半導体チップと電気的に接続される配線おょぴ該配線の交点に設け られて任意の配線同士を接続可能な配線経路切替手段が設けられた絶縁基板と、 該絶縁基板に搭載され前記配線および配線接続切替手段により相互に接続され た複数の半導体チップとを有することを特徴とするマルチチップ半導体装置。
2 . 複数の半導体チップを保持可能なパッケージケースを備え、 前記半導体 チップが該パッケージケースに保持された状態で該パッケージケースと前記絶 縁基板とが接合されてなることを特徴とする請求項 1に記載のマルチチップ半
3 . 前記配線は、 前記複数の半導体チップ間を接続して所望のシステムを構成 する正規配線と、 いずれかの半導体チップをテストするための信号を伝達する テスト用配線とを含むことを特徴とする請求項 1または 2に記載のマルチチッ プ半導体装置。
4 . 前記配線は、 前記絶縁基板の表面もしくは内部に格子状に配置されている ことを特徴とする請求項 3に記載のマルチチップ半導体装置。
5 . 前記絶縁基板は低誘電率材料で形成され、 前記配線経路切替手段は、 互い に自由端が所定の間隔をおいて対向配置された一対のリード状配線と、 該リー ド状配線の先端もしくはその近傍に設けられた磁性体片とカゝらなり、 前記磁性 体片が磁極を有するか否かで信号の導通または遮断状態が設定可能に構成され た素子であることを特徴とする請求項 1〜4のいずれかに記載のマルチチップ 半導体装置。
6 . 前記絶縁基板は半導体結晶で形成され、 前記配線経路切替手段は前記半導 体結晶に形成されたコントロールゲートとフローティングゲートを有する不揮 発性記憶素子であることを特徴とする請求項 1〜4のいずれかに記載のマルチ チップ半導体装置。
7 . 前記配線経路切替手段は、 直列に接続された 2個の不揮発性記憶素子から なり、 これら 2個の不揮発性記憶素子のうち一方はその制御端子が、 互いに交 差する方向に配設された第 1の選択線おょぴ第 2の選択線のうち第 1の選択線 に接続され、 他の不揮発性記憶素子はその制御端子が上記第 2の選択線に接続 されていることを特徴とする請求項 6に記載のマルチチップ半導体装置。
8 . 半導体チップと電気的に接続される配線おょぴ該配線の交点に設けられて任 意の配線同士を接続可能な配線経路切替手段が設けられた絶縁基板上に所望の システムを構成可能な複数の半導体チップを搭載し、 これらの半導体チップの うちいずれか 1つをテスト可能に前記配線経路切替手段を設定して当該半導体 チップのテストを行なった後に、 他の半導体チップをテスト可能に前記配線経 路切替手段を切り替えて当該他の半導体チップのテス トを行ない、 各半導体 チップごとのテスト終了後に前記配線経路切替手段を再度切り替えて前記所望 のシステムを構成するように配線経路を設定することを特徴とするマルチチッ プ半導体装置のテス ト方法。
9 . 前記複数の半導体チップのうち 1つはアナログ信号を出力する半導体チッ プであり、 該半導体チップから出力される前記アナ口グ信号を前記配線およぴ 配線経路切替手段を介してテスト回路に供給して評価することを特徴とする請 求項 8に記載のマルチチップ半導体装置のテスト方法。
1 0 . 前記複数の半導体チップのうち 1つはアナログ信号を出力する第 1半導 体チップであり、 他の半導体チップのうち 1つはアナログ信号が入力可能な第 2半導体チップであり、 該第 2半導体チップまたは該第 2半導体チップと前記 第 1半導体チップ以外の半導体チップとでテスト回路を構成し、 前記第 1半導 体チップから出力される前記アナログ信号を前記第 2半導体チップに入力させ るように前記配線経路切替手段を設定して前記テスト回路で評価することを特 徴とする請求項 9に記載のマルチチップ半導体装置のテスト方法。
1 1 . 複数の半導体チップが電気的に接続可能な端子部と、 互いに交差するよ うに配置され前記端子部と接続された配線を含む複数の配線と、 該配線の交点 に設けられて任意の配線同士を接続可能な配線経路切替手段とを備えたことを 特徴とするシステム用基板。
1 2 . 前記配線経路切替手段は、 互いに自由端が所定の間隔をおいて対向配置 された一対のリ一ド状配線と、 該リード状配線の先端もしくはその近傍に設け られた磁性体片とからなり、 前記磁性体片が磁極を有するか否かでスィツチの オン、 オフ状態が設定可能に構成された素子であることを特徴とする請求項 1 1に記載のシステム用基板。
1 3 . 前記リード状配線の先端部は絶縁層内に形成された空部に突出され、 該 空部内において他のリ一ド状配線の先端部と対向するように配置されているこ とを特徴とする請求項 1 2に記載のシステム用基板。
1 4 . 前記配線は格子状に配置されていることを特徴とする請求項 1 1〜1 3 のいずれかに記載のシステム用基板。
1 5 . 前記配線を絶縁する絶縁膜が、 搭載される前記半導体チップ表面に形成 されている絶縁膜よりも低誘電率の材料により形成されていることを特徴とす る請求項 1 1〜 1 4のいずれかに記載のシステム用基板。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112006003065T5 (de) * 2005-10-28 2008-09-25 Advantest Corporation Prüfvorrichtung, Befestigungsplatte und Stiftelektronikkarte

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03204957A (ja) * 1990-08-31 1991-09-06 Toshiba Corp 半導体集積回路
EP0481703A2 (en) * 1990-10-15 1992-04-22 Aptix Corporation Interconnect structure for use with programming elements and test devices
JPH0513662A (ja) * 1991-07-03 1993-01-22 Nippondenso Co Ltd マルチチツプモジユール
EP0541288A2 (en) * 1991-11-05 1993-05-12 Fu-Chieh Hsu Circuit module redundacy architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03204957A (ja) * 1990-08-31 1991-09-06 Toshiba Corp 半導体集積回路
EP0481703A2 (en) * 1990-10-15 1992-04-22 Aptix Corporation Interconnect structure for use with programming elements and test devices
JPH0513662A (ja) * 1991-07-03 1993-01-22 Nippondenso Co Ltd マルチチツプモジユール
EP0541288A2 (en) * 1991-11-05 1993-05-12 Fu-Chieh Hsu Circuit module redundacy architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8932886B2 (en) 2004-06-04 2015-01-13 Cree, Inc. Power light emitting die package with reflecting lens and the method of making the same

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