WO2004013949A2 - Convertisseur tension/tension pour circuits integres. - Google Patents

Convertisseur tension/tension pour circuits integres. Download PDF

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WO2004013949A2
WO2004013949A2 PCT/FR2003/002351 FR0302351W WO2004013949A2 WO 2004013949 A2 WO2004013949 A2 WO 2004013949A2 FR 0302351 W FR0302351 W FR 0302351W WO 2004013949 A2 WO2004013949 A2 WO 2004013949A2
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output
stage
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Ming Zhang
Nicolas Llaser
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Centre National De La Recherche Scientifique
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

Definitions

  • the invention relates to a voltage / voltage converter for integrated circuits, which has particular applications in the production of EEPROM memories and low voltage integrated circuits.
  • CMOS voltage / voltage converters are used in particular in two main areas, namely: “EEPROM” memories also called “FLASHROM”, and low voltage integrated circuits in order to supply certain parts of these circuits with higher voltages.
  • EEPROM electrically erasable read-only memory
  • FLASHROM low voltage integrated circuits
  • Low-voltage integrated circuits are also in full expansion and in particular used in consumer products such as cell phones and portable devices mentioned above.
  • the main technical problem to be solved is to increase the output voltage of the converter as much as possible for a given number of stages.
  • a programming voltage of nine volts is required in order to be able to store information in a memory of the "FLASHROM" type.
  • the invention aims to design a new voltage / voltage converter structure which is able to meet several goals, in particular:
  • the invention provides a voltage / voltage converter for integrated circuits, having a symmetrical structure with several stages and comprising at least one input stage constituted by a clock booster circuit with symmetrical structure which delivers two voltages of output, a voltage multiplier stage with symmetrical structure comprising two voltage multiplier circuits respectively mounted in two branches of the converter and to which the two output voltages of the input stage are respectively applied, and an output stage constituted by a circuit multiplexer to which the two output voltages of the voltage multiplier stage are applied, which is characterized in that each voltage multiplier circuit is controlled by a control circuit, and in that each voltage multiplier circuit supplies the voltages necessary for operation of its control circuit on the one hand and at the fo operation of the control circuit of the other voltage multiplier circuit of the same stage on the other hand.
  • the function of the clock booster circuit is to add a DC component to a clock signal, and it comprises two similar circuits which respectively receive two clock signals having opposite phases,
  • each voltage multiplier circuit includes a capacitor and a switch for controlling the charge of the capacitor and the transfer of its charge to the voltage multiplier circuit of the next stage, and
  • each voltage multiplier circuit is controlled by a control circuit and supplies the voltages necessary for the operation of its control circuit on the one hand and for the operation of the control circuit of the other voltage multiplier circuit of the same stage of somewhere else.
  • the converter according to the invention can have a positive output and, in this case, the multiplexer circuit recovers the highest voltages from the voltage multiplier circuits and, by switching, extracts the highest direct voltage which forms the output voltage. of the converter. Conversely, the converter can be at negative output and, in this case, the multiplexer circuit recovers the lowest voltages from the voltage multiplier circuits and, by switching from it extracts the lowest direct voltage which forms the output voltage of the converter.
  • the structure of the voltage / voltage converter according to the invention allows the advantages of a symmetrical structure to be preserved.
  • the Applicants have carried out tests and have been able to demonstrate that a voltage / voltage converter with symmetrical structure is more efficient in particular for applications on resistive load than a converter with non-symmetrical structure.
  • a converter with a symmetrical structure exhibits better load carrying capacity and the result is that the smoothing capacity to be added at the output may have a lower value, which makes it possible to reduce the total surface area of the converter.
  • the output voltage rises faster than in the case of a non-symmetrical structure.
  • the structure of the voltage / voltage converter according to the invention also makes it possible to reduce the effect of stray capacitances to obtain better efficiency and a higher output voltage. This result is obtained by using voltage multiplier circuits based on the structure of the DICKSON circuit, while the Applicants had made first tests on a voltage / voltage converter which used a capacity stacking technique.
  • FIG. 1 shows in the form of a block diagram the general structure of a voltage / voltage converter according to the invention
  • FIG. 2 illustrates a first embodiment of a voltage / voltage converter according to the invention and with positive output
  • Figures 3 and 4 respectively illustrate two multiplexer circuits which can each constitute the output stage of the voltage / voltage converter with positive output of Figure 2;
  • FIG. 5 illustrates a second embodiment of a voltage / voltage converter according to the invention and with positive output
  • - Figure 6 illustrates a first embodiment of a voltage / voltage converter according to the invention and with negative output
  • - Figures 7 and 8 respectively illustrate two multiplexer circuits which can each constitute the output stage of the voltage / voltage converter with negative output of Figure 6;
  • FIG. 9 illustrates a second embodiment of a voltage / voltage converter according to the invention and with negative output; and - Figures 10 and 11a to 11d are views which will be used to explain the operation of the first embodiment of the converter illustrated in Figure 2.
  • FIG. 1 The general structure of a voltage / voltage converter according to the invention is illustrated in FIG. 1, knowing that this converter 10 has a symmetrical structure, with several stages and with positive or negative output voltage. More specifically, the converter comprises at least N stages connected in cascade, the first stage being constituted by a clock booster circuit CB with symmetrical structure.
  • the following (N-1) intermediate stages each consist of two voltage multiplier circuits CMj and CMjp (i varying from 2 to N) which form a symmetrical structure. These two voltage multiplier circuits are respectively controlled by two circuits of CCj and CCj P which deliver control voltages V C i and V (i varying from 2 to N).
  • Each voltage multiplier circuit uses the charge transfer technique of the DICKSON circuit mentioned in the preamble, and supplies part of the voltages necessary for the operation of its control circuit on the one hand, and part of the voltages necessary for the operation of the other multiplier circuit on the other hand.
  • the voltage / voltage converter has an output stage S which is constituted by a multiplexer circuit MX receiving the output voltages VN and VN P from the two multiplier circuits CMN and CMN P of the last intermediate stage to reconstruct a continuous output voltage V s . All these stages will be described in detail below with reference to Figures 2 to 9 which illustrate several embodiments.
  • the voltage / voltage converter 10 has a positive output, has a symmetrical structure with two branches Bi and B 2 , and comprises several stages.
  • the first stage or input stage is a clock booster circuit CB with symmetrical structure and with positive output, comprising a transistor Mi of NMOS type and a capacitor Ci for the branch B ⁇ of the converter 10, and a transistor M ⁇ p of NMOS type and a capacitor C ⁇ p for branch B 2 of the converter 10.
  • the transistors Mi and M ⁇ p have their drains connected to a supply voltage V d , and their sources respectively connected to the positive electrodes of the capacitors Ci and C ⁇ p .
  • the gate of transistor M is connected to the source of transistor M ⁇ p and vice versa.
  • the negative electrodes of the capacitors Ci and C ⁇ p are respectively connected to two clock signals ⁇ i and ⁇ 2 which are in phase opposition.
  • the (N-1) stages which follow are cascaded each comprise two voltage multiplier circuits CM, and CMj P (i varying from 2 to N) respectively mounted in the two branches Bi and B 2 of the converter 10 to form a structure symmetrical, each multiplier circuit taking up the basic structure of the DICKSON circuit.
  • Each voltage multiplier circuit CMj of the branch Bi comprises a capacitor Ci whose positive electrode is connected to the output terminal of a switch Kj by a node Vj, and whose electrode negative is connected to a clock signal ⁇ n .
  • each voltage multiplier circuit CMj P of branch B 2 comprises a capacitor Cj P whose positive electrode is connected to the output terminal of a switch Kj P by a node Vj P and whose negative electrode is connected to a clock signal ⁇ np (i varying from 2 to N).
  • the clock signal ⁇ n corresponds to the clock signal ⁇ -i of the clock boost circuit CB if i is odd and to the signal ⁇ 2 of the clock boost circuit CB if i is even, and vice versa for the signal d 'clock ⁇ np , these two clock signals ⁇ i and ⁇ 2 corresponding to those received by the clock booster circuit CB.
  • the input terminal of the switch Kj of the branch Bi of the converter 10 is connected to the node Vj_ ⁇ of the previous stage, while the input terminal of the switch Kj P of the branch B 2 of the converter 10 is connected to node V ( n ) P of the previous stage.
  • Each control circuit C of a voltage multiplier CMj of the branch Bi of the converter 10 comprises an inverter circuit lj whose output voltage provides the control voltage V C j applied to the control input of the switch Kj of the CMJ voltage multiplier circuit (i varying from 2 to N).
  • Each inverter circuit lj is supplied between the output voltage V ⁇ i of the multiplier circuit CMj. ⁇ of the previous stage of the branch Bi of the converter 10 on the one hand and the output voltage Vj P of the voltage multiplier circuit CMj P of l 'corresponding stage of the branch B 2 of the converter 10 on the other hand.
  • the voltage Vj P is supplied by the voltage multiplier circuit CMj P of the same stage but from the branch B 2 of the converter 10.
  • the inverter lj is controlled by a input signal which is constituted by the output signal V c (i-1) of the previous stage (i varying from 3 to N) to obtain an output signal V ci , knowing that the inverter l 2 is controlled by the output signal V ⁇ p from branch B 2 of the clock boost circuit CB of the first stage of the converter 10.
  • each control circuit CCj P of a voltage multiplier CMj P of branch B 2 of the converter 10 comprises an inverter circuit lj P , the output voltage of which supplies the control voltage V C j P applied to the control input of the switch Kj P of the voltage multiplier circuit CM ip (i varying from 2 to N).
  • Each inverter circuit lj P is supplied between the output voltage V ( M) P of the voltage multiplier circuit CM () P of the previous stage of branch B 2 of the converter 10 on the one hand and the output voltage Vj of the voltage multiplier circuit CMj of the corresponding stage of the branch Bi of the converter 10 on the other hand.
  • the output voltage V ( H) P is supplied by the voltage multiplier circuit CM ( H ) P of the branch B 2 of the converter 10, apart from the voltage V ⁇ p , the voltage V-, is supplied by the voltage multiplier circuit CMj of the same stage but from the branch Bi of the converter 10.
  • the inverter l ip is controlled by an input signal which is constituted by the output signal V C (ji ) P of the previous stage (i varying from 3 to N) to obtain an output signal V C j P , knowing that the inverter l 2p is controlled by the output signal Vi of the branch Bi of the booster circuit d ' CB clock of the first stage of the converter 10.
  • the multiplexer circuit MX which constitutes the output stage S of the voltage / voltage converter 10 of FIG. 2 is the subject of two embodiments which are illustrated in FIGS. 3 and 4.
  • the function of the multiplexer circuit MX is to recover the highest voltages of the voltage multiplier circuits and, by switching, extracts the highest direct voltage which forms the output voltage of the converter. According to the first embodiment of FIG.
  • the multiplexer circuit MX is based on the use of two switches K s ⁇ and K s2 which, on the output side, share the same output node corresponding to the output voltage V s of the converter 10 and which, on the input side, are respectively connected to the two output voltages VN P and VN of the two voltage multiplier circuits CM Np and CMN of the stage N of the converter 10.
  • the multiplexer circuit MX also includes an auxiliary circuit for producing the control signals of the two switches K s ⁇ and K s2 , this circuit auxiliary consisting of two inverter circuits i (N + i) p and IN + L of two switches K s3 and K s4 , and two capacitors C ( N + I) P and CN + I.
  • the switch K s3 shares the same control and input signals as those of the switch K s ⁇ , while the switch K s4 shares the same control and input signals as those of the switch K s2 .
  • the switch K s3 is connected between the output voltage VN P of the multiplier circuit CMN P of the branch B 2 of stage N of the converter 10 and the positive electrode of the capacitor C (N + i) P of which the negative electrode is boosted by the clock signal ⁇ ( n + i) - Symmetrically
  • the switch K s4 is connected between the output voltage V of the multiplier circuit CMN of the branch B ⁇ of the stage N of the converter 10 and the positive electrode of the capacitor CN + I, the negative electrode of which is boosted by the clock signal ⁇ n + ⁇ .
  • the inverter circuit IN + I has as an input signal the control signal V C N of the multiplier circuit CMN of stage N of the branch Bi of the converter 10, and it is supplied between the voltage of output V N as low supply and voltage V ( N + I> P as high supply.
  • the multiplexer circuit MX generally takes up the structure of that illustrated in FIG. 3. The only difference resides in the fact that the input signal of the inverter circuit I ⁇ N + I) P is the signal V ( N + I) instead of the signal V C N P , and the input signal of the inverter circuit l N + ⁇ is the signal VN + I instead of the signal V C N.
  • the voltage / voltage converter 10 is also with positive output and differs only in terms of the control circuits CCj and CC ip of the multiplier circuits voltage CMj and CM ip (i varying from 2 to N). More precisely, the inverter circuit lj of each control circuit CCj is supplied between the output voltages Vj_ ⁇ and Vj P , knowing that the output voltage Vu is that produced by the voltage multiplier circuit CMj- ⁇ of the previous stage of the branch Bi of the converter 10, and the output voltage Vj P is that produced by the voltage multiplier circuit CMi P of the corresponding stage of branch B 2 of the converter 10.
  • each inverter circuit lj is controlled by the output signal Vj from the voltage multiplier circuit CM, to produce the output signal V cj .
  • the inverter circuit lj P of each control circuit CCj P is supplied between the output voltages V ( MP and Vj, knowing that the output voltage V ( ji ) P is produced by the voltage multiplier circuit CM ( ji ) P of the previous stage of branch B 2 of converter 10, and the output voltage Vj is that produced by the voltage multiplier circuit CMj of the corresponding stage of branch Bi of converter 10.
  • each inverter circuit ip is controlled by the output signal Vj P of the voltage multiplier circuit CM ⁇ p to produce the output signal V cip .
  • the multiplexer circuit MX which forms the output stage of the converter 10 can be produced according to one of the two examples illustrated in FIGS. 3 and 4.
  • FIG. 6 illustrates a first embodiment of a voltage / voltage converter according to the invention but with negative output, knowing that it also has several stages and a symmetrical structure with two branches Bi and B 2 .
  • the first stage or input stage is a clock booster circuit with symmetrical structure and with negative output, comprising a transistor PM of the PMOS type and a capacitor Ci for the branch B ⁇ of the converter 10, and a transistor M- ⁇ p PMOS type and a capacitor C ⁇ p for branch B 2 of the converter 10.
  • the transistors M ⁇ and M ⁇ p have their drains connected to a zero volt ground, and their sources respectively connected to the negative electrodes of the capacitors Ci and C ⁇ p .
  • the gate of transistor Mi is connected to the source of transistor M- ⁇ p and vice versa.
  • the positive electrodes of the capacitors Ci and C ⁇ p are respectively connected to two clock signals ⁇ 1 and ⁇ 2 which are in phase opposition.
  • the (N-1) stages which follow and are connected in cascade each comprise two voltage multiplier circuits CMj and CMj P (i varying from 2 to N) respectively mounted in the two branches Bi and B 2 of the converter 10 to form a symmetrical structure, each voltage multiplier circuit taking up the basic structure of the DICKSON circuit.
  • Each voltage multiplier circuit CMj of the branch B ⁇ comprises a capacitor Cj whose negative electrode is connected to the output terminal of a switch Kj by a node Vj, and whose positive electrode is connected to a signal d ' clock ⁇ n .
  • each voltage multiplier circuit CMj P of branch B 2 comprises a capacitor Cj P whose negative electrode is connected to the output terminal of a switch Kj P by a node Vj P and whose positive electrode is connected to a clock signal ⁇ np (i varying from 2 to N).
  • the clock signal ⁇ n corresponds to the clock signal ⁇ i of the clock boost circuit CB if i is odd and to the signal ⁇ 2 of the clock boost circuit CB if i is even, and vice versa for the clock signal ⁇ np , these two clock signals ⁇ -i and ⁇ 2 corresponding to those received by the clock booster circuit CB.
  • the entrance terminal of .
  • Each control circuit CCj of a voltage multiplier CMj of the branch Bi of the converter 10 comprises an inverter circuit lj, the output voltage of which supplies the control voltage V C j applied to the control input of the switch Kj of the voltage multiplier circuit CMj (i varying from 2 to N).
  • Each inverter circuit lj is supplied between the output voltage V ip of the voltage multiplier circuit CMj P of the corresponding stage of branch B 2 of the converter 10 and the output voltage Vj.-i of the multiplier circuit CMj.i of l 'previous stage of the branch Bi of the converter 10. It is important to note that if the output voltage Vj_ ⁇ is supplied by the voltage multiplier circuit CMj_ ⁇ of the branch Bi of the converter 10, apart from the voltage V 1 t the voltage V ip is supplied by the CM ip voltage multiplier circuit of the same stage but of branch B 2 of the converter 10.
  • the inverter lj is controlled by an input signal which is constituted by the output signal V C (ji ) of the previous stage (i varying from 3 to N) to obtain an output signal V C j, knowing that the inverter l 2 is controlled by the output signal V ⁇ p from branch B 2 of the clock boost circuit CB of the first stage of the converter 10.
  • each control circuit CC ip of a voltage multiplier CMj P of branch B 2 of the converter 10 comprises an inverter circuit lj P , the output voltage of which supplies the control voltage V C j P applied to the control input of the switch Kj P of the voltage multiplier circuit CMj P (i varying from 2 to N).
  • Each inverter circuit lj P is supplied between the output voltage Vj of the voltage multiplier circuit CMj of the corresponding stage of the branch Bi of the converter 10 and the output voltage V ( j_i ) P of the voltage multiplier circuit CM ( j. 1) p from the previous stage of branch B 2 of the converter 10.
  • the multiplexer circuit MX which constitutes the output stage S of the voltage / voltage converter 10 with negative output of FIG. 6 is the subject of two exemplary embodiments which are illustrated in FIGS. 7 and 8.
  • the function of the multiplexer circuit MX is recover the lowest voltages of the voltage multiplier circuits and, by switching, extract the lowest direct voltage which forms the output voltage of the converter. According to the first exemplary embodiment of FIG.
  • the multiplexer circuit MX is based on the use of two switches K s ⁇ and K s2 with reverse control which, on the output side, share the same output node corresponding to the output voltage V s of the converter 10 and which, on the input side, are respectively connected to the two output voltages V P and V of the two voltage multiplier circuits CMN P and CMN of stage N of the converter 10.
  • the circuit multiplexer MX also includes an auxiliary circuit for producing the control signals of the two switches K s1 and K s2 , this auxiliary circuit consisting of two inverter circuits I ( + I) P and IN + I, of two switches K s3 and K s , and two capacitors C (N + i) P and
  • the switch K s3 shares the same control and input signals as those of the switch K s ⁇ , while the switch K s4 shares the same control and input signals as those of the switch K s2 .
  • the switch K s3 is connected between the output voltage V P of the multiplier circuit CMN P of the branch B 2 of stage N of the converter 10 and the negative electrode of the capacitor C (N + i) P of which the positive electrode is boosted by the clock signal ⁇ (n + i) P.
  • the switch K s is connected between the output voltage VN of the multiplier circuit CMN of the branch Bi of stage N of the converter 10 and the negative electrode of the capacitor C + I including the positive electrode is boosted by the clock signal ⁇ n + ⁇ .
  • the inverter circuit l (+ i) has as an input signal the control signal V C N P of the voltage multiplier circuit CMN of stage N of branch B 2 of converter 10, and it is supplied between the voltage of output V Np as high supply and voltage VN + I as low supply.
  • the inverter circuit IN + I has as an input signal the control signal V cN of the multiplier circuit CMN of stage N of the branch Bi of the converter 10, and it is supplied between the output voltage VN as high supply and voltage V (N + i) P as low supply.
  • the multiplexer circuit MX generally takes up the structure of that illustrated in FIG. 7.
  • the input signal of the inverter circuit l (N + i) p is the signal V ( N + I ) P instead of the signal V C N P
  • the input signal of the inverter circuit l N + ⁇ is the signal VN + I instead of the signal V cN .
  • the voltage / voltage converter 10 is also at negative output and differs only in terms of the control circuits CCj and CCj P of the circuits voltage multipliers CMj and CMj P (i varying from 2 to N).
  • each inverter circuit lj of each control circuit CCj is supplied between the output voltages V ip and Vu, knowing that the output voltage Vj.-) is that produced by the multiplier circuit of the previous stage of the branch Bi of the converter 10, and the output voltage Vj P is that produced by the multiplier circuit CMj P of the corresponding stage of the branch B 2 of the converter 10.
  • each inverter circuit lj is controlled by the output signal Vj of the voltage multiplier circuit CMj to produce the output signal V C j.
  • the inverter circuit lj P of each control circuit CC ip is supplied between the output voltages Vj and V ( j_i ) P , knowing that the output voltage V ( ji ) P is produced by the multiplier circuit C (H) P of the previous stage of branch B 2 of converter 10, and the output voltage Vj is that produced by the voltage multiplier circuit CMj of the corresponding stage of branch Bi of converter 10.
  • each inverter circuit l ip is controlled by the output signal Vj P from the voltage multiplier circuit CMj P to produce the output signal V ⁇ .
  • the multiplexer circuit MX which forms the output stage of the converter 10 can be produced according to one of the two examples illustrated in FIGS. 7 and 8.
  • This operation can be divided into two phases, namely: a first phase corresponding to the charge of the capacitor from the first stage, and a second phase corresponding to the transfer of the charges stored on the capacitor during the first phase to the next stage.
  • stage i of the branch B- ⁇ comprising the voltage multiplier circuit CMj and its control circuit CCj is in the first operating phase
  • stage i of the branch B 2 comprising the voltage multiplier circuit CMj P and its control circuit CCj P is then in the second operating phase
  • the phase switching is controlled by the clock signals ⁇ i and ⁇ 2 on the one hand, and the phase of a stage is changed with each new clock half-cycle on the other hand, that is that is to say that if the stage i of the branch B 2 is in the first operating phase, it will pass in the second operating phase to the next half clock cycle, as illustrated in the timing diagrams of FIGS. 11a to 11d, in particular those of FIGS. 11 a and 11 b.
  • the first operating phase corresponds to the charge of the capacitor Cj or C ip of the stage i of each branch Bi and B 2 , with i varying from 2 to N.
  • the voltage on the positive electrode of the capacitor Cj (branch Bi) or Cj P (branch B 2 ) is charged, through the switch Kj (branch Bi) or Kj p (branch B 2 ) which is in the on state, at the voltage Vj_ ⁇ (capacitor Cj) or at the voltage V (n) P (capacitor Cj P ), these voltages being equal to iV dd -
  • the state of the switch Kj (branch Bi ) and K ip (branch B 2 ) is controlled by a voltage V C j (branch Bi) and V ⁇ (branch B 2 ), these voltages equal to (i + 1) V dd being supplied by the inverter lj (branch B ⁇ or lj P (branch B 2 ) which is supplied between the voltages V ip (equal to (i + 1) V dd ) and Vu (equal to iVdd) for the branch Bi, and Vj (equal to
  • the second operating phase corresponds to the stacking on the supply voltage Vdd of the capacitor Cj or Cj P of the stage i of each branch B ⁇ and B 2 with i varying from 2 to N.
  • Vdd the voltage on the positive electrode Vj (Vj P ) of the capacitor Cj (Cj P ) is boosted by Vdd thus raising this voltage to (i + 1) Vdd.
  • the switch Kj (Kj P ) is blocked during the second phase and controlled by a voltage V C j (V ⁇ ) equal to (i-1) Vdd and supplied by the inverter lj (lj P ), as illustrated in Figures 11e and 11d respectively associated with Figures 11a and 11b.
  • the inverter lj is supplied between Vj P of value iVdd and Vj. ⁇ of value (i-1) Vdd, while the inverter lj P is supplied between Vj of value iVdd and V (H) P of value (i- 1) Vdd.
  • the two operating phases also concern the clock booster CB.
  • the elements of the branch Bi comprising the capacitor Ci associated with the transistor Mi are in the first phase then the elements of the branch B 2 comprising the capacitor C 1p associated with the transistor M ⁇ p are in the second phase and then alternately.
  • the second phase corresponds to the stacking of the capacitor Ci or C- ⁇ p on the clock signal ⁇ j at the high level (Vdd), which produces on V- t or V ⁇ p a voltage of 2Vdd as illustrated by the Figures 11a and 11b.
  • a voltage / voltage converter according to the invention with only two voltage multiplier stages is sufficient to produce the programming voltage.

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Abstract

Convertisseur tension/tension pour circuits intégrés, caractérisé en ce qu'il présente une structure symétrique à plusieurs étages et comprend au moins un étage d'entrée constitué par un circuit survolteur d'horloge (CB) à structure symétrique qui délivre deux tensions de sortie, un étage multiplicateur de tension à structure symétrique comprenant deux circuits multiplicateurs de tension (CMi ; CMip) respectivement montés dans deux branches (B1 ; B2) du convertisseur et auxquels sont respectivement appliqués les deux tensions de sortie de l'étage d'entrée, et un étage de sortie (S) constitué par un circuit multiplexeur (MX) auquel sont appliquées les deux tensions de sortie de l'étage multiplicateur de tension.L'invention s'applique notamment aux mémoires EEPROM et aux circuits intégrés basses tensions.

Description

CONVERTISSEUR TENSION/TENSION POUR CIRCUITS INTEGRES
L'invention concerne un convertisseur tension/tension pour circuits intégrés, qui trouve notamment des applications dans la réalisation de mémoires EEPROM et de circuits intégrés à basse tension.
D'une manière générale, le premier circuit à principe de transfert de charges qui a permis la réalisation d'un convertisseur tension/tension à circuits intégrés a été proposé par Monsieur J. F. DICKSON dans un article intitulé "On-chip high-voltage génération in NMOS integrated circuits using an improved voltage multiplier technics" et qui est paru en juin 1976 dans la revue "IEEE J. SOLID-STATE CIRCUITS, vol. 11, pp. 374-376". Ce circuit dénommé ci-après circuit DICKSON présente une structure non symétrique qui est constituée de condensateurs et de transistors NMOS montés en diode. La fonction des condensateurs est de stocker des charges électriques, alors que celle des transistors est d'agir comme des interrupteurs pour contrôler la charge des condensateurs et le transfert des charges entre les condensateurs. Après publication de cet article, la majorité des convertisseurs tension/tension à structure non symétrique ont été réalisés sur la base du circuit DICKSON précité, mais ils présentent notamment pour inconvénient d'entraîner une perte de tension qui est due à des imperfections dans les interrupteurs à transistors NMOS.
Par ailleurs, un circuit "Clock Booster" réalisé en technologie CMOS a fait l'objet d'un article intitulé "An expérimental 1,5V 64Mb DRAM" qui est paru en avril 1991 dans le volume 26, pages 465-472 de la revue précitée, un tel circuit à structure symétrique permettant d'additionner une composante continu à un signal d'horloge. Ce circuit sera dénommé après par circuit survolteur d'horloge.
D'une manière générale, des convertisseurs tension/tension CMOS intégrés sont notamment utilisés dans deux principaux domaines, à savoir : les mémoires "EEPROM" appelées aussi "FLASHROM", et les circuits intégrés basses tensions afin d'alimenter certaines parties de ces circuits avec des tensions plus élevées. Les mémoires "EEPROM" sont actuellement utilisées dans de nombreuses applications grand public comme par exemple des appareils photo-numériques, les lecteurs audio-numériques MP3 et les ordinateurs de poche, et la demande de ce type de mémoires s'est accrue considérablement durant ces deux dernières années. Les circuits intégrés basses tensions sont également en pleine expansion et notamment utilisés dans des produits grand public comme les téléphones cellulaires et les appareils portables précédemment cités.
Concrètement, le principal problème technique à résoudre est d'augmenter le plus possible la tension de sortie du convertisseur pour un nombre d'étages donné. Dans le cas d'un appareil portable alimenté sous trois volts au moyen d'une pile par exemple, il faut une tension de programmation de neuf volts pour pouvoir stocker des informations dans une mémoire du type "FLASHROM".
En théorie, si le convertisseur tension/tension était parfait, un tripleur de tension (deux étages) serait suffisant pour produire cette tension de programmation de neuf volts. Or, l'expérience montre qu'un convertisseur tension/tension à structure non symétrique réalisé sur la base du circuit DICKSON devrait être un quadrupleur de tension (trois étages) pour produire la tension de programmation précitée. Au titre de l'art antérieur, le document WO 02/43232 décrit un convertisseur tension/tension selon le préambule de la revendication 1.
Les convertisseurs tension/tension actuels ayant des performances limitées, l'invention vise à concevoir une nouvelle structure de convertisseur tension/tension qui soit à même de satisfaire à plusieurs buts, en particulier :
- éliminer la perte de tension à la sortie du convertisseur qui est due à l'imperfection des interrupteurs réalisés à partir de transistors MOS ;
- permettre des réalisations à plusieurs étages ;
- atteindre une tension de sortie maximale qui soit proche de la tension de sortie théorique ;
- minimiser la surface totale du convertisseur pour des performances équivalentes , et - fonctionner sur une large plate d'alimentation, par exemple de 1 ,2V à 5V pour une technologie standard.
Pour atteindre ces buts, l'invention propose un convertisseur tension/tension pour circuits intégrés, présentant une structure symétrique à plusieurs étages et comprend au moins un étage d'entrée constitué par un circuit survolteur d'horloge à structure symétrique qui délivre deux tensions de sortie, un étage multiplicateur de tension à structure symétrique comprenant deux circuits multiplicateurs de tension respectivement montés dans deux branches du convertisseur et auxquels sont respectivement appliqués les deux tensions de sortie de l'étage d'entrée, et un étage de sortie constitué par un circuit multiplexeur auquel sont appliquées les deux tensions de sortie de l'étage multiplicateur de tension, qui est caractérisé en ce que chaque circuit multiplicateur de tension est commandé par un circuit de commande, et en ce que chaque circuit multiplicateur de tension fournit les tensions nécessaires au fonctionnement de son circuit de commande d'une part et au fonctionnement du circuit de commande de l'autre circuit multiplicateur de tension du même étage d'autre part.
D'une manière générale :
- le circuit survolteur d'horloge a pour fonction d'additionner une composante continue à un signal d'horloge, et il comprend deux circuits semblables qui reçoivent respectivement deux signaux d'horloge ayant des phases opposées,
- chaque circuit multiplicateur de tension comprend un condensateur et un interrupteur pour contrôler la charge du condensateur et le transfert de sa charge vers le circuit multiplicateur de tension de l'étage suivant, et
- chaque circuit multiplicateur de tension est commandé par un circuit de commande, et fournit des tensions nécessaires au fonctionnement de son circuit de commande d'une part et au fonctionnement du circuit de commande de l'autre circuit multiplicateur de tension du même étage d'autre part. Le convertisseur selon l'invention peut être à sortie positive et, dans ce cas, le circuit multiplexeur récupère les tensions les plus élevées des circuits multiplicateurs de tension et, par commutation, en extrait la tension continue la plus élevée qui forme la tension de sortie du convertisseur. Inversement, le convertisseur peut être à sortie négative et, dans ce cas, le circuit multiplexeur récupère les tensions les plus basses des circuits multiplicateurs de tension et, par commutation en extrait la tension continue la plus basse qui forme la tension de sortie du convertisseur.
Ainsi, la structure du convertisseur tension/tension selon l'invention permet de conserver les avantages d'une structure symétrique. En effet, les Demandeurs se sont livrés à des essais et ont pu démontrer qu'un convertisseur tension/tension à structure symétrique est plus performant notamment pour des applications sur charge résistive qu'un convertisseur à structure non symétrique. Plus précisément, un convertisseur à structure symétrique présente une meilleure tenue en charge et il en résulte que la capacité de lissage à ajouter en sortie peut avoir une valeur plus faible, ce qui permet de réduire la surface totale du convertisseur. Par ailleurs, pour une même valeur de charge résistive et une même tolérance d'ondulation de la tension de sortie, la tension de sortie monte plus vite que dans le cas d'une structure non-symétrique.
La structure du convertisseur tension/tension selon l'invention permet également de diminuer l'effet des capacités parasites pour obtenir un meilleur rendement et une tension de sortie plus élevée. Ce résultat est obtenu en utilisant des circuits multiplicateurs de tension basés sur la structure du circuit DICKSON, alors que les Demandeurs avaient fait des premiers essais sur un convertisseur tension/tension qui utilisait une technique d'empilement des capacités.
L'invention a ainsi permis la réalisation d'un convertisseur tension/tension à sortie positive ou négative qui est le résultat d'un compromis trouvé à partir des structures connues symétriques et non symétriques en les combinant d'une manière originale suite à de nombreux essais effectués en laboratoire. D'autres avantages, caractéristiques et détails de l'invention ressortiront du complément de description qui va suivre en référence à des dessins, donnés uniquement à titre d'exemple et dans lesquels :
- la figure 1 représente sous la forme d'un schéma-bloc la structure générale d'un convertisseur tension/tension conforme à l'invention ;
- la figure 2 illustre un premier mode de réalisation d'un convertisseur tension/tension conforme à l'invention et à sortie positive ;
- les figures 3 et 4 illustrent respectivement deux circuits multiplexeurs qui peuvent chacun constituer l'étage de sortie du convertisseur tension/tension à sortie positive de la figure 2 ;
- la figure 5 illustre un second mode de réalisation d'un convertisseur tension/tension conforme à l'invention et à sortie positive ;
- la figure 6 illustre un premier mode de réalisation d'un convertisseur tension/tension conforme à l'invention et à sortie négative ; et - les figures 7 et 8 illustrent respectivement deux circuits multiplexeurs qui peuvent chacun constituer l'étage de sortie du convertisseur tension/tension à sortie négative de la figure 6 ;
- la figure 9 illustre un second mode de réalisation d'un convertisseur tension/tension conforme à l'invention et à sortie négative ; et - les figures 10 et 11a à 11d sont des vues qui seront utilisées pour expliciter le fonctionnement du premier mode de réalisation du convertisseur illustré sur la figure 2.
La structure générale d'un convertisseur tension/tension selon l'invention est illustrée à la figure 1, sachant que ce convertisseur 10 présente une structure symétrique, à plusieurs étages et à tension de sortie positive ou négative. Plus précisément, le convertisseur comprend au moins N étages montés en cascade, le premier étage étant constitué par un circuit survolteur d'horloge CB à structure symétrique. Les (N-1) étages intermédiaires suivants sont chacun constitués par deux circuits multiplicateurs de tension CMj et CMjp (i variant de 2 à N) qui forment une structure symétrique. Ces deux circuits multiplicateurs de tension sont respectivement commandés par deux circuits de CCj et CCjP qui délivrent des tensions de commande VCi et V (i variant de 2 à N). Chaque circuit multiplicateur de tension utilise la technique du transfert de charge du circuit DICKSON évoqué en préambule, et fournit une partie des tensions nécessaires au fonctionnement de son circuit de commande d'une part, et une partie des tensions nécessaires au fonctionnement de l'autre circuit multiplicateur d'autre part. Enfin, le convertisseur tension/tension présente un étage de sortie S qui est constitué par un circuit multiplexeur MX recevant les tensions de sortie VN et VNP des deux circuits multiplicateurs CMN et CMNP du dernier étage intermédiaire pour reconstituer une tension de sortie continue Vs. Tous ces étages vont être décrits en détail ci-après en référence aux figures 2 à 9 qui illustrent plusieurs modes de réalisation.
Selon un premier mode de réalisation illustré à la figure 2, le convertisseur tension/tension 10 est à sortie positive, présente une structure symétrique à deux branches Bi et B2, et comprend plusieurs étages. Le premier étage ou étage d'entrée est un circuit survolteur d'horloge CB à structure symétrique et à sortie positive, comprenant un transistor Mi de type NMOS et un condensateur Ci pour la branche B^ du convertisseur 10, et un transistor Mιp de type NMOS et un condensateur Cιp pour la branche B2 du convertisseur 10. Les transistors Mi et Mιp ont leurs drains connectés à une tension d'alimentation V d, et leurs sources respectivement connectées aux électrodes positives des condensateurs Ci et Cιp. La grille du transistor M est connectée à la source du transistor Mιp et inversement. Les électrodes négatives des condensateurs Ci et Cιp sont respectivement reliées à deux signaux d'horloge Φi et Φ2 qui sont en opposition de phase. Les (N-1) étages qui suivent sont montés en cascade comprennent chacun deux circuits multiplicateurs de tension CM, et CMjP (i variant de 2 à N) respectivement montés dans les deux branches Bi et B2 du convertisseur 10 pour former une structure symétrique, chaque circuit multiplicateur reprenant la structure de base du circuit DICKSON. Chaque circuit multiplicateur de tension CMj de la branche Bi comprend un condensateur Ci dont l'électrode positive est connectée à la borne de sortie d'un interrupteur Kj par un nœud Vj, et dont l'électrode négative est connectée à un signal d'horloge Φn. De manière similaire, chaque circuit multiplicateur de tension CMjP de la branche B2 comprend un condensateur CjP dont l'électrode positive est connectée à la borne de sortie d'un interrupteur KjP par un nœud VjP et dont l'électrode négative est reliée à un signal d'horloge Φnp (i variant de 2 à N). Le signal d'horloge Φn correspond au signal d'horloge Φ-i du circuit survolteur d'horloge CB si i est impair et au signal Φ2 du circuit survolteur d'horloge CB si i est pair, et inversement pour le signal d'horloge Φnp, ces deux signaux d'horloge Φi et Φ2 correspondant à ceux reçus par le circuit survolteur d'horloge CB. La borne d'entrée de l'interrupteur Kj de la branche Bi du convertisseur 10 est connectée au nœud Vj_ι de l'étage précédent, alors que la borne d'entrée de l'interrupteur KjP de la branche B2 du convertisseur 10 est connectée au nœud V(n)P de l'étage précédent.
Chaque circuit de commande C d'un multiplicateur de tension CMj de la branche Bi du convertisseur 10 comprend un circuit inverseur lj dont la tension de sortie fournit la tension de commande VCj appliquée à l'entrée de commande de l'interrupteur Kj du circuit multiplicateur de tension CMJ (i variant de 2 à N). Chaque circuit inverseur lj est alimenté entre la tension de sortie Vμi du circuit multiplicateur CMj.ι de l'étage précédent de la branche B-i du convertisseur 10 d'une part et la tension de sortie VjP du circuit multiplicateur de tension CMjP de l'étage correspondant de la branche B2 du convertisseur 10 d'autre part. Il est important de noter que si la tension de sortie V est fournie par le circuit multiplicateur
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de la branche Bi du convertisseur 10, en dehors de la tension Vι, la tension VjP est fournie par le circuit multiplicateur de tension CMjP du même étage mais de la branche B2 du convertisseur 10. L'inverseur lj est contrôlé par un signal d'entrée qui est constitué par le signal de sortie Vc(i-1) de l'étage précédent (i variant de 3 à N) pour obtenir un signal de sortie Vci, sachant que l'inverseur l2 est contrôlé par le signal de sortie Vιp de la branche B2 du circuit survolteur d'horloge CB du premier étage du convertisseur 10. De manière symétrique, chaque circuit de commande CCjP d'un multiplicateur de tension CMjP de la branche B2 du convertisseur 10 comprend un circuit inverseur ljP dont la tension de sortie fournit la tension de commande VCjP appliquée à l'entrée de commande de l'interrupteur KjP du circuit multiplicateur de tension CMip (i variant de 2 à N). Chaque circuit inverseur ljP est alimenté entre la tension de sortie V(M)P du circuit multiplicateur de tension CM( )P de l'étage précédent de la branche B2 du convertisseur 10 d'une part et la tension de sortie Vj du circuit multiplicateur de tension CMj de l'étage correspondant de la branche B-i du convertisseur 10 d'autre part. Comme précédemment, il est important de noter que si la tension de sortie V(H)P est fournie par le circuit multiplicateur de tension CM(H)P de la branche B2 du convertisseur 10, en dehors de la tension Vιp, la tension V-, est fournie par le circuit multiplicateur de tension CMj du même étage mais de la branche Bi du convertisseur 10. L'inverseur lip est contrôlé par un signal d'entrée qui est constitué par le signal de sortie VC(j.i)P de l'étage précédent (i variant de 3 à N) pour obtenir un signal de sortie VCjP, sachant que l'inverseur l2p est contrôlé par le signal de sortie Vi de la branche Bi du circuit survolteur d'horloge CB du premier étage du convertisseur 10.
Le circuit multiplexeur MX qui constitue l'étage de sortie S du convertisseur tension/tension 10 de la figure 2 fait l'objet de deux exemples de réalisation qui sont illustrés aux figures 3 et 4. La fonction du circuit multiplexeur MX est de récupérer les tensions les plus élevées des circuits multiplicateurs de tension et, par commutation, en extrait la tension continue la plus élevée qui forme la tension de sortie du convertisseur. Selon le premier exemple de réalisation de la figure 3, le circuit multiplexeur MX est basé sur l'utilisation de deux interrupteurs Ksι et Ks2 qui, côté sortie, partagent un même nœud de sortie correspondant à la tension de sorite Vs du convertisseur 10 et qui, côté entrée, sont respectivement reliés aux deux tensions de sortie VNP et VN des deux circuits multiplicateurs de tension CMNp et CMN de l'étage N du convertisseur 10. Le circuit multiplexeur MX comprend également un circuit auxiliaire pour produire les signaux de commande des deux interrupteurs Ksι et Ks2, ce circuit auxiliaire étant constitué de deux circuits inverseurs i(N+i)p et IN+L de deux interrupteurs Ks3 et Ks4, et de deux condensateurs C(N+I)P et CN+I .
L'interrupteur Ks3 partage les mêmes signaux de contrôle et d'entrée que ceux de l'interrupteur Ksι, alors que l'interrupteur Ks4 partage les mêmes signaux de contrôle et d'entrée que ceux de l'interrupteur Ks2. Par contre, l'interrupteur Ks3 est connecté entre la tension de sortie VNP du circuit multiplicateur CMNP de la branche B2 de l'étage N du convertisseur 10 et l'électrode positive du condensateur C(N+i)P dont l'électrode négative est survoltée par le signal d'horloge Φ(n+i) - D'une manière symétrique, l'interrupteur Ks4 est connecté entre la tension de sortie V du circuit multiplicateur CMN de la branche B^ de l'étage N du convertisseur 10 et l'électrode positive du condensateur CN+I dont l'électrode négative est survoltée par le signal d'horloge Φn+ι.
Le circuit inverseur l(N+i)p a pour signal d'entrée le signal de commande VCNP du circuit multiplicateur de tension CMN de l'étage N de la branche B2 du convertisseur 10, et il est alimenté entre la tension de sortie VNp comme alimentation basse et la tension VN+I comme alimentation haute. D'une manière symétrique, le circuit inverseur IN+I a pour signal d'entrée le signal de commande VCN du circuit multiplicateur CMN de l'étage N de la branche Bi du convertisseur 10, et il est alimenté entre la tension de sortie VN comme alimentation basse et la tension V(N+I>P comme alimentation haute.
Selon le second exemple de réalisation de la figure 4, le circuit multiplexeur MX reprend globalement la structure de celui illustré à la figure 3. La seule différence réside dans le fait que le signal d'entrée du circuit inverseur I<N+I)P est le signal V(N+I) au lieu du signal VCNP, et le signal d'entrée du circuit inverseur lN+ι est le signal VN+I au lieu du signal VCN.
Selon un second mode de réalisation illustré à la figure 5 qui est une variante de celui illustré à la figure 2, le convertisseur tension/tension 10 est également à sortie positive et diffère uniquement au niveau des circuits de commande CCj et CCip des circuits multiplicateurs de tension CMj et CMip (i variant de 2 à N). Plus précisément, le circuit inverseur lj de chaque circuit de commande CCj est alimenté entre les tensions de sortie Vj_ι et VjP, sachant que la tension de sortie Vu est celle produite par le circuit multiplicateur de tension CMj-ι de l'étage précédent de la branche Bi du convertisseur 10, et la tension de sortie VjP est celle produite par le circuit multiplicateur de tension CMiP de l'étage correspondant de la branche B2 du convertisseur 10. En entrée, chaque circuit inverseur lj est contrôlé par le signal de sortie Vj du circuit multiplicateur de tension CM, pour produire le signal de sortie Vcj. D'une manière symétrique, le circuit inverseur ljP de chaque circuit de commande CCjP est alimenté entre les tensions de sortie V(M P et Vj, sachant que la tension de sortie V(j.i)P est produite par le circuit multiplicateur de tension CM(j-i)P de l'étage précédent de la branche B2 du convertisseur 10, et la tension de sortie Vj est celle produite par le circuit multiplicateur de tension CMj de l'étage correspondant de la branche Bi du convertisseur 10. En entrée, chaque circuit inverseur lip est contrôlé par le signal de sortie VjP du circuit multiplicateur de tension CMιp pour produire le signal de sortie Vcip. Comme pour le premier mode de réalisation illustré à la figure
2, le circuit multiplexeur MX qui forme l'étage de sortie du convertisseur 10 peut être réalisé suivant l'un des deux exemples illustrés aux figures 3 et 4.
La figure 6 illustre un premier mode de réalisation d'un convertisseur tension/tension conforme à l'invention mais à sortie négative, sachant qu'il présente également plusieurs étages et une structure symétrique à deux branches Bi et B2. Le premier étage ou étage d'entrée est un circuit survolteur d'horloge à structure symétrique et à sortie négative, comprenant un transistor Mi de type PMOS et un condensateur Ci pour la branche B^ du convertisseur 10, et un transistor M-ιp de type PMOS et un condensateur Cιp pour la branche B2 du convertisseur 10. Les transistors M^ et Mιp ont leurs drains connectés à une masse zéro volt, et leurs sources respectivement connectées aux électrodes négatives des condensateurs Ci et Cιp. La grille du transistor Mi est connectée à la source du transistor M-ιp et inversement. Les électrodes positives des condensateurs Ci et Cιp sont respectivement reliées à deux signaux d'horloge Φ1 et Φ2 qui sont en opposition de phase.
Les (N-1) étages qui suivent et montés en cascade comprennent chacun deux circuits multiplicateurs de tension CMj et CMjP (i variant de 2 à N) respectivement montés dans les deux branches Bi et B2 du convertisseur 10 pour former une structure symétrique, chaque circuit multiplicateur de tension reprenant la structure de base du circuit DICKSON. Chaque circuit multiplicateur de tension CMj de la branche B^ comprend un condensateur Cj dont l'électrode négative est connectée à la borne de sortie d'un interrupteur Kj par un nœud Vj, et dont l'électrode positive est connectée à un signal d'horloge Φn. D'une manière similaire, chaque circuit multiplicateur de tension CMjP de la branche B2 comprend un condensateur CjP dont l'électrode négative est connectée à la borne de sortie d'un interrupteur KjP par un nœud VjP et dont l'électrode positive est reliée à un signal d'horloge Φnp (i variant de 2 à N). Le signal d'horloge Φn correspond au signal d'horloge Φi du circuit survolteur d'horloge CB si i est impair et au signal Φ2 du circuit survolteur d'horloge CB si i est pair, et inversement pour le signal d'horloge Φnp, ces deux signaux d'horloge Φ-i et Φ2 correspondant à ceux reçus par le circuit survolteur d'horloge CB. La borne d'entrée de . l'interrupteur Kj de la branche Bi du convertisseur 10 est connectée au nœud Vj_ι de l'étage précédent, alors que la borne d'entrée de l'interrupteur KjP de la branche B2 du convertisseur 10 est connectée au nœud V(j_i)P de l'étage précédent. Chaque circuit de commande CCj d'un multiplicateur de tension CMj de la branche Bi du convertisseur 10 comprend un circuit inverseur lj dont la tension de sortie fournit la tension de commande VCj appliquée à l'entrée de commande de l'interrupteur Kj du circuit multiplicateur de tension CMj (i variant de 2 à N). Chaque circuit inverseur lj est alimenté entre la tension de sortie Vip du circuit multiplicateur de tension CMjP de l'étage correspondant de la branche B2 du convertisseur 10 et la tension de sortie Vj.-i du circuit multiplicateur CMj.i de l'étage précédent de la branche Bi du convertisseur 10. Il est important de noter que si la tension de sortie Vj_ι est fournie par le circuit multiplicateur de tension CMj_ι de la branche Bi du convertisseur 10, en dehors de la tension V1 t la tension Vip est fournie par le circuit multiplicateur de tension CMip du même étage mais de la branche B2 du convertisseur 10. L'inverseur lj est contrôlé par un signal d'entrée qui est constitué par le signal de sortie VC(j-i) de l'étage précédent (i variant de 3 à N) pour obtenir un signal de sortie VCj, sachant que l'inverseur l2 est contrôlé par le signal de sortie Vιp de la branche B2 du circuit survolteur d'horloge CB du premier étage du convertisseur 10.
De manière symétrique, chaque circuit de commande CCip d'un multiplicateur de tension CMjP de la branche B2 du convertisseur 10 comprend un circuit inverseur ljP dont la tension de sortie fournit la tension de commande VCjP appliquée à l'entrée de commande de l'interrupteur KjP du circuit multiplicateur de tension CMjP (i variant de 2 à N). Chaque circuit inverseur ljP est alimenté entre la tension de sortie Vj du circuit multiplicateur de tension CMj de l'étage correspondant de la branche Bi du convertisseur 10 et la tension de sortie V(j_i)P du circuit multiplicateur de tension CM(j.1)p de l'étage précédent de la branche B2 du convertisseur 10. Comme précédemment, il est important de noter que si la tension de sortie V(j.1)p est fournie par le circuit multiplicateur de tension C (M)P de la branche B2 du convertisseur 10, en dehors de la tension Vιp, la tension Vj est fournie par le circuit multiplicateur de tension CMj du même étage mais de la branche Bi du convertisseur 10. L'inverseur ljP est contrôlé par un signal d'entrée qui est constitué par le signal de sortie Vc<i-i)P de l'étage précédent (i variant de 3 à N) pour obtenir un signal de sortie Vcip, sachant que l'inverseur l2p est contrôlé par le signal de sortie Vi de la branche Bi du circuit survolteur d'horloge CB du premier étage du convertisseur 10.
Le circuit multiplexeur MX qui constitue l'étage de sortie S du convertisseur tension/tension 10 à sortie négative de la figure 6 fait l'objet de deux exemples de réalisation qui sont illustrés aux figures 7 et 8. La fonction du circuit multiplexeur MX est de récupérer les tensions les plus basses des circuits multiplicateurs de tension et, par commutation, en extrait la tension continue la plus basse qui forme la tension de sortie du convertisseur. Selon le premier exemple de réalisation de la figure 7, le circuit multiplexeur MX est basé sur l'utilisation de deux interrupteurs Ksι et Ks2 à commande inversée qui, côté sortie, partagent un même nœud de sortie correspondant à la tension de sortie Vs du convertisseur 10 et qui, côté entrée, sont respectivement reliés aux deux tensions de sortie V P et V des deux circuits multiplicateurs de tension CMNP et CMN de l'étage N du convertisseur 10. Le circuit multiplexeur MX comprend également un circuit auxiliaire pour produire les signaux de commande des deux interrupteurs Ks1 et Ks2, ce circuit auxiliaire étant constitué de deux circuits inverseurs I( +I)P et IN+I, de deux interrupteurs Ks3 et Ks , et de deux condensateurs C(N+i)P et
CN+I-
L'interrupteur Ks3 partage les mêmes signaux de contrôle et d'entrée que ceux de l'interrupteur Ksι, alors que l'interrupteur Ks4 partage les mêmes signaux de contrôle et d'entrée que ceux de l'interrupteur Ks2. Par contre, l'interrupteur Ks3 est connecté entre la tension de sortie V P du circuit multiplicateur CMNP de la branche B2 de l'étage N du convertisseur 10 et l'électrode négative du condensateur C(N+i)P dont l'électrode positive est survoltée par le signal d'horloge Φ(n+i)P. D'une manière symétrique, l'interrupteur Ks est connecté entre la tension de sortie VN du circuit multiplicateur CMN de la branche B-i de l'étage N du convertisseur 10 et l'électrode négative du condensateur C +I dont l'électrode positive est survoltée par le signal d'horloge Φn+ι. Le circuit inverseur l( +i) a pour signal d'entrée le signal de commande VCNP du circuit multiplicateur de tension CMN de l'étage N de la branche B2 du convertisseur 10, et il est alimenté entre la tension de sortie VNp comme alimentation haute et la tension VN+I comme alimentation basse. D'une manière symétrique, le circuit inverseur IN+I a pour signal d'entrée le signal de commande VcN du circuit multiplicateur CMN de l'étage N de la branche Bi du convertisseur 10, et il est alimenté entre la tension de sortie VN comme alimentation haute et la tension V(N+i)P comme alimentation basse.
Selon le second exemple de réalisation de la figure 8, le circuit multiplexeur MX reprend globalement la structure de celui illustré à la figure 7. La seule différence réside dans le fait que le signal d'entrée du circuit inverseur l(N+i)p est le signal V(N+I)P au lieu du signal VCNP, et le signal d'entrée du circuit inverseur lN+ι est le signal VN+I au lieu du signal VcN. Selon un second mode de réalisation illustré à la figure 9 et qui est une variante de celui illustré à la figure 6, le convertisseur tension/tension 10 est également à sortie négative et diffère uniquement au niveau des circuits de commande CCj et CCjP des circuits multiplicateurs de tension CMj et CMjP (i variant de 2 à N). Plus précisément, le circuit inverseur lj de chaque circuit de commande CCj est alimenté entre les tensions de sortie Vip et Vu, sachant que la tension de sortie Vj.-) est celle produite par le circuit multiplicateur
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de l'étage précédent de la branche Bi du convertisseur 10, et la tension de sortie VjP est celle produite par le circuit multiplicateur CMjP de l'étage correspondant de la branche B2 du convertisseur 10. En entrée, chaque circuit inverseur lj est contrôlé par le signal de sortie Vj du circuit multiplicateur de tension CMj pour produire le signal de sortie VCj. D'une manière symétrique, le circuit inverseur ljP de chaque circuit de commande CCip est alimenté entre les tensions de sortie Vj et V(j_i)P, sachant que la tension de sortie V(j.i)P est produite par le circuit multiplicateur C (H)P de l'étage précédent de la branche B2 du convertisseur 10, et la tension de sortie Vj est celle produite par le circuit multiplicateur de tension CMj de l'étage correspondant de la branche Bi du convertisseur 10. En entrée, chaque circuit inverseur lip est contrôlé par le signal de sortie VjP du circuit multiplicateur de tension CMjP pour produire le signal de sortie Vφ.
Comme pour le premier mode de réalisation illustré à la figure 6, le circuit multiplexeur MX qui forme l'étage de sortie du convertisseur 10 peut être réalisé suivant l'un des deux exemples illustrés aux figures 7 et 8.
On va décrire maintenant le fonctionnement du convertisseur tension/tension d'ordre N et à tension de sortie positive qui est illustré à la figure 2. Ce fonctionnement peut être divisé en deux phases, à savoir : une première phase correspondant à la charge du condensateur du premier étage, et une seconde phase correspondant au transfert des charges stockées sur le condensateur durant la première phase vers l'étage suivant. Au préalable, en se reportant à la figure 10, il est important de faire les remarques préliminaires suivantes : - il y a une opposition de phase, étage par étage, entre les branches Bi et B2 du convertisseur, c'est-à-dire que si l'étage i de la branche B-\ comprenant le circuit multiplicateur de tension CMj et son circuit de commande CCj est dans la première phase de fonctionnement, l'étage i de la branche B2 comprenant le circuit multiplicateur de tension CMjP et son circuit de commande CCjP est alors dans la seconde phase de fonctionnement ;
- il y a également une inversion de phase entre un étage et ses voisins pour chaque branche Bi et B2, c'est-à-dire que si l'étage i de la branche Bi est dans la seconde phase de fonctionnement, les étages i-1 et i+1 sont alors dans la première phase de fonctionnement ; et
- la commutation de phase est contrôlée par les signaux d'horloge Φi et Φ2 d'une part, et la phase d'un étage se trouve changée à chaque nouveau demi-cycle d'horloge d'autre part, c'est-à-dire que si l'étage i de la branche B2 est dans la première phase de fonctionnement, il passera dans la seconde phase de fonctionnement au demi-cycle d'horloge suivant, comme cela est illustré sur les chronogrammes des figures 11a à 11d, en particulier ceux des figures 11 a et 11 b.
La première phase de fonctionnement correspond à la charge du condensateur Cj ou Cip de l'étage i de chaque branche Bi et B2, avec i variant de 2 à N. Pour chaque branche Bi et B2, cette première phase se produit lorsque le signal d'horloge Φj (j = 1 ou 2) appliquée sur le condensateur Cj ou CjP de l'étage CMj (branche B-i) ou CMjP (branche B2) est au niveau bas (0 volt), comme cela est illustré sur la figure 11a pour la branche Bi et sur la figure 11b pour la branche B2. Durant cette première phase de fonctionnement, la tension sur l'électrode positive du condensateur Cj (branche B-i) ou CjP (branche B2) est chargée, à travers l'interrupteur Kj (branche B-i) ou Kjp (branche B2) qui est à l'état passant, à la tension Vj_ι (condensateur Cj) ou à la tension V(n)P (condensateur CjP), ces tensions étant égales à iVdd- L'état de l'interrupteur Kj (branche Bi) et Kip (branche B2) est contrôlé par une tension VCj (branche B-i) et Vφ (branche B2), ces tensions égales à (i+1)Vdd étant fournies par l'inverseur lj (branche B^ ou ljP (branche B2) qui est alimenté entre les tensions Vip (égale à (i+1)Vdd) et Vu (égale à iVdd) pour la branche Bi, et Vj (égale à (i+1)Vdd) et V(i_1)p (égale à iVdd) pour la branche B2.
La seconde phase de fonctionnement correspond à l'empilement sur la tension d'alimentation Vdd du condensateur Cj ou CjP de l'étage i de chaque branche B^ et B2 avec i variant de 2 à N. Pour chaque branche B-i et B2, cette phase se produit lorsque l'horloge Φj (j = 1 ou 2) connectée sur le condensateur Cj ou CjP de l'étage CMj ou CMjP est au niveau haut (Vdd). Durant cette phase, la tension sur l'électrode positive Vj (VjP) du condensateur Cj (CjP) est survoltée de Vdd élevant ainsi cette tension à (i+1)Vdd. L'interrupteur Kj (KjP) est bloqué pendant la seconde phase et commandé par une tension VCj (Vφ) égale à (i-1)Vdd et fournie par l'inverseur lj (ljP), comme cela est illustré sur les figures 11e et 11d respectivement associées aux figures 11a et 11b. L'inverseur lj est alimenté entre VjP de valeur iVdd et Vj.ι de valeur (i-1)Vdd, alors que l'inverseur ljP est alimenté entre Vj de valeur iVdd et V(H)P de valeur (i-1)Vdd.
Les deux phases de fonctionnement concernent aussi le survolteur d'horloge CB. Lorsque les éléments de la branche Bi comprenant le condensateur Ci associé au transistor Mi sont dans la première phase alors les éléments de la branche B2 comprenant le condensateur C1p associé au transistor Mιp sont dans la seconde phase et puis alternativement. La première phase correspond à la charge à Vdd du condensateur Ci ou Cιp à travers le transistor M^ ou M-ιp et cette phase se produit quand l'horloge Φj (j = 1 ou 2) est au niveau bas (0V). La seconde phase correspond à l'empilement du condensateur Ci ou C-ιp sur le signal d'horloge Φj au niveau haut (Vdd), ce qui produit sur V-t ou Vιp une tension de 2Vdd comme l'illustre les figures 11a et 11b.
A titre d'exemple, dans le cas d'une mémoire "EEPROM" qui nécessite une tension de programmation d'au moins 9 volts à partir d'une tension d'alimentation de 3 volts fournie par une pile, un convertisseur tension/tension selon l'invention avec seulement deux étages multiplicateurs de tension est suffisant pour produire la tension de programmation.

Claims

REVENDICATIONS
1. Convertisseur tension/tension pour circuits intégrés, présentant une structure symétrique à plusieurs étages et comprend au moins un étage d'entrée constitué par un circuit survolteur d'horloge (CB) à structure symétrique qui délivre deux tensions de sortie, un étage multiplicateur de tension à structure symétrique comprenant deux circuits multiplicateurs de tension (CMj ; CMjP) respectivement montés dans deux branches (B-i ; B2) du convertisseur et auxquels sont respectivement appliqués les deux tensions de sortie de l'étage d'entrée, et un étage de sortie (S) constitué par un circuit multiplexeur (MX) auquel sont appliquées les deux tensions de sortie de l'étage multiplicateur de tension, caractérisé en ce que chaque circuit multiplicateur de tension (CMj ; CMjP) est commandé par un circuit de commande (CCj ; CCip), et en ce que chaque circuit multiplicateur de tension (CMj ; CMjP) fournit des tensions nécessaires au fonctionnement de son circuit de commande d'une part et au fonctionnement du circuit de commande de l'autre circuit multiplicateur de tension du même étage d'autre part.
2. Convertisseur selon la revendication 1 , caractérisé en ce que le circuit survolteur d'horloge (CB) a pour fonction d'additionner une composante continue à un signal d'horloge, et en ce que le circuit survolteur d'horloge (CB) comprend deux circuits semblables qui reçoivent respectivement deux signaux d'horloge (Φi ; Φ2) ayant des phases opposées.
3. Convertisseur selon la revendication 1 ou 2, caractérisé en ce que chaque circuit multiplicateur de tension (CMj ; CMjP) comprend un condensateur (Cj ; p) et un interrupteur (Kj ; KjP) pour contrôler la charge du condensateur et le transfert de sa charge vers le circuit multiplicateur de tension de l'étage suivant.
4. Convertisseur selon l'une des revendications précédentes, caractérisé en ce qu'il est à sortie positive, en ce que le circuit survolteur d'horloge (CB) formant l'étage d'entrée est à sortie positive et comprend deux transistors NMOS et deux condensateurs, en ce que le drain de chaque transistor (Mi ; M-ιp) est connecté à une borne d'alimentation (Vdd), la source de chaque transistor (Mi ; Mιp) est connectée à l'électrode positive du condensateur (Ci ; Cιp) de la branche associée, et la grille de chaque transistor (Mi ; M1p) est connectée à l'électrode positive du condensateur (Ci ; Cιp) de la grille de chaque transistor [M^ ; M-ιp) est connectée à la source du transistor de la branche opposée, et en ce que les électrodes négatives des condensateurs (Ci ; Cιp) sont respectivement reliées à deux signaux d'horloge (Φi ; Φ2) en opposition de phase.
5. Convertisseur selon la revendication 3 ou 4, caractérisé en ce que les condensateurs (Cj ; CjP) des deux branches (Bi ; B2) de l'étage multiplicateur de tension ont leurs électrodes positives qui sont respectivement connectées aux sorties des deux interrupteurs (Kj ; KjP) par deux nœuds (Vj ; VjP) et leurs électrodes négatives qui sont reliées à un signal d'horloge (Φj), en ce que les entrées des interrupteurs (Kj ; Kip) sont connectées à la sortie de l'étage précédent, et en ce que le signal d'horloge (Φj) correspond soit au signal (Φi) si | est impair pour la première branche (B-i) et au signal (Φ2) si i est pair pour la première branche (Bi), soit au signal (Φ2) si i est impair pour la seconde branche (B2) et à (Φ-i) si | est pair pour la seconde branche (B2).
6. Convertisseur selon l'une des revendications précédentes, caractérisé en ce que le circuit de commande (CCj) du circuit multiplicateur de tension (CMj) de la première branche (B^ est un circuit inverseur (lj) qui est alimenté entre la tension (Vj-!) du circuit multiplicateur de tension de l'étage précédent de la première branche (B-i) et la tension (Vip) du circuit multiplicateur de tension du même étage de la seconde branche (B2), et en ce que l'inverseur (lj) est commandé soit par la tension (VC(j-i)) du circuit multiplicateur de tension précédent de la première branche (Bi) ou soit par la tension (Vj) du circuit multiplicateur de tension (CMi) de la première branche
7. Convertisseur selon l'une des revendications précédentes, caractérisé en ce que le circuit de commande (CCjp) du circuit multiplicateur de tension (CMjP) de la seconde branche (B2) est un circuit inverseur (ljP) qui est alimenté entre la tension de sortie (V( i)P) du circuit multiplicateur de tension (CM(H)P) de l'étage précédent de la seconde branche (B2) et la tension de sortie (Vj) du circuit multiplicateur de tension (CMj) du même étage de la première branche (Bi), et en ce que l'inverseur (ljP) est commandé soit par la tension de sortie (Vc(M)P) du circuit multiplicateur de tension précédent de la seconde branche (B2) ou soit par la tension (Vip) du circuit multiplicateur de tension (CMip) de la seconde branche (B2).
8. Convertisseur selon l'une des revendications précédentes, caractérisé en ce que le circuit multiplicateur (MX) récupère les tensions les plus élevées des circuits multiplicateurs de tension (CMj ; CMjP) , et, par commutation, en extrait la tension continue la plus élevée formant la tension de sortie du convertisseur.
9. Convertisseur selon la revendication 8, caractérisé en ce que le circuit multiplexeur (MX) est à sortie positive et comprend deux interrupteurs (Ksι ; Ks2) reliés à la borne de sortie (Vs) du circuit multiplexeur d'une part et aux bornes de sortie (VNP ; VN) de l'étage multiplicateur de tension (N-1) d'autre part, en ce que les deux interrupteurs (Ksι ; Ks2) sont contrôlés par les signaux de sortie de deux circuits inverseurs (l(N+i) ; IN-H), et en ce que le circuit multiplexeur comprend également un circuit auxiliaire dont la fonction est de générer les signaux de commande pour les interrupteurs (Ksι ; Ks2).
10. Convertisseur selon la revendication 9, caractérisé en ce que le circuit auxiliaire comprend deux inverseurs (l(N+i)P ; IN+I), deux circuits interrupteurs (Ks3 ; Ks4) et deux condensateurs (C(N+I)P ; CN+I).
11. Convertisseur selon la revendication 10, caractérisé en ce que les deux interrupteurs (Ks3 ; Ks ) ont le même signal de contrôle et le même signal d'entrée que les deux interrupteurs (Ksι ; Ks2), en ce que l'interrupteur (KS3) est monté entre la tension de sortie (VNp) et l'électrode positive du condensateur (C(N+i)P) dont l'électrode négative est reliée au signal d'horloge (Φ(n+1)P), en ce que l'interrupteur (Ks4) est monté entre la tension de sortie (VN) du circuit multiplicateur (CMN) de la première branche (Bi) de l'étage N du convertisseur et l'électrode positive du condensateur (CN+I) dont l'électrode négative est reliée au signal d'horloge (Φn+ι), et en ce que les deux inverseurs (l(N+i) ; IN+I) ont respectivement pour signaux d'entrée les signaux (VCNp ; VCN) et sont respectivement alimentés entre les tensions (VNP ; VN) comme alimentation basse et (VN+1 ; V(N+i) ) comme alimentation haute.
12. Convertisseur selon la revendication 10, caractérisé en ce que les deux interrupteurs (Ks3 ; Ks4) ont le même signal de contrôle et le même signal d'entrée que les deux interrupteurs (Ks1 ; Ks2), en ce que l'interrupteur (Ks3) est monté entre la tension de sortie (VNP) et l'électrode positive du condensateur (C(N+I)P) dont l'électrode négative est reliée au signal d'horloge (Φ(n+1)p), en ce que l'interrupteur (Ks4) est monté entre la tension de sortie (VN) du circuit multiplicateur (CMN) de la première branche (Bi) de l'étage N du convertisseur et l'électrode positive du condensateur (CN+I) dont l'électrode négative est reliée au signal d'horloge (Φn+ι), et en ce que les deux inverseurs (l(N+i)P ; IN+I) ont respectivement pour signaux d'entrée les signaux (V(N+i)P ; VN+ι) et sont respectivement alimentés entre les tensions (VNP ; VN) comme alimentation basse et (VN+I ; V(N+i)P) comme alimentation haute.
13. Convertisseur selon l'une des revendications 1 à 3, caractérisé en ce qu'il est à sortie négative, en ce que le circuit survolteur d'horloge formant l'étage d'entrée est à sortie négative et comprend deux transistors PMOS et deux condensateurs, en ce que le drain de chaque transistor (Mi ; Mιp) est connecté à la masse, la source de chaque transistor (Mi ; M-ιp) est connectée à l'électrode négative du condensateur (Ci ; Cιp) de la branche associée, et la grille de chaque transistor (Mi ; Mιp) est connectée à l'électrode positive du condensateur (Ci ; C1p) de la grille de chaque transistor (Mi ; Mιp) est connectée à la source du transistor de la branche opposée, et en ce que les électrodes positives des condensateurs (Ci ; Cιp) sont respectivement reliées à deux signaux d'horloge (Φi ; Φ2) en opposition de phase.
14. Convertisseur selon la revendication 13, caractérisé en ce que les condensateurs (Cj ; Cip) des deux branches (B-i ; B2) de l'étage multiplicateur de tension ont leurs électrodes négatives qui sont respectivement connectées aux sorties des deux interrupteurs (Kj ; KjP) par deux nœuds (Vj ; VjP) et leurs électrodes positives qui sont reliées à un signal d'horloge (Φj), en ce que les entrées des interrupteurs (Kj ; KjP) sont connectées à la sortie de l'étage précédent, et en ce que le signal d'horloge (Φj) correspond soit au signal (Φi) si j est impair pour la première branche B<ι) et au signal (Φ2) si j est pair pour la première branche (Bi), soit au signal (Φ2) si i est impair pour la seconde branche (B2) et à (Φi) si j est pair pour la seconde branche (B2).
15. Convertisseur selon la revendication 13 ou 14, caractérisé en ce que le circuit de commande (CCj) du circuit multiplicateur de tension
(CMj) de la première branche (Bi) est un circuit inverseur (lj) qui est alimenté entre la tension (Vj.-i) du circuit multiplicateur de tension de l'étage précédent de la première branche (Bi) et la tension (VjP) du circuit multiplicateur de tension du même étage de la seconde branche (B2), et en ce que l'inverseur (lj) est commandé soit par la tension (VC(j_i)) du circuit multiplicateur de tension précédent de la première branche (B-i) ou soit par la tension (Vi) du circuit multiplicateur de tension (CMi) de la première branche (B-i).
16. Convertisseur selon l'une des revendications 13 à 15, caractérisé en ce que le circuit de commande (CCjP) du circuit multiplicateur de tension (CMjP) de la seconde branche (B2) est un circuit inverseur (ljP) qui est alimenté entre la tension de sortie (V(j.i)P) du circuit multiplicateur de tension (CM(M)P) de l'étage précédent de la seconde branche (B2) et la tension de sortie (Vj) du circuit multiplicateur de tension (CMj) du même étage de la première branche (B-i), et en ce que l'inverseur (lip) est commandé soit par la tension de sortie (VC(j-i)P) du circuit multiplicateur de tension précédent de la seconde branche (B2) ou soit par la tension (Vip) du circuit multiplicateur de tension (CMip) de la seconde branche (B2).
17. Convertisseur selon l'une des revendications 13 à 16, caractérisé en ce que le circuit multiplicateur (MX) récupère les tensions les plus basses des circuits multiplicateurs de tension (CMj ; CMjP) , et, par commutation, en extrait la tension continue la plus basse formant la tension de sortie du convertisseur.
18. Convertisseur selon la revendication 17, caractérisé en ce que le circuit multiplexeur (MX) est à sortie négative et comprend deux interrupteurs (Ks1 ; Ks2) reliés à la borne de sortie (Vs) du circuit multiplexeur d'une part et aux bornes de sortie (VNP ; VN) de l'étage multiplicateur de tension (N-1) d'autre part, en ce que les deux interrupteurs (Ksι ; Ks2) sont contrôlés par les signaux de sortie de deux circuits inverseurs (l(N+i)p ; 'N+I), et en ce que le circuit multiplexeur comprend également un circuit auxiliaire dont la fonction est de générer les signaux de commande pour les interrupteurs (Ksι ; Ks2).
19. Convertisseur selon la revendication 18, caractérisé en ce que le circuit auxiliaire comprend deux inverseurs (l(N+i)P ; IN+I), deux circuits interrupteurs (Ks3 ; Ks ) et deux condensateurs (C(N+I)P ; CN+I).
20. Convertisseur selon la revendication 19, caractérisé en ce que les deux interrupteurs (Ks3 ; Ks4) ont le même signal de contrôle et le même signal d'entrée que les deux interrupteurs (Ksι ; Ks2), en ce que l'interrupteur (Ks3) est monté entre la tension de sortie (VNP) et l'électrode négative du condensateur (C(N+I)P) dont l'électrode positive est reliée au signal d'horloge (Φ(n+1)p), en ce que l'interrupteur (Ks4) est monté entre la tension de sortie (VN) du circuit multiplicateur (CMN) de la première branche (B de l'étage N du convertisseur et l'électrode négative du condensateur (CN+I) dont l'électrode positive est reliée au signal d'horloge (Φn+ι), et en ce que les deux inverseurs (l(N+i) ; IN+I) ont respectivement pour signaux d'entrée les signaux (VC P ; VCN) et sont respectivement alimentés entre les tensions (VNP ; VN) comme alimentation haute et (VN+ι ; V(N+i)P) comme alimentation basse.
21. Convertisseur selon la revendication 19, caractérisé en ce que les deux interrupteurs (Ks3 ; Ks4) ont le même signal de contrôle et le même signal d'entrée que les deux interrupteurs (Ks1 ; KS2), en ce que l'interrupteur (Ks3) est monté entre la tension de sortie (VNP) et l'électrode négative du condensateur (C(N+i)p) dont l'électrode positive est reliée au signal d'horloge (Φ(n+i)P), en ce que l'interrupteur (Ks4) est monté entre la tension de sortie (VN) du circuit multiplicateur (CMN) de la première branche (Bi) de l'étage N du convertisseur et l'électrode négative du condensateur (CN+ι) dont l'électrode positive est reliée au signal d'horloge (Φn+ι), et en ce que les deux inverseurs (l(N+i)p ; IN+I) ont respectivement pour signaux d'entrée les signaux (V(N+i)P ; VN+ι) et sont respectivement alimentés entre les tensions (VNP ; VN) comme alimentation haute et (VN+I ; V(N+I)P) comme alimentation basse.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100138146A (ko) * 2009-06-24 2010-12-31 삼성전자주식회사 고효율의 차지 펌프
EP2378648A1 (fr) * 2010-04-19 2011-10-19 Nxp B.V. Circuit de pompe de charge avec réduction du bruit des pics de courant
US10008817B2 (en) * 2011-03-24 2018-06-26 Correlated Magnetics Research, Llc Electrical adapter system
US8702437B2 (en) * 2011-03-24 2014-04-22 Correlated Magnetics Research, Llc Electrical adapter system
JP2013114711A (ja) * 2011-11-28 2013-06-10 Toshiba Corp 電圧生成回路
US8975942B2 (en) 2012-03-01 2015-03-10 Analog Devices, Inc. System for a clock shifter circuit
US9225253B2 (en) * 2012-10-23 2015-12-29 Microchip Technology Inc. High voltage switching linear amplifier and method therefor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043232A2 (fr) * 2000-11-21 2002-05-30 Mosaid Technologies Incorporated Alimentation a pompe de charge

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2762457B1 (fr) * 1997-04-16 1999-05-28 Sgs Thomson Microelectronics Circuit generateur de tension du type pompe de charge
KR20040047173A (ko) * 2002-11-29 2004-06-05 주식회사 하이닉스반도체 노이즈를 감소시킨 전압 발생장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002043232A2 (fr) * 2000-11-21 2002-05-30 Mosaid Technologies Incorporated Alimentation a pompe de charge

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
NAKAGOME ET AL: "An experimental 1.5 V 64-Mb DRAM" IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. 26, no. 4, avril 1991 (1991-04), pages 465-472, XP002241539 cité dans la demande *

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