WO2004010488A1 - 半導体装置 - Google Patents

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WO2004010488A1
WO2004010488A1 PCT/JP2003/008982 JP0308982W WO2004010488A1 WO 2004010488 A1 WO2004010488 A1 WO 2004010488A1 JP 0308982 W JP0308982 W JP 0308982W WO 2004010488 A1 WO2004010488 A1 WO 2004010488A1
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semiconductor
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layer
barrier
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Ichiro Hase
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Sony Corporation
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer

Definitions

  • the present invention relates to a semiconductor device applied to a power amplifier and the like.
  • Recent requirements for transmitting power amplifiers for mobile communication mobile terminals include low distortion and high efficiency operation and single positive power supply operation.
  • high-efficiency operation is the output power P.
  • ut the input power P in the difference between the DC input power P de ratio in definition is the power added efficiency of the (Power Added E f ⁇ ci ency ;. It had been less PAE) means the operation of enhanced.
  • ⁇ is an important performance index because the larger the PAE, the lower the power consumption of the mobile terminal.
  • CDMA code division multiple access
  • WCDMA code division multiple access
  • the single positive power supply operation uses the conventional depletion type.
  • HBT Heterojunction Bipolar Transistor
  • HEMT High Electron Mobility Transistor
  • HIG FET Heterostructure Insulated-Gate FET
  • HFET also enables the realization of high-performance switches, and has the advantage of integrating power amplifiers and switches. -By the way, in order to realize single positive power supply operation with HFET and eliminate the need for negative power supply generation circuit and drain switch, complete enhancement type
  • the complete enhancement means that the drain leakage at the time of OFF is sufficiently small, that is, when a voltage is applied between the source and the drain while the voltage between the gate and the source is kept at 0, the source and the drain are not changed. Since the current flowing between them is sufficiently small, this means an enhancement-type operation in which the drain switch can be made unnecessary, and a high threshold voltage Vth of about 0.5 V or more is generally required.
  • the first problem is that the source resistance and on-resistance R are affected by the surface depletion.
  • Rukoto to increase n is a result of V lh is higher in the second, the difference between the forward current elevation rising voltage Vf and V th of the gate 'source is that shrink, eventually, a low distortion and high efficiency characteristics It is very difficult to obtain.
  • An example of the HFET that can easily realize the full enhancement type operation is a J PHEMT (Junction Pseudomorphic HEMT) structure as disclosed in Japanese Patent Application No. 10-258989.
  • Fig. 7 shows an example of the configuration of such a conventional J PHEMT.
  • this semiconductor device for example, on one surface of a substrate 1 made of a semi-insulating single crystal GaAs, for example, u—Ga As (u— A second barrier layer 3 composed of A 1 GaAs having an A 1 composition ratio of about 20%, and an In composition ratio of 20 through a buffer layer 2 composed of A channel layer 4 made of about 1% InGaAs and a first barrier layer 5 made of about 1% A1GaAs having a composition ratio of about 20% are sequentially laminated.
  • u—Ga As u—
  • a second barrier layer 3 composed of A 1 GaAs having an A 1 composition ratio of about 20%, and an In composition ratio of 20 through a buffer layer 2 composed of A channel layer 4 made of about 1% InGaAs and a first barrier layer 5 made of about 1% A1GaAs having a composition ratio of about 20% are sequentially laminated.
  • the first barrier layer 5 includes a region 5 a in which n-type impurities are added at a high concentration, a region 5 b in which impurities are not intentionally added, and a gate electrode 9 containing a high concentration of p-type impurities.
  • the second barrier layer 3 has a region 3 a to which n-type impurities are added at a high concentration and an impurity The region 3b has no added region.
  • the p-type conductive region 5c is generally formed by diffusion of Zn.
  • An insulating film 6 is formed on the surface of the first barrier layer 5 opposite to the substrate 1.
  • the insulating film 6 is provided with a plurality of openings, and the first barrier layer 5 in these openings is formed.
  • a source electrode 7, a drain electrode 8, and a gate electrode 9 are formed thereon.
  • the gate electrode 9 forms a p-type ohmic contact with the first barrier layer 5.
  • the channel layer 4 serves as a current path between the source electrode 7 and the drain electrode 8. It is shown in Fig. 7. However, a cap layer doped with n-type impurity at a low concentration may be interposed between the source electrode 7 and the drain electrode 8 and the first barrier layer 5 in some cases.
  • a pn junction gate is used, so a built-in voltage can be obtained, and a higher voltage is applied to the gate compared to a normal Schottky gate type HFET. can do. That is, the forward rising voltage Vf between the gate and the source can be increased.
  • Vi is defined as a voltage at which the forward current between the gate and the source shows a predetermined value.
  • the p-type conductive region 5c containing a high concentration of p-type impurities is embedded in the first barrier layer 5, so that the surface depletion occurs even in the enhancement type in which Vth is positive. It is convenient that the source resistance does not increase due to the formation.
  • J PHEMT shown in FIG. 7 has a very advantageous structure for performing the enhancement-type operation, but is not yet sufficient for realizing the above-mentioned complete enhancement-type operation. There is not enough.
  • J PHEMT in Fig. 7 has a Vf of about 1.2 V, which is larger than that of a normal Schottky-type HFET or J-FET, and there is no problem if only enhancement-type operation is performed.
  • a V th of about 0.5 V or more is required, and in consideration of manufacturing variations, satisfactory characteristics must be obtained even at a higher V th .
  • V th increases, the difference between V lh and Vf decreases even in the case of a pn junction gate, so that the PAE characteristics under low distortion conditions deteriorate.
  • the present invention has been made in view of such a problem, and an object of the present invention is to provide a semiconductor device which is capable of performing a full enhancement type operation as a power transistor and has excellent low distortion and high efficiency characteristics. Disclosure of the invention
  • the present invention (1) provides a source electrode, a drain electrode, a gate electrode provided between the source electrode and the drain electrode, and a channel made of a semiconductor serving as a current path between the source electrode and the drain electrode.
  • a first barrier layer made of a semiconductor having a P-type conductive region doped with a high concentration of p-type impurities corresponding to a gate electrode, and a first barrier layer sandwiching a channel layer.
  • a second barrier layer which is provided on the opposite side of the barrier layer and has a smaller electron affinity than the channel layer and is provided between the first barrier layer and the channel layer, and has a lower electron affinity than the channel layer;
  • a third barrier layer composed of a semiconductor, wherein the electron affinity of the first barrier layer is ⁇ , the band gap is E gl , the electron affinity of the third barrier layer is ⁇ 3 , and the band gap is Eg 3 Then, the following equation
  • the gate forward direction
  • the barrier height ⁇ for the hole related to the current rise voltage Vf increases, and Vf can be increased.
  • the semiconductor material of the first barrier layer 11 and the third barrier layer 12 is, for example, a group III element of Ga, Al, or In.
  • III-V group compound semiconductors containing at least one of them and containing at least one of As and P as V group elements can be used.
  • GaAs or InGaP or InGaP having an A1 composition ratio of 50% or less can be used for the first barrier layer 11.
  • the third barrier layer 12 includes InGaP and A1GaAs with an A1 composition ratio of 50% or more, and AlInGaP and GalnAsP. The original compound can also be used.
  • InGaAs or GaAs is used for the channel layer.
  • the thickness of the third barrier layer is preferably equal to or less than 20 nm in order to obtain a desired threshold voltage Vth corresponding to the enhancement type operation.
  • the p-type conductive region in the first barrier layer is formed by diffusion of a p-type impurity, it is desirable that p-type impurities do not enter the third barrier layer as much as possible from the viewpoint of controllability of diffusion.
  • a semiconductor layer containing only one-tenth or less of the maximum impurity concentration in the p-type conductive region in the portion near the third barrier layer in the first barrier layer Is preferably present in a thickness of, for example, 5 nm or more.
  • the present invention (2) is the semiconductor device according to the present invention (1), further comprising a fourth barrier layer made of a semiconductor having a smaller electron affinity than the channel layer between the third barrier layer and the channel layer. It is characterized by the following.
  • the fourth barrier layer has a good connection with the channel layer. This problem can be avoided by using a semiconductor material capable of forming a simple interface.
  • a 1 GaAs or GaAs can be used as a semiconductor material of the fourth barrier layer. Further, from the relation of V th , it is preferable that the fourth barrier layer is formed so that the sum of the thicknesses of the fourth barrier layer and the third barrier layer is 20 nm or less.
  • the present invention (3) is the semiconductor device according to the present invention (1), wherein a high-concentration P-type impurity having a smaller band gap than the first barrier layer is added between the first barrier layer and the gate electrode.
  • a fifth barrier layer made of a semiconductor having a formed P-type conductive region.
  • the height of the Schottky barrier between the semiconductor in contact with the gate metal and the gate metal is reduced, and the ohmic contact resistance can be reduced.
  • GaAs can be used as the semiconductor material of the fifth barrier layer.
  • the present invention (4) provides the semiconductor device according to the present invention (1), wherein the diffusion speed of Zn is lower than that of the first barrier layer between the first barrier layer and the third barrier layer.
  • a sixth barrier layer is provided.
  • the present invention (4) when the p-type conductive region of the first barrier layer is formed by diffusion of Zn, the diffusion of Zn added to the first barrier layer is stopped by the sixth barrier layer. And control of Zn diffusion becomes easy.
  • GaAs or A1 GaAs can be used as the semiconductor material of the sixth barrier layer.
  • the sixth barrier layer is preferably formed so that the sum of the thicknesses of the sixth barrier layer and the third barrier layer is 25 nm or less.
  • FIG. 1 is a sectional view showing a first embodiment of a semiconductor device of the present invention.
  • FIG. 2 is a band diagram along the V-axis in FIG.
  • FIG. 3 is a sectional view showing a second embodiment of the semiconductor device of the present invention.
  • FIG. 4 is a sectional view showing a third embodiment of the semiconductor device of the present invention.
  • FIG. 5 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
  • FIG. 6 is a sectional view showing a fifth embodiment of the semiconductor device of the present invention.
  • FIG. 7 is a cross-sectional view showing a conventional J PHEMT which is a conventional semiconductor device.
  • Fig. 8 is the? It is a band diagram along 7 axes.
  • FIG. 7 is a band diagram along seven axes, showing a state where no voltage is applied to the gate.
  • Ec is the energy at the bottom of the conduction band
  • Ev is the energy at the top of the valence band
  • Ef is the Fermi level
  • ⁇ is the barrier height for holes.
  • Fig. 8 is based on the calculation results for a particular parameter, and a different band diagram is obtained for different parameters, but it is enough to grasp the following qualitative trends.
  • One way to increase ⁇ is to increase the band gap by increasing the A 1 composition ratio of the first barrier layer.
  • the A1 composition ratio is increased from about 20% to about 30 to 40%, the source contact resistance generally increases because the electron affinity decreases.
  • the composition of A 1 is increased, the diffusion rate of Zn increases, which causes a problem in the controllability of diffusion.
  • a first embodiment shown in FIG. 1 can be considered as a structure that can increase ⁇ without causing the above-described problem.
  • Fig. 2 shows the band diagram along the? 7 axis in Fig. 1.
  • the difference from FIGS. 7 and 8 is that a third barrier layer 12 made of a semiconductor is located between the first barrier layer 11 made of a semiconductor including the ⁇ -type conductive region 11 c and the channel layer 4.
  • the third barrier layer 12 has a larger band gap than the first barrier layer 11, and the first barrier layer 11 and the third barrier layer 11 have a larger band gap.
  • the valence band edge energy difference ⁇ 13 is larger than the conduction band edge energy difference A Ec 13 of layer 12 .
  • Vf can be increased, but the electron affinity of the third barrier layer 12 does not decrease so much, and the conduction band edge energy difference AEc 13 of the first and third barrier layers also does not so much. Since it does not increase, it is possible to prevent the ohmic contact resistance of the source from increasing. Further, in this structure, the Zn diffusion layer of the p-type conductive region 11 c is formed up to the third barrier layer 12. The diffusion speed of Zn does not become a problem because the structure can not be achieved by the above method.
  • the relationship between the first barrier layer 11 and the third barrier layer 12 is such that the band gap is increased by increasing the electron affinity of the first barrier layer 11 1 and the electron affinity of the third barrier layer 12 ⁇ 3 .
  • the band gap is Eg 3 , it is expressed by the following equation.
  • one side of a substrate 1 made of a semi-insulating single crystal GaAs is not intentionally doped with impurities, for example, u—GaAs, u—AlGaA. or a second barrier layer 3 of A 1 G a As with a composition ratio of A 1 of about 20%, and an I n G a of about 20% of a composition ratio of In through a buffer layer 2 composed of a multilayer film thereof.
  • a channel layer 4 composed of As, a third barrier layer 12 composed of InGaP, and a first barrier layer 11 composed of A1GaAs having a composition ratio of A1 of about 20% are sequentially laminated. Have been.
  • the first barrier layer 11 and the third barrier layer 12 include at least one of Group III elements Ga, A1, and In.
  • group IV compound semiconductors that include at least one of As and P as group V elements are conceivable.
  • the first barrier layer 11 can be made of GaAs or InGaP with a composition ratio of GaAs or A1 of 50% or less.
  • the third barrier layer 12 includes quaternary elements such as InGaP and A1GaAs with an A1 composition ratio of 50% or more, AlInGaP and GalInAsP.
  • Compounds can also be used Wear.
  • A1GaAs having an A1 composition ratio of 50% or more the electron affinity of the conduction band with respect to the X band increases, so that the relationship of the formula (1) is satisfied.
  • GaAs is used for the channel layer in addition to InGaAs.
  • the first barrier layer 11 includes a P-type conductive region 11 c containing a high-concentration P-type impurity and provided corresponding to the gate electrode 9, and the other region includes a low-impurity-concentration region 1. 1 b.
  • Zn is used as the p-type impurity
  • the p-type conductive region 11c is formed by diffusion of Zn.
  • the thickness of the first barrier layer 11 is 100 nm. It may be thicker or thinner, but if it is too thick, it will be difficult to reduce the source contact resistance, and if it is too thin, it will be difficult to control Zn diffusion, so it is preferably about 70 to 100 nm.
  • the thickness of the ⁇ -type conductive region 11 c is difficult to define accurately when the P-type impurity is added by Zn diffusion, but the impurity concentration of the low impurity concentration region 11 b is difficult. If the value is set to one-tenth or less of the maximum concentration of the p-type impurity contained in the p-type conductive region 11c, it is about 90 nm here. In this case, a low-impurity-concentration region 11b exists about 10 nm between the third barrier layer 12 and the p-type conductive region 11c.
  • the thickness of the p-type conductive region 11 c must be appropriately adjusted according to the desired V th. It is preferable that the thickness of 1 lb of the impurity concentration region be 5 nm or more.
  • the third barrier layer 12 includes, for example, an n-type impurity high-concentration addition region 12 a in which an n-type impurity made of Si is added at a high concentration, and a low impurity concentration in which no impurity is intentionally added. It consists of area 1 2b.
  • the thickness of the n-type impurity-doped region 12a is 4 nm
  • the low-impurity-concentration region 12b between the n-type impurity-doped region 12a and the first barrier layer 11 is 4 nm.
  • the thickness of 3 nm, the thickness of the low impurity concentration region 12 b between the n-type heavily doped region 12 a and the channel layer 4 is 3 nm, and the total thickness of the third barrier layer 12 is 3 nm. And 1 O nm.
  • the third barrier layer 12 can be made slightly thicker or thinner, but if it is too thick, the p-type conductive region is obtained in order to obtain the desired Vth corresponding to the enhancement type operation. In the third barrier layer 12, there is a possibility that diffusion may be difficult to control. Therefore, the thickness is preferably about 20 nm or less.
  • the thickness of the n-type impurity-doped region 12a be as small as possible within a range where a desired value is obtained as the sheet concentration of the n-type impurity and there is no difficulty in manufacturing such as reproducibility. . Therefore, the thickness is preferably several nm or less, and may be one atomic layer. This is because, in the channel layer between the source and the gate, the product of the mobility and the carrier concentration can be maximized, so that the source resistance can be reduced. In the gate region, the barrier layer can be formed without deteriorating the mobility. This is because the parallel conduction through which the carrier flows can be suppressed.
  • the thickness of the low impurity concentration region 12b on the channel layer 4 side is desirably 2 nm or more. This is to suppress the deterioration of the electron mobility of the channel layer 4.
  • the sheet impurity concentration of the n-type impurity high-concentration addition region 12a was set to 2 ⁇ 10 12 / cm ⁇ 2 . If the amount is too small, the source resistance becomes high. Therefore, 1 ⁇ 10 12 pieces / cm— 2 units are desirable.
  • the second barrier layer 3 also includes, for example, an n-type impurity high-concentration addition region 3a in which an n-type impurity made of Si is added at a high concentration and a low impurity concentration region 3b in which no impurity is intentionally added. Consists of Here, the sheet impurity concentration of the n-type impurity-doped region 3.a was set to 1 ⁇ 10 12 cm ⁇ 2 .
  • the thickness of the channel layer 4 was set to about 15 nm for InGaAs with an In composition ratio of about 20%.
  • the film thickness can be freely changed.
  • the insulating film 6, the source electrode 7, the drain electrode 8, and the gate electrode 9 are formed in the same manner as the structure shown in FIG.
  • Si 3 N 4 can be used for the insulating film 6.
  • Ti / PtZAu can be used for the source electrode 7, the drain electrode 8, and the gate electrode 9, for example.
  • V f can be further increased, so that the complete enhancement operation is facilitated and the power amplifier is configured.
  • a negative power supply generating circuit and a drain switch are not required, and the power amplifier can be reduced in size and cost.
  • V f it is possible to increase the power added efficiency under a constant low distortion condition.
  • the first embodiment is a basic form according to the present invention, and is provided between the third barrier layer and the channel layer, between the first barrier layer and the gate electrode 9, between the first barrier layer and the third barrier layer. In between, another layer can be inserted, thereby adding a new effect.
  • the third barrier layer 12 has an n-type impurity high-concentration addition region 12 a in which an n-type impurity is added at a high concentration, but the third barrier layer 12
  • the third barrier layer 12 Depending on the type of material used for the semiconductor device, there may be a case where n-type impurities cannot be added at a high concentration, or a case where a good interface between the third barrier layer 12 and the channel layer 4 is not easily formed. In such a case, it is convenient to insert a fourth barrier layer between the third barrier layer and the channel layer 4.
  • FIG. 3 shows a case where n-type impurities are added at a high concentration to the third barrier layer (second embodiment), and FIG.
  • FIG. 4 shows a case where n-type impurities are added at a high concentration to the fourth barrier layer. This is the case (third embodiment). If it is difficult to add an n-type impurity to the third barrier layer at a high concentration, it is necessary to make it as shown in FIG. 4.If only the interface between the third barrier layer and the channel layer 4 becomes a problem, Either of the configurations shown in FIGS. 3 and 4 may be used. (Second embodiment)
  • a second embodiment of the semiconductor device of the present invention will be described with reference to FIG.
  • a fourth barrier layer 14 to which an impurity is not intentionally added is provided between the third barrier layer 13 and the channel layer 4. Is provided.
  • the third barrier layer 13 is made of a material that satisfies the relationship expressed by the following expression (1) with the first barrier layer 11, similarly to the third barrier layer 12 of the first embodiment.
  • the fourth barrier layer 14 is made of a material that can form a good interface with the channel layer 4 and is not intentionally added with impurities.
  • the A 1 composition ratio is about 20% or less.
  • A1GaAs or GaAs can be used.
  • the thickness of the fourth barrier layer 14 is desirably about 5 nm or less.
  • the sum of the thicknesses of the third barrier layer 13 and the fourth barrier layer 14 is desirably about 20 nm or less.
  • the other parts are formed in the same manner as in the first embodiment.
  • the third barrier layer 15 has no region to which an n-type impurity is added at a high concentration, and the third barrier layer 15 and the channel A fourth barrier layer 16 having an n-type impurity-doped region 16 a is provided between the fourth barrier layer 16 and the layer 4.
  • the third barrier layer 15 is made of a material that satisfies the relationship of the formula (1) with the first barrier layer 11 similarly to the third barrier layer 12 of the first embodiment. Does not intentionally add n-type impurities.
  • the fourth barrier layer 16 is made of a material capable of forming a good interface with the channel layer 4 as in the case of the second embodiment.
  • A1 GaAs or GaAs of about 20% or less can be used, but an n-type impurity, for example, an n-type impurity high-concentration addition region 16 in which Si is added at a high concentration can be used. a, and a low impurity concentration region 16 b to which no impurity is intentionally added.
  • the thickness of the n-type impurity high concentration added region 16a, the sheet concentration of the n-type impurity, and the thickness of the low impurity concentration region 16b on the channel layer 4 side are the same as those in the first embodiment.
  • the description similar to that of the third barrier layer 12 applies, but the sum of the third barrier layer 15 and the fourth barrier layer 16 is preferably about 20 nm or less. The other parts are formed in the same manner as in the first embodiment.
  • the third barrier layer 15 satisfies the relationship of the first barrier layer 11 and the equation (1).
  • a semiconductor material it is possible to apply a material that does not easily form a good interface with the channel layer 4 or a material that is difficult to add a high concentration of n-type impurities.
  • the first barrier layer 11 is changed to a two-layer structure of a first barrier layer 17 and a fifth barrier layer 18.
  • a fifth barrier layer 18 made of a semiconductor having a smaller sum of electron affinity and band gap than the first barrier layer 17 is provided between the first barrier layer 17 and the gate electrode 9.
  • the fifth barrier layer 18 for example, GaAs can be used.
  • a p-type impurity here, Zn
  • the thickness of the fifth barrier layer 18 can be, for example, about 50 nm.
  • the other parts are the same as in the first embodiment.
  • the fifth barrier layer having a smaller sum of the electron affinity and the band gap than the first barrier layer is provided between the gate electrode and the first barrier layer.
  • a fifth embodiment of the semiconductor device of the present invention will be described with reference to FIG.
  • the first barrier layer 11 and the sixth barrier layer 19 are different from each other in order to enhance the controllability of Zn diffusion.
  • the structure is changed to a two-layer structure of the barrier layer 20, and between the first barrier layer 20 and the third barrier layer 12, the diffusion speed of Zn is lower than that of the first barrier layer 20.
  • a sixth barrier layer 19 is provided.
  • a 1 GaAs or InGaP is used for the first barrier layer 20, and GaAs or A 1 GaAs is used for the sixth barrier layer 19. be able to.
  • the sum of the thicknesses of the sixth barrier layer 19 and the third barrier layer 12 is desirably about 25 nm or less. It is also desirable that the sixth barrier layer has a thickness of about 5 nm or more so that 11 does not penetrate the sixth barrier layer 19. The other parts are the same as in the first embodiment.
  • the p-type conductive region 20 c of the first barrier layer 20 provided corresponding to the gate electrode 9 is formed by diffusion of Zn.
  • the diffusion of Zn added to the first barrier layer 20 can be stopped by the sixth barrier layer 19, and the thickness of the Zn diffusion layer can be easily controlled.
  • the semiconductor device of the present invention is not limited to the above embodiment, and various configurations in which the above embodiment is mixed can be considered.
  • the fourth to sixth barrier layers only one of them may exist, two of them may exist, or all may exist.
  • the third barrier layer having the relationship of the formula (1) between the first barrier layer and the channel layer by providing the third barrier layer having the relationship of the formula (1) between the first barrier layer and the channel layer, the rise of the gate in the forward direction is achieved.
  • the voltage V f can be effectively increased, a perfect enhancement type operation can be performed, and a power transistor excellent in low distortion and high efficiency can be realized.
  • a power amplifier constructed using this transistor can be used as a negative power supply circuit or drain switch. Since it does not require a small size, it is small in size, low in price, and has excellent low distortion and high efficiency characteristics.
  • the material of the third barrier layer can be selected without considering the interface with the channel layer. be able to.
  • the ohmic contact resistance is reduced by providing the fifth barrier layer having a smaller band gap than the first barrier layer between the first barrier layer and the gate electrode. Can be achieved.
  • the present invention by providing a sixth barrier layer having a lower Zn diffusion rate than the first barrier layer between the first barrier layer and the third barrier layer, The controllability of Zn diffusion forming the conductive region can be improved.

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Abstract

　完全エンハンスメント動作が可能で、低歪み高効率特性に優れたパワートランジスタを実現できる半導体装置である。単結晶ＧａＡｓよりなる基板（１）の一面に、バッファ層（２）を介して、ＡｌＧａＡｓよりなる第２の障壁層（３）、ＩｎＧａＡｓよりなるチャネル層（４）、ＩｎＧａＰよりなる第３の障壁層（１２）、およびＡｌＧａＡｓよりなる第１の障壁層（１１）が順次積層される。第１の障壁層（１１）と第３の障壁層（１２）との間には、第1の障壁層（１１）の電子親和力をχ1、バンドギャップをＥg1、第３の障壁層（１２）の電子親和力をχ3、バンドギャップをＥg3としたとき、χ1−χ3≦０.５＊（Eg3−Eg1）の関係が成立する。

Description

明細書 半導体装置 技術分野
本発明は、 パワーアンプ等に適用される半導体装置に関する。 背景技術
移動体通信用携帯端末の送信用パワーアンプに対する最近の要求事項 に、 低歪高効率動作と単一正電源動作がある。 ここで、 高効率動作とい うのは、 出力電力 P。utと入力電力 Pinの差と直流投入電力 Pdeの比で定 義される電力付加効率 （Power Added E f Π c i ency；以下 P A Eとい う。 ） を高めた動作を意味する。 PAEが大きいほど携帯端末の消費電 力が少なくなるので、 ΡΑΈは重要な性能指標となっている。 また、 最 近の CDMA (Code Division Multiple Access) や WCDMA
(Wideband CDMA) などディジタル無線通信方式を利用した携帯端末 では、 パワーアンプの歪に対しても厳しい規格が課されているため低歪 化も重要になる。 ただし、 歪と効率は一般にトレードオフの関係にあり 一定低歪条件のもとで PAEを大きくする必要がある。 これが低歪高効 率動作の意味である。
一方、 単一正電源動作のほうは、 従来のディプリーション型
(Depletion Mode) FET (Field Effect Transistor) によって パワーアンプを構成した場合に必要であった負電源発生回路、 ドレイン スィッチを不要にして、 端末の小型化、 低コスト化に寄与する。
これらの要求を満たすことができるパワーアンプ用デバイスとして H B T (Heterojunction Bipolar Transistor) が良く知られている しかし、 HBTにおいて、 パワーアンプ特性を向上させるためには電流 密度を高くしなければならないが、 発熱によってパワーアンプ特性の向 上が制限されたり、 信頼性確保のために高度な放熱設計が必要になるな ど問題も生じる。 そこで、 HFET (Heterojunction Field Effect Transistor) による単一正電源動作も注目されている。 ここで HFE Tは、 HEMT (High Electron Mobility Transistor) や H I G FET (Heterostructure Insulated-Gate FET) など、 ヘテロ接合 を利用した F ETの総称である。 HF ETでは高性能スィツチの実現も 可能で、 パワーアンプとスィツチの一体化が可能になるというメリッ卜 も生じる。 - ところで、 HFETで単一正電源動作を実現し、 負電源発生回路、 ド レインスィツチを不要とするには、 完全エンハンスメント型
(Enhancement mode) の H F E Tを実現する必要がある。 ここで、 完全エンハンスメントというのは、 オフ時のドレインリークが充分に小 さい、 つまりゲート ' ソース間の電圧を 0に保ったまま、 ソース . ドレ イン間に電圧を印加した場合に、 ソース ， ドレイン間を流れる電流が充 分に小さいため、 ドレインスィツチを不要にできるレベルのェンハンス メント型動作を意味し、 一般に 0. 5V程度以上の高いしきい値電圧 V thが必要になる。
このようなエンハンスメント型の HFETを従来のリセスゲ一ト構造 を有するショットキ一接合ゲート型 HF ETで実現した場合、 問題とな るのは、 第 1に表面空乏化の影響でソース抵抗、 オン抵抗 R。nが増大す ること、 第 2に Vlhが高くなる結果、 ゲート ' ソース間の順方向電流立 ち上がり電圧 Vf と Vthの差が縮小することであり、 結局、 低歪高効率 特性を得ることが非常に困難となる。 完全エンハンスメント型動作を実現しやすい HF ETとしては、 例え ば、 特願平 1 0— 2 5 8 9 8 9号公報に開示されているような J PHE MT (Junction Pseudomorph i c HEMT) 構造がある。
第 7図は、 このような従来型 J PHEMTの一構成例である。 この半 導体装置は、 例えば、 半絶縁性の単結晶 G aA sよりなる基板 1の一面 に、 例えば不純物を意図的には添加しない u— G a A s (u—は不純物 を意図的には添加していないことを表す；以下同じ） よりなるバッファ 層 2を介して、 A 1組成比 2 0 %程度の A 1 G aA sよりなる第 2の障 壁層 3、 I n組成比 2 0 %程度の I n G aA sよりなるチャネル層 4お よび A 1組成比 2 0 %程度の A 1 G aA sよりなる第 1の障壁層 5が順 次積層されている。
第 1の障壁層 5は、 n型不純物が高濃度に添加された領域 5 a、 不純 物が意図的には添加されていない領域 5 bと、 高濃度の p型不純物を含 みゲート電極 9に対応して設けられた p型導電領域 5 cとを有している, 第 2の障壁層 3は、 n型不純物が高濃度に添加された領域 3 aと、 不純 物が意図的には添加されていない領域 3 bとを有している。 p型導電領 域 5 cは、 一般には Z nの拡散によって形成される。
第 1の障壁層 5の基板 1と反対側の面には絶縁膜 6が形成されている, この絶縁膜 6には複数の開口が設けられており、 これらの開口における 第 1の障壁層 5上にはソース電極 7、 ドレイン電極 8、 ゲート電極 9が 形成されている。 ソース電極 7、 ドレイン電極 8の下部に'は、 例えば、 これらの電極と下地の半導体層の合金化によって生じる低抵抗層 1 0が 存在し、 ソース電極 7、 ドレイン電極 8と第 1の障壁層 5とは n型のォ 一ミック接触を形成している。 また、 ゲート電極 9は第 1の障壁層 5と p型のォ一ミック接触を形成している。 チャネル層 4は、 ソース電極 7 とドレイン電極 8の間の電流通路となっている。 なお、 第 7図では示さ なかったが、 ソース電極 7ゃドレイン電極 8と第 1の障壁層 5の間に n 型不純物が髙濃度に添加されたキャップ層が介在する場合もある。
第 7図に示したような J PHEMT構造では、 p n接合ゲートを用い ているため、 ビルトイン電圧を稼ぐことができ、 通常のショットキーゲ ート型 HFETに比べて、 より高い電圧をゲートに印加することができ る。 つまりゲート · ソース間の順方向立ち上がり電圧 Vf を高くできる 以下、 Viはゲ一ト · ソース間の順方向電流が所定の値を示す電圧とし て定義されるものとする。
さらに、 上記 J PHEMTでは、 高濃度の p型不純物を含む p型導電 領域 5 cが第 1の障壁層 5に埋め込まれた形になっているので、 Vthが プラスのェンハンスメント型においても表面空乏化によるソース抵抗の 増大が生じにくく都合がよい。
このように、 第 7図に示す J PHEMTは、 エンハンスメント型動作 を行わせるには非常に有利な構造を有しているが、 先に述べた完全ェン ハンスメント型動作を実現するにはまだ不充分なところがある。 すなわ ち、 第 7図の J PHEMTは、 Vf が 1. 2 V程度と、 通常のショット キー型 HF ETや J FETよりも大きな値であり、 エンハンスメント型 動作を行わせるだけであれば問題はないが、 完全ェンハンスメント型動 作となると、 0. 5V程度以上の Vthが必要になり、 さらに製造バラッ キも考慮して考えると、 さらに高い Vthでも満足な特性が得られなけれ ばならない。 しかし、 このように Vthが大きくなつてくると、 p n接合 ゲ一トといえども Vlhと Vf の差が縮小してくるため、 低歪条件下での PAE特性が劣化してくる。
本発明は、 このような問題点に鑑みてなされたものであり、 パワート ランジス夕として完全エンハンスメント型動作が可能で、 かつ低歪み高 効率特性に優れた半導体装置を提供することを目的とする。 発明の開示
すなわち、 本発明 （1) は、 ソース電極と、 ドレイン電極と、 ソース 電極とドレイン電極の間に設けられたゲート電極と、 ソース電極とドレ ィン電極の間の電流通路となる半導体からなるチャネル層とを有する半 導体装置において、 ゲート電極に対応して高濃度の p型不純物が添加さ れた P型導電領域を有する半導体からなる第 1の障壁層と、 チャネル層 を挟んで第 1の障壁層と反対側に設けられ、 チャネル層よりも電子親和 力が小さい半導体からなる第 2の障壁層と、 第 1の障壁層とチャネル層 の間に設けられ、 チャネル層よりも電子親和力が小さい半導体からなる 第 3の障壁層とを備え、 第 1の障壁層の電子親和力を τ、、 バンドギヤ ップを Egl、 前記第 3の障壁層の電子親和力を χ3、 バンドギャップを Eg3としたとき、 次式
χ !- %3≤ 0. 5 *
Figure imgf000007_0001
…… （ 1)
が成り立つことを特徴とする。
本発明 （1) においては、 第 1の障壁層に対して上記式 （1) の関係 を満たす第 3の障壁層を第 1の障壁層とチャネル層の間に設けることに より、 ゲート順方向電流の立ち上がり電圧 Vf に関連するホールに対す る障壁高さ Φΐιが大きくなり、 Vf を高くすることが可能となる。 これ により、 完全エンハンスメント動作が容易になり、 パワーアンプを構成 する際に負電源発生回路やドレインスィツチが不要になり、 パワーアン プを小型化、 低価格化することが可能となる。 また、 ソース抵抗をあま り増大させることなく Vf を高くできる結果、 一定低歪条件の下での電 力付加効率を高めることが可能となる。
本発明 （1) の構成において、 第 1の障壁層 1 1と第 3の障壁層 1 2 の半導体材料としては、 例えば、 III族元素として G a、 A l、 I nの うち少なくともひとつを含み、 V族元素として A s、 Pのうち少なくと もひとつを含む III-V族化合物半導体を用いたさまざまな組み合わせ のものを用いることができる。 例えば第 1の障壁層 1 1には G a A sま たは A 1組成比 50 %以下の A 1 G a A sまたは I nG a Pを用いるこ とができる。 また、 第 3の障壁層 1 2には I nG a Pや A 1組成比が 5 0 %以上の A 1 G a A sの他、 A l I n G a Pや G a l nA s Pなど 4 元化合物を用いることもできる。 また、 チャネル層には I n G a A sま たは G a A sが用いられる。 そして、 第 3の障壁層の厚さは、 ェンハン スメント型動作に対応した所望のしきい値電圧 Vthを得るために、 2 0 nm以下が好ましい。 また、 特に第 1の障壁層内の p型導電領域を p型 不純物の拡散によって形成する場合、 拡散の制御性の観点から p型不純 物が第 3の障壁層内にできるだけ侵入しないことが望ましい。 それを保 障するため、 第 1の障壁層内の第 3の障壁層寄りの部分に、 p型導電領 域中の最大不純物濃度の十分の一以下の不純物しか含まれていない半導 体層が例えば 5 n m以上の厚みで存在することが好ましい。
本発明 （2) は、 上記本発明 （1) の半導体装置において、 第 3の障 壁層とチャネル層の間に、 チャネル層よりも電子親和力が小さい半導体 からなる第 4の障壁層を備えたことを特徴とする。
本発明 （2) においては、 第 1の障壁層と式 （1 ) の関係を有する第 3の障壁層がチャネル層と良好な界面を形成できない場合でも、 第 4の 障壁層にチャネル層と良好な界面を形成できる半導体材料を用いること で、 この問題は回避される。
本発明 （2) の構成において、 第 4の障壁層の半導体材料としては、 例えば、 A 1 G a A sまたは G a A sを用いることができる。 また、 V thの関係から、 第 4の障壁層は第 3の障壁層との厚さの和が 20 nm以 下となるように形成することが好ましい。 本発明 （3 ) は、 上記本発明 （1 ) の半導体装置において、 第 1の障 壁層とゲート電極の間に、 第 1の障壁層よりもバンドギャップが小さく 高濃度の P型不純物が添加された P型導電領域を有する半導体からなる 第 5の障壁層を備えたことを特徴とする。
本発明 （3 ) においては、 ゲート金属とゲ一ト金属が接する半導体の 間のショットキ一障壁の高さが減少し、 ォ一ミックコンタクト抵抗の低 減が可能となる。
本発明 （3 ) の構成において、 第 5の障壁層の半導体材料としては、 例えば、 G a A sを用いることができる。
本発明 （4 ) は、 上記本発明 （1 ) の半導体装置において、 第 1の障 壁層と第 3の障壁層の間に、 Z nの拡散速度が第 1の障壁層よりも遅い 半導体からなる第 6の障壁層を備えたことを特徴とする。
本発明 （4 ) においては、 第 1の障壁層の p型導電領域を Z nの拡散 によって形成する場合に、 第 1の障壁層に添加された Z nの拡散を第 6 の障壁層で止めることが可能となり、 Z n拡散の制御が容易となる。 本発明 （4 ) の構成において、 第 6の障壁層の半導体材料としては、 例えば、 G a A sまたは A 1 G a A sを用いることができる。 また、 V t hの関係から、 第 6の障壁層は第 3の障壁層との厚さの和が 2 5 n m以 下となるように形成することが好ましい。 図面の簡単な説明
第 1図は、 本発明の半導体装置の第 1の実施の形態を示す断面図であ る。
第 2図は、 第 1図の V 軸に沿ったバンド図である。
第 3図は、 本発明の半導体装置の第 2の実施の形態を示す断面図であ る。 第 4図は、 本発明の半導体装置の第 3の実施の形態を示す断面図であ る。
第 5図は、 本発明の半導体装置の第 4の実施の形態を示す断面図であ る。
第 6図は、 本発明の半導体装置の第 5の実施の形態を示す断面図であ る。
第 7図は、 従来技術の半導体装置である従来型 J PHEMTを示す断 面図である。
第 8図は、 第 7図の ？7 軸に沿ったバンド図である。 発明を実施するための最良の形態
以下、 図面に基づいて本発明の実施の形態を説明する。
(第 1の実施の形態） '
第 7図に示した従来型 J PHEMTの課題を解決するために、 まずゲ ートリークのメカニズムについて要因分析を行った。 第 8図は、 第 7図 の ？7 軸に沿ったバンド図であり、 ゲートに電圧を印加していない状態 を示している。 Ecは伝導帯の底のエネルギー、 Evは価電子帯の頂上 のエネルギー、 Ef はフェルミ準位、 は電子に対する障壁高さ、 φΐιはホールに対する障壁高さである。 第 8図は、 ある特定パラメ一夕 に対する計算結果に基づいたものであり、 異なったパラメータに対して は異なったバンド図となるが、 下記の定性的な傾向を掴むには充分であ る。
まず、 この図から、 *eは第 1の障壁層 5のバンドギャップ Eg,にほ ぼ等しい （c^e Eg 。 一方、 φΐιは、 Eg,に比べてかなり小さい。 その主たる原因は、 A l G aA s層 （第 1の障壁層 5) と I n G aA s 層 （チャネル層 4) の伝導帯端エネルギー差 A Ecがかなり大きく、 φΐιく Egt— A Ec となるからである。 先に第 7図で説明したような、 A 1組成比 2 0 %程度、 I n組成比 2 0 %程度の場合、 ΔΕ( ¾3 6 0 meV程度となる。 Egtは、 1. 7eV程度であるので、 結局、 *eはおお よそ 1. 7 eV、 ΐιはおおよそ 1. 3eVとなる。 つまり φ1ι<φε となる ので、 ゲートの順方向電流はホール注入が支配することがわかる。 従つ て、 ゲート順方向の立ち上がり電圧 Vf を高くするには、 まず φΐιを大 きくしなければならない。
Φϊιを大きくするためのひとつの方法として、 第 1の障壁層の A 1組 成比を増やしてバンドギヤップを大きくすることが考えられる。 しかし ながら、 例えば A 1組成比を 2 0 %程度から 3 0〜40 %程度に大きく した場合、 電子親和力が小さくなる分、 一般にソースコンタクト抵抗が 高くなる。 また、 A 1組成を増やしていった場合、 Z nの拡散速度が速 くなることから、 拡散の制御性にも問題が生じてくる。
そこで上記のような問題を生じることなく φΐιを大きくできる構造 として、 第 1図に示す第 1の実施の形態が考えられる。 第 1図の ?7 軸 に沿ったバンド図を第 2図に示す。 第 7図、 第 8図との違いは、 ρ型導 電領域 1 1 cを含む半導体よりなる第 1の障壁層 1 1とチャネル層 4の 間に、 半導体よりなる第 3の障壁層 1 2を挿入したことであり、 第 2図 に示すように、 この第 3の障壁層 1 2は第 1の障壁層 1 1よりもバンド ギャップが大きく、 第 1の障壁層 1 1と第 3の障壁層 1 2の伝導帯端ェ ネルギー差 A Ec13よりも価電子帯端エネルギー差 Δ Εν13のほうが大 きい。 従って、 φΐιが大きくなる結果、 Vf も大きくできるが、 第 3の 障壁層 1 2の電子親和力はそれほど小さくならず、 また第 1と第 3の障 壁層の伝導帯端エネルギー差 AEc13 もそれほど大きくはならないため. ソースのォーミックコンタクト抵抗増大を防ぐことができる。 また、 こ の構造では、 p型導電領域 1 1 cの Z nの拡散層が第 3の障壁層 1 2ま で達しないような構造にできるので、 Z nの拡散速度が問題になること はなくなる。
上記、 第 1の障壁層 1 1と第 3の障壁層 1 2の関係は、 第 1 の障壁 層 1 1の電子親和力を χい バンドギヤップを Eg^ 第 3の障壁層 1 2 の電子親和力を χ3、 バンドギャップを Eg3とした場合、 次式で表され る。
χ % 3≤ 0. 5 * (Eg3-Eg,) …… ( 1 )
以下、 第 1図に基づいて、 本発明の半導体装置の第 1の実施の形態を 具体例を挙げて詳細に説明する。 第 1図に示す半導体装置は、 例えば、 半絶縁性の単結晶 G a A sよりなる基板 1の一面に、 例えば不純物を意 図的には添加しない u— G aA s、 u— A l GaA sあるいはそれらの 多層膜よりなるバッファ層 2を介して、 A 1組成比 20 %程度の A 1 G a A sよりなる第 2の障壁層 3、 I n組成比 20 %程度の I n G a A s よりなるチャネル層 4、 I n G a Pよりなる第 3の障壁層 1 2、 および A 1組成比 20 %程度の A 1 G a A sよりなる第 1の障壁層 1 1が順次 積層されている。
なお、 ここでは、 第 1の障壁層 1 1に A 1組成比が 20 %程度の A 1 G a A sを、 第 3の障壁層 1 2には I n G a Pを用いたが、 式 （ 1 ) のような関係を満たす材料の組み合わせとしては、 第 1の障壁層 1 1と 第 3の障壁層 1 2に、 III族元素として G a、 A 1、 I nのうち少なく ともひとつを含み、 V族元素として A s、 Pのうち少なくともひとつを 含む II I-V族化合物半導体を用いたさまざまな組み合わせが考えられ る。 例えば第 1の障壁層 1 1には G a A sまたは A 1組成比 5 0 %以下 の A 1 G a A sまたは I n G a Pを用いることができる。 また、 第 3の 障壁層 1 2には I n G a Pや A 1組成比が 50 %以上の A 1 G a A sの 他、 A l I nG a Pや Ga l nA s Pなど 4元化合物を用いることもで きる。 A 1組成比が 5 0 %以上の A 1 G a A sでは、 伝導帯の Xバンド に対する電子親和力が大きくなつてくるために、 式 （1 ) の関係を満た しゃすくなる。 また、 チャネル層には、 I n G a A s以外にも G a A s が用いられる。
第 1の障壁層 1 1は、 高濃度の P型不純物を含みゲート電極 9に対応 して設けられた P型導電領域 1 1 cを有し、 それ以外の領域は、 低不純 物濃度領域 1 1 bとなっている。 ここでは、 p型不純物として Z nが用 いられ、 Z nの拡散によって p型導電領域 1 1 cが形成されている。 ま た、 第 1 の障壁層 1 1の厚さは 1 0 0 n mとしている。 これ以上厚く ても薄くてもかまわないが、 厚すぎるとソースコンタクト抵抗を低減し にくくなり、 また薄すぎると Z n拡散の制御が困難になるので、 7 0〜 1 0 0 n m程度が好ましい。 このうち、 ρ型導電領域 1 1 cの厚さは、 P型不純物の添加を Z n拡散によって行う場合、 正確に定義するのが困 難となるが、 低不純物濃度領域 1 1 bの不純物濃度を p型導電領域 1 1 cに含まれる p型不純物の最大濃度の十分の一以下とすれば、 ここでは 9 0 n m程度である。 この場合、 第 3の障壁層 1 2と p型導電領域 1 1 cの間には低不純物濃度領域 1 1 bが 1 0 n m程度存在することになる この低不純物濃度領域 1 1 bと第 3の障壁層 1 2の厚さの和が V t hを決 めることになるので、 所望の V t hに応じて p型導電領域 1 1 cの厚さを 適切に調整しなければならないが、 低不純物濃度領域 1 l bの厚さを 5 n m以上とすることが好ましい。
第 3の障壁層 1 2は、 例えば S iよりなる n型不純物が高濃度に添加 された n型不純物高濃度添加領域 1 2 aと、 不純物が意図的には添加さ れていない低不純物濃度領域 1 2 bとからなる。 ここでは、 n型不純物 高濃度添加領域 1 2 aの厚さを 4 n m、 n型不純物高濃度添加領域 1 2 aと第 1の障壁層 1 1の間に存在する低不純物濃度領域 1 2 bの厚さを 3 nm、 n型不純物高濃度添加領域 1 2 aとチャネル層 4の間に存在す る低不純物濃度領域 1 2 bの厚さを 3 nmとし、 第 3の障壁層 1 2の厚 さを合計で 1 O nmとしている。 第 3の障壁層 1 2は、 もう少し厚くす ることも、 また薄くすることもできるが、 厚くしすぎた場合、 ェンハン スメント型動作に対応した所望の Vthを得るために、 p型導電領域を第 3の障壁層 1 2内にも作る必要が生じ、 拡散の制御が困難となる可能性 があるので、 20 nm程度以下が望ましい。 n型不純物高濃度添加領域 1 2 aの厚さは、 n型不純物のシート濃度として所望の値が得られ、 か つ再現性など製造上の困難が伴わない範囲でできるだけ少ないことが望 ましい。 従って、 数 nm以下が望ましく、 1原子層でも良い。 それは、 ソース ·ゲート間のチャネル層にあっては、 移動度とキヤリァ濃度の積 を最大化できるのでソ一ス抵抗を低減でき、 ゲート領域においては、 移 動度を劣化させることなく、 障壁層をキャリアが流れるパラレル伝導を も抑制できるからである。 チャネル層 4側にある低不純物濃度領域 1 2 bの厚さは 2 nm以上あることが望ましい。 それは、 チャネル層 4の電 子移動度の劣化を抑制するためである。
n型不純物高濃度添加領域 1 2 aのシート不純物濃度は、 ここでは 2 X 1 012個/ cm— 2とした。 少なすぎるとソ一ス抵抗が高くなるので、 1 X 1 012個/ c m—2台が望ましい。
第 2の障壁層 3も、 例えば S iよりなる n型不純物が高濃度に添加さ れた n型不純物高濃度添加領域 3 aと不純物が意図的には添加されてい ない低不純物濃度領域 3 bとからなる。 n型不純物高濃度添加領域 3.a のシート不純物濃度は、 ここでは 1 X 1 012個 c m—2とした。
チャネル層 4の膜厚は、 I n組成比 2 0 %程度の I nG aA sに対し て 1 5 nm程度としたが、 膜厚を臨界膜厚以下にするという条件で、 I n組成比、 膜厚は自由に変えることができる。 絶縁膜 6、 ソース電極 7、 ドレイン電極 8、 ゲート電極 9に関しては， 第 7図に示す構造と同様に形成される。 絶縁膜 6には例えば S i 3 N 4を 用いることができる。 ソース電極 7、 ドレイン電極 8、 ゲート電極 9に は、 例えば T i / P t Z A uを用いることができる。
上記 J P H E M T構造を有する第 1の実施の形態では、 第 7図に示す 従来型 J P H E M Tが有するメリットに加えて、 V f をさらに高くでき るため、 完全エンハンスメント動作が容易になり、 パワーアンプを構成 する際に負電源発生回路やドレインスィツチが不要になり、 パワーアン プを小型化、 低価格化することができる。 また、 V f を高くできる結果、 一定低歪条件の下での電力付加効率を高めることができる。
なお、 第 1の実施の形態は本発明による基本形であり、 第 3の障壁層 とチャネル層の間、 第 1の障壁層とゲート電極 9の間、 第 1の障壁層 と第 3の障壁層の間には、 別の層を挿入することができ、 それによつて 新たな効果を付加させることもできる。
例えば、 第 1の実施の形態では、 第 3の障壁層 1 2に n型不純物が高 濃度に添加されている n型不純物高濃度添加領域 1 2 aを有するが、 第 3の障壁層 1 2に使用される材料の種類によっては、 n型不純物が高濃 度に添加できない場合や、 第 3の障壁層 1 2とチャネル層 4の間に良好 な界面が形成しにくい場合もある。 そのような場合、 第 3の障壁層とチ ャネル層 4の間に第 4の障壁層を挿入すると都合がいい。 第 3図は第 3 の障壁層に n型不純物が高濃度に添加された場合 （第 2の実施の形態） を示し、 第 4図は第 4の障壁層に n型不純物が高濃度に添加された場合 (第 3の実施の形態) を示す。 第 3の障壁層に n型不純物を高濃度に添 加しにくい場合は、 第 4図のようにする必要があり、 第 3の障壁層とチ ャネル層 4の界面だけが問題になる場合、 第 3図、 第 4図のどちらの形 態でもよい。 (第 2の実施の形態）
第 3図に基づいて、 本発明の半導体装置の第 2の実施の形態を説明す る。 この実施の形態では、 第 1の実施の形態と比較して、 第 3の障壁層 1 3とチャネル層 4との間に、 不純物が意図的には添加されていない第 4の障壁層 1 4が設けられている。
第 3の障壁層 1 3は、 第 1の実施の形態の第 3の障壁層 1 2と同様に， 第 1の障壁層 1 1と式 （1 ) のような関係を満たす材料が用いられ、 例 えば S iよりなる n型不純物が高濃度に添加された n型不純物高濃度添 加領域 1 3 aと、 不純物が意図的には添加されていない低不純物濃度領 域 1 3 bとで構成される。
第 4の障壁層 1 4は、 チャネル層 4と良好な界面を形成することがで きる材料が用いられ、 不純物が意図的に添加されない、 例えば A 1組成 比が 2 0 %程度またはそれ以下の A 1 G a A sまたは G a A sを用いる ことができる。 この場合、 n型不純物高濃度添加領域 1 3 aがチャネル 層 4から離れすぎると、 ソース ·ゲート間のチャネル層 4にあっては、 キヤリァ濃度が減少してソース抵抗が高くなり、 ゲート領域においては, 障壁層をキヤリァが流れるパラレル伝導が生じやすくなるなど問題が生 じるので、 第 4の障壁層 1 4の厚さは 5 n m程度かそれ以下であること が望ましい。 また、 第 3の障壁層 1 3と第 4の障壁層 1 4の厚さの和は 2 0 n m程度以下であることが望ましい。 上記以外の部分については、 第 1の実施の形態と同様に形成される。
上記したように、 第 2の実施の形態では、 第 3の障壁層 1 3とチヤネ ル層 4の間に良好な界面を形成しにくい場合でも、 第 4の障壁層 1 4を 設けることにより、 その問題を解消することができる。
(第 3の実施の形態） 第 4図に基づいて、 本発明の半導体装置の第 3の実施の形態を説明す る。 この実施の形態では、 第 1の実施の形態と比較して、 第 3の障壁層 1 5に n型不純物を高濃度に添加された領域がなく、 この第 3の壁障層 1 5とチャネル層 4との間に、 n型不純物高濃度添加領域 1 6 aを有す る第 4の障壁層 1 6が設けられている。
第 3の障壁層 1 5は、 第 1の実施の形態の第 3の障壁層 1 2と同様に 第 1の障壁層 1 1と式 （1 ) の関係を満たす材料が用いられるが、 これ には n型不純物が意図的には添加されない。
一方、 第 4の障壁層 1 6には、 第 2の実施の形態の場合と同様に、 チ ャネル層 4と良好な界面を形成することができる材料が用いられ、 例え ば A 1組成比が 2 0 %程度またはそれ以下の A 1 G a A sまたは G a A sを用いることができるが、 n型不純物、 例えば S iが高濃度に添加さ れた n型不純物高濃度添加領域 1 6 aと、 不純物が意図的には添加され ていない低不純物濃度領域 1 6 bとで構成される。 n型不純物高濃度添 加領域 1 6 aの厚さ、 n型不純物のシート濃度、 チャネル層 4側の低不 純物濃度領域 1 6 bの厚さに関しては、 第 1の実施の形態の第 3の障壁 層 1 2と同様の説明が当てはまるが、 第 3の障壁層 1 5と第 4の障壁層 1 6の和は 2 0 n m程度以下であることが望ましい。 上記以外の部分に ついては、 第 1の実施の形態と同様に形成される。
上記したように、 第 3の実施の形態では、 第 4の障壁層 1 6を設ける ことにより、 第 3の障壁層 1 5として、 第 1の障壁層 1 1と式 （ 1 ) の 関係を満たす半導体材料であれば、 チャネル層 4との間に良好な界面を 形成しにくい材料でも、 また n型不純物の高濃度の添加が困難な材料で も適用することが可能となる。
(第 4の実施の形態） また、 第 1の実施の形態において、 第 1の障壁層 1 1とゲート電極 9 との間のォ一ミックコンタクト抵抗が問題になることがある。 そのよう な場合、 第 5図に示すように、 ゲート電極 9側に電子親和力とバンドギ ャップの和が第 1の障壁層 1 7よりも小さい半導体からなる第 5の障壁 層 1 8を設ければよい。
第 5図に基づいて、 本発明の半導体装置の第 4の実施の形態を説明す る。 この実施の形態では、 第 1の実施の形態と比較して、 第 1の障壁層 1 1が第 1の障壁層 1 7と第 5の障壁層 1 8の 2層構成に変更され、 第 1の障壁層 1 7とゲート電極 9の間に、 電子親和力とバンドギャップの 和が第 1の障壁層 1 7よりも小さい半導体からなる第 5の障壁層 1 8が 設けられている。
第 5の障壁層 1 8としては、 例えば G a A sを用いることができ、 第 1の障壁層 1 7と同様に、 ゲ一ト電極 9に対応して p型不純物 （ここで は Z n ) が高濃度に添加された p型導電領域 1 8 aを有し、 それ以外の 領域は p型不純物が意図的には添加されない低不純物濃度領域 1 8 bと なっている。 第 5の障壁層 1 8としての厚さは例えば 5 0 n m程度とす ることができる。 他の部分については第 1の実施の形態と同様である。 上記したように、 第 4の実施の形態では、 ゲ一卜電極と第 1の障壁層 との間に、 第 1の障壁層よりも電子親和力とバンドギャップの和が小さ い第 5の障壁層を設けることにより、 ゲート金属とゲート金属が接する 半導体の間のショットキ一障壁高さを減少させることができ、 ォーミッ クコンタクト抵抗の低減を図ることができる。
(第 5の実施の形態）
第 6図に基づいて、 本発明の半導体装置の第 5の実施の形態について 説明する。 この実施の形態では、 第 1の実施の形態と比較して、 Z n拡 散の制御性を高めるため第 1の障壁層 1 1が第 6の障壁層 1 9と第 1の 障壁層 2 0の 2層構成に変更され、 第 1の障壁層 2 0と第 3の障壁層 1 2との間に、 Z nの拡散速度が第 1の障壁層 2 0よりも遅い半導体から なる第 6の障壁層 1 9が設けられている。
この構成では、 例えば、 第 1の障壁層 2 0に A 1 G a A sまたは I n G a Pを、 第 6の障壁層 1 9には G a A sまたは A 1 G a A sを用いる ことができる。 なお、 V t hを高くする目的から、 第 6の障壁層 1 9と第 3の障壁層 1 2の厚さの和は 2 5 n m程度以下であることが望ましい。 また、 11が第6の障壁層 1 9を突き破らないように第 6の障壁層は 5 n m程度以上あることが望ましい。 他の部分については第 1の実施の形 態と同様である。
上記したように、 第 5の実施の形態では、 ゲ一ト電極 9に対応して設 けられる第 1の障壁層 2 0の p型導電領域 2 0 cを Z nの拡散によって 形成する場合に、 第 1の障壁層 2 0に添加された Z nの拡散を第 6の障 壁層 1 9で止めることができ、 Z n拡散層の厚さを容易に制御すること ができる。
本発明の半導体装置は、 上記実施の形態に限定されることはなく、 上 記実施の形態をミックスしたさまざまな構成が考えられる。 例えば、 第 4〜第 6の障壁層は、 このうちのひとつだけが存在してもいいし、 この うちの二つが存在してもいいし、 すべてが存在してもよい。
上述したように、 本発明 （1 ) によれば、 第 1の障壁層とチャネル層 との間に、 式 （ 1 ) の関係を有する第 3の障壁層を設けることにより、 ゲート順方向の立ち上がり電圧 V f を効果的に高くすることができ、 完 全ェンハンスメン卜型動作が可能で、 かつ低歪み高効率特性に優れたパ ワートランジス夕を実現することができる。 結果として、 このトランジ スタを用いて構成されるパワーアンプは負電源回路やドレインスィッチ を必要としないため、 小型、 低価格となり、 また低歪み高効率特性にも 優れたものとなる。
本発明 （2 ) によれば、 第 3の障壁層とチャネル層の間に第 4の障壁 層を設けることにより、 チャネル層との界面を考慮することなく第 3の 障壁層の材料を選択することができる。
本発明 （3 ) によれば、 第 1の障壁層とゲート電極の間に、 第 1の障 壁層よりもバンドギヤップの小さい第 5の障壁層を設けることにより、 ォーミックコンタクト抵抗の低減を図ることができる。
本発明 （4 ) によれば、 第 1の障壁層と第 3の障壁層の間に、 Z nの 拡散速度が第 1の障壁層よりも遅い第 6の障壁層を設けることにより、 P型導電領域を形成する Z n拡散の制御性を高めることができる。

Claims

請求の範囲
1. ソース電極と、 ドレイン電極と、 ソース電極とドレイン電極の間 に設けられたゲー卜電極と、 ソース電極とドレイン電極の間の電流通路 となる半導体からなるチャネル層とを有する半導体装置において、 前記ゲート電極に対応して高濃度の P型不純物が添加された P型導電 領域を有する半導体からなる第 1の障壁層と、
前記チャネル層を挟んで前記第 1の障壁層と反対側に設けられ、 前記 チャネル層よりも電子親和力が小さい半導体からなる第 2の障壁層と、 前記第 1の障壁層と前記チャネル層の間に設けられ、 前記チャネル層 よりも電子親和力が小さい半導体からなる第 3の障壁層とを備え、 前記第 1の障壁層の電子親和力を χい バンドギャップを Egl、 前記 第 3の障壁層の電子親和力を χ3、 パンドギャップを Eg3としたとき、 次式
χ χ3≤ 0. 5 *
Figure imgf000021_0001
…… （ 1 )
が成り立つことを特徴とする半導体装置。
2. 前記第 3の障壁層を形成する半導体が III族元素として G a、
A 1及び I nのうち少なくともひとつを含み、 V族元素として A s及び Pのうち少なくともひとつを含む III- V族化合物半導体よりなること を特徴とする請求の範囲第 1項記載の半導体装置。
3. 前記第 3の障壁層を形成する半導体が I nG a Pまたは A 1 G a I nPまたは I n G aA s Pであることを特徴とする請求の範囲第 1項 記載の半導体装置。
4. 前記第 3の障壁層を形成する半導体が A 1組成比 50 %以上の A I G aA sまたは A l G aA s Pまたは A l G a l nA sであることを 特徴とする請求の範囲第 1項記載の半導体装置。
5. 前記第 3の障壁層の厚さが 2 0 nm以下であることを特徴とする 請求の範囲第 1項記載の半導体装置。
6. 前記第 1の障壁層を形成する半導体が、 八 1 & &八 3または&& A sまたは I n G a Pであることを特徴とする請求の範囲第 1項記載の
7. 前記第 3の障壁層と前記チャネル層の間に、 前記チャネル層より も電子親和力が小さい半導体からなる第 4の障壁層を備えたことを特徴 とする請求の範囲第 1項記載の半導体装置。
8. 前記第 4の障壁層を形成する半導体が、 八 1 &八 3または & A sであることを特徴とする請求の範囲第 7項記載の半導体装置。
9. 前記第 3の障壁層と前記第 4の障壁層の厚さの和が 2 0 nm以下 であることを特徴とする請求の範囲第 7項記載の半導体装置。
1 0. 前記第 1の障壁層と前記ゲート電極の間に、 前記第 1の障壁層 よりもバンドギヤップが小さく、 高濃度の p型不純物が添加された p型 導電領域を有する半導体からなる第 5の障壁層を備えたことを特徴とす る請求の範囲第 1項記載の半導体装置。
1 1. 前記第 5の障壁層を形成する半導体が G aA sであることを特 徴とする請求の範囲第 1 0項記載の半導体装置。
1 2. 前記第 1の障壁層に添加されている p型不純物が Z nであるこ とを特徴とする請求の範囲第 1項記載の半導体装置。
1 3. 前記第 1の障壁層と前記第 3の障壁層の間に、 Z nの拡散速度 が第 1の障壁層よりも遅い半導体からなる第 6の障壁層を備えたことを 特徴とする請求の範囲第 1項記載の半導体装置。
1 4. 前記第 6の障壁層を形成する半導体が、 G aA sまたは A 1 G aA sであることを特徴とする請求の範囲第 1 3項記載の半導体装置。
1 5. 前記第 3の障壁層と前記第 6の障壁層の厚さの和が 2 5 nm以 下であることを特徴とする請求の範囲第 1 3項記載の半導体装置。
1 6. 前記第 3の障壁層に接するゲート電極側半導体層において、 前 記第 1の障壁層に含まれる p型不純物の最大濃度の十分の一以下の不純 物しか含まれていない半導体層が 5 nm以上の厚みで存在することを特 徴とする請求の範囲第 1項記載の半導体装置。
1 7. 前記第 1の障壁層、 第 3の障壁層、 第 4の障壁層および第 6の 障壁層のいずれか少なくともひとつの層に高濃度の n型不純物が添加さ れていることを特徴とする請求の範囲第 1項記載の半導体装置。
1 8. 前記チャネル層を形成する半導体が、 I nG aA sまたは G aA sであることを特徴とする請求の範囲第 1項記載の半導体装置。
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