WO2001018809A1 - Reproduced signal processing device - Google Patents

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WO2001018809A1
WO2001018809A1 PCT/JP2000/006121 JP0006121W WO0118809A1 WO 2001018809 A1 WO2001018809 A1 WO 2001018809A1 JP 0006121 W JP0006121 W JP 0006121W WO 0118809 A1 WO0118809 A1 WO 0118809A1
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WO
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Prior art keywords
clock
equalization
processing device
reproduction signal
digital
Prior art date
Application number
PCT/JP2000/006121
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French (fr)
Japanese (ja)
Inventor
Shinichirou Satoh
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/02—Analogue recording or reproducing
    • G11B20/04—Direct recording or reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals

Definitions

  • the present invention relates to a reproduction signal processing device, and more particularly to a reproduction signal processing device that converts an analog reproduction signal into a digital reproduction signal and performs automatic equalization processing.
  • FIG. 7 is a block diagram showing a configuration of a conventional reproduced signal processing device in a digital information recording / reproducing device.
  • the playback signal processing device shown in FIG. 7 includes an analog Z digital converter (A / D converter) 1, a digital phase locked loop (digital PLL) 2, and an automatic equalizer 9. Prepare.
  • the automatic equalizer 9 further includes a transversal filter 4 and a control unit 5.
  • the analog digital converter 1 samples the analog reproduction signal input to the reproduction signal processing device into a multivalued digital reproduction signal.
  • the digital phase synchronization circuit 2 generates a reference clock CK that matches the phase and the reference frequency component included in the digital reproduction signal.
  • the transversal filter 4 performs waveform equalization processing of the digital reproduction signal.
  • the control unit 5 includes an equalization error which is an error between an output equalized waveform of the transversal filter 4 and an equalization target value estimated from the equalized waveform, and an input digital reproduction of the transversal filter 4. Using a signal, a transversal filter 4 is used to minimize the equalization error.
  • the tap coefficient which is a parameter of, is controlled.
  • the digital information recorded on the recording medium is read out by scanning a head (not shown), and an analog reproduced signal obtained by subjecting the read signal to a process for emphasizing a predetermined frequency band is supplied to the analog Z digital converter 1.
  • an analog reproduced signal obtained by subjecting the read signal to a process for emphasizing a predetermined frequency band is supplied to the analog Z digital converter 1.
  • the digital reproduction signal is input to the digital phase locked loop 2 and the transversal filter 4 of the automatic equalizer 9.
  • the digital phase-locked loop 2 extracts the reference clock CK from the input digital reproduction signal, and converts the reference clock CK into an analog / digital converter 1 and an automatic equalizer 9. To enter.
  • the reference clock CK is used as an operation clock in the analog Z digital converter 1 and the automatic equalizer 9.
  • the digital reproduction signal input to the transversal filter 4 is sent to the decoding circuit after the equalization processing in the transversal filter 4.
  • the transversal filter 4 is controlled by a tap coefficient, which is a parameter.
  • the tap coefficient is an equalization target value estimated based on the input digital reproduction signal to the transversal filter 4 and the output signal of the transversal filter 4 in the control unit 5 and the output signal. It is set at any time according to the equalization error of the error.
  • the control unit 5 uses an LMS algorithm that sequentially calculates the root mean square of the equalization target value based on the steepest descent method so as to minimize it.
  • the equalization target value sets the frequency characteristics of an equalizer (FIR filter) when performing digital equalization, and is usually set in consideration of the frequency characteristics of an input signal.
  • FIG. 8 (a) shows the operation clock of analog / digital converter 1 using the reference clock included in the digital playback waveform.
  • FIG. 4 is a diagram showing an example of a digital reproduction waveform when the sampling is performed.
  • the sequence of numbers 1 or 0 shown at the top of the waveform shown in FIG. 8 (a) is an example of a recording code that is a code recorded on a recording medium, and the sample points below the recording code are , Is the sample point corresponding to the recording code.
  • the processing is performed in the following procedure.
  • the data input to the control unit 5 and the data input one sampling ago are added to make it easier to distinguish between the force on the positive side and the force on the negative side based on zero (1 + D processing).
  • the sampling data after this process is shown in Fig. 8 (b).
  • the upper part of the waveform in FIG. 8 (b) shows an example of the result of the positive / negative judgment when the judgment is made so that the positive is 1 and the negative is 0.
  • whether the sign is positive or negative is determined by referring to the most significant bit of the waveform data that has been subjected to 1 + D processing. It should be noted here that the recording code shown in FIG. 8 (a) matches the arrangement of the data of 1 and 0 of the positive / negative judgment result shown in FIG. 8 (b).
  • the equalization target value can be reliably set. This is because the fact that the recording code matches the positive / negative judgment result means that by sequentially following the data sequence of 1 and 0, it is possible to know in advance how many cycles the waveform will have next. Because.
  • Japanese Patent Application Laid-Open No. 62-27424 discloses the setting of a filter coefficient vector of a transversal filter in a waveform equalizer using an adaptive transversal filter.
  • Japanese Patent Laid-Open Publication No. 3-10971 discloses an automatic equalizer capable of automatically controlling characteristic parameters.
  • the reference clock CK of the digital reproduction signal extracted by the digital phase synchronization circuit 2 is used as the operation clock, and the analog clock is used as the operation clock. Since the digital data is supplied to the digital converter 1 and the automatic equalizer 9 to reproduce the digital data, the analog / digital converter 1 and the automatic equalizer 9 reproduce the digital data. During this time, it always works. In other words, the transversal filter 4, which is a component of the automatic equalizer 9, and the control unit 5, which controls the parameters of the transversal filter 4, also always consume power. Moreover, since the ratio of the automatic equalizer 9 in the reproduction signal processing device is slightly more than 20%, the power consumption is not negligible.
  • High power consumption means that the temperature of the chip tends to rise when integrated in LSI or the like. If the SI is a mixed analog / digital chip, as the temperature of the chip rises, the characteristics of the analog elements and other components built into the chip will no longer meet the specifications. That is, in order to sufficiently bring out the total performance of the chip, not only the automatic equalizer 9 but also the power consumption of the entire LSI is desired to be reduced.
  • the frequency of the operation clock supplied to the automatic equalizer 9 and the analog / digital converter 1 May be reduced.
  • the operation clock a divide-by-2 clock having a cycle twice as long as the reference clock CK of the digital reproduction signal extracted by the digital phase synchronization circuit 2 is used.
  • the operation clock is divided by 2
  • the power consumption can be reduced to about half. Accordingly, if the analog Z digital converter 1 is supplied with a divided clock and operated, the number of samples becomes half that of the case where the reference clock CK is supplied.
  • the equalization target value is the data of the data when the digital converter 1 is sampled by the reference clock included in the digital reproduction signal. This is because they are generated using continuity.
  • the number of samples is reduced by half, the continuity of data is impaired, and it is difficult to set a stable and faithful equalization target value, and there is a problem that stable equalization processing cannot be performed.
  • the present invention has been made to solve the above-described problems, and has been made to reduce the power consumption without deteriorating the equalization performance, and to provide a reproduction signal processing apparatus having an automatic equalizer capable of high-speed reproduction.
  • the purpose is to provide equipment.
  • a reproduction signal processing apparatus comprising: an analog / digital converter that samples an analog signal and converts the analog signal into a digital signal; An automatic equalizer that performs equalization processing, a phase locked loop circuit that generates a reference clock that matches a phase and a reference frequency component included in the digital signal, and an integral multiple of the period of the reference clock. And a frequency divider for generating the divided clock as an operation clock and outputting the divided clock to the analog / digital converter and the automatic equalizer.
  • the automatic equalizer is configured to perform a waveform equalization process on the digital signal with a transversal noise detector and a transversal noise generator with an output.
  • the division clock A linear interpolation processing unit for interpolating the lack of the number of samples due to the sampling using, and an equalization target value is estimated based on an output of the linear interpolation processing unit, and the equalization target value and the transversal filter are estimated. And a control unit for controlling the parameters of the transversal filter so that an equalization error, which is an error with the output, is minimized.
  • a divided clock is used in place of the reference clock. This can compensate for the lack of sample points due to this, and has the effect of reducing power consumption and supporting high-speed playback while maintaining equalization performance equivalent to using the reference clock. .
  • the reproduction signal processing device is the reproduction signal processing device according to claim 1, wherein the linear interpolation processing unit is divided into an output equalized signal of the transversal filter.
  • the flip-flop element is configured to perform a delay process for one cycle of a cycle, and an adder that adds the signal after the delay process and the output equalized signal.
  • the present invention it is possible to compensate for the lack of sample points due to the use of the divided clock in place of the reference clock, which is equivalent to the case where the reference clock is used.
  • the effect is that the power consumption can be reduced and high-speed playback can be supported while maintaining the high performance.
  • the reproduction signal processing device is the reproduction signal processing device according to claim 1, wherein the linear interpolation processing unit is replaced with an output of the transversal filter.
  • the present invention it is possible to compensate for the lack of sample points due to the use of the frequency dividing clock instead of the reference clock, which is equivalent to the case where the reference clock is used.
  • the effect of reducing power consumption and supporting high-speed playback while maintaining equalization performance is obtained.
  • the reproduction signal processing device is the reproduction signal processing device according to claim 3, wherein the high-order interpolation processing unit is provided for one cycle of a frequency division clock.
  • a flip-flop element for performing delay processing and a coefficient for weighting a tap coefficient to the signal after the delay processing , And an adder for adding output signals of the plurality of multipliers.
  • the present invention it is possible to compensate for the lack of sample points due to the use of the frequency-divided clock instead of the reference clock, which is equivalent to the case where the reference clock is used.
  • the effect is that the power consumption can be reduced and high-speed playback can be supported while maintaining the high performance.
  • FIG. 1 is a block diagram showing a configuration of a reproduction signal processing device according to Embodiment 1 of the present invention.
  • FIG. 2 (a) is a diagram showing an example of an input digital reproduction signal of the automatic equalizer using the frequency division clock according to the first embodiment of the present invention.
  • FIG. 2 (b) is a diagram showing an example of an output equalized waveform of the automatic equalizer using the frequency division clock according to the first embodiment of the present invention.
  • FIG. 2 (c) is a diagram showing an example of an output equalized waveform of the automatic equalizer using the reference clock.
  • FIG. 3 (a) is a diagram showing an example of an output equalized waveform of the automatic equalizer using the frequency division clock according to the first embodiment of the present invention.
  • FIG. 3 (b) is a diagram showing an example of a result of performing the 10D processing according to the first embodiment of the present invention.
  • FIG. 3 (c) is a diagram showing an example of the interpolated waveform restored using the waveform data subjected to timing adjustment according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of a reproduced signal processing device according to Embodiment 2 of the present invention.
  • FIG. 5 is a diagram showing an example of a higher-order interpolation processing unit according to Embodiment 2 of the present invention.
  • FIG. 6 is a diagram showing an example of Nyquist interpolation, which is an example of higher-order interpolation processing according to Embodiment 2 of the present invention.
  • FIG. 7 is a block diagram showing a configuration of a conventional reproduction signal processing device.
  • FIG. 8 (a) is a diagram showing an example of an output waveform of an analog Z digital converter in a conventional reproduction signal processing device.
  • FIG. 8 (b) is a diagram showing an example of a result obtained by performing 1 + D processing on an output waveform of an analog Z digital converter in a conventional reproduction signal processing device.
  • FIG. 8 (c) is a diagram showing an example of an output waveform obtained as a result of setting an equalization target value in a conventional reproduction signal processing device and performing equalization.
  • FIG. 1 is a block diagram showing a configuration of a reproduced signal processing device according to the first embodiment.
  • the reproduction signal processing device shown in FIG. 1 includes an analog / digital converter 1, a digital phase synchronization circuit 2, a frequency divider 3, and an automatic equalizer 8.
  • the automatic equalizer 8 further includes a transversal filter 4, a control unit 5, and a linear interpolation processing unit 6.
  • the same reference numerals as those in FIG. 7 denote the same components as those in the conventional reproduction signal processing device, and a description thereof will be omitted.
  • the frequency divider 3 performs a frequency division process on the reference clock CK extracted by the digital phase-locked loop 2 to multiply the period of the reference clock CK by an integer.
  • the linear interpolation processing section 6 includes a flip-flop element and an adder (not shown), and performs sampling in the analog Z digital converter 1 in place of the reference clock CK. Lock using CKZN Interpolation is performed to compensate for the lack of the number of samples.
  • the digital information recorded on the recording medium is read out by scanning a head (not shown), and the read-out signal is processed to emphasize a predetermined frequency band.
  • the digital reproduction signal is input to the digital phase locked loop 2 and the transversal filter 4 of the automatic equalizer 8.
  • the digital phase synchronization circuit 2 extracts a reference clock CK from the input digital reproduction signal, and inputs the reference clock CK to the frequency divider 3.
  • the frequency divider 3 performs a frequency division process for multiplying the period of the reference clock CK by an integer, and outputs a frequency division clock CKZN.
  • the frequency division clock CKZN is used as an operation clock in the analog / digital converter 1 and the automatic equalizer 8.
  • N represents the frequency division ratio
  • the digital reproduction signal input to the transversal filter 4 is sent to the decoding circuit after the equalization processing in the transversal filter 4.
  • the transversal filter 4 is controlled by a tap coefficient which is a lamella.
  • the tap coefficient is converted into a digital reproduction signal input through the transversal filter 4 in the control unit 5 and an equalization error which is an error between an output signal of the transversal filter 4 and an equalization target value. It is set at any time.
  • control unit 5 uses an LMS algorithm that sequentially calculates so that the root mean square of the equalization target value is minimized based on the steepest descent method.
  • the output equalized waveform of the transversal finolector 4 has a higher frequency than the case where the reference clock CK is used because the divided clock CKZN is used as the operation clock. The number of samples is decreasing.
  • the output equalization waveform of the transversal filter 4 is input to the control unit 5 and the linear interpolation processing unit 6 By Interpolation processing is performed on the output equalized waveform, and a signal obtained by interpolating a missing sample by using the frequency-divided clock CKZN is also input to the control unit 5 to use the reference clock CK.
  • the target for the equalization can be set stably as in the case where
  • FIGS. 2 (a) to 2 (c) and 3 (a) to 3 (c) the digital reproduction signal, the equalized waveform, and the equalized waveform were subjected to linear interpolation.
  • 4 shows an example of a waveform.
  • FIG. 2 (a) is a diagram showing an example of a digital reproduction signal, and ⁇ indicates the analog reproduction signal in the analog Z digital converter 1.
  • FIG. 2 (b) is a diagram showing an equalized waveform obtained by equalizing the digital reproduction signal of FIG. 2 (a) by a trans-sulfur filter 4, and ⁇ indicates a sample after waveform equalization processing. Indicates a point.
  • FIG. 2 (c) is a diagram showing an equalized waveform (ideal waveform) when the reference clock is used, and ⁇ indicates the reference clock in the analog Z digital converter 1. Shown below are the sample points when used as a working clip. The solid lines connecting the sample points in Figs. 2 (a) to 2 (c) are added to make it easier to recognize the waveform.
  • FIG. 2 (b) shows that when the divide-by-2 clock is used instead of the reference clock, the output from the analog / digital converter 1 is obtained. It can be seen that the number of samples of the reproduced digital signal decreases as the division ratio increases.
  • the linear interpolation processing performed by the linear interpolation processing unit 6 compensates for the lack of the number of samples due to the use of the frequency division clock.
  • Figs. 3 (a) to 3 (c) show examples of linear interpolation processing on an equalized waveform sampled using the divide-by-2 clock and subjected to equalization processing. is there.
  • Fig. 3 (a) the analog Z digital In the digital converter 1, the point at which the digital reproduction signal is sampled by the divide-by-2 clock is shown, and the symbol ⁇ indicates the point that should be sampled when the reference clock is used. That is, when the reference clock is the operation clock of the analog-to-digital converter 1, both ⁇ and ⁇ are sampled. Note that books and ⁇ may be reversed depending on the timing when sampling is started. Of these, interpolation processing is to restore ⁇ in a pseudo manner using only the ginseng. First, in FIG.
  • 1 + D processing means that one sample point subjected to equalization processing is delayed by one cycle of the operating clock by a flip-flop element, and This is the process in which the sample points subjected to the conversion process are added by an adder. Specifically, for a given sample point, the difference from the reference sample point (in FIG. 3 (a), the leftmost sample point is used as the reference) is calculated as the next sample point, In other words, it is the operation of adding to the sample points delayed by one period of the divide-by-2 clock.
  • the waveform shown in FIG. 3 (c) was obtained by performing timing adjustment processing on the symbol shown in FIG.
  • FIGS. 3 (a) and 3 (c) the symbol ⁇ shown in FIG. 3 (b). It is a waveform after the interpolation processing.
  • FIGS. 3 (a) to 3 (c) the sample points connected by solid lines or broken lines are added to make it easier to recognize the waveform.
  • FIG. 3 (c) the symbol indicates the data actually sampled by the dividing clock, and ⁇ indicates the linear interpolation, that is, the current value of the transversal filter 4 input to the control unit 5.
  • FIG. 3 (c) showing the interpolated sampling data is subjected to 1 + D processing to obtain successive three and By performing a positive / negative determination of each sampling on the result of the 1 + D processing performed on the two, processing equivalent to FIG. 8 (b) is performed.
  • the addition result uses only the most significant bit of the adder. By adding only the most significant bits of the output results of these adders, the result can be divided into five levels from 0 to 4 as described in the conventional technology.
  • the equalization target value can be set as in the case of using.
  • the operation clock used in the analog Z digital converter 1 and the automatic equalizer 8 is a frequency dividing clock.
  • power consumption can be reduced, and the processing interval between components can be longer than when a reference clock is used. Therefore, an increase in circuit scale can be suppressed.
  • the automatic equalizer 8 with the linear interpolation processing unit 6, it is possible to compensate for the lack of sample points due to the use of the frequency dividing clock instead of the reference clock. It is possible to stably set the equalization target value in the part 5, and it is possible to maintain the equalization processing capacity equivalent to the case where the reference clock is used.
  • the division ratio can be increased within the range where interpolation can be performed to the same extent as when sampling with the reference clock. For example, if the frequency division ratio is such that the frequency of the frequency division clock exceeds the minimum repetition frequency of the reproduced signal, the equalization cannot be performed stably.
  • FIG. 4 is a process diagram showing the configuration of the reproduction signal processing apparatus according to the second embodiment.
  • FIG. 4 The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the high-order interpolation processing unit 7 shown in FIG. 4 is missing due to the use of the divided clock instead of the reference clock in the sampling in the analog / digital converter 1.
  • Higher-order interpolation processing such as Nyquist interpolation is performed to supplement the sample points.
  • the Nyquist interpolation processing includes a flip-flop element that performs delay processing for one cycle of the frequency division clock, a plurality of multipliers that weights the signal after the delay processing by Nyquist interpolation, And an adder for adding a plurality of multiplier output signals.
  • the linear interpolation processing in the first embodiment is processing for performing interpolation using a straight line
  • the higher-order interpolation processing in the second embodiment is a processing in which a higher-order This is the process of performing interpolation using.
  • the higher-order interpolation processing unit 7 has the same role as the linear interpolation processing unit 6 described in the first embodiment, that is, the division clock is used for the analog Z-digital converter 1 and the operation clock of the automatic equalizer 8. In the case where the number of samples is reduced by using the information as a reference, the function is to supply waveform data to the control unit 5 as if there was no loss of information.
  • FIG. 5 is a diagram showing an example of the higher-order interpolation processing section 7.
  • the high-order interpolation processing unit 7 may be, for example, an FIR filter including delay elements 10 a to 10 f, multipliers 11 a to llg, and an adder 12. .
  • C 1 to C 7 represent the weighting coefficients of the filter.
  • the Nyquist interpolation processing is performed and the frequency division coefficient is calculated. It can compensate for the lack of the number of samples due to using the lock as an operation clock.
  • the vertical axis in FIG. 6 is a weighting factor. For example, if a certain point is set as a filter weighting factor C 1, a point which is increased by 1 T with respect to the horizontal axis from that point is a weighting factor C 2 And more By setting the point increased by 1 T as the weighting factor C3, each of the weighting factors C1 to C7 can be determined.
  • the filter weight coefficient is set by a register or the like, and the weight can be changed by changing the register value.
  • the amplitude attenuation and the disk slope due to the deterioration of the read head characteristics are compared with the case where the linear interpolation processing unit 6 is used.
  • the ability to restore information for quality degradation of reproduced waveform data such as waveform distortion caused by (tilt) and the effect of noise superimposed on the reproduction system is greatly improved.
  • the reproduced signal processing device employs the high-order interpolation processing unit 7 to interpolate the lack of information due to the use of the frequency division clock.
  • the control unit 5 By supplying the interpolated waveform to the control unit 5, it is possible to set a stable and appropriate equalization target value, so that even when a divided clock is used, the reference clock is used. It is possible to achieve the same equalization performance as when using a hook.
  • the use of the high-order interpolation processing unit 7 reduces the amplitude attenuation due to the deterioration of the characteristics of the read head, the distortion of the waveform caused by the tilt of the disk, and the effects of noise superimposed in the playback system. For example, the capability of restoring information on quality degradation of reproduced waveform data such as the above can be improved.
  • the reproduction signal processing device converts an analog reproduction signal into a digital reproduction signal, and performs automatic equalization processing on the digital reproduction signal. It is suitable for automatic equalization processing on reproduced signals or automatic equalization processing with low power consumption.

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  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

A reproduced signal processing device that is adapted to even high-speed reproduction and consumes less electric power in equalization while not lowering the equalization capability. Equalization is performed by using a frequency division clock for the operating clock. A linear interpolation unit (6) is provided to cover information missing because of the use of the frequency division clock.

Description

明 細 書 再生信号処理装置 技術分野  Description Playback signal processor Technical field
本発明は、 再生信号処理装置に関し、 特にアナロ グ再生信号をデ イ ジタル再生信号に変換し、 自動等化処理を行う再生信号処理装置 に関する。 背景技術  The present invention relates to a reproduction signal processing device, and more particularly to a reproduction signal processing device that converts an analog reproduction signal into a digital reproduction signal and performs automatic equalization processing. Background art
従来よ り 、 ディ ジタル情報の記録再生装置あるいは通信装置等に おいては、 前記装置等の特性あるいは伝送路の品質によるデータ誤 り等の信号劣化を補償するため、 伝送路の途中あるいは終端におい て逐次的に自動等化処理を行う 自動等化器を用いていた。  2. Description of the Related Art Conventionally, in a digital information recording / reproducing device or a communication device, a signal deterioration such as a data error due to a characteristic of the device or a quality of a transmission line is compensated for in a middle or an end of the transmission line. An automatic equalizer that performs automatic equalization processing sequentially was used.
第 7図は、 ディ ジタル情報の記録再生装置における従来の再生信 号処理装置の構成を示すプロ ック図である。  FIG. 7 is a block diagram showing a configuration of a conventional reproduced signal processing device in a digital information recording / reproducing device.
第 7図に示された再生信号処理装置は、 アナログ Zディ ジタル変 換器 （A / D変換器） 1 と、 ディ ジタル位相同期回路 （ディ ジタル P L L ) 2 と、 自動等化器 9 とを備える。 自動等化器 9は、 さ らに、 トランスバーサルフィルタ 4 と、 制御部 5 とを備える。  The playback signal processing device shown in FIG. 7 includes an analog Z digital converter (A / D converter) 1, a digital phase locked loop (digital PLL) 2, and an automatic equalizer 9. Prepare. The automatic equalizer 9 further includes a transversal filter 4 and a control unit 5.
アナログノディ ジタル変換器 1 は、 再生信号処理装置に入力され たアナログ再生信号を多値のディ ジタル再生信号に標本化する。 デ イ ジタル位相同期回路 2は、 前記デイ ジタル再生信号に含まれる位 相及び基準周波数成分と一致した基準ク ロ ッ ク C Kを生成する。 ト ランスバーサルフィルタ 4は、 ディ ジタル再生信号の波形等化処理 を行う。 制御部 5は、 ト ランスバーサルフ ィルタ 4の出力等化波形 と前記等化波形よ り推定した等化目標値との誤差である等化誤差、 及び ト ラ ンスバーサルフィルタ 4の入力ディ ジタル再生信号を用い て、 前記等化誤差が最小となるよ うに ト ラ ンスバーサルフ ィルタ 4 のパラメ一タであるタ ップ係数を制御する。 The analog digital converter 1 samples the analog reproduction signal input to the reproduction signal processing device into a multivalued digital reproduction signal. The digital phase synchronization circuit 2 generates a reference clock CK that matches the phase and the reference frequency component included in the digital reproduction signal. The transversal filter 4 performs waveform equalization processing of the digital reproduction signal. The control unit 5 includes an equalization error which is an error between an output equalized waveform of the transversal filter 4 and an equalization target value estimated from the equalized waveform, and an input digital reproduction of the transversal filter 4. Using a signal, a transversal filter 4 is used to minimize the equalization error. The tap coefficient, which is a parameter of, is controlled.
次に第 7図を用いて従来の再生信号処理装置の動作について説明 する。  Next, the operation of the conventional reproduction signal processing device will be described with reference to FIG.
記録媒体に記録されたディ ジタル情報を図示しないへッ ドの走査 によ り読み出し、 読み出した信号に所定の周波数帯域を強調する処 理を施したアナログ再生信号をアナログ Zディ ジタル変換器 1 に入 力すると、 多値のディ ジタル再生信号に変換される。 ディ ジタル再 生信号は、 ディ ジタル位相同期回路 2 と 自動等化器 9 の ト ラ ンスバ ーサルフ ィルタ 4 とに入力される。 ディ ジタル位相同期回路 2は、 入力されたディ ジタル再生信号によ り基準ク ロ ッ ク C Kを抽出し、 該基準ク ロ ック C Kをアナロ グ/ディ ジタル変換器 1 及び自動等化 器 9に入力する。 該基準ク ロ ッ ク C Kは、 アナログ Zディ ジタル変 換器 1及び自動等化器 9 において動作ク ロ ック と して用いられる。 一方、 トランスバーサルフィルタ 4に入力されたディ ジタル再生信 号は、 ト ラ ンスバーサルフィルタ 4 での等化処理後に復号回路に送 られる。 前記等化処理において トランスバーサルフィルタ 4は、 パ ラメータであるタ ップ係数によ り制御される。 該タ ップ係数は、 制 御部 5において トランスバーサルフ ィノレタ 4への入力ディ ジタル再 生信号、 及び ト ラ ンスバ一サルフ ィルタ 4 の出力信号と該出力信号 を基に推定した等化目標値との誤差の等化誤差によ り随時設定され る。 一般に、 制御部 5では、 最急降下法に基づき等化目標値の 2乗 平均が最小となるよ う に逐次的に演算する L M S アルゴリ ズムが用 レ、られる。  The digital information recorded on the recording medium is read out by scanning a head (not shown), and an analog reproduced signal obtained by subjecting the read signal to a process for emphasizing a predetermined frequency band is supplied to the analog Z digital converter 1. When input, it is converted to a multi-valued digital playback signal. The digital reproduction signal is input to the digital phase locked loop 2 and the transversal filter 4 of the automatic equalizer 9. The digital phase-locked loop 2 extracts the reference clock CK from the input digital reproduction signal, and converts the reference clock CK into an analog / digital converter 1 and an automatic equalizer 9. To enter. The reference clock CK is used as an operation clock in the analog Z digital converter 1 and the automatic equalizer 9. On the other hand, the digital reproduction signal input to the transversal filter 4 is sent to the decoding circuit after the equalization processing in the transversal filter 4. In the equalization process, the transversal filter 4 is controlled by a tap coefficient, which is a parameter. The tap coefficient is an equalization target value estimated based on the input digital reproduction signal to the transversal filter 4 and the output signal of the transversal filter 4 in the control unit 5 and the output signal. It is set at any time according to the equalization error of the error. In general, the control unit 5 uses an LMS algorithm that sequentially calculates the root mean square of the equalization target value based on the steepest descent method so as to minimize it.
ここで、 等化目標値の設定方法について説明する。 等化目標値は、 ディ ジタル等化を行う際の等化器 （ F I Rフ ィルタ） の周波数特性 を設定するものであり 、 通常、 入力する信号の周波数特性を考慮し て設定が行われる。  Here, a method of setting the equalization target value will be described. The equalization target value sets the frequency characteristics of an equalizer (FIR filter) when performing digital equalization, and is usually set in consideration of the frequency characteristics of an input signal.
第 8 ( a ) 図は、 アナログ/ディ ジタル変換器 1 の動作ク ロ ッ ク と して、 ディ ジタル再生波形に含まれる基準ク ロ ックを使用してサ ンプリ ングした場合のディジタル再生波形の一例を示す図である。 第 8 ( a ) 図で示される波形の上部に示した 1 、 または 0の数字 の列は、 記録媒体に記録された符号である記録符号の一例であり 、 その記録符号の下の標本点が、 その記録符号に対応した標本点であ る。 この段階では、 等化が不十分であるため、 短い符号に対応する 再生波形の振幅が出力されづらい状況である。 第 8 ( a ) 図に示す 波形よ り等化目標値を求めるためには、 以下の手順で処理を行う。 Fig. 8 (a) shows the operation clock of analog / digital converter 1 using the reference clock included in the digital playback waveform. FIG. 4 is a diagram showing an example of a digital reproduction waveform when the sampling is performed. The sequence of numbers 1 or 0 shown at the top of the waveform shown in FIG. 8 (a) is an example of a recording code that is a code recorded on a recording medium, and the sample points below the recording code are , Is the sample point corresponding to the recording code. At this stage, it is difficult to output the amplitude of the reproduced waveform corresponding to the short code due to insufficient equalization. In order to determine the equalization target value from the waveform shown in Fig. 8 (a), the processing is performed in the following procedure.
まず、 ゼロを基準にして正側にある力 、 負側にあるかを識別しや すくするために、 制御部 5に入力されたデータ と 1 サンプリ ング前 に入力されたデータを足し合わせる （ 1 + D処理）。 この処理を施し た後のサンプリ ングデータを第 8 ( b ) 図に示す。 また、 第 8 ( b ) 図の波形の上部には正が 1 、 負が 0 となるよ う に判定を行った場合 の正負判定結果例を示している。 実際には、 1 + D処理を施した波 形データの最上位ビッ トを参照することによ り正負の判定を行う。 ここで注目すべき ことは、 第 8 ( a ) 図に示した記録符号と 、 第 8 ( b ) 図に示した正負判定結果の 1及び 0のデータの並びが一致す るこ とである。 このよ う に、 記録符号と正負判定結果が一致する場 合には、 等化目標値を確実に設定するこ とが可能となる。 なぜなら ば、 記録符号と正負判定結果が一致する という こ とは、 1及び 0の データ列を順番に追っていく ことによ り 、 次にどれだけの周期を持 つた波形がく るかが、 予め分かるからである。  First, the data input to the control unit 5 and the data input one sampling ago are added to make it easier to distinguish between the force on the positive side and the force on the negative side based on zero (1 + D processing). The sampling data after this process is shown in Fig. 8 (b). The upper part of the waveform in FIG. 8 (b) shows an example of the result of the positive / negative judgment when the judgment is made so that the positive is 1 and the negative is 0. In practice, whether the sign is positive or negative is determined by referring to the most significant bit of the waveform data that has been subjected to 1 + D processing. It should be noted here that the recording code shown in FIG. 8 (a) matches the arrangement of the data of 1 and 0 of the positive / negative judgment result shown in FIG. 8 (b). As described above, when the recording code and the positive / negative determination result match, the equalization target value can be reliably set. This is because the fact that the recording code matches the positive / negative judgment result means that by sequentially following the data sequence of 1 and 0, it is possible to know in advance how many cycles the waveform will have next. Because.
次に、 実際にどのよ う に等化目標値を割り 当てていく かを示す。 正負の判定結果を毎サンプリ ング 4つ分ずつ足し合わせる と、 その 足し算の結果は、 0 、 1 、 2 、 3 、 4の 5つのう ちのいずれかの値 となり 、 それぞれが一つの等化目標値に対応するよ う に割り 当てら れる。 第 8 ( c ) 図は、 この様子を示す図である。 第 8 ( c ) 図に 示されるよ う に、 正負の加算結果の 0から 4は、 レベルの Aから E に対応することになる。 0力 レベル E、 1 力 レベル D、 2力 S レベル C、 3力 S レベル B、 4がレベル Aにそれぞれ対応する。 上記のよ う な処理を施すこ とによ り 、 等化目標値を正確に設定するこ とが可能 である。 ただし、 ここで注意しなければならないのは、 この処理に よる等化目標値の設定における前提条件と して、 記録符号と正負の 判定結果が一致しなければならないことである。 すなわち、 アナ口 グ Zディ ジタル変換器 1 の動作ク ロ ック と しては再生信号に含まれ る基準ク 口 ックを用い、 データのサンプリ ング漏れがないよ う にす ることが必須である。 この条件を守っている限り 、 ノ イ ズの影響や ディスクのピッ ト形成に起因するァシンメ ト リ が発生しても、 これ らの影響を全く無視した等化目標値の設定が可能である。 Next, we will show how to actually assign the equalization target value. When the positive / negative determination results are added by four for each sampling, the result of the addition is one of five values of 0, 1, 2, 3, and 4, each of which is one equalization target value. Assigned to correspond to FIG. 8 (c) illustrates this situation. As shown in Fig. 8 (c), positive to negative addition results 0 to 4 correspond to levels A to E, respectively. 0 level E, 1 level D, 2 level S level C, 3 level S level B and 4 correspond to level A respectively. As above By performing the appropriate processing, it is possible to accurately set the equalization target value. However, it should be noted here that as a precondition for setting the equalization target value by this processing, the recording code and the positive / negative determination result must match. In other words, it is essential to use the reference clock included in the reproduced signal as the operation clock of the analog Z-digital converter 1 so that there is no omission of data sampling. It is. As long as this condition is maintained, even if asymmetry due to noise or disk pitting occurs, it is possible to set an equalization target value that completely ignores these effects.
以上のよ う に、 従来の再生信号処理装置においては、 ディ ジタル 位相同期回路 2 の抽出した基準ク ロ ッ クを用いて逐次的に波形等化 処理を行う こ とによ り信号劣化を補償することができる。  As described above, in the conventional reproduction signal processing device, signal deterioration is compensated for by sequentially performing waveform equalization processing using the reference clock extracted by the digital phase locked loop 2. can do.
—方、 特開昭 6 2— 2 7 2 4号公報には、 適応型 ト ラ ンスバーサ ノレフ ィルタを用いた波形等化装置における ト ラ ンスバ一サルフ ィル タのフ ィルタ係数べク トルの設定方法が、 また、 特開平 3— 1 0 0 9 7 1号公報には、 特性パラメータを自動的に制御可能な自動等化 器が開示されている。  On the other hand, Japanese Patent Application Laid-Open No. 62-27424 discloses the setting of a filter coefficient vector of a transversal filter in a waveform equalizer using an adaptive transversal filter. Japanese Patent Laid-Open Publication No. 3-10971 discloses an automatic equalizer capable of automatically controlling characteristic parameters.
しかしながら、 上記のよ う な従来の再生信号処理装置では、 ディ ジタル位相同期回路 2によ り抽出したディ ジタル再生信号の基準ク ロ ック C Kを、 動作ク ロ ック と してアナログ Zディ ジタル変換器 1 及び自動等化器 9に供給し、 ディ ジタルデータの再生を行っている ので、 アナログ/ディ ジタル変換器 1 、 及び自動等化器 9はデイ ジ タルデータの再生を行っている間、 常に動作し続ける。 つま り 、 自 動等化器 9 の構成要素である ト ラ ンスバーサルフ ィ ルタ 4、 及び ト ランスバーサルフィルタ 4のパラメータを制御する制御部 5 も常に 電力を消費し続ける。 また、 再生信号処理装置に占める 自動等化器 9の割合は 2割強であるため、 その消費電力は無視できないものと なっている。  However, in the conventional reproduction signal processing apparatus as described above, the reference clock CK of the digital reproduction signal extracted by the digital phase synchronization circuit 2 is used as the operation clock, and the analog clock is used as the operation clock. Since the digital data is supplied to the digital converter 1 and the automatic equalizer 9 to reproduce the digital data, the analog / digital converter 1 and the automatic equalizer 9 reproduce the digital data. During this time, it always works. In other words, the transversal filter 4, which is a component of the automatic equalizer 9, and the control unit 5, which controls the parameters of the transversal filter 4, also always consume power. Moreover, since the ratio of the automatic equalizer 9 in the reproduction signal processing device is slightly more than 20%, the power consumption is not negligible.
近年、 ディ ジタルデータ再生装置においては、 データ転送速度の 高速化が進んでおり 、 高倍速再生が必須となっている。 再生速度が 速く なるこ とは、 ディ ジタル再生信号に含まれる基準ク ロ ックの周 波数を上げるこ とにつながり 、 これはアナロ グ Zディ ジタル変換器 1及び自動等化器 9 の動作ク ロ ッ ク の周波数を上げるこ とにもつな がる。 このよ う に、 高倍速再生は、 直接的に消費電力の増加に結び つく。 また、 高倍速再生を安定して行うためには、 信号処理の精度 及び信号処理を確実に行うための十分な時間を確保するこ とが必要 であり 、 演算ビッ ト数の確保ゃビッ ト数の確保に伴う遅延素子の挿 入による回路規模の増大が避けられない。 回路規模が増大するこ と は、 消費電力が増大することにつながる。 In recent years, digital data playback devices Higher speeds are progressing, and high-speed playback is essential. An increase in the reproduction speed leads to an increase in the frequency of the reference clock included in the digital reproduction signal, which is an operation of the analog Z digital converter 1 and the automatic equalizer 9. This leads to increasing the frequency of the lock. Thus, high-speed playback directly leads to an increase in power consumption. In addition, in order to stably perform high-speed playback, it is necessary to ensure the accuracy of signal processing and a sufficient time to reliably perform signal processing. Inevitably increase the circuit scale due to the insertion of delay elements due to the securing of delay. An increase in circuit scale leads to an increase in power consumption.
消費電力が多いこ とは、 L S I 等に集積化した場合にチップの温 度が上昇しやすいこ とを意味している。 そのし S I がアナロ グ · デ イ ジタル混載チップである場合、 チップの温度が上がってく る と、 チップに組み込まれているアナログ素子等の特性が仕様を満たしに く く なつてく る。 すなわち、 チップと しての トータル性能を十分に 引き出すためには、 自動等化器 9だけでなく 、 L S I 全体の低消費 電力化が望まれている。  High power consumption means that the temperature of the chip tends to rise when integrated in LSI or the like. If the SI is a mixed analog / digital chip, as the temperature of the chip rises, the characteristics of the analog elements and other components built into the chip will no longer meet the specifications. That is, in order to sufficiently bring out the total performance of the chip, not only the automatic equalizer 9 but also the power consumption of the entire LSI is desired to be reduced.
と ころで、 消費電力の削減と高倍速再生の対応とを実現するため の一つの手段と して、 自動等化器 9及びアナログ/ディ ジタル変換 器 1 に供給する動作ク ロ ックの周波数を下げるこ とが考えられる。 例えば、 動作ク ロ ック と して、 ディ ジタル位相同期回路 2によ り抽 出したディ ジタル再生信号の基準ク ロ ック C Kの 2倍の周期を持つ、 2分周ク ロ ックを自動等化器 9及びアナロ グ/ディ ジタル変換器 1 の動作ク ロ ック と した場合を考える。 動作ク ロ ックを 2分周と した 場合、 消費電力は約半分に抑えるこ とが可能となる。 それに伴いァ ナログ Zディ ジタル変換器 1 に分周ク ロ ッ クを供給して動作させる と、 標本数が基準ク ロ ック C Kを供給した場合の半分となる。  Here, as one of the means to reduce power consumption and support high-speed playback, the frequency of the operation clock supplied to the automatic equalizer 9 and the analog / digital converter 1 May be reduced. For example, as the operation clock, a divide-by-2 clock having a cycle twice as long as the reference clock CK of the digital reproduction signal extracted by the digital phase synchronization circuit 2 is used. Let us consider the case where the operation clock of the automatic equalizer 9 and the analog / digital converter 1 is used. If the operation clock is divided by 2, the power consumption can be reduced to about half. Accordingly, if the analog Z digital converter 1 is supplied with a divided clock and operated, the number of samples becomes half that of the case where the reference clock CK is supplied.
と ころが、 従来の技術において、 この標本数の欠落は、 自動等化 器 9 を安定に動作させることの妨げとなる。 なぜなら、 上記の等化 目標値の設定方法で説明したよ う に、 等化目標値はァ十ロ グ Zディ ジタル変換器 1 をディ ジタル再生信号に含まれる基準ク ロ ックでサ ンプリ ングした場合の、 データの連続性を利用して生成しているか らである。 標本数が半減するこ とによ り 、 データの連続性が損なわ れ、 安定かつ忠実な等化目標値の設定が困難となり 、 安定した等化 処理が行えないという問題があった。 However, in the conventional technology, this lack of the number of samples hinders the automatic equalizer 9 from operating stably. Because the above equalization As described in the setting method of the target value, the equalization target value is the data of the data when the digital converter 1 is sampled by the reference clock included in the digital reproduction signal. This is because they are generated using continuity. When the number of samples is reduced by half, the continuity of data is impaired, and it is difficult to set a stable and faithful equalization target value, and there is a problem that stable equalization processing cannot be performed.
本発明は、 上記の問題点を解決するためになされたものであり 、 等化性能を低下させるこ となく 、 消費電力を削減し、 高速再生にも 対応した自動等化器を有する再生信号処理装置を提供するこ と を目 的とする。  SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has been made to reduce the power consumption without deteriorating the equalization performance, and to provide a reproduction signal processing apparatus having an automatic equalizer capable of high-speed reproduction. The purpose is to provide equipment.
発明の開示 Disclosure of the invention
本発明の請求の範囲第 1項にかかる再生信号処理装置は、 アナ口 グ信号を標本化し、 ディ ジタル信号に変換するアナ口 グ/ディ ジタ ル変換器と、 前記ディ ジタル信号に対し、 自動等化処理を行う 自動 等化器と、 前記ディ ジタル信号に含まれる位相及び基準周波数成分 と一致した基準ク ロ ックを生成する位相同期回路と、 前記基準ク ロ ックの周期を整数倍した分周ク ロ ックを生成し、 該分周ク ロ ックを 動作ク ロ ック と して前記アナログ/ディ ジタル変換器及び前記自動 等化器に出力する分周器とを備えた再生信号処理装置であって、 前 記自動等化器を、 前記ディ ジタル信号に対し、 波形等化処理を行う ト ラ ンスバーサノレフ ィ ノレタ と、 前記 ト ラ ンスノく一サノレフ イ ノレタ の出 力に対し、 前記分周ク ロ ックを用いた標本化による標本数の欠落を 補間する直線補間処理部と、 前記直線補間処理部の出力によ り等化 目標値を推定し、 該等化目標値と前記 ト ラ ンスバーサルフ ィ ルタ の 出力との誤差である等化誤差が最小となるよ う に前記 ト ラ ンスバ一 サルフィルタのパラメータを制御する制御部とから構成したもので ある。  A reproduction signal processing apparatus according to claim 1 of the present invention, comprising: an analog / digital converter that samples an analog signal and converts the analog signal into a digital signal; An automatic equalizer that performs equalization processing, a phase locked loop circuit that generates a reference clock that matches a phase and a reference frequency component included in the digital signal, and an integral multiple of the period of the reference clock. And a frequency divider for generating the divided clock as an operation clock and outputting the divided clock to the analog / digital converter and the automatic equalizer. A reproduction signal processing device, wherein the automatic equalizer is configured to perform a waveform equalization process on the digital signal with a transversal noise detector and a transversal noise generator with an output. , The division clock A linear interpolation processing unit for interpolating the lack of the number of samples due to the sampling using, and an equalization target value is estimated based on an output of the linear interpolation processing unit, and the equalization target value and the transversal filter are estimated. And a control unit for controlling the parameters of the transversal filter so that an equalization error, which is an error with the output, is minimized.
本発明によれば、 基準ク ロ ックに代えて分周ク ロ ックを使用 した ことによる標本点の欠落を補う こ とができ、 基準クロ ックを使用 し た場合と同等の等化性能を維持しながら消費電力の削減と高速再生 への対応とを実現できる効果が得られる。 According to the present invention, a divided clock is used in place of the reference clock. This can compensate for the lack of sample points due to this, and has the effect of reducing power consumption and supporting high-speed playback while maintaining equalization performance equivalent to using the reference clock. .
本発明の請求の範囲第 2項にかかる再生信号処理装置は、 請求の 範囲第 1項記載の再生信号処理装置において、 前記直線補間処理部 を、 前記 ト ラ ンスバーサルフ ィルタの出力等化信号に分周ク 口 ッ ク の 1 周期分の遅延処理を行う フ リ ップフロ ップ素子と、 該遅延処理 後の信号と前記出力等化信号とを加算する加算器とから構成したも のである。  The reproduction signal processing device according to claim 2 of the present invention is the reproduction signal processing device according to claim 1, wherein the linear interpolation processing unit is divided into an output equalized signal of the transversal filter. The flip-flop element is configured to perform a delay process for one cycle of a cycle, and an adder that adds the signal after the delay process and the output equalized signal.
本発明によれば、 基準クロ ックに代えて分周ク ロ ックを使用 した こ とによる標本点の欠落を補う こ とができ、 基準ク ロ ックを使用 し た場合と同等の等化性能を維持しながら消費電力の削減と高速再生 への対応とを実現できる効果が得られる。  According to the present invention, it is possible to compensate for the lack of sample points due to the use of the divided clock in place of the reference clock, which is equivalent to the case where the reference clock is used. The effect is that the power consumption can be reduced and high-speed playback can be supported while maintaining the high performance.
本発明の請求の範囲第 3項にかかる再生信号処理装置は、 請求の 範囲第 1項記載の再生信号処理装置において、 前記直線補間処理部 に代えて、 前記 ト ラ ンスバーサルフィルタの出力に対し、 前記分周 ク ロ ックを用いた標本化による標本数の欠落を補間する高次補間処 理部を備えたものである。  The reproduction signal processing device according to claim 3 of the present invention is the reproduction signal processing device according to claim 1, wherein the linear interpolation processing unit is replaced with an output of the transversal filter. A high-order interpolation processing unit for interpolating a lack of the number of samples due to sampling using the frequency division clock.
本発明によれば、 基準ク ロ ックに代えて分周ク ロ ックを使用 した こ とによる標本点の欠落を補う こ とができ、 基準ク ロ ッ クを使用 し た場合と同等の等化性能を維持しながら消費電力の削減と高速再生 への対応と を実現できる効果が得られる。 さ らに、 読み出しヘッ ド の特性劣化による振幅の減衰、 ディ ス クの傾きに起因する波形の歪 み、 再生系で重畳したノィズの影響等による再生波形データの品質 劣化に対する情報復元能力を向上させることが可能となる。  According to the present invention, it is possible to compensate for the lack of sample points due to the use of the frequency dividing clock instead of the reference clock, which is equivalent to the case where the reference clock is used. The effect of reducing power consumption and supporting high-speed playback while maintaining equalization performance is obtained. In addition, the ability to recover information from the deterioration of the read head characteristics due to the deterioration of the read head characteristics, the distortion of the waveform due to the tilt of the disk, and the deterioration of the quality of the reproduced waveform data due to the influence of noise superimposed on the reproduction system, etc. It is possible to do.
本発明の請求の範囲第 4項にかかる再生信号処理装置は、 請求の 範囲第 3項記載の再生信号処理装置において、 前記高次補間処理部 を、 分周ク ロ ッ クの 1周期分の遅延処理を行う フ リ ップフ口 ップ素 子と、 該遅延処理後の信号に対し、 タ ップ係数の重み付けを行う複 数の乗算器と、 前記複数の乗算器の出力信号を加算する加算器とか ら構成したことを特徴とするものである。 The reproduction signal processing device according to claim 4 of the present invention is the reproduction signal processing device according to claim 3, wherein the high-order interpolation processing unit is provided for one cycle of a frequency division clock. A flip-flop element for performing delay processing and a coefficient for weighting a tap coefficient to the signal after the delay processing , And an adder for adding output signals of the plurality of multipliers.
本発明によれば、 基準ク ロ ックに代えて分周ク ロ ック を使用した ことによる標本点の欠落を補う こ とができ、 基準ク ロ ックを使用 し た場合と同等の等化性能を維持しながら消費電力の削減と高速再生 への対応とを実現できる効果が得られる。 さ らに、 読み出しへッ ド の特性劣化による振幅の減衰、 ディ ス クの傾きに起因する波形の歪 み、 再生系で重畳したノィズの影響等による再生波形データの品質 劣化に対する情報復元能力を向上させることが可能となる。 図面の簡単な説明  According to the present invention, it is possible to compensate for the lack of sample points due to the use of the frequency-divided clock instead of the reference clock, which is equivalent to the case where the reference clock is used. The effect is that the power consumption can be reduced and high-speed playback can be supported while maintaining the high performance. In addition, the ability to recover the information from the deterioration of the read head characteristics due to the attenuation of the amplitude due to the deterioration of the read head, the distortion of the waveform due to the inclination of the disk, and the deterioration of the quality of the reproduced waveform data due to the noise superimposed in the reproduction system. It can be improved. BRIEF DESCRIPTION OF THE FIGURES
第 1 図は、 本発明の実施の形態 1 による再生信号処理装置の構成 を示すブロ ック図である。  FIG. 1 is a block diagram showing a configuration of a reproduction signal processing device according to Embodiment 1 of the present invention.
第 2 ( a ) 図は、 本発明の実施の形態 1 による分周ク ロ ック を使 用した自動等化器の入力ディ ジタル再生信号の一例を示す図である。 第 2 ( b ) 図は、 本発明の実施の形態 1 による分周ク ロ ックを使 用した自動等化器の出力等化波形の一例を示す図である。  FIG. 2 (a) is a diagram showing an example of an input digital reproduction signal of the automatic equalizer using the frequency division clock according to the first embodiment of the present invention. FIG. 2 (b) is a diagram showing an example of an output equalized waveform of the automatic equalizer using the frequency division clock according to the first embodiment of the present invention.
第 2 ( c ) 図は、 基準ク ロ ックを使用 した自動等化器の出力等化 波形の一例を示す図である。  FIG. 2 (c) is a diagram showing an example of an output equalized waveform of the automatic equalizer using the reference clock.
第 3 ( a ) 図は、 本発明の実施の形態 1 による分周ク ロ ックを使 用した自動等化器の出力等化波形の一例を示す図である。  FIG. 3 (a) is a diagram showing an example of an output equalized waveform of the automatic equalizer using the frequency division clock according to the first embodiment of the present invention.
第 3 ( b ) 図は、 本発明の実施の形態 1 による 1 十 D処理を施し た結果の一例を示す図である。  FIG. 3 (b) is a diagram showing an example of a result of performing the 10D processing according to the first embodiment of the present invention.
第 3 ( c ) 図は、 本発明の実施の形態 1 によるタイ ミ ング調整を 施した波形データを用いて復元した補間波形の一例を示す図である。 第 4図は、 本発明の実施の形態 2による再生信号処理装置の構成 を示すブロ ック図である。  FIG. 3 (c) is a diagram showing an example of the interpolated waveform restored using the waveform data subjected to timing adjustment according to the first embodiment of the present invention. FIG. 4 is a block diagram showing a configuration of a reproduced signal processing device according to Embodiment 2 of the present invention.
第 5図は、 本発明の実施の形態 2 による高次補間処理部の一例を 示す図である。 第 6図は、 本発明の実施の形態 2 による高次補間処理の一例であ るナイキス ト補間の例を示す図である。 FIG. 5 is a diagram showing an example of a higher-order interpolation processing unit according to Embodiment 2 of the present invention. FIG. 6 is a diagram showing an example of Nyquist interpolation, which is an example of higher-order interpolation processing according to Embodiment 2 of the present invention.
第 7図は、 従来の再生信号処理装置の構成を示すブ口 ック図であ る。  FIG. 7 is a block diagram showing a configuration of a conventional reproduction signal processing device.
第 8 ( a ) 図は、 従来の再生信号処理装置におけるアナロ グ Zデ イ ジタル変換器の出力波形の一例を示す図である。  FIG. 8 (a) is a diagram showing an example of an output waveform of an analog Z digital converter in a conventional reproduction signal processing device.
第 8 ( b ) 図は、 従来の再生信号処理装置におけるアナロ グ Zデ イ ジタル変換器の出力波形に 1 + D処理を施した結果の一例を示す 図である。  FIG. 8 (b) is a diagram showing an example of a result obtained by performing 1 + D processing on an output waveform of an analog Z digital converter in a conventional reproduction signal processing device.
第 8 ( c ) 図は、 従来の再生信号処理装置における等化目標値の 設定を行い、 等化を行った結果の出力波形の一例を示す図である。 発明を実施するための最良の形態  FIG. 8 (c) is a diagram showing an example of an output waveform obtained as a result of setting an equalization target value in a conventional reproduction signal processing device and performing equalization. BEST MODE FOR CARRYING OUT THE INVENTION
(実施の形態 1 )  (Embodiment 1)
以下、 本発明の実施の形態 1 による再生信号処理装置について、 図面を参照しながら説明する。  Hereinafter, a reproduction signal processing device according to Embodiment 1 of the present invention will be described with reference to the drawings.
第 1 図は、 本実施の形態 1 による再生信号処理装置の構成を示す ブロ ック図である。  FIG. 1 is a block diagram showing a configuration of a reproduced signal processing device according to the first embodiment.
第 1 図に示された再生信号処理装置は、 アナログ/ディ ジタル変 換器 1 と、 ディ ジタル位相同期回路 2 と、 分周器 3 と、 自動等化器 8 と を備える。 自動等化器 8 は、 さ らに、 トランスバーサルフィル タ 4 と、 制御部 5 と、 直線補間処理部 6 とを備える。 なお、 第 7図 と同一符号は、 従来の再生信号処理装置におけるものと同一のもの を示しており、 それらの説明は省略する。  The reproduction signal processing device shown in FIG. 1 includes an analog / digital converter 1, a digital phase synchronization circuit 2, a frequency divider 3, and an automatic equalizer 8. The automatic equalizer 8 further includes a transversal filter 4, a control unit 5, and a linear interpolation processing unit 6. The same reference numerals as those in FIG. 7 denote the same components as those in the conventional reproduction signal processing device, and a description thereof will be omitted.
分周器 3 は、 ディ ジタル位相同期回路 2によ り抽出された基準ク ロ ック C Kに該基準ク ロ ック C Kの周期を整数倍する分周処理を行 う。 直線補間処理部 6は、 図示しないフ リ ップフロ ップ素子と加算 器とから構成され、 アナログ Zディ ジタル変換器 1 での標本化にお いて、 基準ク ロ ック C Kに代えて分周ク ロ ック C K Z Nを用いたこ とによる、 標本数の欠落を補うための補間処理を行う。 The frequency divider 3 performs a frequency division process on the reference clock CK extracted by the digital phase-locked loop 2 to multiply the period of the reference clock CK by an integer. The linear interpolation processing section 6 includes a flip-flop element and an adder (not shown), and performs sampling in the analog Z digital converter 1 in place of the reference clock CK. Lock using CKZN Interpolation is performed to compensate for the lack of the number of samples.
次に第 1 図を用いて再生信号処理装置の動作について説明する。 記録媒体に記録されたディ ジタル情報を図示しないへッ ドの走査 によ り読み出し、 読み出した信号に所定の周波数帯域を強調する処 理を施したアナロ グ再生信号をアナロ グ Zディ ジタル変換器 1 に入 力する と、 多値のディ ジタル再生信号に変換される。 前記ディ ジタ ル再生信号は、 ディ ジタル位相同期回路 2 と 自動等化器 8の ト ラン スバーサルフィルタ 4 とに入力される。 ディ ジタル位相同期回路 2 は、 入力された前記ディ ジタル再生信号によ り基準ク ロ ッ ク C Kを 抽出し、 該基準ク ロ ック C Kを分周器 3 に入力する。 分周器 3は、 前記基準ク ロ ッ ク C Kの周期を整数倍する分周処理を行い、 分周ク 口 ック C K Z Nを出力する。 該分周ク 口 ック C K Z Nはアナ口 グ / ディ ジタル変換器 1 及び自動等化器 8で動作ク ロ ック と して用いら れる。 ここで、 Nは分周比を表し、 本実施の形態 1 では分周比 N = 2 とする （以下 「 2分周」 と記す）。 一方、 ト ランスバーサルフ ィル タ 4に入力されたディ ジタル再生信号は、 トランスバーサルフィル タ 4 での等化処理後に復号回路に送られる。 前記等化処理において トランスバ一サルフィルタ 4は、 《ラメ一タであるタ ップ係数によ り制御される。 該タ ップ係数は、 制御部 5 において ト ラ ンスバーサ ルフィルタ 4 を介して入力させるディ ジタル再生信号、 及び トラン スバ一サルフィ ルタ 4の出力信号と等化目標値との誤差である等化 誤差によ り随時設定される。 一般に、 制御部 5では、 最急降下法に 基づき前記等化目標値の 2乗平均が最小となるよ う に逐次的に演算 する L M S アルゴ リ ズムが用いられる。 ト ラ ンスバーサルフ ィ ノレタ 4の出力等化波形は、 前記動作ク ロ ック と して分周ク ロ ック C K Z Nを用いたこ とによ り 、 基準ク ロ ッ ク C Kを用いたときよ り も標本 数が減少している。 これによ り 、 制御部 5 における等化目標値の設 定が不安定になるのを防ぐため、 トランスバーサルフィルタ 4の出 力等化波形を制御部 5 に入力する と共に、 直線補間処理部 6 によ り 前記出力等化波形に補間処理を行い、 分周ク ロ ック C K Z Nを用い るこ とによ り欠落した標本を補間した信号をも制御部 5に入力し、 基準ク ロ ック C Kを用いた場合と同様に等化目標値の設定を安定し て行えるよ うにする。 Next, the operation of the reproduction signal processing device will be described with reference to FIG. The digital information recorded on the recording medium is read out by scanning a head (not shown), and the read-out signal is processed to emphasize a predetermined frequency band. When input to 1, it is converted to a multi-valued digital reproduction signal. The digital reproduction signal is input to the digital phase locked loop 2 and the transversal filter 4 of the automatic equalizer 8. The digital phase synchronization circuit 2 extracts a reference clock CK from the input digital reproduction signal, and inputs the reference clock CK to the frequency divider 3. The frequency divider 3 performs a frequency division process for multiplying the period of the reference clock CK by an integer, and outputs a frequency division clock CKZN. The frequency division clock CKZN is used as an operation clock in the analog / digital converter 1 and the automatic equalizer 8. Here, N represents the frequency division ratio, and in the first embodiment, the frequency division ratio is N = 2 (hereinafter, referred to as “frequency division by 2”). On the other hand, the digital reproduction signal input to the transversal filter 4 is sent to the decoding circuit after the equalization processing in the transversal filter 4. In the equalization processing, the transversal filter 4 is controlled by a tap coefficient which is a lamella. The tap coefficient is converted into a digital reproduction signal input through the transversal filter 4 in the control unit 5 and an equalization error which is an error between an output signal of the transversal filter 4 and an equalization target value. It is set at any time. In general, the control unit 5 uses an LMS algorithm that sequentially calculates so that the root mean square of the equalization target value is minimized based on the steepest descent method. The output equalized waveform of the transversal finolector 4 has a higher frequency than the case where the reference clock CK is used because the divided clock CKZN is used as the operation clock. The number of samples is decreasing. As a result, in order to prevent the setting of the equalization target value in the control unit 5 from becoming unstable, the output equalization waveform of the transversal filter 4 is input to the control unit 5 and the linear interpolation processing unit 6 By Interpolation processing is performed on the output equalized waveform, and a signal obtained by interpolating a missing sample by using the frequency-divided clock CKZN is also input to the control unit 5 to use the reference clock CK. In this case, the target for the equalization can be set stably as in the case where
次に第 2 ( a ) 図〜第 2 ( c ) 図、 並びに第 3 ( a ) 図〜第 3 ( c ) 図の波形図等を用いて、 直線補間処理について説明する。  Next, the linear interpolation process will be described with reference to FIGS. 2 (a) to 2 (c) and FIGS. 3 (a) to 3 (c).
第 2 ( a ) 図〜第 2 ( c ) 図、 並びに第 3 ( a ) 図〜第 3 ( c ) 図に、 ディ ジタル再生信号、 等化波形及び前記等化波形に直線補間 処理を行った波形の一例を示す。  In FIGS. 2 (a) to 2 (c) and 3 (a) to 3 (c), the digital reproduction signal, the equalized waveform, and the equalized waveform were subjected to linear interpolation. 4 shows an example of a waveform.
第 2 ( a ) 図は、 ディ ジタル再生信号の一例を示す図であり 、 ◊ は、 アナロ グ Zディ ジタル変換器 1 において、 アナロ グ再生信号を FIG. 2 (a) is a diagram showing an example of a digital reproduction signal, and 、 indicates the analog reproduction signal in the analog Z digital converter 1.
2分周ク ロ ックを用いて標本化した点 （以下 「標本点」 と記す） を 示す。 第 2 ( b ) 図は、 第 2 ( a ) 図のディ ジタル再生信号を トラ ンスバ一サルフ ィルタ 4によ り等化した等化波形を示す図であり 、 ◊は波形等化処理後の標本点を示す。 第 2 ( c ) 図は、 基準ク ロ ッ クを用いた場合の等化波形 （理想波形） を示す図であり 、 ◊は、 ァ ナログ Zディ ジタル変換器 1 において、 基準ク 口 ック を動作ク 口 ッ ク と して用いた場合の標本点を示す。 なお、 第 2 ( a ) 図〜第 2 ( c ) 図において標本点を結んでいる実線は、 波形を認識しやすく するた めに付加したものである。 The points sampled using the divide-by-2 clock (hereinafter referred to as “sample points”) are shown. FIG. 2 (b) is a diagram showing an equalized waveform obtained by equalizing the digital reproduction signal of FIG. 2 (a) by a trans-sulfur filter 4, and ◊ indicates a sample after waveform equalization processing. Indicates a point. FIG. 2 (c) is a diagram showing an equalized waveform (ideal waveform) when the reference clock is used, and ◊ indicates the reference clock in the analog Z digital converter 1. Shown below are the sample points when used as a working clip. The solid lines connecting the sample points in Figs. 2 (a) to 2 (c) are added to make it easier to recognize the waveform.
第 2 ( b ) 図と第 2 ( c ) 図との比較によ り 、 基準ク ロ ックに代 えて 2分周ク ロ ックを使用すると、 アナロ グ/ディ ジタル変換器 1 よ り 出力されるディ ジタル再生信号の標本数が分周比の増加に応じ て減少するこ とが分かる。 このよ う な、 分周ク ロ ックを用いたこ と による標本数の欠落を補うのが、 直線補間処理部 6で行われる直線 補間処理である。  A comparison between Fig. 2 (b) and Fig. 2 (c) shows that when the divide-by-2 clock is used instead of the reference clock, the output from the analog / digital converter 1 is obtained. It can be seen that the number of samples of the reproduced digital signal decreases as the division ratio increases. The linear interpolation processing performed by the linear interpolation processing unit 6 compensates for the lack of the number of samples due to the use of the frequency division clock.
第 3 ( a ) 図〜第 3 ( c ) 図は、 2分周ク ロ ックを使用 して標本 化され、 等化処理の行われた等化波形に対する直線補間処理の例を 示す図である。 第 3 ( a ) 図において、 きは、 アナログ Zディ ジタ ル変換器 1 において、 2分周ク ロ ッ ク でディ ジタル再生信号を標本 化した点を示し、 〇は、 基準ク ロ ッ クを使用した場合に標本化され るはずの点を示す。 すなわち、 基準ク ロ ックをアナログ デイ ジタ ル変換器 1 の動作ク ロ ッ ク と した場合には、 ·及び〇の両方が標本 化される。 なお、 書及び〇は標本化を開始するタイ ミ ングによ り逆 転するこ と もある。 このう ち、 参だけを用いて〇を擬似的に復元す るのが補間処理である。 まず、 第 3 ( b ) 図において、 第 3 ( a ) 図の像に 1 + D処理を行った結果を◊で示す。 こ こで、 1 + D処理 とは、 等化処理のなされたある標本点に対して、 フ リ ップフロ ップ 素子によ り動作ク ロ ックの 1周期分の遅延処理を行い、 それに等化 処理のなされた標本点を加算器によ り加算する処理のこ とである。 具体的には、 ある標本点に対して、 基準となる標本点 （第 3 ( a ) 図においては、 一番左の標本点を基準と している） からの差を、 次 の標本点、 すなわち、 2分周ク ロ ッ クの 1周期分だけ遅れた標本点 に足す操作のこ とである。 第 3 ( c ) 図の波形は、 第 3 ( a ) 図に 示す ·と、 第 3 ( b ) 図に示す◊とにタイ ミ ング調整処理を行う こ とで得られたものであり 、 これが補間処理後の波形である。 なお、 第 3 ( a ) 図〜第 3 ( c ) 図において標本点が実線または破線で結 ばれているのは、 波形を認識しやすくするために付加したものであ る。 Figs. 3 (a) to 3 (c) show examples of linear interpolation processing on an equalized waveform sampled using the divide-by-2 clock and subjected to equalization processing. is there. In Fig. 3 (a), the analog Z digital In the digital converter 1, the point at which the digital reproduction signal is sampled by the divide-by-2 clock is shown, and the symbol 〇 indicates the point that should be sampled when the reference clock is used. That is, when the reference clock is the operation clock of the analog-to-digital converter 1, both · and · are sampled. Note that books and 〇 may be reversed depending on the timing when sampling is started. Of these, interpolation processing is to restore 〇 in a pseudo manner using only the ginseng. First, in FIG. 3 (b), the result of performing 1 + D processing on the image of FIG. 3 (a) is indicated by ◊. Here, 1 + D processing means that one sample point subjected to equalization processing is delayed by one cycle of the operating clock by a flip-flop element, and This is the process in which the sample points subjected to the conversion process are added by an adder. Specifically, for a given sample point, the difference from the reference sample point (in FIG. 3 (a), the leftmost sample point is used as the reference) is calculated as the next sample point, In other words, it is the operation of adding to the sample points delayed by one period of the divide-by-2 clock. The waveform shown in FIG. 3 (c) was obtained by performing timing adjustment processing on the symbol shown in FIG. 3 (a) and the symbol ◊ shown in FIG. 3 (b). It is a waveform after the interpolation processing. In FIGS. 3 (a) to 3 (c), the sample points connected by solid lines or broken lines are added to make it easier to recognize the waveform.
次に、 分周ク ロ ッ クを使用 した場合の等化目標値の設定方法につ いて第 3 ( c ) 図を用いて説明する。 この処理は、 制御部 5 におい て行われるものである。  Next, a method of setting the equalization target value when the frequency division clock is used will be described with reference to FIG. 3 (c). This processing is performed in the control unit 5.
第 3 ( c ) 図において、 眷が分周ク ロ ックによ り実際にサンプリ ングされたデータを示し、 ◊が直線補間、 つま り現在の制御部 5 に 入力された トランスバーサルフィルタ 4の出力信号と 1 サンプリ ン グ前の トランスバーサルフィルタ 4の出力を加算する、 1 + D処理 を施された結果となる。 この補間後のサンプリ ングデータを示す第 3 ( c ) 図に対して、 1 + D処理を施し、 連続する · 3つ、 及び◊ 2つに施した 1 + D処理の結果に対して、 各サンプリ ングの正負の 判定を行う ことによ り 、 第 8 ( b ) 図に相当する処理を施すこ とに なる。 ただし、 加算結果は、 加算器の最上位ビッ トのみを利用 して いる。 これら加算器の出力結果の最上位ビッ トのみを加算するこ と によ り 、 従来の技術で述べたのと同じく 0から 4の 5つのレベルに 分けるこ とができるため、 基準ク ロ ッ クを用いた場合と同様に等化 目標値を設定できる。 In FIG. 3 (c), the symbol indicates the data actually sampled by the dividing clock, and ◊ indicates the linear interpolation, that is, the current value of the transversal filter 4 input to the control unit 5. This is the result of performing 1 + D processing by adding the output signal and the output of transversal filter 4 one sample before. FIG. 3 (c) showing the interpolated sampling data is subjected to 1 + D processing to obtain successive three and By performing a positive / negative determination of each sampling on the result of the 1 + D processing performed on the two, processing equivalent to FIG. 8 (b) is performed. However, the addition result uses only the most significant bit of the adder. By adding only the most significant bits of the output results of these adders, the result can be divided into five levels from 0 to 4 as described in the conventional technology. The equalization target value can be set as in the case of using.
本実施の形態 1 による再生信号処理装置は、 上記説明のよ う に、 アナロ グ Zディ ジタル変換器 1及び自動等化器 8 で使用する動作ク ロ ックを分周ク ロ ッ ク と したことで、 消費電力を削減するこ とがで き、 さ らに、 基準ク ロ ッ クを使用 したとき と比較して各構成部分に おける処理間隔を長く と ることができるため、 高速再生にも対応し、 回路規模の増大を抑制できる ものとなる。  As described above, in the reproduced signal processing device according to the first embodiment, the operation clock used in the analog Z digital converter 1 and the automatic equalizer 8 is a frequency dividing clock. As a result, power consumption can be reduced, and the processing interval between components can be longer than when a reference clock is used. Therefore, an increase in circuit scale can be suppressed.
また、 自動等化器 8に直線補間処理部 6 を備えたことで、 基準ク ロ ックに代えて分周ク ロ ックを用いるこ とによる、 標本点の欠落を 補う ことができ、 制御部 5における等化目標値の設定を安定して行 う こ とが可能となり 、 基準ク ロ ックを用いた場合と同等の等化処理 能力を保つことができる。  Also, by providing the automatic equalizer 8 with the linear interpolation processing unit 6, it is possible to compensate for the lack of sample points due to the use of the frequency dividing clock instead of the reference clock. It is possible to stably set the equalization target value in the part 5, and it is possible to maintain the equalization processing capacity equivalent to the case where the reference clock is used.
なお、 本実施の形態 1 による再生信号処理装置では、 分周比 N = 2 と したが、 これは一例であって、 例えば、 N = 3などとするこ と も可能である。 ただし、 分周比を増やすことができるのは、 補間処 理によ り基準ク ロ ックで標本化した場合と同程度にまで補間できる 範囲内においてである。 例えば、 分周ク ロ ッ クの周期が再生信号の 最小繰り返し周期を越えてしま う よ うな分周比では、 安定して等化 処理を行う ことはできなレ、。  In the reproduction signal processing device according to the first embodiment, the division ratio N = 2, but this is an example, and it is possible to set N = 3, for example. However, the division ratio can be increased within the range where interpolation can be performed to the same extent as when sampling with the reference clock. For example, if the frequency division ratio is such that the frequency of the frequency division clock exceeds the minimum repetition frequency of the reproduced signal, the equalization cannot be performed stably.
(実施の形態 2 )  (Embodiment 2)
以下、 本発明の実施の形態 2による再生信号処理装置について、 図面を参照しながら説明する。  Hereinafter, a reproduced signal processing device according to Embodiment 2 of the present invention will be described with reference to the drawings.
第 4図は、 本実施の形態 2の再生信号処理装置の構成を示すプロ ック図である。 なお、 前述の実施の形態 1 と同じ構成については同 じ符号を用い、 説明を省略する。 FIG. 4 is a process diagram showing the configuration of the reproduction signal processing apparatus according to the second embodiment. FIG. The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
第 4図に示された高次補間処理部 7は、 アナロ グ/ディ ジタル変 換器 1 における標本化において、 基準ク ロ ックに代えて分周ク ロ ッ クを用いることによ り欠落した標本点を補うため、 ナイキス ト補間 等の高次の補間処理を行う。 ナイキス ト補間処理は、 分周ク ロ ック の 1周期分の遅延処理を行う フ リ ップフロ ップ素子と、 該遅延処理 後の信号に対しナイキス ト補間の重み付けを行う複数の乗算器と、 複数の乗算器出力信号を加算する加算器とから構成される。 なお、 実施の形態 1 での直線補間処理が直線を用いて補間を行う処理であ るのに対して、 本実施の形態 2による高次の補間処理とは、 2次以 上の高次曲線を用いて補間を行う処理のこ とである。  The high-order interpolation processing unit 7 shown in FIG. 4 is missing due to the use of the divided clock instead of the reference clock in the sampling in the analog / digital converter 1. Higher-order interpolation processing such as Nyquist interpolation is performed to supplement the sample points. The Nyquist interpolation processing includes a flip-flop element that performs delay processing for one cycle of the frequency division clock, a plurality of multipliers that weights the signal after the delay processing by Nyquist interpolation, And an adder for adding a plurality of multiplier output signals. Note that the linear interpolation processing in the first embodiment is processing for performing interpolation using a straight line, whereas the higher-order interpolation processing in the second embodiment is a processing in which a higher-order This is the process of performing interpolation using.
次に第 4図を用いて再生信号処理装置の動作について説明する。 なお、 前述の実施の形態 1 と同じ動作に関しては、 その説明を省略 する。  Next, the operation of the reproduction signal processing device will be described with reference to FIG. The description of the same operation as in the first embodiment will be omitted.
高次補間処理部 7は実施の形態 1 に記載の直線補間処理部 6 と同 様の役割、 すなわち分周クロ ックをアナロ グ Zディ ジタル変換器 1 及び自動等化器 8 の動作ク ロ ッ ク と して使用するこ とによ り標本数 の減少が生じた場合に、 あたかも情報の欠落がなかったかのよ う な 波形データを制御部 5に供給する役割を持つ。 第 5図は、 高次補間 処理部 7 の一例を示す図である。 高次補間処理部 7は、 例えば、 遅 延素子 1 0 a から 1 0 f と、 乗算器 1 1 a から l l g と、 加算器 1 2によ り構成される F I Rフ ィルタであってもよレヽ。 C 1 力 ら C 7 が、 フィルタの重み係数を表しており 、 この係数と して第 6図に示 されるナイキス ト補間特性を選ぶことによ り 、 ナイキス ト補間処理 を施し、 分周ク ロ ッ クを動作ク ロ ック と して使用する こ とに伴う標 本数の欠落を補う ことができる。 こ こで、 第 6図の縦軸は、 重み係 数であり 、 例えば、 ある点をフィルタの重み係数 C 1 とする と、 そ の点から横軸に関して 1 T増加した点を重み係数 C 2 と し、 さ らに 1 T増加した点を重み係数 C 3 とするこ とによ り 、 各重み係数 C 1 から C 7 を決定するこ とができる。 なお、 フ ィルタの重み係数はレ ジスタ等によ り設定するものであり 、 レジスタ値の変更によ り重み を変更するこ とができる。 第 5図に示すよ うな高次補間処理部 7 を 採用する と、 直線補間処理部 6 を用いた場合と比較して、 読み出 し ヘッ ドの特性劣化による振幅の減衰、 ディ ス クの傾き （チル ト） に 起因する波形の歪み、 再生系で重畳したノイズの影響等の再生波形 データの品質劣化に対する情報復元能力が大幅に向上する。 The higher-order interpolation processing unit 7 has the same role as the linear interpolation processing unit 6 described in the first embodiment, that is, the division clock is used for the analog Z-digital converter 1 and the operation clock of the automatic equalizer 8. In the case where the number of samples is reduced by using the information as a reference, the function is to supply waveform data to the control unit 5 as if there was no loss of information. FIG. 5 is a diagram showing an example of the higher-order interpolation processing section 7. The high-order interpolation processing unit 7 may be, for example, an FIR filter including delay elements 10 a to 10 f, multipliers 11 a to llg, and an adder 12. . C 1 to C 7 represent the weighting coefficients of the filter. By selecting the Nyquist interpolation characteristics shown in FIG. 6 as the coefficients, the Nyquist interpolation processing is performed and the frequency division coefficient is calculated. It can compensate for the lack of the number of samples due to using the lock as an operation clock. Here, the vertical axis in FIG. 6 is a weighting factor. For example, if a certain point is set as a filter weighting factor C 1, a point which is increased by 1 T with respect to the horizontal axis from that point is a weighting factor C 2 And more By setting the point increased by 1 T as the weighting factor C3, each of the weighting factors C1 to C7 can be determined. The filter weight coefficient is set by a register or the like, and the weight can be changed by changing the register value. When the higher-order interpolation processing unit 7 as shown in Fig. 5 is adopted, the amplitude attenuation and the disk slope due to the deterioration of the read head characteristics are compared with the case where the linear interpolation processing unit 6 is used. The ability to restore information for quality degradation of reproduced waveform data such as waveform distortion caused by (tilt) and the effect of noise superimposed on the reproduction system is greatly improved.
本実施の形態 2による再生信号処理装置は、 上記説明のよ う に、 高次補間処理部 7 を採用 し、 分周ク ロ ッ クを使用するこ とに起因す る情報の欠落を補間した補間波形を制御部 5 に供給するこ とによ り 、 安定かつ適切な等化目標値を設定するこ とが可能となるため、 分周 ク ロ ッ クを用いた場合においても、 基準ク ロ ッ クを使用 した場合と 同等の等化性能を実現するこ とができる。  As described above, the reproduced signal processing device according to the second embodiment employs the high-order interpolation processing unit 7 to interpolate the lack of information due to the use of the frequency division clock. By supplying the interpolated waveform to the control unit 5, it is possible to set a stable and appropriate equalization target value, so that even when a divided clock is used, the reference clock is used. It is possible to achieve the same equalization performance as when using a hook.
また、 高次補間処理部 7を採用 したこ とで、 読み出しヘッ ドの特 性劣化による振幅の減衰、 ディスクの傾き （チル ト） に起因する波 形の歪み、 再生系で重畳したノィズの影響等の再生波形データの品 質劣化に対する情報復元能力も向上させることができる。 産業上の利用可能性  In addition, the use of the high-order interpolation processing unit 7 reduces the amplitude attenuation due to the deterioration of the characteristics of the read head, the distortion of the waveform caused by the tilt of the disk, and the effects of noise superimposed in the playback system. For example, the capability of restoring information on quality degradation of reproduced waveform data such as the above can be improved. Industrial applicability
以上のよ う に、 本発明にかかる再生信号処理装置は、 アナロ グ再 生信号をディ ジタル再生信号に変換し、 そのディ ジタル再生信号に 自動等化処理を行う ものであり 、 高速再生された再生信号に対する 自動等化処理、 あるいは低消費電力での自動等化処理に適している。  As described above, the reproduction signal processing device according to the present invention converts an analog reproduction signal into a digital reproduction signal, and performs automatic equalization processing on the digital reproduction signal. It is suitable for automatic equalization processing on reproduced signals or automatic equalization processing with low power consumption.

Claims

請 求 の 範 囲 The scope of the claims
1 . アナログ信号を標本化し、 ディ ジタル信号に変換するアナロ グ1. An analog signal that samples an analog signal and converts it to a digital signal
Zディ ジタル変換器と、 A Z digital converter,
前記ディ ジタル信号に対し、 自動等化処理を行う 自動等化器と、 前記ディ ジタル信号に含まれる位相及び基準周波数成分と一致し た基準ク ロ ッ クを生成する位相同期回路と、  An automatic equalizer that performs automatic equalization processing on the digital signal; a phase synchronization circuit that generates a reference clock that matches a phase and a reference frequency component included in the digital signal;
前記基準ク ロ ッ ク の周期を整数倍した分周ク ロ ックを生成し、 該 分周ク ロ ックを動作ク ロ ック と して前記アナログ/ディ ジタル変換 器及び前記自動等化器に出力する分周器とを備えた再生信号処理装 置でめって、  Generating a divided clock obtained by multiplying the period of the reference clock by an integer, and using the divided clock as an operation clock, the analog / digital converter and the automatic equalization A reproduction signal processing device equipped with a frequency divider that outputs the
前記自動等化器を、  The automatic equalizer,
前記ディ ジタル信号に対し、 波形等化処理を行う ト ラ ンスバーサ ノレフ ィ ノレタ と、  A transversal amplifier for performing a waveform equalization process on the digital signal;
前記 ト ラ ンスバーサルフ ィ ノレタの出力に対し、 前記分周ク ロ ック を用いた標本化による標本数の欠落を補間する直線補間処理部と、 前記直線補間処理部の出力によ り等化目標値を推定し、 該等化目 標値と前記 ト ランスバーサルフィルタの出力との誤差である等化誤 差が最小となるよ う に前記 ト ラ ンスバーサルフ ィ ノレタのパラメータ を制御する制御部とから構成したこ とを特徴とする再生信号処理装 置。  A linear interpolation processing unit for interpolating a lack of the number of samples due to the sampling using the frequency dividing clock with respect to the output of the transversal resonator, and an equalization target based on an output of the linear interpolation processing unit A control unit that estimates a value and controls parameters of the transversal filter so that an equalization error, which is an error between the equalization target value and the output of the transversal filter, is minimized. A playback signal processing device characterized by the above configuration.
2 . 請求の範囲第 1項記載の再生信号処理装置において、  2. The reproduction signal processing device according to claim 1,
前記直線補間処理部を、  The linear interpolation processing unit,
前記 トランスバ一サルフィ ルタの出力等化信号に分周ク 口 ックの 1周期分の遅延処理を行う フ リ ップフロ ップ素子と、  A flip-flop element for performing a delay process for one cycle of frequency division on the output equalized signal of the trans-filter,
該遅延処理後の信号と前記出力等化信号とを加算する加算器とか ら構成したことを特徴とする再生信号処理装置。  A reproduction signal processing device comprising an adder for adding the signal after the delay processing and the output equalized signal.
3 . 請求の範囲第 1項記載の再生信号処理装置において、  3. The playback signal processing device according to claim 1,
前記直線補間処理部に代えて、 前記 ト ラ ンスバーサルフ ィルタの 出力に対し、 前記分周ク ロ ックを用いた標本化による標本数の欠落 を補間する高次補間処理部を備えたこ とを特徴とする再生信号処理 Instead of the linear interpolation processing section, the transversal filter A reproduction signal processing unit comprising: a high-order interpolation processing unit that interpolates a lack of the number of samples due to sampling using the frequency division clock with respect to the output.
4 . 請求の範囲第 3項記載の再生信号処理装置において、 4. The reproduction signal processing device according to claim 3,
前記高次補間処理部を、  The higher-order interpolation processing unit,
分周クロ ッ クの 1周期分の遅延処理を行う フ リ ップフ口 ップ素子 と、  A flip-flop element for performing a delay process for one cycle of the dividing clock; and
該遅延処理後の信号に対し、 タ ツプ係数の重み付けを行う複数の 乗算器と、  A plurality of multipliers for weighting tap coefficients for the signal after the delay processing;
前記複数の乗算器の出力信号を加算する加算器とから構成したこ とを特徴とする再生信号処理装置。  A reproduction signal processing device comprising: an adder for adding output signals of the plurality of multipliers.
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