WO2001008214A1 - Integrated circuit - Google Patents

Abstract

An integrated circuit comprises a rectangular semiconductor chip, on which gate-array and storage sections are provided. The gate-array section includes a plurality of lines of I/O circuits formed at the same or predetermined intervals along one side of the semiconductor chip, and an array of standard cells is formed in the areas where no I/O circuits exist on the semiconductor chip. The storage section is arranged in areas of the gate-array section so as not to disturb the I/O circuits.

Description

明 細 書 半導体集積回路装置 技術分野  Description Semiconductor integrated circuit device Technical field

この発明は、 半導体集積回路装置に関し、 メモリブロックを含むゲー 卜アレイのような半導体集積回路装置のレイァゥ卜に利用して有効な技 術に関するものである。 背景技術  The present invention relates to a semiconductor integrated circuit device, and relates to a technology that is effective when used in a layout of a semiconductor integrated circuit device such as a gate array including a memory block. Background art

半導体チップの中央部から入力されたク口ック信号を等距離を以て配 置されてなる複数の第 1分配回路に供給し、 この第 1分配回路から等距 離を以て配置される複数からなる第 2分配回路及びこの第 2分配回路か ら等距離を以て配置される複数からなる第 3分配回路を設け、 上記第 3 分配回路以降それぞれ同様に等距離を以て配置されてなる複数の最終段 の分配回路からクロック信号が供給されるェリァを単位として、 内部ゲ ートアレイ、 R AM (ランダム ·アクセス 'メモリ） マクロセル又は論 理マクロセルとをそれぞれ置き換え可能にした半導体集積回路装置とし て、 特開平 7 - 7 8 8 7 4号公報がある。  A cut-off signal input from a central portion of the semiconductor chip is supplied to a plurality of first distribution circuits arranged at equal distances, and a plurality of first distribution circuits arranged at equal distances from this first distribution circuit. Two distribution circuits and a plurality of third distribution circuits arranged at an equal distance from the second distribution circuit are provided, and a plurality of final-stage distribution circuits arranged at the same distance from the third distribution circuit and thereafter. A semiconductor integrated circuit device in which an internal gate array, a RAM (random access memory) macro cell, or a logical macro cell can be replaced by a unit to which a clock signal is supplied from the Japanese Patent Application Laid-Open No. 7-788 There is 874 publication.

上記の構成では、 1つの半導体集積回路装置に形成されるフリップフ 口ップ等のようにクロックパルスにより動作する回路においては、 互い のクロック信号の遅延を極めて少なくできるので、 上記回路の動作をほ ぼ同期したものとすることができる。 それ故、 半導体集積回路装置の高 速化が図られるとともに、 ゲ一卜アレイと特定機能を持つ R AMマクロ セル又は論理マクロセルとが同じ大きさであるからこれらを組み合わせ たときの整合性が良く効率よ 、回路配置を実現することができる。 上記 R A Mマクロセルは、 上記のように最終段の分配回路からクロッ ク信号が供給されるエリァを単位として構成され、 かかる最終段の分配 回路力形成される入出力回路列を含めたエリアが R AMに置き換えられ てしまう。 この結果、 入出力回路列に対応して設けられる入力端子ある いは出力端子も必然的に無くなってしまい、 半導体集積回路装置全体の 外部端子を減らすことになる。 In the above configuration, in a circuit that operates by a clock pulse, such as a flip-flop formed in one semiconductor integrated circuit device, the delay of each clock signal can be extremely reduced. Can be synchronized. Therefore, the speed of the semiconductor integrated circuit device can be increased, and since the gate array and the RAM macrocell or logic macrocell having a specific function have the same size, the matching when combining them is good. The circuit arrangement can be realized with high efficiency. The RAM macro cell is configured in units of the area to which the clock signal is supplied from the last-stage distribution circuit as described above, and the area including the input / output circuit array formed by the last-stage distribution circuit is RAM. Will be replaced by As a result, an input terminal or an output terminal provided corresponding to the input / output circuit row is inevitably eliminated, and external terminals of the entire semiconductor integrated circuit device are reduced.

上記のように R AMを内蔵した場合には、 多数のァドレス端子ゃデー 夕端子力 となるために、 全回路をゲートアレイで構成する場合に比 ベて半導体集積回路装置として必要とされる外部端子数が多くなるもの である。 つまり、 R AMを設けた場合には、 外部端子をより多く必要と するにもかかわらず、 上言己 R AM部のメモリセルアレイ自体によって外 部端子の数が制限されてしまうという問題力生じる。  When the RAM is built in as described above, the number of address terminals and the data terminal becomes large, so external devices required as a semiconductor integrated circuit device are required as compared with the case where all circuits are configured with a gate array. The number of terminals will increase. In other words, when a RAM is provided, the number of external terminals is limited by the memory cell array itself of the RAM section, even though more external terminals are required.

上言己入出力回路列部には、 ゲートアレイ等の論理回路の動作試験を行 うための診断回路力設けられる。 診断回路として、 半導体集積回路装置 の入力部にバウンダリ ·スキャン 'フリップフロップ回路を設け、 診断 時にはこのフリップフロップ回路にテストデータ （テストパターン） を 保持させることによって、 プローブを用いた診断を不要にすることがで きる。 し力、しな力くら、 上記ゲー卜アレイに上記のような R A M部を形成 すると、 入出力回路列が無くなってしまい、 力、かる診断回路を介在させ た診断用の信号経路が途切れてしまうことの結果、 上記のような診断方 式の適用が制限されてしまうという别の問題も有する。  The input / output circuit array section is provided with a diagnostic circuit for performing an operation test of a logic circuit such as a gate array. As a diagnostic circuit, a boundary scan flip-flop circuit is provided at the input part of the semiconductor integrated circuit device, and the test data (test pattern) is held in the flip-flop circuit at the time of diagnosis, so that diagnosis using a probe becomes unnecessary. be able to. If the above RAM section is formed in the gate array, the input / output circuit array will be lost, and the signal path for diagnosis with the power and the diagnostic circuit interposed will be interrupted. As a result, there is also a problem (1) that the application of the above-mentioned diagnostic method is restricted.

したがって、 この発明は、 高速化と効率のよい回路レイアウトを実現 しつつ、 外部端子数の確保を十分に可能にした半導体集積回路装置を提 供することを目的としている。 この発明は、 高速化と効率のよい回路レ ィアウトと外部端子数を十分に確保をしつつ、 診断回路の簡素化を実現 した半導体集積回路装置を提供することを他の目的としている。 この発 明の前記ならびにそのほかの目的と新規な特徴は、 本明細書の言己述およ び添付図面から明らかになるであろう。 発明の開示 Accordingly, it is an object of the present invention to provide a semiconductor integrated circuit device capable of sufficiently securing the number of external terminals while realizing a high-speed and efficient circuit layout. Another object of the present invention is to provide a semiconductor integrated circuit device which realizes simplification of a diagnostic circuit while ensuring a high speed, an efficient circuit layout and a sufficient number of external terminals. This departure The above and other objects and novel features of the invention will be apparent from the description of the present specification and the accompanying drawings. Disclosure of the invention

本願において開示される発明のうち代表的なものの概要を簡単に説明 すれば、 下記の通りである。 すなわち、 方形からなる半導体チップの 1 つの辺に沿って同一又は所定の間隔で形成された複数からなる入出力回 路列を設け、 上記入出力回路列を除いた半導体チップ上に基本セルがァ レイ状に配置されてなるゲートアレイ部と、上記入出力回路列を損なわ ないよう上記ゲートアレイ部の任意の箇所に嵌め込まれるようにレイァ ゥ卜配置される記憶部とを設ける。 図面の簡単な説明  The outline of a typical invention disclosed in the present application is briefly described as follows. That is, a plurality of input / output circuit rows formed at the same or at predetermined intervals are provided along one side of a rectangular semiconductor chip, and the basic cells are arranged on the semiconductor chip excluding the input / output circuit rows. A gate array portion arranged in a lay shape and a storage portion laid out so as to be fitted into an arbitrary portion of the gate array portion so as not to damage the input / output circuit row are provided. BRIEF DESCRIPTION OF THE FIGURES

第 1図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 構成図であり、  FIG. 1 is a schematic configuration diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention.

第 2図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 レイァゥ卜図であり、  FIG. 2 is a schematic layout diagram showing one embodiment of the semiconductor integrated circuit device according to the present invention.

第 3図は、 この発明に係る半導体集積回路装置の他の一実施例を示す 概略構成図であり、  FIG. 3 is a schematic configuration diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention,

第 4図は、 この発明に係る半導体集積回路装置の他の一実施例を示す 概略レイァゥト図であり、  FIG. 4 is a schematic layout diagram showing another embodiment of the semiconductor integrated circuit device according to the present invention.

第 5図は、 第 3図のゲートアレイの一部部分の拡大図であり、 第 6図は、 この発明に係る半導体集積回路装置に搭載される R AM部 の一実施例を示す概略回路図であり、  FIG. 5 is an enlarged view of a part of the gate array of FIG. 3, and FIG. 6 is a schematic circuit diagram showing one embodiment of a RAM section mounted on the semiconductor integrated circuit device according to the present invention. And

第 7図は、 この発明に係る半導体集積回路装置に搭載される R AM部 の一実施例を示す概略プロック図であり、 第 8図は、 この発明に係る半導体集積回路装置の一実施例を示す概略 構成図であり、 FIG. 7 is a schematic block diagram showing an embodiment of a RAM section mounted on the semiconductor integrated circuit device according to the present invention, FIG. 8 is a schematic configuration diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention.

第 9図は、 第 8図の I 0セルで構成される出力回路の一実施例を示す 回路図であり、  FIG. 9 is a circuit diagram showing one embodiment of an output circuit composed of the I0 cell of FIG.

第 1 0図は、 第 8図の I 0セルで構成される入力回路の一実施例を示 す回路図であり、  FIG. 10 is a circuit diagram showing one embodiment of an input circuit composed of the I0 cell in FIG.

第 1 1図は、 この発明に係る半導体集積回路装置の一実施例を示すピ ン配置図である。 発明を実施するための最良の形態  FIG. 11 is a pin layout diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention. BEST MODE FOR CARRYING OUT THE INVENTION

この発明をより詳細に説述するために、 添付の図面に従ってこれを説 明する。  The present invention will be described in more detail with reference to the accompanying drawings.

第 1図には、 この発明に係る半導体集積回路装置 （論理 L S I ) の一 実施例の概略構成図が示されている。 同図は、 発明の理解を容易にする ために、 ベースチップは、 内部ゲ一トゃ入出力回路 （以下、 単に I 0と いう） 列がアレイ状に配置されて構成される。 上記 I 0列は、特に制限 されないが、 半導体チップ表面を等間隔又は所定間隔に偶数個又は奇数 個の様に複数の領域に分割する。 この実施例では、 ベースチップが 1 6 ( 2 ⁴ ) 個の領域に分割される。 それ故、 I 0列は 1 7個が同じ間隔で 半導体チップの 1つの辺と平行に形成される。 FIG. 1 shows a schematic configuration diagram of an embodiment of a semiconductor integrated circuit device (logic LSI) according to the present invention. In the figure, in order to facilitate understanding of the invention, the base chip is configured by arranging columns of internal gate input / output circuits (hereinafter simply referred to as I0) in an array. Although not particularly limited, the I0 column divides the surface of the semiconductor chip into a plurality of regions such as an even number or an odd number at equal or predetermined intervals. In this embodiment, the base chip is divided into 16 (2 ⁴ ) regions. Therefore, I0 columns are formed in parallel with one side of the semiconductor chip at 17 same intervals.

この実施例では、 ゲートアレイで形成されるフリップフ口ップ回路等 の各回路に供給されるクロックパルスを同期化させるために、言い換え るならば、 クロックパルス相互のスキューを低減させるために、 クロッ ク分配系に示されているような言己号に対応してチップの中央部 （左から 第 8番目の I 0列の上下中心部） からクロックパルスの入力が行われる 。 つまり、 白丸印で示された上記ベースチップのほぼ中心部に設けられ た入カバッファ （第 1分配回路） C 1に半導体チップの外部からクロッ クパルスの供給が行われる。 この入力バッファの出力からベースチップ の左右にベースチップの幅の 1 Z 4の長さ （4個の 1 0列） だけ左右に 延びて、 第 2分配回路 C 2に至る。 そこから上下に分岐して同じくベー スチップの高さの 1 Z 4だけ延びて合計 4個の白丸印で示された第 3分 配回路 C 3に導かれる。 このため、 第 3分配回路 C 3は全体で 4個設け られる。 In this embodiment, in order to synchronize clock pulses supplied to each circuit such as a flip-flop circuit formed by a gate array, in other words, to reduce a skew between clock pulses, clocks are supplied. Clock pulses are input from the center of the chip (upper and lower centers of the eighth I0 column from the left) in response to the words shown in the clock distribution system. In other words, it is provided almost at the center of the base chip indicated by the white circle. A clock pulse is supplied to the input buffer (first distribution circuit) C1 from outside the semiconductor chip. From the output of this input buffer, it extends to the left and right of the base chip by the length of 1Z4 (four 10 rows) of the width of the base chip, and reaches the second distribution circuit C2. From there, it branches up and down and extends by 1 Z4, which is also the height of the base chip, and is led to the third distribution circuit C3 indicated by a total of four white circles. Therefore, a total of four third distribution circuits C3 are provided.

上記 4個からなる第 3分配回路 C 3のそれぞれから、 ベースチップの 左右にベースチップの幅の 1 Z 8の長さ （2個の 1 0列) だけ左右に延 びて、 そこから上下に分岐して同じくベースチップの高さの 1 Z 8だけ 延びて合計 4個の白丸印で示された第 4分配回路 C 4に導かれる。 この ため、 第 4分岐回路は、 4 X 4 = 1 6個設けられる。  From each of the three distribution circuits C 3 consisting of the above four, extend to the left and right of the base chip by the length of 1 Z8 (two 10 rows) of the base chip width, and then up and down from there It branches and also extends by 1 Z8, which is the height of the base chip, and is led to a fourth distribution circuit C4 indicated by a total of four white circles. Therefore, 4 × 4 = 16 fourth branch circuits are provided.

上記全部で 1 6個からなる第 4分配回路 C 4のそれぞれから、 ベース チップの左右にベースチップの幅の 1 / 1 6の長さ （ 1個の I 0列） だ け左右に延びて、 そこから上下に分岐して同じくベースチップの高さの From each of the fourth distribution circuits C 4 consisting of a total of 16 above, extending to the left and right of the base chip by a length of 1/16 of the width of the base chip (one I 0 row), From there it branches up and down and the height of the base chip

1 / 1 6だけ延びて合計 4個の白丸印で示された第 5分配回路 C 5に導 かれる。 このため、 第 5分岐回路 C 5は、 4 X 4 X 4 = 6 4個設けられ る。 It extends by 1/16 and is led to a fifth distribution circuit C5 indicated by a total of four white circles. Therefore, 4 × 4 × 4 = 64 fifth branch circuits C5 are provided.

上記全部で 6 4個からなる第 5分配回路 C 5のそれぞれから、 ベース チップの左右にベースチップの幅の 1 Z 3 2の長さ （ 1 0列のピッチの 1 / 2 ) だけ左右に延びて、 そこから上下に分岐して同じくベースチッ プの高さの 1 Z 3 2だけ延びて合計 8個の白丸印で示された最終分配回 路 C 6に導かれる。 この最終分配回路 C 6の出力から内部ゲ一卜アレイ により形成される図示されないフリップフロップ F F等にクロックパル スが供給される。 この実施例のベースチップに形成されるフリップフロ ップ F Fは、 上記入力端子から同じ構成にされた分配系によりクロック パルスが供給されるから、 各回路のクロックパルス相互にスキュー （時 間ずれ） 力なく高速動作が可能にされる。 同図において、 上記各段の分 配回路に対する回路記号 C 1 - C 6は、 代表的なものに対して例示的に 示している。 From each of the fifth distribution circuits C 5 consisting of 64 in total, extend to the left and right of the base chip by the length of 1 Z 32 of the width of the base chip (1/2 of the pitch of 10 rows). From there, it branches up and down and extends by 1 Z32, which is also the height of the base chip, and is led to a final distribution circuit C6 indicated by a total of eight white circles. A clock pulse is supplied from an output of the final distribution circuit C6 to a flip-flop FF (not shown) formed by an internal gate array. The flip-flop FF formed on the base chip of this embodiment is clocked by the distribution system having the same configuration from the input terminal. Since pulses are supplied, high-speed operation is possible without skew (time lag) between clock pulses of each circuit. In the figure, circuit symbols C 1 -C 6 for the distribution circuits of the respective stages are exemplarily shown for typical ones.

この場合、 R AM (ランダム 'アクセス 'メモリ） のメモリアレイ部 力形成される部分には、 上記のような最終分配回路 C 6は不要であり、 次に説明するレイァゥト図の参照によって理解されるように、 専用論理 部が形成される部分には上言 5^終分配回路 C 6が設けられる。 この場合 、 上記第 5分配回路から上言 ΞΛ終分配回路 C 6までの ¾線長さを、 上記 内部ゲ一卜アレイに対応した最終分配回路 C 6と同等にするため、 同図 右下部や右端中央部に配置される R AMの専用論理部に設けられる最終 段分配回路に対する配線をゲー卜了レイ部のように直線的ではなく意図 的に折り曲げて延長させることにより 線長が長くなるように工夫され ている。 また、 上記 R AM部に設けられた第 5分配回路 C 5の負荷容量 がゲートアレイ部に設けられた第 5分配回路 C 5の負荷容量と等しくな るように、 上記最終分配回路 C 6が設けられない配線がダミーとしてメ モリアレイ部まで延長するよう形成されている。  In this case, the final distribution circuit C6 as described above is unnecessary in the memory array portion of the RAM (random 'access' memory), and can be understood by referring to the layout diagram described below. As described above, the final distribution circuit C 6 is provided in the portion where the dedicated logic section is formed. In this case, in order to make the line length from the fifth distribution circuit to the final distribution circuit C6 equal to that of the final distribution circuit C6 corresponding to the internal gate array, The length of the wiring is extended by intentionally bending and extending the wiring for the final-stage distribution circuit provided in the dedicated logic section of the RAM located at the center of the right end, instead of being linear, as in the gate end section. Is devised. Further, the final distribution circuit C6 is arranged such that the load capacitance of the fifth distribution circuit C5 provided in the RAM section is equal to the load capacitance of the fifth distribution circuit C5 provided in the gate array section. The wiring which is not provided is formed to extend to the memory array as a dummy.

上記 I 0列と直角方向に並ぶ内部ゲ一卜アレイ間に診断制御用の配線 エリア力く設けられる。 それ故、 内部ゲートアレイは、 上記 I 0列と配線 ェリァにより分けられてべ一スチップを碁盤目状に形成される。  A diagnostic control wiring area is provided between the internal gate arrays arranged in a direction perpendicular to the I0 column. Therefore, the internal gate array is divided by the I0 column and the wiring layer to form a base chip in a grid pattern.

この実施例では、 メモリ （R AM) 部は、 上記 1 0列に挟まれた内部 ゲートアイレの任意の箇所に設けられる。 このため、 メモリ部 R AMの 大きさは、 内部ゲートアレイの幅に対応した上記 I 0列の間隔によって 決めら、 その高さは任意とされる。 ただし、 内部ゲートアレイ部との整 合性を採るなら、 上言己碁盤目状に形成される内部ゲートアレイの 2個分 の内部ゲート高さにされることが原則として望ましい。 つまり、 内部ゲ —トアレイは、 上記 I 0列と診断制御用の 1¾泉エリアとで決められるェ リアを単位として、 R AM部を構成するようにすることが望ましい。 こ の構成により、 R AM部は、 上記 I 0列を損なわないように内部ゲート ァレイの任意の箇所に嵌め込むように形成又は配置することができる。 In this embodiment, the memory (RAM) section is provided at an arbitrary position of the internal gate array sandwiched between the 10 columns. For this reason, the size of the memory section RAM is determined by the interval between the I0 columns corresponding to the width of the internal gate array, and the height is arbitrary. However, in order to ensure consistency with the internal gate array section, it is desirable in principle to set the internal gate height to two internal gate arrays that are formed in a grid pattern. That is, the internal game — It is desirable that the memory array be configured with a RAM unit in units of an area determined by the I0 column and the 1st hot water area for diagnostic control. With this configuration, the RAM section can be formed or arranged so as to fit into an arbitrary position of the internal gate array without damaging the I0 column.

R AM部は、 後述するようにメモリアレイとそのアドレス選択回路か らなる R AMマクロセルと、 ァドレスや制御信号及びデータのラッチ等 を行う R A M専用論理回路とから構成される。 このような R AM部は、 ゲー卜アレイに必 な記憶容量に対応して、 同図においてチップの上部 の左右端部に設けられた比較的小さな記憶容量のもの、 チップの下部の 内部ゲ一卜アレイの 2個分の高さを使った比較的大きな記憶容量のもの 等のように種々形成することができる。 このような種々の R AM (R A Mマクロセル +専用論理） のそれぞれにおいては、 上記のように比較的 小さな記憶容量及び比較的大きな記憶容量を持つように形成されるが、 幾何学的にみると I 0列により分離されている。  The RAM section is composed of a RAM macrocell composed of a memory array and its address selection circuit, as will be described later, and a RAM dedicated logic circuit for latching addresses, control signals and data. Such a RAM section has a relatively small storage capacity provided at the left and right ends of the upper part of the chip in FIG. 1, corresponding to the storage capacity required for the gate array, and has an internal gate at the lower part of the chip. It can be formed in various ways, such as one with a relatively large storage capacity using the height of two memory arrays. Each of these various RAMs (RAM macro cell + dedicated logic) is formed to have a relatively small storage capacity and a relatively large storage capacity as described above. Separated by 0 columns.

第 2図には、 図 1の半導体集積回路装置に概略レイァゥト図が示され ている。 このレイアウト図においては、 前記クロック供給経路が省略さ れるとともに、 R AM部は R AMマクロセル （メモリアレイと直接周辺 回路） にはハッチングを施して専用論理回路と区別して描かれている。 第 2図と第 1図とを重ね合わせてみると、 上記 R A M部のうち専用論 理が設けられる部分に、 前記ク口ック供給経路のうちの最終分配回路が 設けられることが理解されょう。  FIG. 2 is a schematic layout diagram of the semiconductor integrated circuit device of FIG. In this layout diagram, the clock supply path is omitted, and the RAM section is hatched on the RAM macro cell (memory array and direct peripheral circuit) to be distinguished from the dedicated logic circuit. When FIG. 2 and FIG. 1 are superimposed, it can be understood that the final distribution circuit of the mouth supply path is provided in a portion of the RAM portion where the dedicated logic is provided. U.

この実施例の R AM部は、 2種類の R AMマクロセルにより構成され る。 1つの R AMマクロセルは、 主にベースチップの左半分に設けられ た R AMのように、 内部ゲートアイレに対応した比較的小規模のもので あり、 前言己説明した通りに I〇列で幾何学的に分離されるものである。 他の 1つの R AMマクロセルは、 上記内部ゲ一トアレイをゲート幅方向 に、 つまり、 I 0列とは直交する方向に、 言い換えるならば、 ゲートァ レイの幅方向に 2個分用 L、て構成される比較的大規模のものである。 こ のような比較的大きな規模の R AMマクロセルは、 主に半導体チップの 右半分に設けられる。 この場合でも、 内部ゲートアレイの幅方向には、 ゲ一卜アレイの 2個分を限度として構成される。 つまり、 内部ゲートァ レイを 2 X 2の組み合わせで、 R AMマクロセルと専用論理を構成する ものである。 そして、 I 0列の延長方向でみると、 専用論理が互いに隣 接するように上下対称的に配置されるものと、 R AMマクロセルカく互 L、 に隣接するよう上下対称的に配置させるものとの組み合わせて構成され る。 上記のように専用論理力〈互いに隣接するように上下対称的に配置さ れるものは、 ビット幅を 2倍に拡張したメモリ回路を得る場合に好適で ある。 The RAM section of this embodiment is composed of two types of RAM macro cells. One RAM macrocell is a relatively small one corresponding to the internal gate eyelet, like the RAM provided mainly on the left half of the base chip. Are separated. The other RAM macro cell uses the above internal gate array in the gate width direction. In other words, it is a relatively large-scale device composed of L for two in the direction orthogonal to the I0 column, in other words, in the width direction of the gate array. Such a relatively large-scale RAM macrocell is mainly provided in the right half of the semiconductor chip. Even in this case, the width of the internal gate array is limited to two gate arrays. In other words, a combination of 2 x 2 internal gate arrays constitutes a RAM macrocell and dedicated logic. Looking at the extension direction of the I0 column, the dedicated logic is arranged vertically symmetrically so as to be adjacent to each other, and the dedicated logic is arranged vertically symmetrically so as to be adjacent to each other. It is configured in combination. As described above, the dedicated logic <the one arranged vertically symmetrically so as to be adjacent to each other is suitable for obtaining a memory circuit in which the bit width is doubled.

このように、 上記比較的大きな規模の R A Mマクロセルを構成する場 合でも、 内部ゲートアレイの幅方向にせいぜい 2個分のゲー卜アレイし か使ってないので、 メモリアレイ等により無くなってしまう I 0列を少 なくすることができる。  As described above, even when the above-described relatively large-scale RAM macro cell is configured, since at most two gate arrays are used in the width direction of the internal gate array, it is lost due to the memory array and the like. Columns can be reduced.

第 3図には、 この発明に係る半導体集積回路装置 （論理 L S I ) の他 の一実施例の概略構成図が示されている。 同図は、 発明の理解を容易に するために、 ゲートアレイを念頭においたベースチップの概略構成図が 示されている。  FIG. 3 shows a schematic configuration diagram of another embodiment of the semiconductor integrated circuit device (logic LSI) according to the present invention. FIG. 1 shows a schematic configuration diagram of a base chip in consideration of a gate array in order to facilitate understanding of the invention.

この実施例のベースチップは、 1 1個の I 0列力設けられる。 前記図 1の実施例のように半導体チップを 2 ⁿ 個のような偶数個に分割しない 場合でも、 次に示すようなクロック分配方法を採ることにより、 各クロ ックパルスの相互のスキューを低減させることができる。 この実施例で のクロックパルスの供給は、 白丸印で示された中央部 （左から第 6番目 の 1 0列の中心部） に設けられた入力バッファ （第 1分配回路） の出力 からベースチップの左右に 2個の I 0列分だけ延びて、 そこから上下に 分岐してベ一スチップの縦方向の長さの 1 / 4ずつ延びて合計 4箇所の 黒丸印で示された第 2分配部に導かれる。 この第 2分配部には、 それぞ れ第 2分配回路が設けられる。 The base chip of this embodiment is provided with 11 I0 column forces. Even when the semiconductor chip is not divided into an even number such as 2 ⁿ as in the embodiment of FIG. 1, the mutual skew of each clock pulse can be reduced by employing the following clock distribution method. Can be. The supply of the clock pulse in this embodiment is performed by the output of an input buffer (first distribution circuit) provided at the center indicated by a white circle (the center of the sixth column 10 from the left). From the base chip to the left and right of the base chip by two I0 rows, branching up and down from there and extending by 1/4 of the vertical length of the base chip, indicated by a total of four black circles Guided to the second distribution unit. Each of the second distribution units is provided with a second distribution circuit.

上言己 4個からなる第 2分配部のうちべ一スチップの右下の第 2分配部 に着目すると、 そこから左右に 2個分の I 0列だけ延びて、 そこから右 側では上下に分岐して 2箇所の X印で示された第 3分配部に導かれ、 左 側では上記同様な分岐に相当する箇所から下方向に折れ曲がり 1箇所の X印で示された第 3分配部に導かれる。  Focusing on the second distribution unit at the lower right of the base chip of the second distribution unit consisting of four words, it extends left and right by two I0 columns from there, and from there it goes up and down on the right side It branches and is led to the third distribution part indicated by two X marks, and on the left side, it is bent downward from the part corresponding to the same branch as described above to the third distribution part indicated by one X mark Be guided.

上記 4個からなる第 2分配部のうちのベースチップの右上の第 2分配 部からも同様なパターンにより 3箇所の第 3分配部に導かれる。 ベース チップの左側半分に設けられる 2つの第 2分配部とから延びる第 3分配 部までの経路は、 右側と点対称的に配置される。 このようにして、 第 3 分配部は全体で 1 2箇所設けられる。 上記 X印で示された第 3分配部か らは、 ベースチップの左右に 1個の I 0列だけ延びてそこから上下に分 岐して合計 4箇所の最終分配部に導かれる。  Of the four second distribution units, the second distribution unit on the upper right of the base chip is also guided to three third distribution units in a similar pattern. The path extending from the two second distribution units provided on the left half of the base chip to the third distribution unit is arranged point-symmetrically with the right side. In this way, the third distribution unit is provided at 12 places in total. From the third distribution section indicated by the X mark, one I0 column extends to the left and right of the base chip, branches up and down from there, and is guided to a total of four final distribution sections.

最終段の分配回路は、 それを中心にして上部に 2個、 下部に 2個の合 計 4個の内部ゲートアレイにクロックパルスを供給する。 上記のように 1 2箇所からなる第 3分配部がそれぞれ 4箇所の最終分配部を持つので 、 最終分配部は全体で 1 2 X 4 4 8箇所設けられるものとされる。 こ の最終分配部には、 最終分配回路が設けられる。 この最終分配回路の出 力から内部ゲートアレイにより形成されるフリップフロップ F F等にク 口ックパルスが供給される。 この実施例のベースチップに形成されるフ リップフロップ F Fは、 上記入力端子から同じ構成にされた分配系によ りクロックパルスが供給されるから、 各回路のクロックパルス相互にス キュー （時間ずれ） がなく高速動作が可能にされる。 特に制限されない力 上記 I 0列と直角方向に並ぶ内部ゲートアレイ 間の延長方向に電源供給用の配線ェリァが設けられる。 上記 I 0列に設 けられた小さな丸印は、 特に制限されないが、 入出力端子を示している 。 この入出力端子は、 信号の入力や出力を行う外部端子の他に、 電源供 給用の外部端子も含まれる。 これらの端子は、 後述するようにチップの 裏面全体に配置されており、 プリント配線基板等の実装基板に対しては C C B (Controlled Collapse Bonding)方式により接続される。 The final distribution circuit supplies clock pulses to a total of four internal gate arrays, two at the top and two at the bottom. As described above, since the third distributing sections each having 12 locations have four final distributing sections, the final distributing sections are provided in a total of 12 X 448 locations. The final distribution unit is provided with a final distribution circuit. A clock pulse is supplied from the output of this final distribution circuit to a flip-flop FF formed by an internal gate array. In the flip-flop FF formed on the base chip of this embodiment, clock pulses are supplied from the above input terminals by the distribution system having the same configuration. ) And high-speed operation is enabled. Unrestricted force A wiring area for power supply is provided in the extending direction between the internal gate arrays arranged in a direction perpendicular to the I0 column. Although not particularly limited, the small circles provided in the I0 column indicate input / output terminals. These input / output terminals include external terminals for supplying power in addition to external terminals for inputting and outputting signals. These terminals are arranged on the entire back surface of the chip as described later, and are connected to a mounting board such as a printed wiring board by a CCB (Controlled Collapse Bonding) method.

この実施例では、 メモリ （R AM)部として、 上記 I◦列に挟まれた 内部ゲートアイレの任意の箇所に設けられる。 このため、 メモリ部 R A Mの大きさは、 その幅が上記 I 0列の間隔によって決めら、 その高さは 任意とされる。 ただし、 内部ゲートアレイ部との整合性を採るなら、 そ の高さは 2個分の内部ゲ一卜幅にされることが望ましい。 つまり、 内部 ゲートアレイは、 上記 I 0列と電源供給用の配線エリアとで決められる エリアを単位として、 R A M部を構成するようにすることが望ましい。 この構成により、 R AM部は、 上記 I 0列を損なわないようにゲートァ レイの任意の箇所に嵌め込むようにすることができる。  In this embodiment, a memory (RAM) section is provided at an arbitrary position of the internal gate array sandwiched between the I • rows. For this reason, the size of the memory section RAM is determined by the width of the I0 column, and its height is arbitrary. However, in order to maintain consistency with the internal gate array, it is desirable that the height be set to the width of two internal gates. That is, it is desirable that the internal gate array configures the RAM section in units of an area determined by the I0 column and the wiring area for power supply. With this configuration, the RAM section can be fitted into an arbitrary part of the gate array without damaging the I0 column.

R AM部は、 後述するようにメモリアレイとそのァドレス選択回路か らなる R AMマクロセルと、 了ドレスや制御信号及びデータのラツチ等 を行う R A M専用論理回路とから構成される。 このような R A M部は、 ゲートアレイに な言己憶容量に対応して、 この実施例のように 1ない し複数個力設けられる。  The RAM section is composed of a RAM macrocell comprising a memory array and its address selection circuit, as will be described later, and a RAM dedicated logic circuit for latching the address, control signals and data. One or more such RAM sections are provided according to the memory capacity required for the gate array as in this embodiment.

第 4図には、 この発明に係る半導体集積回路装置の一実施例の概略レ ィアウト図が示されている。 第 5図には、 その一部部分の拡大図が示さ れている。 この実施例では、 ベースチップは、 R AM Iと R AM 2から なる 2個の R AM部と内部ゲ一トアレイにより構成されている。  FIG. 4 is a schematic layout diagram of an embodiment of the semiconductor integrated circuit device according to the present invention. Fig. 5 shows an enlarged view of a part of it. In this embodiment, the base chip is composed of two RAM sections consisting of RAM I and RAM 2 and an internal gate array.

上言 終分配部からクロックの供給が行われる 4つの内部ゲートァレ ィは、 第 5図に示すように、 中央部に設けられた最終段の分配回路とし てのクロックアンプ力設けられる,， このクロックアンプを通して、 上下 左右に配置された 4つ内部ゲートアレイにクロックパルスの供給が行わ れる。 Above 4 clocks are supplied from the final distribution section. As shown in Fig. 5, the clock amplifier is provided as a final stage distribution circuit provided in the center. Through this clock amplifier, clocks are supplied to four internal gate arrays arranged up, down, left, and right. Pulse supply is performed.

内部ゲートアレイは、 特に制限されないが、 第 5図に詳細に示されて いるように 8 X 9の析目からなる単位回路力設けられる。 1つの単位回 路は、 後述するようなランダム ·スキャン方式による故障診断を行うた めの C M O Sスキャン + E C L部を中心にして上下に設けられた 4回路 分のエリァから構成される。  Although not particularly limited, the internal gate array is provided with a unit circuit power composed of 8 × 9 grids as shown in detail in FIG. One unit circuit is composed of four circuit areas provided above and below the CMOS scan + ECL part for performing fault diagnosis by a random scan method as described later.

第 4図又は第 5図において、 最終段の分配回路 （クロックアンプ） を 中心にして上下左右に配置される 4個分の内部ゲートアレイのそれぞれ のエリア力く基本のマクロセルの大きさとされ、 特に、 I 0列に挟まれて 構成される幅はマクロセルの必須の幅とされる。 このマクロセルの大き さが、 例えば前記 R AM部の大きさに対応される。 したがって、 上記 R AM部のような書き込みと読み出しと力可能にされる記憶回路の他に、 特定のデータ処理のためのテーブル等のように読み出し専用のメモリ回 路を設ける場合にも、 上記マクロセルの大きさに従うようにされる。 こ の結果、 この発明に係る半導体集積回路装置においては、 それに設けら れる I 0列は如何なるマクロセルを搭載した状態でも一切損なわれるこ とはないようにされる。  In Fig. 4 or 5, the area of each of the four internal gate arrays arranged vertically, horizontally, and centering on the distribution circuit (clock amplifier) in the final stage is the size of the basic macro cell. The width formed between the I and I columns is the essential width of the macro cell. The size of the macro cell corresponds to, for example, the size of the RAM section. Therefore, in addition to a storage circuit capable of writing and reading data such as the RAM section, a read-only memory circuit such as a table for specific data processing is also provided. To follow the size of As a result, in the semiconductor integrated circuit device according to the present invention, the I0 column provided therein is not damaged at all regardless of the state in which any macro cell is mounted.

第 6図には、 この発明に係る半導体集積回路装置に搭載される R AM 部の一実施例の概略回路図が示されている。 すなわち、 第 6図の R AM 専用論理と R AMマクロセルとは、 第 3図の R AM、 第 4図の R AM I 又は R AM 2に対応すると見做される。 メモリセル M Cは、 その 1つが 代表として例示的に示されているように、 2つの C M O Sインバー夕回 路の入力と出力とが交差接続されたラッチ回路と、 かかるラッチ回路の 一対の入出力ノードと相補ビッ ト線 B 0 0と/ B 0 0との間に設けられ た伝送ゲ一卜 M O S F E Tとから構成される。 この MO S F E Tのゲ一 トは、 ヮ一ド線 WL iに接続される。 FIG. 6 is a schematic circuit diagram of one embodiment of the RAM section mounted on the semiconductor integrated circuit device according to the present invention. That is, the RAM dedicated logic and the RAM macrocell in FIG. 6 are considered to correspond to RAM in FIG. 3, RAMI or RAM2 in FIG. The memory cell MC includes a latch circuit in which the inputs and outputs of two CMOS inverter circuits are cross-connected, one of which is exemplarily shown as a representative, and a latch circuit of such a latch circuit. It comprises a transmission gate MOSFET provided between a pair of input / output nodes and complementary bit lines B 00 and / B 00. The gate of the MOSFET is connected to the lead line WLi.

ワード線と、 それと直交するように配置された相補ビッ ト線とは、 複 数力設けられ、 上記ヮ一ド線と相補ビッ ト線との交点に上記のようなメ モリセル M Cが形成される。 同図においては、 上記複数のワード線及び 複数の相補ビッ 卜線のうち、 代表として 2本のワード線 WL i , WL i 一 1と、 4対の相補ビッ 卜線 B 0 0， / B O O , B 0 1 , Z B 0 1及び B 7 0 , / B 7 0 , B 7 1， / B 7 1とが代表として例示的に示されて いる。  A word line and a complementary bit line arranged orthogonal to the word line are provided with multiple forces, and the above-described memory cell MC is formed at the intersection of the above-mentioned pad line and the complementary bit line. . In the figure, of the plurality of word lines and the plurality of complementary bit lines, two word lines WL i, WL i-11 and four pairs of complementary bit lines B 00, / BOO, B 0 1, ZB 0 1 and B 70, / B 70, B 71, / B 71 are illustratively shown as representatives.

上記ワード線 WL i等は、 X系アドレス信号を受けて、 それをデコ一 ドするゲート回路からなるァドレスデコーダにより、 1つのヮード線が 選択される。 上言己相補ビッ ト線 B 0 0， / B 0 0等は、 カラムスィツチ を介して共通入出力線に接続される。 例えば、 8ビッ 卜 （1バイ卜） 単 位でのデータの書き込みと読み出しと力行われる場合、 メモリアレイの 相補ビッ ト線は 8ブロックに分けられて、 それぞれに上記共通入出力線 力く設けられる。 上記 8ブロックに分けられた相補ビッ ト線が 8対の場合 、 8対のカラムスィッチの選択端子が共通化されて、 カラム選択信号 Y 0等力供給される。  One word line is selected from the word lines WLi and the like by an address decoder including a gate circuit that receives the X-system address signal and decodes it. The above complementary bit lines B 00, / B 00, etc. are connected to a common input / output line via a column switch. For example, when data is written and read in units of 8 bits (1 byte), the complementary bit lines of the memory array are divided into 8 blocks, each of which is provided with the common input / output line. . When the number of the complementary bit lines divided into the eight blocks is eight, the selection terminals of the eight pairs of column switches are shared, and the column selection signal Y0 is equally supplied.

上記共通入出力線には、 それぞれに一対一に対応してセンスアンプ S A 0〜S A 7力設けられる。 センスアンプ S A 0〜S A 7の出力信号 D 0 0〜D o 7は、 特に制限されないが、 R AM専用論理回路に設けられ るラッチ回路を介して読み出し処理のためのゲー卜回路を介し、 出力信 号 O Cにより制御されるゲート回路を介して出力される。 また、 上 ΐ己共 通入出力線のそれぞれには、 ライ 卜ァンプ WA 0〜WA 7が設けられる 。 ただし、 同図では 1つのライ 卜アンプ WA 0のみが代表として例示的 に示されている。 The common input / output lines are provided with sense amplifiers SA0 to SA7 in one-to-one correspondence. The output signals D 0 0 to Do 7 of the sense amplifiers SA 0 to SA 7 are output through a gate circuit for read processing via a latch circuit provided in a RAM dedicated logic circuit, although not particularly limited. The signal is output via the gate circuit controlled by OC. Light pumps WA0 to WA7 are provided for each of the upper and lower common input / output lines. However, only one light amplifier WA 0 is shown as a representative in the figure. Is shown in

上記ライ 卜アンプ WA 0等には、 R AM専用論理回路に設けられるラ ツチ回路に取り込まれた書き込みデータ D i 0と、 書き込み信号 WC等 が供給され、 書き込み動作に対応して書き込みデータ D i 0力《共通人出 力線と選択された相補ビッ ト線を通して、 ワード線が選択されたメモリ セルに書き込まれる。  The write amplifier WA0 and the like are supplied with the write data Di0 captured by the latch circuit provided in the RAM-dedicated logic circuit and the write signal WC, etc., and the write data Di in response to the write operation. 0 word << word line is written to the selected memory cell through the common output line and the selected complementary bit line.

特に制限されないが、 上記のように R AMマクロセルは、 8ビット （ 1バイ 卜単位） でのデータの入出力が行われるようにされる。 それ故、 ゲ一卜アレイで構成される論理回路において、 1 6ビッ 卜単位でのデ一 夕処理を行うもの、 あるいは 3 2ビッ 卜単位でのデータ処理を行うもの では、 上記 R AM部が 2個あるいは 4個設けられ、 それぞれが同時に選 択されて上記のようなビッ ト単位でのデ一夕の入出力を行うようにされ る。  Although not particularly limited, as described above, the RAM macrocell is configured to input and output data in 8 bits (1 byte unit). Therefore, in a logic circuit composed of a gate array, one that performs processing in units of 16 bits or one that performs data processing in units of 32 bits, Two or four are provided, each of which is selected at the same time to perform input / output of data in bit units as described above.

つまり、 1つの R AMマクロセルを用意しておけば、 上記のようにデ 一夕処理のバイ ト数に対応して増設するものであればよい。 この構成は 、 上記 I 0列を破壌しないように R AMマクロセルを構成する上におい て有利である。 上記のように 1つの R AMマクロセルとして、 8ビッ 卜 のように最小のバイ 卜数に対応させたものを形成すればよいから、 前記 のような最小単位のゲートアレイに嵌め込むこと力条件とされる R A M マクロセルを簡単に形成することができる。  In other words, as long as one RAM macro cell is prepared, it is sufficient if the number is increased in accordance with the number of bytes for the overnight processing as described above. This configuration is advantageous in configuring the RAM macrocell so as not to burst the I0 column. As described above, it is only necessary to form one RAM macro cell corresponding to the minimum number of bytes, such as 8 bits, so that it is necessary to fit into the minimum unit gate array as described above. RAM macro cells can be easily formed.

この実施例では、 上記相補ビッ 卜線 B 0 0， / B 0 0等は、 I 0列と 平行となるように延長される。 この結果、 複数のヮ一ド線は、 上記 I 0 列と直交する方向に延長される。 このような構成は、 R AMマクロセル の記憶容量を増大する上において便利なものとなる。 半導体集積回路装 置に形成される R AMの記憶容量は、 一般にデータのビッ ト幅を拡張さ せるように増大するのではなく、 一定のビット幅を持つデータの記憶数 (ワード数） を増大させるようにする。 つまり、 8ビッ 卜のデータを 9 ビッ トゃ 1 0ビッ 卜に拡張するよりも、 8ビッ 卜のままのデータの記憶 数を増大させるのが一般的である。 In this embodiment, the complementary bit lines B 00, / B 00, etc. are extended so as to be parallel to the I 0 column. As a result, the plurality of guide lines are extended in a direction orthogonal to the I 0 column. Such a configuration is convenient for increasing the storage capacity of the RAM macrocell. The storage capacity of RAM formed in semiconductor integrated circuit devices generally does not increase so as to expand the bit width of data, but the number of stored data with a fixed bit width. (The number of words). In other words, it is common to increase the number of stored 8-bit data, rather than expanding the 8-bit data to 9 bits / 10 bits.

した力《つて、 上記のように相補ビッ ト線を I 0列と平行に延長させる ものでは、 前記のように I 0列そのものが記憶容量の增大によって失わ れることがないという条件のものでは、 相補ビッ 卜線の数はそのままで その長さを延長方向に増大させることになる。 つまり、 デ一夕のビッ ト 幅はそのままでヮ一ド線の数を増大させることとなり、 半導体集積回路 装置に形成される記憶回路としての使 L、勝手を良くできるものである。 もちろん、 その用途に応じて 1 2ビッ 卜や 2 0ビッ 卜等のように単位 でのデータを扱うものや、 上記 I◦列の幅の関係から、 前記のように 8 ビッ 卜あるいは 1 6ビッ 卜の単位でのデータを扱うものにおいても、 ヮ 一ド線のピッチとビッ 卜線のピッチ及びその数との関係でヮ一ド線を I 0列と平行に延長させ、 それと直交する方向に相補ビッ ト線を配置する こと力有利であるなら、 それを妨げるものではない。  However, in the case where the complementary bit line is extended in parallel with the I0 column as described above, under the condition that the I0 column itself is not lost due to the increase in storage capacity as described above. However, the length of the complementary bit line is increased in the extension direction without changing the number. In other words, the number of gate lines is increased without changing the bit width of the data, so that the memory circuit formed in the semiconductor integrated circuit device can be used more easily. Of course, depending on the application, data that is handled in units such as 12 bits or 20 bits, or the width of the I-column described above, the 8-bit or 16-bit data is used as described above. In the case of handling data in the unit of a single unit, ヮ In the relationship between the pitch of the lead wire and the pitch and the number of bit lines, the If placing the complementary bit lines is advantageous, it does not prevent it.

さらに、 R AMマクロセルと R AM専用論理は、 I 0列に沿って配列 するものの他、 上記 I〇列の幅や R AMマクロセルの言己憶構成との関係 において、 I 0列の間隔で規定されるゲートアレイの上記幅 （高さとも いう） 、 つまり、 第 6図ではワード線の延長方向に R AMマクロセルと R AM専用論理を積み重ねるようにレイァゥ卜配置するものであっても よい。 あるいは、 I 0列を挟んで R AMマクロセルと R AM専用論理と を分離して配置する構成であつてもよい。  Furthermore, the RAM macrocell and the logic dedicated to the RAM are arranged along the I0 column, and are specified by the interval of the I0 column in relation to the width of the I〇 column and the memory configuration of the RAM macrocell. The above-mentioned width (also referred to as height) of the gate array to be formed, that is, in FIG. 6, the layout may be such that the RAM macrocell and the RAM dedicated logic are stacked in the extending direction of the word line. Alternatively, the configuration may be such that the RAM macrocell and the RAM dedicated logic are separated from each other across the I0 column.

このように R AM部は、 R AMマクロセルと R AM専用論理との組み 合わせにより構成される力 <、 それらが前記のような I 0列をそのまま残 すように、 言い換えるならば、 I 0列で規定される内部ゲ一卜アレイ部 に嵌め込まれるようなレイァゥ卜配置されるものであることを条件とし て種々の実施形態を採ることができる。 In this way, the RAM part is composed of a combination of the RAM macrocell and the logic dedicated to the RAM <, so that they leave the I0 column as described above, in other words, the I0 column. Provided that it is arranged in a layout that fits into the internal gate array section specified in Thus, various embodiments can be adopted.

上記のような種々の実施形態のうち、 前記第 6図に示した実施例では 、 R AMマクロセルと R A M専用論理とが隣接して配置されて、 そこで の信号伝達経路が最短になって高速化が可能であること、 及び前記のよ うな記憶容量の点でお 、て使 、勝手のよいレイアウト配置ということ力く できる。  Of the various embodiments described above, in the embodiment shown in FIG. 6, the RAM macrocell and the logic dedicated to the RAM are arranged adjacent to each other, and the signal transmission path thereat is minimized to increase the speed. In addition, in terms of the above-mentioned features and the storage capacity as described above, it is possible to enhance the ease of use and convenient layout arrangement.

第 7図には、 この実施例の半導体集積回路装置に搭載される R AM部 の一実施例の概略プロック図が示されている。 メモリセルァレイ 7 7は 、 前記のように C M 0 S構成のメモリセルがマトリッスク配置されて構 成される。 メモリセルアレイ 7 7の相補ビッ 卜線は、 Yアドレスデコ一 ダ. ドライバ 7 6により形成される選択信号により選択される。 メモリ セルアレイ 7 7のワード線は、 Xアドレスデコーダ' ドライバにより選 択される。  FIG. 7 is a schematic block diagram of one embodiment of the RAM section mounted on the semiconductor integrated circuit device of this embodiment. The memory cell array 77 is configured by arranging the memory cells of the CMOS configuration in a matrix as described above. The complementary bit line of the memory cell array 77 is selected by a selection signal formed by a Y address decoder / driver 76. The word line of the memory cell array 77 is selected by the X address decoder 'driver.

メモリセルアレイ 7 7の選択された相補ビッ 卜線には、 センスアンプ S Aとライ トアンプ WAが接続される。 すなわち、 ラッチ回路 7 3に取 り込まれた制御信号/ W Eがハイレベルなら、 センスアンプ S A力く動作 状態にされて選択された相補ビッ 卜線に読み出された記憶情報を増幅し て出力回路 7 4を通して出力端子 D oから出力させる。 上記制御信号 WEがロウレベルなら、 ライ卜アンプ W A力く動作状態にされて、 入力回 路 7 2に取り込まれた書き込みデータを選択された相補ビッ ト線を介し てメモリセルに書き込ませる。  The sense amplifier SA and the write amplifier WA are connected to the selected complementary bit line of the memory cell array 77. That is, if the control signal / WE taken into the latch circuit 73 is at a high level, the sense amplifier SA is activated and the storage information read out to the selected complementary bit line is amplified and output. Output from the output terminal Do through the circuit 74. If the control signal WE is at a low level, the write amplifier WA is activated and the write data captured by the input circuit 72 is written to the memory cell via the selected complementary bit line.

上言己 Yアドレスデコーダ · ドライバ 7 6及び Xアドレスデコーダ' ド ライバ 7 5には、 アドレス信号 A D Dを取り込むラッチ回路 7 0， 7 1 等の出力信号力伝えられる。 これらのラッチ回路 7 0と 7 1等と上記書 き込みデータ D iを取り込む入力回路 7 2及び制御信号/ WEを取り込 むラッチ回路 7 3は、 クロック信号 C L Kに同期した各入力信号を取り 込む。 すなわち、 この実施例の R AMは、 クロック C L Kに同期して、 書き込み /読み出し動作を行うようにされる。 The output signals of the latch circuits 70 and 71 for receiving the address signal ADD are transmitted to the Y address decoder / driver 76 and the X address decoder 'driver 75. These latch circuits 70 and 71, the input circuit 72 for taking in the write data Di and the latch circuit 73 for taking in the control signal / WE take in each input signal synchronized with the clock signal CLK. Put in. That is, the RAM of this embodiment performs a write / read operation in synchronization with the clock CLK.

上記の各回路ブロックのうち、 メモリセルアレイ 7 7と、 Xアドレス デコーダ. ドライバ 7 5と Yアドレスデコーダ' ドライノく 7 6とセンス アンプ及びライ 卜アンプ 7 8が R AMマクロセルを構成し、 他のラッチ 回路 7 0〜7 3及び出力回路 7 4等が R AM専用論理を構成する。 第 8図には、 この発明に係る半導体集積回路装置の一実施例の概略構 成図が示されている。 同図には、 半導体集積回路装置 L S Iの全体構成 と、 その I 0列の一部とかかる I 0列に設けられる診断回路の概略が示 されている。  Of each of the above circuit blocks, the memory cell array 77, X address decoder. Driver 75, Y address decoder 'dry cell 76, sense amplifier and write amplifier 78 constitute a RAM macrocell, and other latches. The circuits 70 to 73 and the output circuit 74 constitute the RAM exclusive logic. FIG. 8 is a schematic configuration diagram of one embodiment of the semiconductor integrated circuit device according to the present invention. FIG. 1 shows an overall configuration of the semiconductor integrated circuit device LSI, a part of the I0 column, and an outline of a diagnostic circuit provided in the I0 column.

前記第 1図又は第 3図と同様に、 半導体集積回路装置 L S Iの全面は 複数の I 0列と、 それによつて等間隔に区切られたゲートアレイ部から 構成される。 前言 Ξ*終段の分配回路に対応したクロックバッファは、 同 図で点線で示したように 4個分の内部ゲ一卜アレイにクロックパルスを 供給する。 それ故、 同図に拡大して示された I 0列の長さは、 上記 I 0 列の方向の 2個分の内部ゲ一卜アレイに対応している。 特に制限されな いが、 上下 2個の内部ゲー卜アレイに対応してそれぞれに診断回路と V r e f 発生部が設けられる。 この V r e f 発生部は、 E C L回路の入力 信号のハイレベルと口ゥレベルを判別する参照電圧 V B B、 定電流源ト ランジス夕のベースに供給される定電圧 V C S Pを形成する。  As in FIG. 1 or FIG. 3, the entire surface of the semiconductor integrated circuit device LSI is composed of a plurality of I0 columns and gate array sections divided at equal intervals by the I0 columns. The clock buffer corresponding to the above-mentioned ** final-stage distribution circuit supplies clock pulses to four internal gate arrays as shown by the dotted lines in the figure. Therefore, the length of the I0 column shown enlarged in the figure corresponds to two internal gate arrays in the direction of the I0 column. Although not particularly limited, a diagnostic circuit and a Vref generation unit are provided for each of the two upper and lower internal gate arrays. The Vref generator generates a reference voltage VBB for determining the high level and the input level of the input signal of the ECL circuit, and a constant voltage VCSP supplied to the base of the constant current source transistor.

そして、 入出力端子に対応して I 0セル力く設けられる。 I 0セルは、 上半分は 4個と少なく、 下半分は 8個と多く形成して非対称であるが、 上下の内部ゲー卜アレイに等しく配分して設けるものであつてもよい。 また、 特に制限されないが、 下部の内部ゲートアレイに対応して I D D S判定回路が設けられる。  And, I0 cells are provided corresponding to the input / output terminals. The I0 cells are asymmetric, with the upper half being as few as four and the lower half as many as eight, and may be provided equally in the upper and lower internal gate arrays. Further, although not particularly limited, an IDDS determination circuit is provided corresponding to the lower internal gate array.

診断回路は、 半導体チップの I 0列の延長方向とは直交する方向に並 ベられた診断回路をくし刺しするようににアドレス線 X Aと、 データィ ン D iとデータァゥ卜 D oの信号線力 <設けられる。 同図では省略されて いる力 診断回路の拡大図に示されているように I 0列に沿ってァドレ ス線 Y A力《設けられる。 The diagnostic circuit is arranged in a direction orthogonal to the extension direction of the I0 column of the semiconductor chip. The signal lines of the address line XA, the data line Di and the data line Do are provided so as to pierce the diagnostic circuit. As shown in the enlarged view of the force diagnostic circuit, which is omitted in the figure, an address line YA force is provided along column I0.

この結果、 上記半導体集積回路装置上に碁盤目状に配置された複数の 内部ゲ一卜アレイのうち、 上記ァドレス線 X Aと YAにより指定された 内部ゲートアレイに対してテス卜パターン D iの入力と、 それに対応し た出力信号 D 0を取り出すようにすることができる。  As a result, of the plurality of internal gate arrays arranged in a grid pattern on the semiconductor integrated circuit device, the input of the test pattern Di to the internal gate array specified by the address lines XA and YA is performed. Then, the corresponding output signal D0 can be extracted.

第 9図には、 上記 I 0セルにより構成される出力回路の一実施例の回 路図が示されている。 同図の回路は、 上記 I 0セルに作り込まれている トランジスタやダイォ一ド及び抵抗を用 、て出力回路を形成したもので あり、 入力部にスルーラッチ回路を備えている。 つまり、 入力信号の取 り込みは、 ク口ックパルス C Kのハイレベルによりスィツチトランジス 夕 Q 8を介して定電流源用トランジスタ Q 3 1で形成された動作電流を 入力差動トランジスタ Q 1と Q 2に流す。 上記取り込まれた入力信号は 、 ク口ックパルス Z C Kのハイレベルによりスィツチトランジスタ Q 9 を介して定電流源用トランジスタ Q 3 1で形成された動作電流を保持用 差動トランジスタ Q 6と Q 7に流す。 この保持用トランジスタ Q 6と Q 7の出力は、 エミッ夕フォロワ出力トランジスタ Q 4と Q 5を介してそ れぞれのベースの入力端子に正帰還されている。  FIG. 9 shows a circuit diagram of an embodiment of the output circuit constituted by the I0 cells. The circuit shown in the figure is one in which an output circuit is formed by using transistors, diodes and resistors built in the I0 cell, and has a through latch circuit in the input section. In other words, the input signal is taken in by the high level of the pulse CK, and the operating current formed by the constant current source transistor Q31 via the switch transistor Q8 through the input transistor Q1 and Q2. Pour into The input signal thus taken flows the operating current formed by the constant current source transistor Q31 through the switch transistor Q9 to the holding differential transistors Q6 and Q7 according to the high level of the quick pulse ZCK. . The outputs of the holding transistors Q6 and Q7 are positively fed back to the input terminals of the respective bases via the emitter follower output transistors Q4 and Q5.

トランジスタ QAと Q B及びダイォード接続のトランジスタ Q Eは、 セット Zリセット回路を構成し、上記ラッチ回路のセット又はリセット 動作を行わせる。 特に制限されないが、 上記エミッタフォロワ出力トラ ンジス夕 Q 4と Q 5の出力信号は、 差動トランジスタ Q Cと Q D及びェ ミ ッタフォロワ形態の出力トランジスタ Q 1 0からなる出力回路を通し て外部端子 O R (N O R) から出力される。 第 1 0図には、 上記 I 0セルにより構成される入力回路の一実施例の 回路図が示されている。 同図の回路は、 上記 I 0セルに作り込まれてい るトランジスタやダイォ一ド及び抵抗を用いて出力回路を形成したもの であり、 入力部にスルーラッチ回路を備えている。 つまり、 入力信号の 取り込みは、 クロックパルス C Kのハイレベルによりスィッチ卜ランジ スタ Q 8を介して定電流源用トランジスタ Q 3で形成された動作電流を 入力差動トランジスタ Q l 1と Q 2 2に流す。 上言 Ξ¾り込まれた入力信 号は、 クロックパルス/ C Kのハイレベルによりスィツチトランジスタ Q 9を介して定電流源用トランジスタ Q 3 1で形成された動作電流を保 持用差動トランジスタ Q 6と Q 7に流す。 この保持用トランジスタ Q 6 と Q 7の出力は、 ェミッタフォロワ出力トランジスタ Q 4 0と Q 5 0を 介してそれぞれのベースの入力端子に正帰還されている。 The transistors QA and QB and the diode-connected transistor QE constitute a set-Z reset circuit, and perform the set or reset operation of the latch circuit. Although not particularly limited, the output signals of the emitter follower output transistors Q4 and Q5 are supplied to an external terminal OR ( NOR). FIG. 10 shows a circuit diagram of an embodiment of the input circuit constituted by the I0 cell. The circuit shown in the figure is one in which an output circuit is formed using transistors, diodes and resistors built in the I0 cell, and has a through latch circuit in the input section. That is, the input signal is captured by operating the operating current formed by the constant current source transistor Q3 via the switch transistor Q8 by the high level of the clock pulse CK to the input differential transistors Ql1 and Q22. Shed. The input signal described above is driven by the high level of the clock pulse / CK via the switch transistor Q9 to maintain the operating current formed by the constant current source transistor Q31 through the differential transistor Q6. And flow to Q7. The outputs of the holding transistors Q 6 and Q 7 are positively fed back to the input terminals of the respective bases via the emitter follower output transistors Q 40 and Q 50.

トランジスタ QAと Q B及びダイォ一ド接続のトランジスタ Q Eは、 セッ ト/リセッ ト回路を構成し、 上記ラッチ回路のセット又はリセッ ト 動作を行わせる。 特に制限されない力 上記ェミッタフォロワ出力トラ ンジス夕 Q 4 0と Q 5 0は、 上記のようにラッチ回路のために用いられ 、 内部回路に供給される信号は、 上記 Q 4 0と Q 5 0と同様に接続され たトランジスタ Q 5 1 と Q 4 1により形成される。 上記入カトランジス タ Q 1 1と Q 2 2には、 それぞれにトランジスタ Q 1 2と Q 2 1が並列 に設けられ、 診断用の入力端子 Η I と L Iが入力される。 また、 上記入 カトランジスタ Q l 1のベースには、 静電保護回路を構成するダイォ一 ド D 1〜D 3及び抵抗 R T， R P及び R I N力く設けられる。  The transistors QA and QB and the diode-connected transistor QE form a set / reset circuit, and perform the set or reset operation of the latch circuit. Unlimited power The emitter follower output transistors Q 40 and Q 50 are used for the latch circuit as described above, and the signals supplied to the internal circuit are the same as Q 40 and Q 50 above. Formed by transistors Q51 and Q41 connected to Transistors Q12 and Q21 are provided in parallel with the input transistors Q11 and Q22, respectively, and input terminals ΗI and LI for diagnosis are input. The bases of the input transistor Ql1 are provided with diodes D1 to D3 and resistors RT, RP, and RIN constituting an electrostatic protection circuit.

I 0列に設けられる I 0セルは、 上記第 7図の出力回路又は第 8図の 入力回路の 、ずれも形成できるように各素子の下地が作り込まれている ものである。  The I 0 cell provided in the I 0 column is a cell in which the base of each element is formed so that a shift of the output circuit of FIG. 7 or the input circuit of FIG. 8 can be formed.

第 1 1図には、 この発明に係る半導体集積回路装置の一実施例のピン 配置図が示されている。 丸印で示されているのが、 外部ピンであり、 そ れらが入力信号を供給する入力端子、 出力信号が出力される出力端子及 び電源端子から構成される。 例えば黒丸は電源端子を示し、 白丸は入力 端子又は出力端子を示している。 これらのピンの中の中央部に設けられ る 1つから上記クロックが供給される。 電源端子は前記のような電源供 給列に対応した部分に適宜に設けられる。 この実施例の外部ピンは、 前 記 C C Bによりプリ ン卜配線基板等の実装基板に接続される。 FIG. 11 shows a pin of one embodiment of the semiconductor integrated circuit device according to the present invention. The layout is shown. The circles indicate external pins, which are composed of an input terminal for supplying an input signal, an output terminal for outputting an output signal, and a power supply terminal. For example, black circles indicate power terminals, and white circles indicate input or output terminals. The clock is supplied from one of the pins provided at the center of the pins. The power supply terminal is appropriately provided at a portion corresponding to the power supply line as described above. The external pins of this embodiment are connected to a mounting board such as a printed wiring board by the CCB.

上記のような論理機能を有する半導体集積回路装置においては、 入出 力ピン数力 曽加し、 多いものでは数 1 0 0 0個ものピンになってしまう 。 このように、 入出力ピン数の多い論理 L S Iにおいては、 内部論理回 路の故障診断が困難となる。 例えば、 論理し S Iのテスティングをプロ —ブ検査で行う場合、 入出力ピン （端子） の数が多いと、 端子間隔が狭 くなるため、 全端子 （パッ ド） へのプローブの正確な接触が非常に難し くなる。 特に、 上記 C C B方式の半導体集積回路装置においては、 各端 子間の距離が短いために、 全パッドへのプローブの接触が難しくなる。 上記のような論理 L S Iの診断方式として、 シリアル ·スキヤン方式 が知られている。 このシリアル 'スキャン方式は、 診断時において、 論 理 L S I内の複数のフリップフロップ回路を直列に接続することによつ て、 シフ トレジスタとして動作させる方式である。 すなわち、 診断時に は、 まず複数のフリップフ口ップがシフトレジスタとして動作するよう に接続され、 テス卜データがシフ卜レジスタを構成する各フリップフ口 ップ回路に書き込まれる。 その後、 各フリップフロップ回路は、 通常動 作時と同一の回路接続されることによって、 各フリップフロップ回路の 後段の論理回路にテストデータを供給可能にされる。 次に、 テストデー 夕が後段の論理回路に供給するように論理 L S I力動作させられる。 後段の論理回路は、 テストデータに応答して所定の論理動作を実行し 、 その結果得られたデータ （テスト結果データ） を、 後段論理回路内に ある複数のフリップフロップ回路にラッチされる。 テスト結果データは 、 前記同様にフリップフ口ップ回路をシフトレジスタとして動作するよ うに接続することによって、 論理 L S I外部に設けられたテスターへ出 力される。 In a semiconductor integrated circuit device having the above-described logic function, the number of input / output pins increases, and if the number is large, the number of pins becomes as many as 100,000. As described above, in a logic LSI having a large number of input / output pins, it is difficult to diagnose a failure in an internal logic circuit. For example, when performing logic and SI testing by probe inspection, if the number of input / output pins (terminals) is large, the spacing between the terminals will be narrow, and the probe will make accurate contact with all terminals (pads). Becomes very difficult. In particular, in the above-mentioned CCB type semiconductor integrated circuit device, it is difficult to contact the probe with all the pads because the distance between the terminals is short. As a diagnostic method of the above-described logic LSI, a serial scan method is known. The serial scan method is a method of operating as a shift register by connecting a plurality of flip-flop circuits in a logic LSI at the time of diagnosis. That is, at the time of diagnosis, first, a plurality of flip-flops are connected so as to operate as a shift register, and test data is written to each flip-flop circuit constituting the shift register. After that, each flip-flop circuit is connected to the same circuit as in the normal operation, so that test data can be supplied to the logic circuit at the subsequent stage of each flip-flop circuit. Next, the logic LSI is operated so that the test data is supplied to the subsequent logic circuit. The subsequent logic circuit performs a predetermined logic operation in response to the test data. The resulting data (test result data) is latched by a plurality of flip-flop circuits in the subsequent logic circuit. The test result data is output to a tester provided outside the logic LSI by connecting the flip-flop circuit to operate as a shift register as described above.

したがって、 上記のようなスキャン方式の診断によると、 フリップフ ロップ回路より後段の論理回路のテス卜は容易である。 し力、し、 入力回 路から最初のフリップフロップ回路までの論理回路の診断を行うには、 入力端子にプローブを当ててテスト信号を入力する必要がある。  Therefore, according to the above-described scan method diagnosis, it is easy to test a logic circuit subsequent to the flip-flop circuit. In order to diagnose the logic circuit from the input circuit to the first flip-flop circuit, it is necessary to apply a probe to the input terminal and input a test signal.

この問題を解決するために、 論理 L S Iの入力部にバウンダリ ♦スキ ヤン · フリップフロップ回路を設け、 診断時にはこのフリップフロップ 回路にテストデ一夕 （テストパターン） を保持させることによって、 プ ローブを用いた診断を不要にする方式力知られている。 アイ 'ィー 'ィ 一 .ィ一 1990 バイポーラ サーキッ ト アンド テクノロジ一 ミ 一ティ ング（IEEE 1990 Bipolar Circuit and Technology Meeting)6, 2 PP122-131 において、 ノくゥンダリ · スキャン 'フリップフロップを E C L回路と、 C M O S (相補型 M O S ) 回路と組み合わせることによって 構成する技術が開示されている。 前記第 5図の C MO Sスキャン + E C L部をこのようなバウンダリ 'スキャン 'フリップフ口ップに利用する ことができる。  To solve this problem, a boundary scan input flip-flop circuit is provided at the input of the logic LSI, and the probe is used by holding the test data (test pattern) in the flip-flop circuit during diagnosis. A method that makes diagnosis unnecessary is known. IEEE 1990 Bipolar Circuit and Technology Meeting6, 2 In PP122-131, the "unknown scan" flip-flop is connected to the ECL circuit. There is disclosed a technology configured by combining with a CMOS (complementary MOS) circuit. The CMOS scan + ECL part of FIG. 5 can be used for such a boundary “scan” flip-flop.

他の診断方式として、 ランダム · スキヤン方式が知られている。 この 診断方式は、 半導体集積回路装置内の各フリップフ口ップを、 診断時に ァドレス指定できるように構成したものであり、 これが上述のシリァル •スキヤン方式と相違する点である。  As another diagnostic method, a random scan method is known. This diagnostic method is configured so that each flip-flop in a semiconductor integrated circuit device can be designated for addressing at the time of diagnosis, which is different from the above-described serial scan method.

ランダム ·スキヤン方式において、 診断時に半導体集積回路装置内の 1つのフリップフ口ップ回路が半導体集積回路装置の外部から供給され  In the random scan method, at the time of diagnosis, one flip-flop circuit in the semiconductor integrated circuit device is supplied from outside the semiconductor integrated circuit device.

2 U T/JP99/0401 たアドレス信号に基づいて、 選択状態とされる。 そして、 その選択状態 にされたフリップフロップ回路に対するテストデ一夕の設定又はテス卜 データの読み出しが行われる。 このようなランダム 'スキャン方式に関 しては、 米国特許 4， 7 0 1， 9 2 2号公報がある。 特に制限されない が、 本願の半導体集積回路装置では、 上記バウンダリ ·スキャン ·フリ ップフ口ップとランダム 'スキヤン方式とを組み合わせた診断機能が付 加される。 すなわち、 前言己内部ゲー卜アレイにおける C M O Sスキヤン + E C L部がそれに利用される。 2 U T / JP99 / 0401 Selects the address based on the address signal. Then, the setting of the test data or the reading of the test data for the selected flip-flop circuit is performed. Such a random scan method is disclosed in US Pat. No. 4,701,922. Although not particularly limited, the semiconductor integrated circuit device of the present application is provided with a diagnostic function that combines the above-described boundary scan flip-flop with a random scan method. That is, the CMOS scan + ECL part in the internal gate array is used for it.

このような診断回路を設けた場合、 R AM部によって I 0列の一部が 欠けてしまうと、 診断回路も削除されてしまい、 上記のような診断機能 が阻害されてしまう。 し力、しな力 <ら、 本願発明では、 I 0列の規則性を 損なわないように R AM部をレイァゥ卜配置するものであるので、 上記 のような問題は生じることはない。 なお、 R AM部を設けた場合には、 それに対応した診断回路は不要であるが、 かかる診断回路はゲ一トァレ ィに対応した診断回路に診断信号が供給される中継回路として重要な意 味を持つものである。  In the case where such a diagnostic circuit is provided, if a part of the I0 column is missing by the RAM unit, the diagnostic circuit is also deleted, and the diagnostic function as described above is hindered. However, in the present invention, the RAM section is laid out so as not to impair the regularity of the I0 column, so that the above-described problem does not occur. When a RAM section is provided, a diagnostic circuit corresponding to the RAM section is not necessary. However, such a diagnostic circuit has an important meaning as a relay circuit for supplying a diagnostic signal to a diagnostic circuit corresponding to a gateway. With

この実施例では、 丸印で示されているピンのうち、 白丸で示したのが 信号用、 つまり入力端子又は出力端子とされる。 これに対して、 黒丸で 示したのがで電源端子である。 電源端子には電源 ¾E V C Cと V E Eと と力含まれる。 あるいは、 V T Tも外部端子から供給する構成とするも のであってもよい。 この実施例では、 電源端子を信号端子の周りに配置 して信号端子相互の力ップリングを防止するというシールド効果を持た せるようにするものである。 つまり、 信号端子の左右上下の隣接端子は 電源端子 V E E又は V C Cあるいは V T Tのような交流的にみると接地 電位と見做されるような直流電位が与えられる端子とされる。  In this embodiment, among the pins indicated by circles, those indicated by white circles are for signals, that is, input terminals or output terminals. On the other hand, the black circles indicate the power supply terminals. The power terminals include power sources ¾E V C C and V E E. Alternatively, VTT may be supplied from an external terminal. In this embodiment, the power supply terminals are arranged around the signal terminals so as to have a shielding effect of preventing force coupling between the signal terminals. That is, adjacent terminals on the left, right, upper and lower sides of the signal terminal are terminals to which a DC potential such as the power supply terminal VEE, VCC, or VTT, which is regarded as a ground potential when viewed in terms of AC, is applied.

上記の実施例から得られる作用効果は、 下記の通りである。 ( 1 ) 方形からなる半導体チップの 1つの辺に沿って同一間隔又は所 定間隔で形成された複数からなる入出力回路列を設け、上記入出力回路 列を除いた半導体チップ上に基本セルがァレイ状に配置されてなるゲ一 トアレイ部と、 上記入出力回路列を損なわないよう上記ゲ一トアレイ部 の任意の箇所に嵌め込まれるようにレイァゥ卜配置される記憶部とを設 けることにより、記憶回路の効率のよい回路レイァゥトを実現しつつ、 外部端子数の確保を可能にすることができるという効果が得られる。 ( 2 ) 上記入出力回路列を奇数個として上記半導体チップの中心部に クロック入力部を設け、 クロック入力部から入力されたクロックパルス を等距離を以て複数個の第 1分配回路に、 かかる第 1分配回路のそれぞ れから等距離を以て複数個からなる第 2分配回路に、 かかる第 2分配回 路のそれぞれから等距離を以て複数個からなる第 3分配回路に供給し、 上記第 1乃至第 3分配回路及び必 に応じて設けられる上記第 3分配回 路以降もそれぞれ同様に等距離を以てそれぞれに複数個の最終段の分配 回路を配置し、 力、かる分配回路を上記入出力回路列上に形成することに より、言己憶回路の効率のよい回路レイァゥトを実現しつつ、 外部端子数 の確保を可能と動作の高速化を実現することができるという効果が得ら れる。 The operational effects obtained from the above embodiment are as follows. (1) A plurality of input / output circuit rows formed at the same interval or at a predetermined interval are provided along one side of a rectangular semiconductor chip, and the basic cells are formed on the semiconductor chip excluding the above input / output circuit rows. By providing a gate array portion arranged in a layout and a storage portion arranged in a layout so as to be fitted into an arbitrary portion of the gate array portion so as not to damage the input / output circuit row, The effect is obtained that it is possible to secure the number of external terminals while realizing an efficient circuit layout of the storage circuit. (2) A clock input unit is provided at the center of the semiconductor chip with an odd number of the input / output circuit rows, and clock pulses input from the clock input unit are transmitted to a plurality of first distribution circuits at equal distances by the first distribution circuit. A plurality of second distribution circuits are provided at an equal distance from each of the distribution circuits, and a plurality of third distribution circuits are provided at an equal distance from each of the second distribution circuits. A plurality of final-stage distribution circuits are also arranged at equal distances in the distribution circuit and the third distribution circuit and the like that are provided if necessary, and the distribution circuits are arranged on the input / output circuit row. By forming them, it is possible to obtain an effect that the number of external terminals can be secured and the operation can be performed at high speed, while realizing an efficient circuit layout of the memory circuit.

( 3 ) 上記記憶部を複数のヮード線と複数のビッ卜線の交点にマトリ ックス配置されてなる複数のメモリセルとそのァドレス選択回路とから なる R AMマクロセルと、 上記 R AMマクロセルに供給するァドレス信 号、 制御信号及び入出力されるデータを処理する R AM専用論理回路と で構成することにより、 高集積化と使い勝手のよい記憶部を構成するこ とができるという効果が得られる。  (3) The above storage unit is supplied to a RAM macrocell comprising a plurality of memory cells matrix-arranged at intersections of a plurality of code lines and a plurality of bit lines, and an address selection circuit thereof, and the above-mentioned RAM macrocell. By using a RAM dedicated logic circuit for processing address signals, control signals, and input / output data, it is possible to obtain an effect that a highly integrated and easy-to-use storage unit can be configured.

( 4 ) 上記複数のビッ ト線を、上記入出力回路列と平行に配置し、上 記複数のヮード線を上記複数のビッ卜線と直交する方向に延長すること により、 言己憶データの拡張の使い勝手がよく、 R AM専用論理との間を 最短にできて高速化が可能になるという効果が得られる。 (4) The plurality of bit lines are arranged in parallel with the input / output circuit row, and the plurality of lead lines are extended in a direction orthogonal to the plurality of bit lines. As a result, there is an advantage that the usability of the expansion of the memory data is good, and the speed between the RAM and the dedicated logic can be minimized and the speed can be increased.

( 5 ) 上記 R AMマクロセルと R AM専用論理回路とにより 1つの R A Mを構成し、 記憶容量に応じて複数個の R A Mを上記半導体チップ上 に設ける構成とすることにより、 同じビッ ト幅のデータの記 1ti曽大、 同 じデー夕数でビッ 卜幅の整数倍の拡張の両方を実現できるという効果が 得られる。  (5) One RAM is configured by the RAM macro cell and the RAM dedicated logic circuit, and a plurality of RAMs are provided on the semiconductor chip according to the storage capacity, so that data having the same bit width can be obtained. Note that 1ti Sodai has the effect of being able to achieve both the extension of the integer multiple of the bit width with the same number of days.

( 6 ) 上記入出力回路列には、 入力回路、 出力回路び上記クロック分 配回路の他に、 ゲートアレイ部に形成される論理回路用の診断回路を設 けることにより、 R AM部の有無にかかわらずに診断回路において所期 の動作を行わせることができるという効果が得られる。  (6) In addition to the input and output circuits and the above-mentioned clock distribution circuit, a diagnostic circuit for the logic circuit formed in the gate array section is provided in the above-mentioned input / output circuit row to determine whether the RAM section Regardless of this, the effect is obtained that the desired operation can be performed in the diagnostic circuit.

( 7 ) 上記ゲ一卜アレイ部を構成する基本セルは、 C M O Sスキャン 回路を備えるものであり、 上記診断回路との組み合わせよりゲ一トァレ ィ部のテストを用意に行えるという効果が得られる。  (7) The basic cell constituting the gate array section has a CMOS scanning circuit, and the effect of being able to easily perform a test of the gate section can be obtained by combination with the diagnostic circuit.

( 8 ) 上記半導体チップ上には、 上記入出力回路列に設けられる入力 回路と出力回路と対応した入力端子又は出力端子が C C Bにより構成さ れるものとすることにより、 高速化と多ピン化を実現することができる という効果が得られる。  (8) On the semiconductor chip, input terminals and output terminals corresponding to the input and output circuits provided in the input / output circuit row are constituted by CCBs, thereby increasing the speed and increasing the number of pins. The effect is that it can be realized.

( 9 ) 上記 C C Bは、 上記半導体チップ上に信号用 C C Bと電源用 C C Bとがマトリックス配置され、 上記信号用 C C Bにはそれに隣接して 上言己電源用 C C Bが設ける構成とすることにより、 信号端子相互の力ッ プリングを防止することができるという効果が得られる。 以上本発明者よりなされた発明を実施例に基づき具体的に説明したが 、 本願発明は前記実施例に限定されるものではなく、 その要旨を逸脱し ない範囲で種々変更可能であることはいうまでもない。 例えば、 I〇列 14 は、 1 7個として、 各分配回路が次段の 4個ずつの分配回路にクロック パルスを供給するようにしてもよい。 このように I 0列の数は奇数とし て、 中心部にクロック入力回路を設けて、 そこから等距離で分配回路を 設けるようにする構成であれば何であってもよい。 メモリブロックとし ては RAMの他に、 ROMマクロセルを用意しておいて、 これも RAM マクロセルと同様に扱うようにしてもよい。 さらに、 論理ブロックも演 算器等のような特定機能を持つ回路をマクロセル化して、 上記 RAM又 は ROMマクロセルと同様に扱うようにしてもよい。 産業上の利用可肯 ¾ (9) The CCB is configured such that a signal CCB and a power supply CCB are arranged in a matrix on the semiconductor chip, and the signal CCB is provided adjacent to the signal CCB. The effect is obtained that mutual coupling of terminals can be prevented. Although the invention made by the inventor has been specifically described based on the embodiment, the invention of the present application is not limited to the embodiment, and it can be said that various modifications can be made without departing from the gist of the invention. Not even. For example, column I〇 The number 14 may be 17 and each distribution circuit may supply clock pulses to the next four distribution circuits. In this way, the number of I0 columns may be odd, and any configuration may be used as long as a clock input circuit is provided at the center and a distribution circuit is provided equidistant therefrom. A ROM macrocell may be prepared as a memory block in addition to the RAM, and this may be handled in the same manner as the RAM macrocell. Further, the logic block may be configured such that a circuit having a specific function, such as an arithmetic unit, is formed into a macro cell, and the logic block is handled in the same manner as the RAM or ROM macro cell. Industrial use 肯

この発明は、 この発明に係る半導体集積回路装置は、 ゲートアレイを 下地にしてメモリプロックが搭載されてなる特定用途向の各種半導体集 積回路装置等に広く利用できる。 この場合、 ゲートアレイは CMOS構 成、 CMOS回路とバイポーラ型トランジスタとを組み合わせたもの、 あるいは ECLゲートアレイ、 TTLゲートアレイ等種々の実施形態を 採ることができる。  INDUSTRIAL APPLICABILITY The semiconductor integrated circuit device according to the present invention can be widely used for various types of semiconductor integrated circuit devices for a specific application having a memory block mounted on a gate array as a base. In this case, the gate array can adopt various embodiments such as a CMOS configuration, a combination of a CMOS circuit and a bipolar transistor, an ECL gate array, and a TTL gate array.

Claims

請 求 の 範 囲 The scope of the claims

1 . 方形からなる半導体チップの 1つの辺に沿つて同一間隔で形成され た複数からなる入出力回路列と、  1. A plurality of input / output circuit rows formed at equal intervals along one side of a rectangular semiconductor chip;

上記入出力回路列を除いた半導体チップ上に形成され、 基本セルが アレイ状に配置されてなるゲ一卜アレイ部と、  A gate array portion formed on the semiconductor chip except for the input / output circuit row and having basic cells arranged in an array;

上記入出力回路列を損なわないよう上記ゲ一トァレイ部の任意の箇 所に嵌め込まれるようにレイアウト配置される記憶部とを備えてなるこ とを特徴とする半導体集積回路装置。  A semiconductor integrated circuit device comprising: a storage unit laid out so as to be fitted into an arbitrary portion of the gate array unit so as not to damage the input / output circuit row.

2 . 請求の範囲第 1項において、  2. In Claim 1,

上記入出力回路列は奇数個からなり、  The input / output circuit row is composed of an odd number,

上記半導体チップの中心部に設けられたクロック入力部と、 ク口ック入力部から入力されたク口ックパルスが等距離を以て配置 される複数個からなる第 1分配回路と、  A clock input unit provided at the center of the semiconductor chip, and a first distribution circuit composed of a plurality of clock pulses input from the clock input unit and arranged at equal distances;

上記複数個からなる第 1分配回路のそれぞれから等距離を以て配置 される複数個からなる第 2分配回路と、  A plurality of second distribution circuits arranged equidistant from each of the plurality of first distribution circuits;

上言己複数個からなる第 2分配回路のそれぞれから等距離を以て配置 される複数個からなる第 3分配回路とを含み、  A plurality of third distribution circuits arranged equidistant from each of the plurality of second distribution circuits,

上記第 1乃至第 3分配回路及び必要に応じて設けられる上記第 3分 配回路以降もそれぞれ同様に等距離を以てそれぞれに配置されてなる複 数個の最終段の分配回路は、 上記入出力回路列上に形成されるものであ ることを特徴とする半導体集積回路装置。  The first to third distribution circuits and the third and subsequent distribution circuits provided as necessary are also arranged at the same distance from each other. A semiconductor integrated circuit device formed on a column.

3 . 請求の範囲第 2項において、  3. In Claim 2,

記憶部はスタティ ック型 R AMであり、  The storage unit is a static RAM,

複数のヮード線と複数のビッ 卜線の交点にマトリックス配置されて なる複数のメモリセルとそのァドレス選択回路とからなる R AMマクロ セルと、 上記 RAMマクロセルに供給するァドレス信号、 制御信号及び入出 力されるデータを処理する RAM専用論理回路とからなることを特徴と する半導体集積回路装置。 A RAM macro cell comprising a plurality of memory cells arranged in a matrix at intersections of a plurality of read lines and a plurality of bit lines, and an address selection circuit therefor; A semiconductor integrated circuit device comprising: a logic signal dedicated to a RAM for processing an address signal, a control signal, and input / output data supplied to the RAM macrocell.

4. 請求の範囲第 3項において、  4. In Claim 3,

上記複数のビット線は、上記入出力回路列と平行に配置され、 上記複数のヮ一ド線は、 上記複数のビッ卜線と直交する方向に延長 されるものであることを特徴とする半導体集積回路装置。  The semiconductor device, wherein the plurality of bit lines are arranged in parallel with the input / output circuit column, and the plurality of pad lines extend in a direction orthogonal to the plurality of bit lines. Integrated circuit device.

5. 請求の範囲第 3項において、  5. In Claim 3,

上記 RAMマクロセルと RAM専用論理回路とから 1つの RAMが 構成され、 記憶容量に応じて複数個の RAMカ让記半導体チップ上に設 けられるものであることを特徴とする半導体集積回路装置。  A semiconductor integrated circuit device, wherein one RAM is constituted by the RAM macro cell and the RAM-dedicated logic circuit, and is provided on a plurality of RAM chips according to the storage capacity.

6. 請求の範囲第 2項において、  6. In claim 2,

上記入出力回路列には、 入力回路、 出力回路び上記クロック分配回 路の他に、 ゲー卜アレイ部に形成される論理回路用の診断回路が設けら れるものであることを特徴とする半導体集積回路装置。  A semiconductor circuit characterized in that, in addition to the input circuit, the output circuit, and the clock distribution circuit, a diagnostic circuit for a logic circuit formed in a gate array unit is provided in the input / output circuit row. Integrated circuit device.

7. 請求の範囲第 4項において、  7. In claim 4,

上記ゲー卜アレイ部を構成する基本セルは、 CMOSスキヤン回路 を備えるものであり、上記診断回路との組み合わせより、 ゲートアレイ 部のテス卜が実施されるものであることを特徵とする半導体集積回路装 置。  The semiconductor integrated circuit is characterized in that the basic cells constituting the gate array section are provided with a CMOS scan circuit, and the gate array section is tested in combination with the diagnostic circuit. Equipment.

8. 請求の範囲第 1項において、  8. In Claim 1,

上記半導体チップ上には、 上記入出力回路列に設けられる入力回路 と出力回路と対応した入力端子又は出力端子が C C Bにより構成される ものであることを特徴とする半導体集積回路装置。  A semiconductor integrated circuit device, wherein an input terminal or an output terminal corresponding to an input circuit and an output circuit provided in the input / output circuit row is constituted by CCB on the semiconductor chip.

9. 請求の範囲第 8項において、 9. In claim 8,

上記 C C Bは、上記半導体チップ上に信号用 C C Bと電源用 C C B とがマ卜リックス配置されるものであり、 The CCB is a signal CCB and a power CCB on the semiconductor chip. And are arranged in matrix,

上記信号用 C C Bには、 それに隣接して上記電源用 C C Bが設けら れるものであることを特徴とする半導体集積回路装置。  A semiconductor integrated circuit device, characterized in that the signal CCB is provided with the power supply CCB adjacent thereto.

10. 主面を有する半導体チップと、 10. a semiconductor chip having a main surface;

それぞれが平行するように上記主面に配置された複数の入出力回路 列と、  A plurality of input / output circuit rows arranged on the main surface so as to be parallel to each other;

上記主面に配置された記憶回路部とを有し、  Having a storage circuit portion disposed on the main surface,

上記記憶回路部は、上記複数の入出力回路列と平行に配置され た複数のデータ線を有することを特徴とする半導体集積回路装置。  The semiconductor integrated circuit device, wherein the storage circuit section includes a plurality of data lines arranged in parallel with the plurality of input / output circuit columns.

11. 請求の範囲第 10において、 11. In Claim 10,

上記記憶回路部は、 さらに、上記複数の入出力回路列と垂直に配置 された複数のヮ一ド線を有することを特徴とする半導体集積回路装置。  The semiconductor integrated circuit device, wherein the storage circuit unit further includes a plurality of gate lines arranged perpendicular to the plurality of input / output circuit columns.

12. 請求の範囲第 10において、 12. In Claim 10,

上記半導体チップは、 四辺形とされ、上記半導体チップの 1辺と上記 複数の入出力回路列とは、 平行に配置されることを特徴とする半導体集  The semiconductor chip has a quadrilateral shape, and one side of the semiconductor chip and the plurality of input / output circuit rows are arranged in parallel.

13. 請求の範囲第 10において、 13. In Claim 10,

上言己複数の入出力回路列は、奇数列とされ、  The input / output circuit rows are odd rows,

上記複数の入出力回路列の間隔は、 等しくされ、  The intervals between the plurality of input / output circuit rows are made equal,

上記複数の入出力回路列は、 さらに選択的に設けられた入力回路、 出力回路及びク口ック供給のための分配回路を含むことを特徴とする半  The plurality of input / output circuit rows further include an input circuit, an output circuit, and a distribution circuit for supplying power, which are selectively provided.

14. 請求の範囲第 13において、 14. In Claim 13,

上記複数の入出力回路列は、 さらに電源発生回路と診断回路とを含 むことを特徴とする半導体集積回路装置。  The semiconductor integrated circuit device, wherein the plurality of input / output circuit rows further include a power generation circuit and a diagnostic circuit.

15. 主面を有する半導体チップと、 それぞれが平行するように上記主面に配置された複数の入出力回路 列と、 15. a semiconductor chip having a main surface; A plurality of input / output circuit rows arranged on the main surface so as to be parallel to each other;

上記主面に配置された記憶回路部と、  A storage circuit unit disposed on the main surface,

上記入出力回路列の形成領域及び上記記憶回路部の形成領域以外の 上記主面上に形成された論理回路部とを有し、  A logic circuit portion formed on the main surface other than the formation region of the input / output circuit row and the formation region of the storage circuit portion,

上記記憶回路部は、上記複数の入出力回路列と垂直方向に配置 された複数のヮ一ド線を有することを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device, wherein the storage circuit section has a plurality of lead lines arranged in a direction perpendicular to the plurality of input / output circuit columns.

16. 請求の範囲第 15において、 16. In Claim 15,

上記記憶回路部は、 さらに、 上記複数の入出力回路列と平行方向に 配置された複数のデータ線を有することを特徴とする半導体集積回路装 置。  The semiconductor integrated circuit device, wherein the storage circuit unit further includes a plurality of data lines arranged in a direction parallel to the plurality of input / output circuit columns.

17. 請求の範囲第 15において、  17. In Claim 15,

上記複数の入出力回路列の間隔は、 等しくされ、  The intervals between the plurality of input / output circuit rows are made equal,

上言己複数の入出力回路列は、 さらに選択的に設けられた入力回路、 出力回路及びク口ック供給のための分配回路を含むことを特徴とする半 導体集積回路装置。  The semiconductor integrated circuit device according to claim 1, wherein the plurality of input / output circuit rows further include an input circuit, an output circuit, and a distribution circuit for supplying power.

18. 請求の範囲第 17において、  18. In Claim 17,

上記複数の入出力回路列は、 さらに上記論理回路部の為の電源発生 回路と、 上記論理回路部の為の診断回路とを含むことを特徴とする半導 体集積回路装置。  The semiconductor integrated circuit device, wherein the plurality of input / output circuit rows further include a power supply generation circuit for the logic circuit unit and a diagnostic circuit for the logic circuit unit.