JPH0293917A - Clock distributing circuit - Google Patents
Clock distributing circuitInfo
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- JPH0293917A JPH0293917A JP63246942A JP24694288A JPH0293917A JP H0293917 A JPH0293917 A JP H0293917A JP 63246942 A JP63246942 A JP 63246942A JP 24694288 A JP24694288 A JP 24694288A JP H0293917 A JPH0293917 A JP H0293917A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明拡大規模集積回路ｌこおけるクロック分配回路に
関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a clock distribution circuit in an expanded scale integrated circuit.
（従来の技術）
従来の集積回路におけるクロック分配回路は、通常のゲ
ートアレイのセルを使用し、自動配置配線により実現し
たり１強制配置配線により実現したすしていた。(Prior Art) A clock distribution circuit in a conventional integrated circuit uses cells of a normal gate array and has been realized by automatic placement and routing or one forced placement and routing.
（発明が解決しようとする課題）
従来のクロック分配回路の実現方法ではこのようｌこゲ
ートアレイ等１通常のゲート全使用しているので、任意
の連動能力を育するクロック分配ゲート全作ることがで
きず、クロックの遅延時間および遅延時間のバラツキが
大きいという欠点があった。(Problem to be Solved by the Invention) Since the conventional method for realizing a clock distribution circuit uses all the normal gates such as gate arrays, it is not possible to create all the clock distribution gates that can develop arbitrary interlocking capabilities. However, there was a drawback that the clock delay time and the variation in delay time were large.
また、クロックを分配する際、クロックドライバが分散
して配置され、クロック配線全迂回させてクロックトラ
イバに接続する構成となるので１分布定数系回路が形成
され、各ゲートアレイ間へのクロックの遅延時間に差が
生じるという欠点があった。In addition, when distributing clocks, the clock drivers are distributed and the clock wiring is all detoured and connected to the clock driver, so a single distributed constant circuit is formed and the clock is distributed between each gate array. There was a drawback that there was a difference in delay time.
さらに、クロック分配ゲートの位置を基皐に等長のクロ
ック配線上行なわなければならないので遠回りのクロッ
ク配線をする必要があり、等長クロック配線を作り難い
。Furthermore, since the clock distribution gates must be placed on clock wiring lines of equal length based on the position of the clock distribution gate, it is necessary to route the clock wiring in a detour, making it difficult to create clock wiring lines of equal length.
本発明の目的は上記欠点を解決するもので。The object of the present invention is to overcome the above-mentioned drawbacks.
各ゲートアレイｔこ供給されるクロックに生ずる遅延時
間およびそのバラツキ奮小さくでき、かつ容易にクロッ
ク配線を作成できる任意の駆動能力を有するクロック分
配回路を提供することにある。It is an object of the present invention to provide a clock distribution circuit having an arbitrary driving capability, which can greatly reduce the delay time and variation thereof caused in clocks supplied to each gate array, and can easily create clock wiring.
（ａ題ｔＳ決するための手段）
前記目的を達成するため番こ本発明番こよるクロック分
配回路は複数のＸ方向およびＸ方向のバスにより区切ら
れ之複数のゲートアレイから構成された集積回路ζこお
いて、前記各ゲートアレイ内に、各ゲートアレイ内フリ
ップ７０ツブにクロックを分配する第１のクロック分配
ゲート群を設け、前記Ｘ方向およびＸ方向バスの交点で
あって、隣接した４つの前記各ゲートアレイの第１のク
ロック分配ゲート群までそれぞれ同じ距離になる地点に
配置し、前記６第１のクロック分配ゲート群ｌこクロッ
クを分配する第２のクロック分配ゲート群を設けて構成
しである。(Means for solving the problem) In order to achieve the above object, the clock distribution circuit according to the present invention is an integrated circuit composed of a plurality of X-direction buses and a plurality of gate arrays separated by a plurality of X-direction buses. In this case, a first clock distribution gate group is provided in each gate array for distributing clocks to the flip 70 blocks in each gate array, and a first clock distribution gate group is provided in each of the gate arrays, and a first clock distribution gate group is provided at the intersection of the X direction and the A second clock distribution gate group is arranged at the same distance from the first clock distribution gate group of each of the gate arrays and distributes clocks to the six first clock distribution gate groups. It is.
（実施例］ 以下１図面全参照して本発明をさらに詳しく説明する。(Example] The present invention will be described in more detail below with reference to one drawing.
第１図は本発明によるクロック分配回路の一実施例を示
す外観因である。第２図は第１図の構成のクロック分配
回路の回路図である。第１図および第２図に用いている
記号は同じ構成部分には同一記号を付しである。FIG. 1 is an external view showing an embodiment of a clock distribution circuit according to the present invention. FIG. 2 is a circuit diagram of a clock distribution circuit having the configuration shown in FIG. 1. The same symbols used in FIGS. 1 and 2 refer to the same components.
集積回路ｌは複数の電源用配線により構成されるバス６
により区切られ九ゲートアレイ２−１〜２−１６から構
成されている。The integrated circuit l has a bus 6 composed of a plurality of power supply wirings.
The gate array is divided into nine gate arrays 2-1 to 2-16.
ゲートアレイ２−１内のフリップ７０ツブ２１−１１．
２１−１２には当該ゲートアレイ２−１内に設けられた
第１のクロック分配ゲート群２１からクロック配線２１
−１により分配される。他のゲートアレイ内２−２〜２
−４にも同様に第１のクロック分配ゲート群２２〜２４
が設けられ、各ゲートアレイ２−１〜２−４内の７リツ
プフロツプに対して各々クロックが分配される。Flip 70 knob 21-11 in gate array 2-1.
21-12 includes clock wiring 21 from the first clock distribution gate group 21 provided in the gate array 2-1.
-1. In other gate arrays 2-2~2
-4 also includes the first clock distribution gate group 22 to 24.
A clock is distributed to each of the seven lip-flops in each gate array 2-1 to 2-4.
この４つのゲートアレイ２−１〜２−４ｔ−区切るバス
６の交点に第２のクロック分配ゲート群３１を配置し、
６第１のクロック分配ゲート群２１〜２４着で等長のク
ロック配線３１−１〜３１−４によりクロックを分配す
る。他の隣接する４つのゲートアレイの組についても同
様に第２のクロック分配ゲート群３２〜３４が設けられ
ている。A second clock distribution gate group 31 is arranged at the intersection of the buses 6 dividing these four gate arrays 2-1 to 2-4t,
6. A clock is distributed by clock wiring lines 31-1 to 31-4 of equal length at the first clock distribution gate group 21 to 24. Similarly, second clock distribution gate groups 32 to 34 are provided for the other four adjacent gate array sets.
そして第２のクロック分配ゲート群３１〜３４の中央に
あるバス６の下に第３のクロック分配ゲート群４１を配
置し、それぞれ第２のクロック分配ゲート群３１〜３４
まで同じ長さのクロック配線４１−１〜４ｌ−４ｉこよ
ジクロツク全分配する。A third clock distribution gate group 41 is arranged below the bus 6 in the center of the second clock distribution gate group 31-34, and
The clock lines 41-1 to 4l-4i of the same length are all distributed.
第３のクロック分配ゲート群４１には集積回路１のクロ
ック入力端子５１に接続されているクロック配線５１−
１１こよりクロックが供給される。The third clock distribution gate group 41 has a clock wiring 51- connected to the clock input terminal 51 of the integrated circuit 1.
A clock is supplied from 11.
このような構成を採ることにより、各ゲートアレイ２−
１〜２−４内のフリップフロップｌこは短い線長のクロ
ック配線を介して第４のクロック分配ゲート２１〜２４
によりクロックが分配されるので、クロックの遅延時間
を小さくでき、ま念各ゲートアレイ間の遅延時間の差を
小さくできる。By adopting such a configuration, each gate array 2-
The flip-flops in 1 to 2-4 are connected to the fourth clock distribution gates 21 to 24 via clock wiring with a short line length.
Since the clock is distributed by the gate array, the clock delay time can be reduced, and the difference in delay time between each gate array can be reduced.
第２のクロック分配ゲート群３１〜３４から６第１のク
ロック分配ゲート２１〜２４４での距離が等しいため、
等長のクロック配線３１−１〜３１−４が簡単にでき、
かつ負荷ゲートとなる第１のクロック分配ゲート群２１
〜２４が集中して配置されているｔめ各群の負荷ゲート
間の距離が短かくなり遅延時間の差が発生しない。Since the distances from the second clock distribution gate group 31 to 34 to the six first clock distribution gates 21 to 244 are equal,
Clock wiring 31-1 to 31-4 of equal length can be easily created,
and a first clock distribution gate group 21 serving as a load gate.
24 are arranged in a concentrated manner, the distance between the load gates of each group becomes short, and no difference in delay time occurs.
同様に第３のクロック分配ゲート群４１から６第２のク
ロック分配ゲート３１〜３４″！での距離が等しいため
等長のクロック配線４１−１〜４１−４が簡単にでき、
かつ負荷ゲートとなる第２のクロック分配ゲート３１〜
３４が集中して配置されているため各群の負荷ゲート間
の距離が■〈遅延時間の差が発生しない。Similarly, since the distances from the third clock distribution gate group 41 to 6 second clock distribution gates 31 to 34''! are equal, clock wiring lines 41-1 to 41-4 of equal length can be easily created.
and a second clock distribution gate 31 to serve as a load gate.
34 are arranged in a concentrated manner, the distance between the load gates of each group is small. Differences in delay time do not occur.
さらに第３のクロック分配ゲート群４１についても集中
した負荷ゲートから構成されているため負荷間の距離が
殻かぐ遅延時間の差が生じることはない。Furthermore, since the third clock distribution gate group 41 is also composed of concentrated load gates, there will be no difference in delay time caused by the distance between the loads.
この実施例では第１〜第３のクロック分配ゲート群の配
置ケバス下としたが最も近いゲートアレイの一部であっ
ても良い。In this embodiment, the first to third clock distribution gate groups are arranged under the groove, but they may be placed in a part of the nearest gate array.
第１〜第３のクロック分配ゲート群の位置が固定してい
るため駆動能力の大きいゲートを集積回路Ｉこ組み込ん
でおくことができる。Since the positions of the first to third clock distribution gate groups are fixed, gates with large driving capability can be incorporated into the integrated circuit I.
（発明の効果）
以上、説明しｔようｌこ本発明によれば、各ゲートアレ
イに対し１等長のクロック配線を実現でき、かつ負荷ゲ
ー）ｋ集中化した構成であるので、各ゲートアレイに供
給されるクロックに遅延時間の差が生じないという効果
がある。(Effects of the Invention) As explained above, according to the present invention, clock wiring of equal length can be realized for each gate array, and since the load gate is concentrated, each gate array This has the effect that there is no difference in delay time between the clocks supplied to the clocks.
また、駆動能力の高いゲートアレイできるので、クロッ
ク分配のための遅延時間およびバラツキを小さくできる
という効果もある。Furthermore, since a gate array with high driving ability can be obtained, there is an effect that delay time and variation in clock distribution can be reduced.
第１図は本発明ｌこよるクロック分配回路の一実施例を
示す外観向、第２図は第１図の回路の実施例を示す回路
図である。
ｌ・・・集積回路
２−１〜２−４・・・ゲートアレイ
６・・・バス
２１−１１〜２１−１２・・・フリップフロップ２１−
１．３１−１〜３１−４．４１−１〜４１−４．５１−
１・・・クロック配線
２１〜２４・・・第１のクロック分配ゲート群３１〜３
４・・・第２のクロック分配ゲート群４１・・・第３の
クロック分配ゲート
５１・・・クロック入力端子
メ・１図FIG. 1 is an external view showing an embodiment of a clock distribution circuit according to the present invention, and FIG. 2 is a circuit diagram showing an embodiment of the circuit of FIG. l...Integrated circuits 2-1 to 2-4...Gate array 6...Bus 21-11 to 21-12...Flip-flop 21-
1.31-1~31-4.41-1~41-4.51-
1... Clock wiring 21-24... First clock distribution gate group 31-3
4...Second clock distribution gate group 41...Third clock distribution gate 51...Clock input terminal 1.
Claims (2)
た複数のゲートアレイから構成された集積回路において
、前記各ゲートアレイ内に、各ゲートアレイ内フリップ
フロップにクロックを分配する第１のクロック分配ゲー
ト群を設け、前記Ｘ方向およびＹ方向バスの交点であつ
て、隣接した４つの前記各ゲートアレイの第１のクロッ
ク分配ゲート群までそれぞれ同じ距離になる地点に配置
し、前記各第１のクロック分配ゲート群にクロックを分
配する第２のクロック分配ゲート群を設けたことを特徴
とするクロック分配回路。(1) In an integrated circuit composed of a plurality of gate arrays separated by a plurality of X-direction and Y-direction buses, a first clock that distributes a clock to flip-flops in each gate array in each gate array. A group of distribution gates is provided, and is arranged at the intersection of the X-direction and Y-direction buses at a point that is the same distance from the first clock distribution gate group of each of the four adjacent gate arrays, and A clock distribution circuit comprising a second clock distribution gate group for distributing a clock to the clock distribution gate groups.
第２のクロック分配ゲート群の中央に位置するバス下に
配置され、前記各第２のクロック分配ゲート群にクロッ
クを分配する第３のクロック分配ゲート群を設けたこと
を特徴とするクロック分配回路。(2) In claim 1, a third clock distribution gate disposed under a bus located at the center of the plurality of second clock distribution gate groups and distributing clocks to each of the second clock distribution gate groups. 1. A clock distribution circuit comprising a group of clock distribution gates.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246942A JP2676826B2 (en) | 1988-09-30 | 1988-09-30 | Clock distribution circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246942A JP2676826B2 (en) | 1988-09-30 | 1988-09-30 | Clock distribution circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0293917A true JPH0293917A (en) | 1990-04-04 |
| JP2676826B2 JP2676826B2 (en) | 1997-11-17 |
Family
ID=17156035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246942A Expired - Lifetime JP2676826B2 (en) | 1988-09-30 | 1988-09-30 | Clock distribution circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2676826B2 (en) |
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-
1988
- 1988-09-30 JP JP63246942A patent/JP2676826B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2676826B2 (en) | 1997-11-17 |
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