WO2000077859A1 - Semiconductor device - Google Patents

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WO2000077859A1
WO2000077859A1 PCT/JP2000/003884 JP0003884W WO0077859A1 WO 2000077859 A1 WO2000077859 A1 WO 2000077859A1 JP 0003884 W JP0003884 W JP 0003884W WO 0077859 A1 WO0077859 A1 WO 0077859A1
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WO
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unit cell
region
semiconductor
conductivity type
semiconductor layer
Prior art date
Application number
PCT/JP2000/003884
Other languages
French (fr)
Japanese (ja)
Inventor
Kyoko Hirata
Hiroshi Shimomura
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Filing date
Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present invention relates to a semiconductor device.
  • the present invention relates to a high-performance semiconductor device including a diode element having a small occupied area.
  • CMOS circuits complementary electric field transistor circuits
  • the performance of the analog CMOS circuit is often determined by the performance of the analog CMOS circuit, and therefore, the design of a high-performance analog circuit is very important.
  • a reference voltage circuit using a band gap reference is used in the LSI instead of a reference voltage circuit using a Zener diode.
  • a band gap reference circuit including a diode using a PN junction of a MOS transistor is used from the viewpoint of manufacturing cost and the possibility of realization using the same process as a digital circuit block. ing.
  • the chip area of the LSI is required to be reduced, the chip area of the system LSI is also required to be reduced, and the miniaturization of the analog / digital hybrid LSI is being promoted.
  • the analog circuit is difficult to reduce the area of the analog circuit, because variations and temperature dependence must be considered.
  • FIG. 15 (a) schematically shows the top surface of the diode element 1000
  • FIG. 15 (b) schematically shows a cross section of the diode element 1000 along the line bb in FIG. 15 (a). Is shown.
  • Diode element 1000 has a structure that can be relatively easily manufactured using a CMOS process, and includes a P + diffusion region 122 formed in the center of N-type region (NW) 130 and a P + diffusion region 122.
  • An element isolation region oxide film (oxide film for element isolation) 132 surrounding the outer periphery of the semiconductor device and an N + diffusion region 112 surrounding the outer periphery of the element isolation region oxide film 132 are provided.
  • a P-well region (PW) 136 is formed around the N-well region 130, and an element isolation region oxide film located around the N + diffusion region 1 12 is formed in the P-well region (PW) 136.
  • a P + diffusion region 134 is formed so as to surround 132.
  • the P + diffusion region 122 and the N + diffusion region 112 are formed in the N-type region 130, and a PN junction is formed at the junction surface between the P + diffusion region 122 and the N-type region 130. Is used as an anode, and the N + diffusion region 112 is used as a force source to form a diode.
  • diode element 1000 since one diode is formed by a pair of PN junctions, the larger the area of the PN junction (that is, the area of the bottom surface of P + diffusion region 122), the more the current capability of diode element 1000 becomes. growing.
  • the electric resistance of the N Ueru region 130 is relatively high Therefore, a parasitic resistance 1400 exists in the N-type region 130.
  • the parasitic resistance 140 is connected in series to a diode formed by a PN junction between the bottom of the P + diffusion region 122 and the N-type well region 130. Therefore, the parasitic resistance 140 of the N-type region 130 causes a voltage drop in the diode, and as a result, the current capability of the diode element 100 is reduced.
  • the size of the P + diffusion region 122 that defines the bottom surface area of the P + diffusion region 122 and the parasitic resistance is determined, and the layout design is performed. .
  • the size of the P + diffusion region 122 located at the center of the N-type well region 130 must be increased.
  • the distance from the center of the diffusion region 1 2 2 to the N + diffusion region 1 1 2 increases.
  • the parasitic resistance 140 of the N-pole region 130 increases.
  • the parasitic resistance 140 reduces the current capability of the diode device 1000, so that it is necessary to further increase the size of the P + diffusion region 122 in order to obtain a desired current capability. This hinders area reduction.
  • the phenomenon that the parasitic resistance 140 reduces the current capability of the diode element 100 becomes more pronounced as the diode current (ID) increases. Therefore, this phenomenon is particularly problematic when a relatively large amount of current flows through the diode element 100 having a constant P + diffusion region size of 124.
  • the present invention has been made in view of the above points, and a main object of the present invention is to provide a semiconductor device including a diode element having high performance and a small occupation area. Disclosure of the invention
  • a semiconductor device includes: a first conductivity type semiconductor layer; a first conductivity type first semiconductor region formed in the first conductivity type semiconductor layer; At least one first unit cell having a contact region for electrically connecting the second conductivity type; and a second conductivity type second semiconductor region formed in the first conductivity type semiconductor layer; A contact region for electrically connecting the second semiconductor region and a wiring; And at least one second unit cell having the formula: wherein the first unit cell and the second unit cell cooperate to function as a diode element.
  • the at least one first unit cell is a plurality of first unit cells
  • the at least one second unit cell is a plurality of second unit cells (the first semiconductor cell). It is preferable that the size defining the size of each of the region and the second semiconductor region is substantially the same as the minimum size allowed in the design rule of the semiconductor device.
  • Each of the first semiconductor region and the second semiconductor region preferably has a substantially square shape when viewed from a normal direction.
  • first unit cells and the second unit cells are arranged in a checkered pattern in the semiconductor layer of the first conductivity type.
  • the first unit cell and the second unit cell are arranged at a predetermined interval from each other in the well region, and the first unit cell in the semiconductor layer of the first conductivity type is provided.
  • a gate electrode structure having at least an insulating layer formed on the cell region and a conductive layer formed on the insulating layer is formed on an inter-cell region located between the first cell and the second unit cell. Have been.
  • the semiconductor device further includes a gate wiring electrically connected to the gate electrode structure.
  • a plurality of the second unit cells are formed in the first semiconductor region of one first unit cell.
  • the semiconductor device further includes a semiconductor layer of the second conductivity type, and the semiconductor layer of the first conductivity type is formed on the semiconductor layer of the second conductivity type.
  • the first unit cell formed in the semiconductor layer of the first conductivity type is used as a base, the second unit cell is used as an emitter, and the semiconductor layer of the second conductivity type is used. Is the collector.
  • the semiconductor layer of the second conductivity type is a semiconductor substrate, and the semiconductor layer of the first conductivity type is a well region formed in the semiconductor substrate.
  • the first conductivity type semiconductor layer is formed on an insulating layer.
  • the apparatus further includes an analog circuit section and a digital circuit section,
  • the diode element is formed in an analog circuit section, and the analog circuit section and the digital circuit section are manufactured by a CMOS process.
  • a first unit cell and a second unit cell are provided, and the first unit cell and the second unit cell constitute a diode element. For this reason, the first semiconductor region of the first conductivity type of the first unit cell and the second semiconductor region of the second conductivity type of the second unit cell can be arranged close to each other. The distance between force swords can be reduced.
  • the parasitic resistance of the semiconductor layer of the first conductivity type can be reduced, so that it is possible to provide a high-performance semiconductor device including a diode element having a small occupied area.
  • the current capacity of the diode element can be increased by increasing the PN junction area.
  • each of the first semiconductor region and the second semiconductor region has a substantially square shape, it is possible to most efficiently arrange the first unit cells and the second unit cells in a predetermined design rule. In addition, when the first unit cells and the second unit cells are arranged in a checkered pattern, the parasitic resistance of the semiconductor layer of the first conductivity type can be more effectively reduced.
  • a gate electrode structure When a gate electrode structure is formed on an inter-cell region located between the first unit cell and the second unit cell, an element isolation region is formed between the first unit cell and the second unit cell. Since it is not necessary to provide the PN junction surface, the outer peripheral surface of the second unit cell can be used as the PN junction surface. Therefore, the PN junction area can be further increased without increasing the element area of the diode element.
  • a gate wiring electrically connected to the gate electrode structure is further formed, it is possible to change the characteristics of the diode element by applying an independent voltage to the gate wiring.
  • the distance between the anode and the power source can be reduced, so that the parasitic resistance of the semiconductor layer of the first conductivity type can be reduced.
  • the first conductivity type semiconductor layer is formed, for example, on the second conductivity type semiconductor layer.
  • the second unit cell is used as an emitter, and the semiconductor layer of the second conductivity type is used as a collector, the first unit cell and the second unit cell are used.
  • a bipolar transistor element can be configured. Also in this configuration, since the parasitic resistance of the semiconductor layer of the first conductivity type is reduced, it is possible to provide a bipolar transistor having improved current capability.
  • the semiconductor layer of the first conductivity type can be a peg region formed on the semiconductor substrate. Further, the first conductivity type semiconductor layer may be formed on an insulating layer (or an insulating substrate).
  • the diode element formed by the first unit cell and the second unit cell is formed, for example, in an analog circuit section, and preferably has a configuration that can be manufactured using a CMOS process. . BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1A schematically shows the top surface of a diode element 100 included in the semiconductor device according to the first embodiment
  • FIG. 1B is a line bb ′ in FIG. 1A
  • 2 schematically shows a cross section of the diode element 100 along the line.
  • FIG. 2A to 2E are process cross-sectional views for explaining a method for manufacturing the diode element 100.
  • FIG. 1
  • FIG. 3A schematically illustrates the top surface of the diode element 200 included in the semiconductor device according to the first embodiment
  • FIG. 3B illustrates a line bb in FIG. 2 schematically shows a cross section of the diode element 200 along the line.
  • FIG. 4 (a) to 4 (f) are process cross-sectional views for explaining a method for manufacturing the diode element 200.
  • FIG. 4 (a) to 4 (f) are process cross-sectional views for explaining a method for manufacturing the diode element 200.
  • FIG. 5 is a circuit diagram for obtaining a diode voltage-current characteristic.
  • FIG. 6 is a graph showing the results of voltage-current characteristics of a diode measured using the circuit shown in FIG.
  • FIG. 7 is an enlarged graph of a portion near the applied voltage of 0.7 V in the graph of FIG. It is.
  • FIG. 8 is a graph showing the range of applied voltage 0.6 V to 1.0 V in the graph of FIG.
  • FIG. 9A schematically shows the top surface of the diode element 300 included in the semiconductor device according to the second embodiment
  • FIG. 9B shows a line b—b in FIG. 9A. 2 schematically shows a cross section of the diode element 300 along the line.
  • 10A to 10F are process cross-sectional views for explaining a method of manufacturing the diode element 300.
  • FIG. 11A schematically shows the top surface of a bipolar transistor element 400 included in the semiconductor device according to the third embodiment
  • FIG. 11B is a plan view of FIG. —B, the cross section of the bipolar transistor element 400 along the line is schematically shown.
  • FIG. 12 is a cross-sectional view further schematically showing the bipolar transistor element 400.
  • FIG. 13 is a cross-sectional view schematically showing a bipolar transistor element 450.
  • FIG. 14A shows a diode element 5 included in the semiconductor device according to the fourth embodiment.
  • FIG. 14 schematically shows the top surface of FIG. 14, and FIG. 14 (b) schematically shows a cross section of the diode element 500 along the line bb in FIG. 14 (a).
  • FIG. 15 (a) schematically shows the upper surface of the diode element 1000, and FIG.
  • the semiconductor device according to the present embodiment is a device including a semiconductor integrated circuit.
  • the semiconductor device of the present embodiment includes the diode 100 shown in FIG. 1 in a semiconductor integrated circuit.
  • FIG. 1A schematically shows the upper surface of the diode element 100
  • FIG. 1B shows a cross section of the diode element 100 along the line b—b in FIG. 1A. Is schematically shown.
  • the diode element 100 includes a semiconductor layer 30 of a first conductivity type, and a first unit cell 10 and a second unit cell 20 formed in the semiconductor layer 30 of the first conductivity type.
  • the first conductivity type semiconductor layer 30 is, for example, an N-well region (NW) 30 formed in the P-type semiconductor substrate 60.
  • NW N-well region
  • the first conductivity type semiconductor layer 30 is not limited to the first conductivity type well region and may be, for example, a first conductivity type semiconductor substrate, or formed on a second conductivity type semiconductor substrate.
  • the first conductivity type semiconductor layer may be used.
  • the N-well region 30 is used as the semiconductor layer of the first conductivity type, but a P-well region may be used instead.
  • the first unit cell 10 electrically connects the first semiconductor region 12 of the first conductivity type formed in the N-type well region 30 to the first semiconductor region 12 and the wiring 50. And a contact area 14.
  • the first semiconductor region 12 of the first conductivity type is an N + diffusion region, and the N + diffusion region 12 is joined to a contact region 14 provided on the surface thereof. Is electrically connected to the wiring 50 through the contact portion 52.
  • the second unit cell 20 electrically connects the second semiconductor region 22 of the second conductivity type formed in the N-well region 30 to the first semiconductor region 10 and the wiring 50. And a contact area 24.
  • the second conductivity type second semiconductor region 22 is a P + diffusion region
  • the P + diffusion region 22 is a contact region joined to a contact region 24 provided on the surface thereof. It is electrically connected to wiring 50 through section 52.
  • the first semiconductor region 12 of the first conductivity type is defined as a P + diffusion region
  • the second semiconductor region 1 of the second conductivity type is formed. 2 may be an N + diffusion region.
  • the first unit cell 10 and the second unit cell 20 are arranged with a predetermined interval (for example, about 2 m) therebetween.
  • An element isolation region oxide film (field oxide film) 32 is formed in an intercell region (element isolation region) between the first unit cell 10 and the second unit cell 20 in the region 30. I have.
  • a P-well region (PW) 36 is formed around the N-well region 30. In the P-well region 36, the first unit cell 10 and the second unit cell 20 are separated.
  • a P + diffusion region 34 is formed so as to surround the outer periphery of the element isolation region oxide film 32.
  • the N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 are formed in the N-cell region 30, and the P + diffusion region 22 and N A PN junction is formed by the cell region 30.
  • the second unit cell 20 P + diffusion region 22
  • the first unit cell 10 N + diffusion region 12
  • the diode element 100 of the present embodiment is different from the above-described diode element 100 0. Since the first unit cell 10 and the second unit cell 20 constitute a diode, the diode element 100 Compared with 1000, the distance between the anode and the force sword is shortened. For this reason, the parasitic resistance 40 present in the N-type well region 30 can be reduced as compared with the configuration of the diode element 100. That is, since the first unit cell 10 and the second unit cell 20 can be laid out close to each other in the N-well region 30, a current flows through the N-well region 30 having the parasitic resistance 40. The flow distance can be shortened, and as a result, the parasitic resistance 40 is reduced.
  • diode current ID
  • diode element 100 has a larger current capacity per unit area than diode element 100, it can be configured with a small occupied area.
  • a plurality of first unit cells 10 and a plurality of second unit cells 20 are formed in the N-well region 30. Therefore, the current capability of the diode element can be increased by increasing the PN junction area.
  • four first unit cells 10 and five second unit cells 20 are arranged two-dimensionally (in a matrix).
  • the present invention is not limited to this, and it is also possible to provide a larger number of first unit cells 10 and second unit cells 20.
  • the wiring 50 can be connected to a number of unit cells (10 or 20). As described above, since desired diode characteristics can be obtained by using an arbitrary unit cell, there is an advantage that the design of a diode element is facilitated.
  • the N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 are made as small as possible, the distance between the anode and the force node can be made smaller. As a result, the parasitic resistance 40 can be effectively reduced. Further, the size of the diode element 100 can be reduced, and the chip area of the semiconductor device can be reduced. Therefore, the dimensions (eg, the length of one side of a square) that define the size of each of the N + diffusion region 12 and the P + diffusion region 22 are substantially the same as the minimum dimensions allowed by the design rules. It is preferred that there be.
  • the N + diffusion region 1 when the minimum dimension allowed in the design rule for fabricating the N + diffusion region 12 and the P + diffusion region 22 is about 1.4 / m, the N + diffusion region 1
  • the dimensions defining the size of each of the P 2 and P + diffusion regions 22 are substantially the same, for example, about 2 m. In other words, the size is optimal (minimum) taking into account the variations in the manufacturing process.
  • the shape of the N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 as viewed from the substrate normal direction is, for example, a square. If the shapes of the N + diffusion region 12 and the P + diffusion region 22 are square, the first unit cells 10 and the second unit cells 20 are arranged most efficiently within a predetermined design rule.
  • the shapes of the N + diffusion region 12 and the P + diffusion region 22 need not be strictly squares in a geometrical sense, but may be substantially square shapes. For example, the corners may be rounded and the lengths of the sides may not be exactly equal. Further, the shape of each of the N + diffusion region 12 and the P + diffusion region 22 is not limited to a square but may be a regular hexagon, such as a honeycomb structure. Is also good. Note that the shape of the N + diffusion region 12 and the P + diffusion region 22 can be circular or elliptical.
  • the first unit cells 10 and the second unit cells 20 are arranged alternately with each other, for example, in a checkered pattern (or, for example, a chessboard pattern). .
  • a checkered pattern or, for example, a chessboard pattern.
  • the diode 100 According to the configuration of the diode 100, the voltage drop due to the parasitic resistance 40 can be reduced, and the current capability per unit area can be greatly improved.
  • each of the N + diffusion region and the P + diffusion region constituting the diode is configured using the first unit cell 10 and the second unit cell 20, it is possible to design a circuit using the unit cells. . For this reason, there is an advantage that simplicity in designing a diode having characteristics (desired characteristics) as required is improved. Therefore, the diode element 100 can be suitably used, for example, as one element of a pan gap reference circuit in an analog circuit section.
  • the diode 100 is manufactured using, for example, a typical CMOS process, and can be manufactured using a process similar to the digital circuit portion of a semiconductor integrated circuit.
  • a P-type semiconductor substrate for example, a P-type silicon substrate
  • a part of the substrate 60 is selected.
  • An element isolation region oxide film 32 is formed to a predetermined depth from the surface.
  • an N-well region (NW) 30 is formed as a semiconductor layer of the first conductivity type by, for example, an ion implantation method.
  • a P-well region 36 located around the N-well region 30 is also formed.
  • an N + diffusion region 12 (first unit cell 10) and a P + diffusion region 22 (second unit cell 20) are selectively formed in part of the N-well region 30. I do.
  • the formation of the N + diffusion region 12 and the P + diffusion region 22 is performed, for example, by ion implantation. Can be done by
  • a contact hole is selectively formed in the insulating film 54, and then a wiring 50 (contact (Including part 52). Since the contact portion 52 of the wiring 50 is connected to the contact region 12 of the first unit cell 10 and the contact region 22 of the second unit cell 20, the first unit cell 10 And each of the second unit cells 20 and the wiring 50 are electrically connected to each other. Thus, diode element 100 is obtained.
  • the element isolation region oxide film 32 is formed in the intercell region between the first unit cell 10 and the second unit cell 20.
  • the structure of the diode element 200 in which the gate electrode structure 70 is formed on the inter-cell region as shown in FIGS. 3A and 3B without forming the element 2 can also be adopted.
  • the gate electrode structure 70 is composed of an insulating layer (for example, a gate oxide film) 72 and a conductive layer (for example, a polysilicon layer) 74 formed thereon. It has a structure that can be manufactured using it.
  • the first unit cell 100 can be formed without forming the element isolation region oxide film 32.
  • the N + diffusion region 12 of the second unit cell 20 and the P + diffusion region 22 of the second unit cell 20 can be separated. Therefore, in addition to the area of the bottom surface of P + diffusion region 22, the area of the outer peripheral surface of P + diffusion region 22 can also contribute to the PN junction area, so that the PN junction area can be increased. Further, since the formation of the gate electrode structure 70 can be performed using a CMOS process, it is greatly advantageous that the gate electrode structure 70 of the diode element 200 can be formed using the same process as that of the analog circuit portion. Good.
  • a gate wiring (not shown) can be electrically connected to the gate electrode structure 70 located on the N ⁇ cell region 30.
  • V dd high-potential-side voltage
  • the diode element 200 can be manufactured, for example, as shown in FIGS. 4A to 4F using a typical CMOS process.
  • a diode element 200 having a configuration in which the gate wiring 56 is formed on the gate electrode structure 70 is manufactured.
  • a P-type semiconductor substrate for example, a P-type silicon substrate 60 is prepared, and then, as shown in FIG. Next, an element isolation region oxide film 32 is formed to a predetermined depth from the surface. Unlike the example shown in FIG. 2, since the gate electrode structure 70 is formed in a later step (see FIG. 4D), the element isolation region oxide film 32 is formed on the part to be the N-type region (NW) 30. It does not have to be formed.
  • NW N-type region
  • an N-type region (NW) 30 is formed as a semiconductor layer of the first conductivity type by, for example, an ion implantation method.
  • a P-well region 36 located around the N-well region 30 is also formed.
  • a gate electrode structure 70 is formed in a portion serving as an inter-cell region between the first unit cell 10 and the second unit cell 20.
  • the gate electrode structure 70 may be formed, for example, as follows. First, after an oxide film (for example, silicon oxide (Si 2 )) is deposited on the substrate 60, for example, polysilicon is deposited thereon. Next, both are selectively etched to form a gate oxide film (thickness: several nanometers) 72 and a conductive layer (polysilicon gate, thickness: several hundred nanometers) 74. Thus, the gate electrode structure 70 is formed in the inter-cell region.
  • an oxide film for example, silicon oxide (Si 2 )
  • polysilicon is deposited thereon.
  • both are selectively etched to form a gate oxide film (thickness: several nanometers) 72 and a conductive layer (polysilicon gate, thickness: several hundred nanometers) 74.
  • the gate electrode structure 70 is formed in the inter-cell region.
  • the gate electrode structure 70 As a part of the mask, the N + diffusion region 12 (the first unit cell 10 ) And a P + diffusion region 22 (second unit cell 20). Since the gate electrode structure 70 is provided in the inter-cell region, even if the element isolation region oxide film 32 is not formed in the N-type region 30, the N + diffusion region 12 and the P + diffusion The region 22 can be formed.
  • an insulating film 54 is deposited on the A contact hole is selectively formed in the edge film 54, and then a wiring 50 (including a contact portion 52) and a gate wiring 56 are formed.
  • the contact section 52 of the wiring 50 is joined to each of the contact area 14 of the first unit cell 10 and the contact area 24 of the second unit cell 20.
  • the gate wiring 56 is electrically connected to the conductive layer 74 of the gate electrode structure 70. Thus, diode element 200 is obtained.
  • FIG. 5 shows a circuit for obtaining a voltage-current characteristic of a diode
  • FIG. 6 shows a result of a voltage-current characteristic of a diode measured by using the circuit shown in FIG.
  • the vertical axis in FIG. 6 shows the current per unit area (log scale), and the horizontal axis shows the applied voltage.
  • the solid line in FIG. 6 shows the result when the diode element 200 of the present embodiment is used, and in this case, no voltage is applied to the gate electrode structure 70 of the diode element 200.
  • the dotted line in FIG. 6 shows the result in the case where the diode element 1000 (comparative example) shown in FIG. 15 is used.
  • the diode element 200 of the present embodiment exhibits better characteristics than the diode element 1000 at any applied voltage Vd in the operating range of the diode. .
  • FIG. 7 is an enlarged view of a portion where the applied voltage is around 0.7 V in the graph of FIG.
  • the diode element 200 of the present embodiment has a larger current per unit area than the diode element 100 (comparative example). About 2.3 times more. That is, it can be understood that the diode element 200 of the present embodiment has excellent characteristics.
  • FIG. 8 shows a graph in which the range of applied voltage 0.6 V to 1.0 V in the graph of FIG. 6 is represented by a vertical axis on a decimal scale.
  • the current capability of the diode element 200 of the present embodiment and the diode element 100 00 increase due to the influence of the parasitic resistance of the N-type well region. The difference with the current capacity of the current increases. From these results, in the diode element 200 of the present embodiment, it is necessary to increase the current per unit area (diode current ID) while minimizing the effect of the parasitic resistance 40 of the N-type well region 30. Understand that is possible Wear.
  • “E—X” on the vertical axis in FIGS. 7 and 8 means 10—X. For example, 1.0 E—05 [A] is 1.0 X 1 0-5 indicates that the [a].
  • FIG. 9A schematically shows the upper surface of the diode element 300 included in the semiconductor device according to the present embodiment
  • FIG. 9B is a line b--b in FIG. 9A. The cross section of the diode element 300 along the line is schematically shown.
  • the diode element 300 of the present embodiment differs from the diode element 100 or 2 of the first embodiment in that the diode element 300 is formed in the semiconductor region of the SOI (silicon on insulator) substrate. Different from 00. That is, in the present embodiment, the first conductive type semiconductor layer (semiconductor region) 30 formed on the insulating film (or insulating substrate) 62 is used as the first conductive type semiconductor layer.
  • the first conductivity type semiconductor layer 30 may be an N-type semiconductor layer or a P-type semiconductor layer. In order to simplify the description of the present embodiment, the following (including the embodiments to be described later) will mainly describe the points different from the first embodiment, and the description of the same points as the first embodiment will be omitted or simplified.
  • the diode element 300 includes a first conductive type semiconductor layer 30 (thickness: about 50 nm) formed on an insulating film (eg, a buried oxide film, thickness: about 100 nm) 62. It has a first unit cell 10 and a second unit cell 20. A gate electrode structure 70 is formed in an inter-cell region between the first unit cell 10 and the second unit cell 20. The gate electrode structure 70 can be provided with a gate wiring (not shown). In this embodiment, an oxide film 64 for element isolation is formed around the semiconductor layer 30, and a P-type semiconductor substrate 60 is located below the insulating film (buried oxide film) 62. ing. The first unit cells 10 and the second unit cells 20 are arranged in a checkered pattern in the semiconductor layer 30 as in the case of the first embodiment.
  • the diode element 300 does not have an N-well region or a P-well region. lb
  • the N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 are formed in the semiconductor region (semiconductor layer 30) of the SOI substrate. Therefore, the area of the outer peripheral surface of each of the N + diffusion region 12 and the P + diffusion region 22 contributes to the PN junction area, so that the PN junction area can be increased. As a result, the current capability of the diode element can be increased. Can be improved. Also, in the configuration of the diode element 300, the first unit cell 10 and the second unit cell 20 can be arranged close to each other as in the case of the above-described embodiment. Can be reduced.
  • the diode element 300 can be manufactured, for example, as shown in FIGS. 10 (a) to 10 (f). In this example, a diode element having a configuration in which the gate wiring 56 is formed on the gate electrode structure 70 is manufactured.
  • P-type semiconductor substrate (P-type silicon substrate) 60 on the buried oxide layer (S i0 2 film) 62 and the semiconductor region (semiconductor layer) thereon 30 A S 0 I substrate on which is formed is prepared.
  • an insulating film 64 for element isolation is selectively formed on a part of the semiconductor region 30 of the SOI substrate, and then, as shown in FIG. 10 (c). Then, a gate electrode structure 70 is formed in a portion serving as an inter-cell region between the first unit cell 10 and the second unit cell.
  • the gate electrode structure 70 is formed more than in the method of forming the element isolation region oxide film 32 as in the diode element 100 of the first embodiment. In this case, a method in which the element isolation region oxide film is not formed is preferable in the manufacturing process.
  • FIG. 11 (a) schematically shows the upper surface of a bipolar transistor element 400 included in the semiconductor device according to the present embodiment
  • FIG. 11 (b) shows FIG. 11 (a).
  • the first unit cell 10 in the configuration of the diode element 100 of the first embodiment is used as a base, and the second unit cell 20 is used as an emitter.
  • a bipolar transistor element 400 can be formed in the case where the P-type semiconductor substrate (second-conductivity-type semiconductor layer) 60 is used as a collector.
  • FIG. 12 shows a further schematic configuration of the bipolar transistor element 400 in order to clarify the relationship between the base (B), the emitter (E), and the collector (C).
  • the wiring 50a for the emitter is electrically connected to the contact region 24 of the second unit cell 20, and the first unit cell 10 Wiring 50 b for the base is electrically connected to contact region 14.
  • the collector wiring 50 c is electrically connected to the P + diffusion region 34 formed in the P-well region 36 adjacent to the N-well region 30, whereby The collector wiring 50 c and the P-type semiconductor substrate 60 are electrically connected to each other.
  • one of the first unit cell 10 and the second unit cell 20 is set to a base (B) or an emitter (E).
  • the parasitic resistance 40 of the N-type well region 30 can be reduced.
  • a bipolar transistor element having excellent current characteristics can be provided.
  • the element isolation region oxide film 32 is provided between the first unit cell 10 and the second unit cell 20.
  • the element isolation region oxide film 32 is provided.
  • a configuration in which the gate electrode structure 70 is provided in the inter-cell region is of course also possible. Further, as shown in FIG.
  • the bipolar transistor element 450 using a double-well configuration. That is, an N-well region 31 is formed as a second conductivity type semiconductor layer in a P-type semiconductor substrate 60, and a P-well region 30 is formed in the N-well region 31 as a first conductivity type semiconductor layer. Form. In such a double-well configuration, a first unit cell (base) 10 and a second unit cell (emissive) 20 are provided in a P-type region 30 as a semiconductor layer of the first conductivity type. If the N-well region 31 is used as a collector, a bipolar transistor element can be formed. Even in this configuration, the parasitic resistance of the P-type region 30 can be reduced as in the case of the bipolar transistor element 400, so that a bipolar transistor element having excellent current characteristics can be provided.
  • a fourth embodiment according to the present invention will be described with reference to FIG.
  • the first unit cell 10 and the second unit cell 20 in order to alternate the first unit cell 10 and the second unit cell 20 in the semiconductor layer 30 of the first conductivity type, the first unit cell 10 and the second unit cell 2
  • a relatively large first unit cell 10 is formed in the first conductivity type semiconductor layer 30, and the first unit cell 10 is formed in a checkered pattern (see, for example, FIG. 1).
  • the second unit cell 20 is formed in the first unit cell 10.
  • FIG. 14 (a) schematically shows the top surface of the diode element 500 included in the semiconductor device according to the present embodiment
  • FIG. 14 (b) is a cross-sectional view of FIG. b, the cross section of the diode element 500 along the line is schematically shown
  • the diode element 500 includes a first unit cell 10 in a first conductivity type semiconductor layer (N-well) 30 and a plurality of second unit cells 2 formed in the first unit cell 10. 0.
  • the shape of the first unit cell 10 viewed from the normal direction of the substrate is, for example, a square.
  • the interval 15 between the first unit cell 10 and the second unit cell 20 is, for example, about 2 / m.
  • the N + diffusion region 12 The distance from the anode to the P + diffusion region 22 serving as the anode can be made shorter than in the case of the configuration of the diode element 1000 shown in FIG. Therefore, the parasitic resistance of the semiconductor layer (N-well region) 30 of the first conductivity type can be reduced, so that a diode element having improved current capability per unit area can be provided.
  • a semiconductor device including a high-performance diode element having a small occupied area.
  • a high-performance diode element with a small occupied area can be suitably used as an element of an analog circuit section of an analog / digital hybrid LSI realized by a CMOS process, and therefore has a higher performance and a smaller chip area.
  • a semiconductor device can be provided.

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Abstract

A semiconductor device comprises a semiconductor layer (30) of a first conductivity type; a first unit cell (10) including a first semiconductor region (12) of the first conductivity type and a contact region (14), which are formed in the semiconductor layer (30); and a second unit cell (20) including a second semiconductor region (22) of a second conductivity type and a contact region (24), which are formed in the semiconductor layer (30). The first unit cell (10) and the second unit cell (20) cooperate to function as a diode element (100).

Description

明 細 書 半導体装置 技術分野  Description Semiconductor device technology
本発明は、 半導体装置に関する。 特に、 高性能で占有面積が小さいダイオード 素子を含む半導体装置に関する。 背景技術  The present invention relates to a semiconductor device. In particular, the present invention relates to a high-performance semiconductor device including a diode element having a small occupied area. Background art
近年、 1チップソリューションに向けたシステム L S Iの開発に伴って、 C M O S回路 （相補型電界トランジスタ回路） の製造プロセスによってアナログ回路 を実現したアナログ C M〇 S回路の重要性が高まっている。 C M O Sプロセスに よるシステム L S Iにおいては、 アナログ C M 0 S回路の性能によってその L S Iの性能が決定されることが多いため、 高性能なアナログ回路の設計が非常に重 要となる。 高性能なアナログ回路を設計する場合、 デジタル回路ブロックからの 雑音や電源電圧のゆれなどの影響を極力排除するために、 基準電圧回路や基準電 流回路を設けることが必要となる。 また、 消費電力を削減するために、 または、 外部雑音から内部回路を保護する回路と内部回路との間の異なる電圧を互いに対 応させるために、 電圧変換回路などを設けることも必要となってくる。  In recent years, with the development of the system LSI for a one-chip solution, the importance of analog CMS circuits that have realized analog circuits by the manufacturing process of CMOS circuits (complementary electric field transistor circuits) has increased. In a system LSI by the CMOS process, the performance of the analog CMOS circuit is often determined by the performance of the analog CMOS circuit, and therefore, the design of a high-performance analog circuit is very important. When designing a high-performance analog circuit, it is necessary to provide a reference voltage circuit and a reference current circuit in order to minimize the effects of noise from the digital circuit block and fluctuations in the power supply voltage. In addition, it is necessary to provide a voltage conversion circuit or the like in order to reduce power consumption or to correspond different voltages between the circuit that protects the internal circuit from external noise and the internal circuit with each other. come.
高性能なアナログ回路を設計する上で必要となる基準電圧回路をツエナーダイ オードによって構成した場合、 電源電圧が高くなり、 回路内に雑音が発生すると いう問題が生じる。 このため、 L S I内部では、 ツエナ一ダイオードによる基準 電圧回路ではなく、 バンドギャップリファレンスを用いた基準電圧回路が利用さ れている。 C M O S L S Iの場合、 製造コストの観点、 および、 デジタル回路ブ 口ックと同一プロセスを用いて実現可能という観点から、 M 0 S トランジスタの P N接合を利用したダイォードを含むバン ドギャップリファレンス回路が用いら れている。 システム L S Iにおけるアナログ回路の精度を向上させるためには、 このダイォ一ドを利用したバン ドギャップリファレンス回路の精度をあげること が必要であり、 そのためには優れた特性のダイォードを開発することが不可欠と WO 00/77859 n PCT/JPOO/03884 If the reference voltage circuit required for designing a high-performance analog circuit is constituted by a Zener diode, the power supply voltage will increase and noise will be generated in the circuit. For this reason, a reference voltage circuit using a band gap reference is used in the LSI instead of a reference voltage circuit using a Zener diode. In the case of CMOS LSI, a band gap reference circuit including a diode using a PN junction of a MOS transistor is used from the viewpoint of manufacturing cost and the possibility of realization using the same process as a digital circuit block. ing. In order to improve the accuracy of analog circuits in system LSIs, it is necessary to increase the accuracy of band gap reference circuits that use this diode.To do so, it is essential to develop a diode with excellent characteristics. WO 00/77859 n PCT / JPOO / 03884
なる。 Become.
—方、 L S Iのチップ面積の縮小化が求められている中で、 システム LS Iの チップ面積の縮小も求められており、 アナログ ·デジタル混載 L S Iの微細化が 進められている。 しかし、 微細化が比較的容易なデジタル回路部と異なり、 アナ ログ回路部は、 バラツキや温度依存性等を考慮しなければならないため、 アナ口 グ回路部の面積は小さくなりにくい。 アナログ ·デジタル混載 L S Iのチップ面 積を削減するためには、 アナログ回路部の面積をどれだけ削減できるかが重要な ポイントとなる。 従って、 アナログ回路部に設けられるダイォード素子の占有面 積を小さくすることが重要である。  On the other hand, while the chip area of the LSI is required to be reduced, the chip area of the system LSI is also required to be reduced, and the miniaturization of the analog / digital hybrid LSI is being promoted. However, unlike the digital circuit, which is relatively easy to miniaturize, the analog circuit is difficult to reduce the area of the analog circuit, because variations and temperature dependence must be considered. In order to reduce the chip area of mixed analog / digital LSI, it is important to reduce the area of the analog circuit. Therefore, it is important to reduce the area occupied by the diode elements provided in the analog circuit section.
本願発明者は、 図 15に示すようなダイオード素子 1000の構成を検討した。 図 1 5 (a) は、 ダイオード素子 1000の上面を模式的に示しており、 図 1 5 (b) は、 図 15 (a) の b— b， 線に沿ったダイオード素子 1000の断面を 模式的に示している。  The present inventor has studied a configuration of a diode element 1000 as shown in FIG. FIG. 15 (a) schematically shows the top surface of the diode element 1000, and FIG. 15 (b) schematically shows a cross section of the diode element 1000 along the line bb in FIG. 15 (a). Is shown.
ダイオード素子 1000は、 CMO Sプロセスを用いて比較的容易に作製可能 な構造を有しており、 Nゥエル領域 （NW) 130の中央部に形成された P+拡散 領域 122と、 P+拡散領域 122の外周を囲む素子分離領域酸化膜 （素子分離用 の酸化膜） 132と、 素子分離領域酸化膜 132の外周を囲む N+拡散領域 1 12 とを有している。 なお、 Nゥエル領域 130の周囲には Pゥェル領域 （PW) 1 36が形成されており、 Pゥエル領域 （PW) 136内には、 N+拡散領域 1 12 の周囲に位置する素子分離領域酸化膜 132を取り囲むように P+拡散領域 134 が形成されている。 Diode element 1000 has a structure that can be relatively easily manufactured using a CMOS process, and includes a P + diffusion region 122 formed in the center of N-type region (NW) 130 and a P + diffusion region 122. An element isolation region oxide film (oxide film for element isolation) 132 surrounding the outer periphery of the semiconductor device and an N + diffusion region 112 surrounding the outer periphery of the element isolation region oxide film 132 are provided. A P-well region (PW) 136 is formed around the N-well region 130, and an element isolation region oxide film located around the N + diffusion region 1 12 is formed in the P-well region (PW) 136. A P + diffusion region 134 is formed so as to surround 132.
P+拡散領域 122および N+拡散領域 1 12は、 Nゥエル領域 130内に形成 されており、 P+拡散領域 122と Nゥエル領域 130との接合面において PN接 合が形成されるため、 P+拡散領域 122をアノードとし、 N+拡散領域 1 12を 力ソードとすることによって、 ダイオードを構成することができる。 ダイオード 素子 1000では、 1個のダイオードを 1対の PN接合で構成しているため、 P N接合の面積 （すなわち、 P+拡散領域 122の底面の面積） が大きいほど、 ダイ オード素子 1000の電流能力は大きくなる。 比較的電気抵抗の低い N+拡散領域 1 12や P+拡散領域 122と異なり、 Nゥエル領域 130の電気抵抗は比較的高 いので、 Nゥエル領域 1 3 0には寄生抵抗 1 4 0が存在する。 この寄生抵抗 1 4 0は、 P +拡散領域 1 2 2の底面と Nゥエル領域 1 3 0との P N接合で構成される ダイオードに直列に接続される。 このため、 Nゥエル領域 1 3 0の寄生抵抗 1 4 0は、 ダイオードに電圧降下をもたらすので、 その結果、 ダイオード素子 1 0 0 0の電流能力を低下させてしまう。 従って、 所望の電流能力が得られるようにダ ィオード素子 1 0 0 0を設計する場合には、 P +拡散領域 1 2 2の底面面積を規定 する P +拡散領域サイズ 1 2 4と、 寄生抵抗 1 3 0の大きさを規定する距離 （P + 拡散領域 1 2 2と N +拡散領域 1 1 2との間の距離） 1 1 4とを決定して、 レイァ ゥ卜設計を行うことになる。 The P + diffusion region 122 and the N + diffusion region 112 are formed in the N-type region 130, and a PN junction is formed at the junction surface between the P + diffusion region 122 and the N-type region 130. Is used as an anode, and the N + diffusion region 112 is used as a force source to form a diode. In diode element 1000, since one diode is formed by a pair of PN junctions, the larger the area of the PN junction (that is, the area of the bottom surface of P + diffusion region 122), the more the current capability of diode element 1000 becomes. growing. Unlike relatively low electrical resistivity N + diffusion region 1 12 and P + diffusion region 122, the electric resistance of the N Ueru region 130 is relatively high Therefore, a parasitic resistance 1400 exists in the N-type region 130. The parasitic resistance 140 is connected in series to a diode formed by a PN junction between the bottom of the P + diffusion region 122 and the N-type well region 130. Therefore, the parasitic resistance 140 of the N-type region 130 causes a voltage drop in the diode, and as a result, the current capability of the diode element 100 is reduced. Therefore, when designing the diode 100 to obtain a desired current capability, the size of the P + diffusion region 122 that defines the bottom surface area of the P + diffusion region 122 and the parasitic resistance The distance that defines the size of 130 (the distance between the P + diffusion region 122 and the N + diffusion region 112) is determined, and the layout design is performed. .
しかしながら、 ダイオード素子 1 0 0 0の電流能力を大きく しょうと設計する と、 Nゥエル領域 1 3 0の中央部に位置する P +拡散領域 1 2 2のサイズを大きく しなければならないため、 P +拡散領域 1 2 2の中心部から N +拡散領域 1 1 2ま での距離が大きくなつてしまう。 その結果、 Nゥヱル領域 1 3 0の寄生抵抗 1 4 0が大きくなる。 寄生抵抗 1 4 0は、 ダイォード素子 1 0 0 0の電流能力を低下 させるため、 所望の電流能力を得ようとするとさらに P +拡散領域 1 2 2のサイズ を大きくする必要があり、 結果としてチップ面積の縮小化を妨げてしまう。 また、 寄生抵抗 1 4 0がダイオード素子 1 0 0 0の電流能力を低下させる現象は、 ダイ オード電流 （ I D ) が大きくなればなるほど顕著に現れる。 従って、 一定の P +拡 散領域サイズ 1 2 4のダイオード素子 1 0 0 0に比較的多くの電流を流す場合に は、 この現象が特に問題となる。 However, if the current capability of the diode element 100 is designed to be large, the size of the P + diffusion region 122 located at the center of the N-type well region 130 must be increased. The distance from the center of the diffusion region 1 2 2 to the N + diffusion region 1 1 2 increases. As a result, the parasitic resistance 140 of the N-pole region 130 increases. The parasitic resistance 140 reduces the current capability of the diode device 1000, so that it is necessary to further increase the size of the P + diffusion region 122 in order to obtain a desired current capability. This hinders area reduction. Also, the phenomenon that the parasitic resistance 140 reduces the current capability of the diode element 100 becomes more pronounced as the diode current (ID) increases. Therefore, this phenomenon is particularly problematic when a relatively large amount of current flows through the diode element 100 having a constant P + diffusion region size of 124.
本発明はかかる諸点に鑑みてなされたものであり、 その主な目的は、 高性能で 占有面積が小さいダイォード素子を含む半導体装置を提供することにある。 発明の開示  The present invention has been made in view of the above points, and a main object of the present invention is to provide a semiconductor device including a diode element having high performance and a small occupation area. Disclosure of the invention
本発明による半導体装置は、 第 1導電型の半導体層と ；前記第 1導電型の半導 体層内に形成された第 1導電型の第 1半導体領域と、 前記第 1半導体領域と配線 とを電気的に接続するためのコンタク ト領域とを有する少なくとも 1個の第 1単 位セルと ；前記第 1導電型の半導体層内に形成された第 2導電型の第 2半導体領 域と、 前記第 2半導体領域と配線とを電気的に接続するためのコンタク ト領域と を有する少なくとも 1個の第 2単位セルと ； を備え、 前記第 1単位セルと前記第 2単位セルとは協働してダイォード素子として機能する。 A semiconductor device according to the present invention includes: a first conductivity type semiconductor layer; a first conductivity type first semiconductor region formed in the first conductivity type semiconductor layer; At least one first unit cell having a contact region for electrically connecting the second conductivity type; and a second conductivity type second semiconductor region formed in the first conductivity type semiconductor layer; A contact region for electrically connecting the second semiconductor region and a wiring; And at least one second unit cell having the formula: wherein the first unit cell and the second unit cell cooperate to function as a diode element.
前記少なくとも 1個の第 1単位セルは、 複数の第 1単位セルであり、 且つ、 前 記少なくとも 1個の第 2単位セルは、 複数の第 2単位セルであることが好ましい ( 前記第 1半導体領域および前記第 2半導体領域のそれそれの大きさを規定する 寸法は、 当該半導体装置のデザィンルールにおいて許容される最小の寸法と実質 的に同じであることが好ましい。 It is preferable that the at least one first unit cell is a plurality of first unit cells, and the at least one second unit cell is a plurality of second unit cells ( the first semiconductor cell). It is preferable that the size defining the size of each of the region and the second semiconductor region is substantially the same as the minimum size allowed in the design rule of the semiconductor device.
法線方向から見た前記第 1半導体領域および前記第 2半導体領域のそれそれの 形状は略正方形であることが好ましい。  Each of the first semiconductor region and the second semiconductor region preferably has a substantially square shape when viewed from a normal direction.
前記第 1単位セルおよび前記第 2単位セルは、 前記第 1導電型の半導体層内に おいて市松模様に配列されていることが好ましい。  It is preferable that the first unit cells and the second unit cells are arranged in a checkered pattern in the semiconductor layer of the first conductivity type.
ある実施形態では、 前記第 1単位セルと前記第 2単位セルとは、 前記ゥエル領 域内において互いに所定間隔を設けて配列されており、 前記第 1導電型の半導体 層内における前記第 1単位セルと前記第 2単位セルとの間に位置するセル間領域 上には、 少なくとも前記セル領域上に形成された絶縁層と前記絶縁層上に形成さ れた導電層とを有するゲート電極構造が形成されている。  In one embodiment, the first unit cell and the second unit cell are arranged at a predetermined interval from each other in the well region, and the first unit cell in the semiconductor layer of the first conductivity type is provided. A gate electrode structure having at least an insulating layer formed on the cell region and a conductive layer formed on the insulating layer is formed on an inter-cell region located between the first cell and the second unit cell. Have been.
ある実施形態では、 ゲート電極構造に電気的に接続されたゲート配線をさらに 有する。  In one embodiment, the semiconductor device further includes a gate wiring electrically connected to the gate electrode structure.
ある実施形態では、 1個の前記第 1単位セルの前記第 1半導体領域内に複数の 前記第 2単位セルが形成されている。  In one embodiment, a plurality of the second unit cells are formed in the first semiconductor region of one first unit cell.
ある実施形態では、 さらに第 2導電型の半導体層を有し、 前記第 1導電型の半 導体層は、 前記第 2導電型の半導体層上に形成されている。  In one embodiment, the semiconductor device further includes a semiconductor layer of the second conductivity type, and the semiconductor layer of the first conductivity type is formed on the semiconductor layer of the second conductivity type.
ある実施形態では、 前記第 1導電型の半導体層内に形成された前記第 1単位セ ルがベースとされ、 前記第 2単位セルがエミッ夕とされ、 且つ、 前記第 2導電型 の半導体層がコレクタとされる。  In one embodiment, the first unit cell formed in the semiconductor layer of the first conductivity type is used as a base, the second unit cell is used as an emitter, and the semiconductor layer of the second conductivity type is used. Is the collector.
ある実施形態では、 前記第 2導電型の半導体層は、 半導体基板であり、 前記第 1導電体型の半導体層は、 前記半導体基板内に形成されたゥエル領域である。  In one embodiment, the semiconductor layer of the second conductivity type is a semiconductor substrate, and the semiconductor layer of the first conductivity type is a well region formed in the semiconductor substrate.
ある実施形態では、 前記第 1導電型の半導体層は、 絶縁層上に形成されている。 ある実施形態では、 さらにアナログ回路部とデジタル回路部とを有しており、 前記ダイオード素子はアナログ回路部に形成されており、 且つ、 前記アナログ回 路部および前記デジタル回路部は、 C M O Sプロセスによって作製されている。 本発明によると、 第 1単位セルと第 2単位セルとを備えており、 第 1単位セル と第 2単位セルとによってダイオード素子が構成されている。 このため、 第 1単 位セルの第 1導電型の第 1半導体領域と、 第 2単位セルの第 2導電型の第 2半導 体領域とを近接して配置させることができるので、 アノード · 力ソード間距離を 短縮することができる。 その結果、 第 1導電型の半導体層の寄生抵抗を削減する ことができるため、 高性能で占有面積が小さいダイォード素子を含む半導体装置 を提供することが可能となる。 複数の第 1単位セルと複数の第 2単位セルが設け られている場合には、 P N接合面積を増やしてダイォード素子の電流能力を大き くすることができる。 In one embodiment, the first conductivity type semiconductor layer is formed on an insulating layer. In one embodiment, the apparatus further includes an analog circuit section and a digital circuit section, The diode element is formed in an analog circuit section, and the analog circuit section and the digital circuit section are manufactured by a CMOS process. According to the present invention, a first unit cell and a second unit cell are provided, and the first unit cell and the second unit cell constitute a diode element. For this reason, the first semiconductor region of the first conductivity type of the first unit cell and the second semiconductor region of the second conductivity type of the second unit cell can be arranged close to each other. The distance between force swords can be reduced. As a result, the parasitic resistance of the semiconductor layer of the first conductivity type can be reduced, so that it is possible to provide a high-performance semiconductor device including a diode element having a small occupied area. When a plurality of first unit cells and a plurality of second unit cells are provided, the current capacity of the diode element can be increased by increasing the PN junction area.
また、 第 1半導体領域および第 2半導体領域のそれそれの大きさを規定する寸 法がデザィンルールにおいて許容される最小の寸法と実質的に同じである場合に は、 アノード ·力ソード間距離をより効果的に短縮することができるため、 寄生 抵抗を効果的に削減することができる。 さらには、 ダイオード素子のサイズを最 小にすることができ、 その結果、 半導体装置のチップ面積を削減することが可能 となる。 第 1半導体領域および第 2半導体領域のそれそれの形状が略正方形であ ると、 所定のデザィンルールにおいて最も効率良く第 1単位セルと第 2単位セル とを配列させることが可能となる。 また、 第 1単位セルおよび第 2単位セルが巿 松模様に配列されていると、 さらに効果的に第 1導電型の半導体層の寄生抵抗を 削減することができる。  If the dimensions defining the size of each of the first semiconductor region and the second semiconductor region are substantially the same as the minimum dimensions allowed by the design rule, the distance between the anode and the force node is reduced. Since it can be shortened more effectively, the parasitic resistance can be effectively reduced. Further, the size of the diode element can be minimized, and as a result, the chip area of the semiconductor device can be reduced. When each of the first semiconductor region and the second semiconductor region has a substantially square shape, it is possible to most efficiently arrange the first unit cells and the second unit cells in a predetermined design rule. In addition, when the first unit cells and the second unit cells are arranged in a checkered pattern, the parasitic resistance of the semiconductor layer of the first conductivity type can be more effectively reduced.
第 1単位セルと第 2単位セルとの間に位置するセル間領域上にゲート電極構造 が形成されている場合には、 第 1単位セルと第 2単位セルとの間に素子分離領域 酸化膜を設ける必要がないため、 第 2単位セルの外周面も P N接合面として使用 することが可能となる。 このため、 ダイオード素子の素子面積を増加させること なく、 P N接合面積をさらに増大させることができる。 ゲート電極構造と電気的 に接続されるゲート配線がさらに形成された場合、 ゲート配線に独立した電圧を 印加することによって、 ダイォード素子の特性を変化させることが可能となる。  When a gate electrode structure is formed on an inter-cell region located between the first unit cell and the second unit cell, an element isolation region is formed between the first unit cell and the second unit cell. Since it is not necessary to provide the PN junction surface, the outer peripheral surface of the second unit cell can be used as the PN junction surface. Therefore, the PN junction area can be further increased without increasing the element area of the diode element. When a gate wiring electrically connected to the gate electrode structure is further formed, it is possible to change the characteristics of the diode element by applying an independent voltage to the gate wiring.
1個の第 1単位セルの第 1半導体領域内に複数の第 2単位セルが形成された構 成の場合でも、 アノード ·力ソード間距離を短縮することができるため、 第 1導 電型の半導体層の寄生抵抗を削減することが可能となる。 第 1導電型の半導体層 は、 例えば、 第 2導電型の半導体層上に形成されている。 この構成の場合、 第 1 単位セルをベースとし、 第 2単位セルをェミツ夕とし、 そして第 2導電型の半導 体層をコレクタとすれば、 第 1単位セルおよび第 2単位セルを用いてバイポーラ トランジスタ素子を構成することができる。 この構成においても、 第 1導電型の 半導体層の寄生抵抗は削減されているので、 電流能力が向上されたバイポーラ ト ランジス夕素子を提供することが可能となる。 第 1導電型の半導体層は、 半導体 基板に形成されたゥエル領域とすることができる。 また、 第 1導電型の半導体層 は、 絶縁層 （または絶縁基板） 上に形成されていてもよい。 第 1単位セルと第 2 単位セルとによって構成されたダイオード素子は、 例えば、 アナログ回路部に形 成されており、 C M O Sプロセスを用いて作製可能な構成を有していることが好 適である。 図面の簡単な説明 A structure in which a plurality of second unit cells are formed in a first semiconductor region of one first unit cell. In this case, the distance between the anode and the power source can be reduced, so that the parasitic resistance of the semiconductor layer of the first conductivity type can be reduced. The first conductivity type semiconductor layer is formed, for example, on the second conductivity type semiconductor layer. In this configuration, if the first unit cell is used as a base, the second unit cell is used as an emitter, and the semiconductor layer of the second conductivity type is used as a collector, the first unit cell and the second unit cell are used. A bipolar transistor element can be configured. Also in this configuration, since the parasitic resistance of the semiconductor layer of the first conductivity type is reduced, it is possible to provide a bipolar transistor having improved current capability. The semiconductor layer of the first conductivity type can be a peg region formed on the semiconductor substrate. Further, the first conductivity type semiconductor layer may be formed on an insulating layer (or an insulating substrate). The diode element formed by the first unit cell and the second unit cell is formed, for example, in an analog circuit section, and preferably has a configuration that can be manufactured using a CMOS process. . BRIEF DESCRIPTION OF THE FIGURES
図 1 ( a ) は、 実施形態 1にかかる半導体装置に含まれるダイオード素子 1 0 0の上面を模式的に示しており、 図 1 ( b ) は、 図 1 ( a ) の b— b ' 線に沿つ たダイオード素子 1 0 0の断面を模式的に示している。  FIG. 1A schematically shows the top surface of a diode element 100 included in the semiconductor device according to the first embodiment, and FIG. 1B is a line bb ′ in FIG. 1A. 2 schematically shows a cross section of the diode element 100 along the line.
図 2 ( a ) から （ e ) は、 ダイオード素子 1 0 0の作製方法を説明するための 工程断面図である。  2A to 2E are process cross-sectional views for explaining a method for manufacturing the diode element 100. FIG.
図 3 ( a ) は、 実施形態 1にかかる半導体装置に含まれるダイオード素子 2 0 0の上面を模式的に示しており、 図 3 ( b ) は、 図 3 ( a ) の b— b， 線に沿つ たダイォ一ド素子 2 0 0の断面を模式的に示している。  FIG. 3A schematically illustrates the top surface of the diode element 200 included in the semiconductor device according to the first embodiment, and FIG. 3B illustrates a line bb in FIG. 2 schematically shows a cross section of the diode element 200 along the line.
図 4 ( a ) から （f ) は、 ダイオード素子 2 0 0の作製方法を説明するための 工程断面図である。  4 (a) to 4 (f) are process cross-sectional views for explaining a method for manufacturing the diode element 200. FIG.
図 5は、 ダイォードの電圧—電流特性を得るための回路図である。  FIG. 5 is a circuit diagram for obtaining a diode voltage-current characteristic.
図 6は、 図 5に示した回路を用いて測定を行ったダイォ一ドの電圧—電流特性 の結果を示すグラフである。  FIG. 6 is a graph showing the results of voltage-current characteristics of a diode measured using the circuit shown in FIG.
図 7は、 図 6のグラフにおける印加電圧が 0 . 7 V付近の部分を拡大したグラ フである。 FIG. 7 is an enlarged graph of a portion near the applied voltage of 0.7 V in the graph of FIG. It is.
図 8は、 図 6のグラフにおける印加電圧 0. 6 V~ 1. 0 Vの範囲を表したグ ラフである。  FIG. 8 is a graph showing the range of applied voltage 0.6 V to 1.0 V in the graph of FIG.
図 9 (a) は、 実施形態 2にかかる半導体装置に含まれるダイオード素子 3 0 0の上面を模式的に示しており、 図 9 (b) は、 図 9 (a) の b— b， 線に沿つ たダイオード素子 300の断面を模式的に示している。  FIG. 9A schematically shows the top surface of the diode element 300 included in the semiconductor device according to the second embodiment, and FIG. 9B shows a line b—b in FIG. 9A. 2 schematically shows a cross section of the diode element 300 along the line.
図 1 0 (a) から （f ) は、 ダイオード素子 300の作製方法を説明するため の工程断面図である。  10A to 10F are process cross-sectional views for explaining a method of manufacturing the diode element 300.
図 1 1 (a) は、 実施形態 3にかかる半導体装置に含まれるバイポーラトラン ジス夕素子 400の上面を模式的に示しており、 図 1 1 (b) は、 図 1 1 (a) の b— b， 線に沿ったバイポーラ トランジスタ素子 400の断面を模式的に示し ている。  FIG. 11A schematically shows the top surface of a bipolar transistor element 400 included in the semiconductor device according to the third embodiment, and FIG. 11B is a plan view of FIG. —B, the cross section of the bipolar transistor element 400 along the line is schematically shown.
図 1 2は、 バイポーラ トランジス夕素子 400をさらに模式的に示す断面図で FIG. 12 is a cross-sectional view further schematically showing the bipolar transistor element 400.
¾) O o ¾) O o
図 13は、 バイポーラ トランジスタ素子 45 0を模式的に示す断面図である。 図 14 (a) は、 実施形態 4にかかる半導体装置に含まれるダイオード素子 5 FIG. 13 is a cross-sectional view schematically showing a bipolar transistor element 450. FIG. 14A shows a diode element 5 included in the semiconductor device according to the fourth embodiment.
00の上面を模式的に示しており、 図 14 (b) は、 図 1 4 (a) の b— b， 線 に沿ったダイオード素子 500の断面を模式的に示している。 14 schematically shows the top surface of FIG. 14, and FIG. 14 (b) schematically shows a cross section of the diode element 500 along the line bb in FIG. 14 (a).
図 1 5 (a) は、 ダイォ一ド素子 1 000の上面を模式的に示しており、 図 1 FIG. 15 (a) schematically shows the upper surface of the diode element 1000, and FIG.
5 (b) は、 図 1 5 (a) の b— b， 線に沿ったダイォード素子 1 000の断面 を模式的に示している。 発明を実施するための最良の形態 5 (b) schematically shows a cross section of the diode element 1000 along the line b—b in FIG. 15 (a). BEST MODE FOR CARRYING OUT THE INVENTION
以下、 図面を参照しながら本発明の実施形態を説明する。 以下の図面において は、 説明の簡潔化のため、 実質的に同一の機能を有する構成要素を同一の参照符 号で示す。  Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, components having substantially the same function are denoted by the same reference numeral for simplification of description.
(実施形態 1 )  (Embodiment 1)
以下、 図 1から図 6を参照しながら、 本発明による実施形態 1を説明する。 本 実施形態にかかる半導体装置は、 半導体集積回路を含む装置であり、 例えば CM o Hereinafter, Embodiment 1 according to the present invention will be described with reference to FIGS. The semiconductor device according to the present embodiment is a device including a semiconductor integrated circuit. o
0 Sプロセスによって作製されたアナログ ·デジタル混載 L S Iである。 本実施 形態の半導体装置は、 図 1に示すダイォード素子 1 0 0を半導体集積回路中に含 んでいる。 図 1 ( a ) は、 ダイォード素子 1 0 0の上面を模式的に示しており、 図 1 ( b ) は、 図 1 ( a ) の b— b， 線に沿ったダイオード素子 1 0 0の断面を 模式的に示している。 0 Analog and digital mixed LSI manufactured by the S process. The semiconductor device of the present embodiment includes the diode 100 shown in FIG. 1 in a semiconductor integrated circuit. FIG. 1A schematically shows the upper surface of the diode element 100, and FIG. 1B shows a cross section of the diode element 100 along the line b—b in FIG. 1A. Is schematically shown.
ダイォード素子 1 0 0は、 第 1導電型の半導体層 3 0と、 第 1導電型の半導体 層 3 0内に形成された第 1単位セル 1 0および第 2単位セル 2 0とを有している。 第 1導電型の半導体層 3 0は、 例えば、 P型半導体基板 6 0内に形成された Nゥ エル領域 （N W) 3 0である。 なお、 第 1導電型の半導体層 3 0は、 第 1導電型 のゥエル領域に限らず、 例えば、 第 1導電型の半導体基板であってもよいし、 第 2導電型の半導体基板上に形成された第 1導電型の半導体層であってもよい。 ま た、 本実施形態では、 第 1導電型の半導体層として Nゥエル領域 3 0を用いてい るが、 これに代えて、 Pゥヱル領域を用いることも可能である。  The diode element 100 includes a semiconductor layer 30 of a first conductivity type, and a first unit cell 10 and a second unit cell 20 formed in the semiconductor layer 30 of the first conductivity type. I have. The first conductivity type semiconductor layer 30 is, for example, an N-well region (NW) 30 formed in the P-type semiconductor substrate 60. Note that the first conductivity type semiconductor layer 30 is not limited to the first conductivity type well region and may be, for example, a first conductivity type semiconductor substrate, or formed on a second conductivity type semiconductor substrate. The first conductivity type semiconductor layer may be used. Further, in the present embodiment, the N-well region 30 is used as the semiconductor layer of the first conductivity type, but a P-well region may be used instead.
第 1単位セル 1 0は、 Nゥエル領域 3 0内に形成された第 1導電型の第 1半導 体領域 1 2と、 第 1半導体領域 1 2と配線 5 0とを電気的に接続するためのコン タク ト領域 1 4とを有している。 本実施形態において、 第 1導電型の第 1半導体 領域 1 2は、 N +拡散領域であり、 N +拡散領域 1 2は、 その表面に設けられたコ ン夕ク ト領域 1 4に接合されたコンタクト部 5 2を通じて配線 5 0に電気的に接 続されている。 一方、 第 2単位セル 2 0は、 Nゥヱル領域 3 0内に形成された第 2導電型の第 2半導体領域 2 2と、 第 1半導体領域 1 0と配線 5 0とを電気的に 接続するためのコンタク ト領域 2 4とを有している。 本実施形態において、 第 2 導電型の第 2半導体領域 2 2は、 P +拡散領域であり、 P +拡散領域 2 2は、 その 表面に設けられたコンタク ト領域 2 4に接合されたコンタク ト部 5 2を通じて配 線 5 0に電気的に接続されている。 なお、 第 1導電型の半導体層として Pゥエル 領域が形成されている場合には、 第 1導電型の第 1半導体領域 1 2を P +拡散領域 とし、 第 2導電型の第 2半導体領域 1 2を N +拡散領域とすればよい。  The first unit cell 10 electrically connects the first semiconductor region 12 of the first conductivity type formed in the N-type well region 30 to the first semiconductor region 12 and the wiring 50. And a contact area 14. In the present embodiment, the first semiconductor region 12 of the first conductivity type is an N + diffusion region, and the N + diffusion region 12 is joined to a contact region 14 provided on the surface thereof. Is electrically connected to the wiring 50 through the contact portion 52. On the other hand, the second unit cell 20 electrically connects the second semiconductor region 22 of the second conductivity type formed in the N-well region 30 to the first semiconductor region 10 and the wiring 50. And a contact area 24. In the present embodiment, the second conductivity type second semiconductor region 22 is a P + diffusion region, and the P + diffusion region 22 is a contact region joined to a contact region 24 provided on the surface thereof. It is electrically connected to wiring 50 through section 52. When a P-type well region is formed as a semiconductor layer of the first conductivity type, the first semiconductor region 12 of the first conductivity type is defined as a P + diffusion region, and the second semiconductor region 1 of the second conductivity type is formed. 2 may be an N + diffusion region.
本実施形態においては、 第 1単位セル 1 0と第 2単位セル 2 0とは互いに所定 間隔 （例えば、 2〃m程度） を設けて配列されている。 第 1単位セル 1 0 ( N +拡 散領域 1 2 ) と第 2単位セル 2 0 ( P +拡散領域） とを分離するために、 Nゥエル 領域 3 0内における第 1単位セル 1 0と第 2単位セル 2 0との間のセル間領域 (素子分離領域） には、 素子分離領域酸化膜 （フィールド酸化膜） 3 2が形成さ れている。 また、 Nゥエル領域 3 0の周囲には Pゥエル領域 （P W) 3 6が形成 されており、 Pゥエル領域 3 6内には、 第 1単位セル 1 0と第 2単位セル 2 0と を分離する素子分離領域酸化膜 3 2の外周を取り囲むようにして P +拡散領域 3 4 が形成されている。 In the present embodiment, the first unit cell 10 and the second unit cell 20 are arranged with a predetermined interval (for example, about 2 m) therebetween. In order to separate the first unit cell 10 (N + diffusion region 12) from the second unit cell 20 (P + diffusion region), An element isolation region oxide film (field oxide film) 32 is formed in an intercell region (element isolation region) between the first unit cell 10 and the second unit cell 20 in the region 30. I have. Further, a P-well region (PW) 36 is formed around the N-well region 30. In the P-well region 36, the first unit cell 10 and the second unit cell 20 are separated. A P + diffusion region 34 is formed so as to surround the outer periphery of the element isolation region oxide film 32.
第 1単位セル 1 0の N +拡散領域 1 2と第 2単位セル 2 0の P +拡散領域 2 2と は、 Nゥヱル領域 3 0内に形成されており、 P +拡散領域 2 2と Nゥヱル領域 3 0 とによって P N接合が形成されている。 このため、 第 2単位セル 2 0 ( P +拡散領 域 2 2 ) をアノードとし、 第 1単位セル 1 0 ( N +拡散領域 1 2 ) を力ソードとす ることによって、 ダイォードして機能させることができる。  The N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 are formed in the N-cell region 30, and the P + diffusion region 22 and N A PN junction is formed by the cell region 30. For this reason, the second unit cell 20 (P + diffusion region 22) is used as an anode, and the first unit cell 10 (N + diffusion region 12) is used as a force sword to function as a diode. be able to.
本実施形態のダイォ一ド素子 1 0 0は、 上述したダイォード素子 1 0 0 0と異 なり、 第 1単位セル 1 0と第 2単位セル 2 0とによってダイォードを構成してい るため、 ダイオード素子 1 0 0 0と比較して、 アノード ' 力ソード間距離が短縮 されている。 このため、 ダイオード素子 1 0 0 0の構成よりも、 Nゥエル領域 3 0に存在する寄生抵抗 4 0を削減することができる。 すなわち、 第 1単位セル 1 0と第 2単位セル 2 0とを Nゥエル領域 3 0内に近接してレイァゥ卜することが できるため、 寄生抵抗 4 0のある Nゥヱル領域 3 0中を電流が流れる距離を短く することができ、 その結果、 寄生抵抗 4 0が削減されることになる。 寄生抵抗 4 0が削減されると、 ダイオード電流 （ I D ) を大きく しても、 ダイォード素子 1 0 0の電流能力が大きく低下しないようにすることができるため、 単位面積当た りの電流能力が大きい高性能のダイォ一ド素子 1 0 0を備えた半導体装置を提供 することが可能となる。 また、 ダイオード素子 1 0 0は、 ダイオード素子 1 0 0 0よりも単位面積当たりの電流能力が大きいため、 占有面積を小さくして構成す ることができる。  The diode element 100 of the present embodiment is different from the above-described diode element 100 0. Since the first unit cell 10 and the second unit cell 20 constitute a diode, the diode element 100 Compared with 1000, the distance between the anode and the force sword is shortened. For this reason, the parasitic resistance 40 present in the N-type well region 30 can be reduced as compared with the configuration of the diode element 100. That is, since the first unit cell 10 and the second unit cell 20 can be laid out close to each other in the N-well region 30, a current flows through the N-well region 30 having the parasitic resistance 40. The flow distance can be shortened, and as a result, the parasitic resistance 40 is reduced. When the parasitic resistance 40 is reduced, even if the diode current (ID) is increased, the current capability of the diode element 100 can be prevented from being greatly reduced, so that the current capability per unit area can be reduced. It is possible to provide a semiconductor device having a large and high-performance diode element 100. In addition, since diode element 100 has a larger current capacity per unit area than diode element 100, it can be configured with a small occupied area.
本実施形態では、 Nゥエル領域 3 0内に複数の第 1単位セル 1 0および複数の 第 2単位セル 2 0が形成されている。 このため、 P N接合面積を増やしてダイォ ード素子の電流能力を大きくすることができる。 図 1に示す例では、 4個の第 1 単位セル 1 0と 5個の第 2単位セル 2 0とが二次元的に （マトリクス状に） 配列 されているが、 これに限らず、 さらに多くの個数の第 1単位セル 1 0と第 2単位 セル 2 0とを設けることも可能である。 また、 複数の第 1単位セル 1 0および複 数の第 2単位セル 2 0の全てに配線 5 0を接続しなくともよく、 必要とされるダ ィォ一ド素子の特性に応じて、 必要数の単位セル （ 1 0または 2 0 ) に配線 5 0 を接続することができる。 このように、 任意の単位セルを用いて所望のダイォー ド特性にすることができるため、 ダイォ一ド素子の設計が容易になるという利点 も得られる。 In the present embodiment, a plurality of first unit cells 10 and a plurality of second unit cells 20 are formed in the N-well region 30. Therefore, the current capability of the diode element can be increased by increasing the PN junction area. In the example shown in FIG. 1, four first unit cells 10 and five second unit cells 20 are arranged two-dimensionally (in a matrix). However, the present invention is not limited to this, and it is also possible to provide a larger number of first unit cells 10 and second unit cells 20. In addition, it is not necessary to connect the wiring 50 to all of the plurality of first unit cells 10 and the plurality of second unit cells 20. Depending on the required characteristics of the diode elements, The wiring 50 can be connected to a number of unit cells (10 or 20). As described above, since desired diode characteristics can be obtained by using an arbitrary unit cell, there is an advantage that the design of a diode element is facilitated.
第 1単位セル 1 0の N +拡散領域 1 2および第 2単位セル 2 0の P +拡散領域 2 2が出来るだけ小さいサイズで構成されていると、 アノード · 力ソード間距離を より小さくすることができ、 その結果、 寄生抵抗 4 0を効果的に削減することが できる。 また、 ダイオード素子 1 0 0のサイズも小さくすることができ、 半導体 装置のチップ面積を縮小させることもできる。 そのため、 N+拡散領域 1 2および P +拡散領域 2 2のそれそれの大きさを規定する寸法 （例えば正方形の一辺の長 さ） は、 デザインルールにおいて許容される最小の寸法と実質的に同じであるこ とが好ましい。  If the N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 are made as small as possible, the distance between the anode and the force node can be made smaller. As a result, the parasitic resistance 40 can be effectively reduced. Further, the size of the diode element 100 can be reduced, and the chip area of the semiconductor device can be reduced. Therefore, the dimensions (eg, the length of one side of a square) that define the size of each of the N + diffusion region 12 and the P + diffusion region 22 are substantially the same as the minimum dimensions allowed by the design rules. It is preferred that there be.
本実施形態では、 N +拡散領域 1 2および P +拡散領域 2 2を作製する上でデザ インルールにおいて許容される最小の寸法が約 1 . 4 / mであるときに、 N +拡散 領域 1 2および P +拡散領域 2 2のそれそれの大きさを規定する寸法がそれと実質 的に同じとなるようにしており、 例えば、 約 2 mとしている。 すなわち、 製造 プロセスにおけるバラツキ等を考慮した上で最適 （最小） の大きさとされている。 第 1単位セル 1 0の N +拡散領域 1 2および第 2単位セル 2 0の P +拡散領域 2 2の基板法線方向から見た形状は、 例えば、 正方形である。 N +拡散領域 1 2およ び P +拡散領域 2 2の形状が正方形にされていると、 所定のデザィンルール内で最 も効率良く第 1単位セル 1 0および第 2単位セル 2 0を配列させることができる からである。 ただし、 N +拡散領域 1 2および P +拡散領域 2 2の形状は、 幾何学 的な意味における厳密な正方形である必要はなく、 実質的に正方形の形状を有し ていればよい。 例えば、 角が丸くなっていてもよく、 厳密に各辺の長さが等しく なっていなくてもよい。 また、 正方形に限定されず、 例えば、 蜂の巣構造のよう に、 N +拡散領域 1 2および P +拡散領域 2 2のそれそれの形状を正六角形にして もよい。 なお、 N+拡散領域 12および P+拡散領域 22の形状を円形や楕円形に することも可能である。 In this embodiment, when the minimum dimension allowed in the design rule for fabricating the N + diffusion region 12 and the P + diffusion region 22 is about 1.4 / m, the N + diffusion region 1 The dimensions defining the size of each of the P 2 and P + diffusion regions 22 are substantially the same, for example, about 2 m. In other words, the size is optimal (minimum) taking into account the variations in the manufacturing process. The shape of the N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 as viewed from the substrate normal direction is, for example, a square. If the shapes of the N + diffusion region 12 and the P + diffusion region 22 are square, the first unit cells 10 and the second unit cells 20 are arranged most efficiently within a predetermined design rule. This is because it can be done. However, the shapes of the N + diffusion region 12 and the P + diffusion region 22 need not be strictly squares in a geometrical sense, but may be substantially square shapes. For example, the corners may be rounded and the lengths of the sides may not be exactly equal. Further, the shape of each of the N + diffusion region 12 and the P + diffusion region 22 is not limited to a square but may be a regular hexagon, such as a honeycomb structure. Is also good. Note that the shape of the N + diffusion region 12 and the P + diffusion region 22 can be circular or elliptical.
また、 本実施形態では、 第 1単位セル 10と第 2単位セル 20とは互いに交互 になるように配列されており、 例えば、 市松模様 （または、 例えばチェス盤の模 様） に配列されている。 第 1単位セル 10と第 2単位セル 20とを市松模様に配 列すると、 各第 1単位セル 10と各第 2単位セル 20との間の距離を短くするこ とができるため、 複数の第 1単位セル 10と複数の第 2単位セル 20を設けた場 合でも、 寄生抵抗 40を小さくすることができる利点がある。  In the present embodiment, the first unit cells 10 and the second unit cells 20 are arranged alternately with each other, for example, in a checkered pattern (or, for example, a chessboard pattern). . When the first unit cells 10 and the second unit cells 20 are arranged in a checkered pattern, the distance between each of the first unit cells 10 and each of the second unit cells 20 can be shortened. Even when one unit cell 10 and a plurality of second unit cells 20 are provided, there is an advantage that the parasitic resistance 40 can be reduced.
ダイオード 100の構成によれば、 寄生抵抗 40による電圧降下を少なくする ことができ、 単位面積あたりの電流能力を大きく向上させることができる。 また、 ダイォードを構成する N+拡散領域および P+拡散領域のそれそれが第 1単位セル 10および第 2単位セル 20を用いて構成されているので、 単位セルによって回 路設計を行うことが可能となる。 このため、 必要に応じた特性 （所望の特性） の ダイオードを設計する際の簡便性の向上という利点も得られる。 従って、 ダイォ ード素子 100は、 例えば、 アナログ回路部内におけるパンドギャップリファレ ンス回路の一素子として好適に用いることができる。  According to the configuration of the diode 100, the voltage drop due to the parasitic resistance 40 can be reduced, and the current capability per unit area can be greatly improved. In addition, since each of the N + diffusion region and the P + diffusion region constituting the diode is configured using the first unit cell 10 and the second unit cell 20, it is possible to design a circuit using the unit cells. . For this reason, there is an advantage that simplicity in designing a diode having characteristics (desired characteristics) as required is improved. Therefore, the diode element 100 can be suitably used, for example, as one element of a pan gap reference circuit in an analog circuit section.
次に、 図 2 (a) から （e) を参照しながら、 本実施形態におけるダイオード 100の作製方法を例示的に説明する。 ダイオード 100は、 例えば、 典型的な CMOSプロセスを用いて作製され、 半導体集積回路のデジタル回路部と同様の プロセスを用いて作製することが可能である。  Next, with reference to FIGS. 2A to 2E, a method for manufacturing the diode 100 in the present embodiment will be illustratively described. The diode 100 is manufactured using, for example, a typical CMOS process, and can be manufactured using a process similar to the digital circuit portion of a semiconductor integrated circuit.
まず、 図 2 (a) に示すように、 例えば、 P型半導体基板 （例えば、 P型シリ コン基板） 60を用意した後、 図 2 (b) に示すように、 基板 60の一部に選択 的に表面から所定の深さまで素子分離領域酸化膜 32を形成する。  First, as shown in FIG. 2A, for example, a P-type semiconductor substrate (for example, a P-type silicon substrate) 60 is prepared, and then, as shown in FIG. 2B, a part of the substrate 60 is selected. An element isolation region oxide film 32 is formed to a predetermined depth from the surface.
次に、 図 2 (c) に示すように、 第 1導電型の半導体層として Nゥエル領域 (NW) 30を例えばイオン注入法によって形成する。 この段階において、 Nゥ エル領域 30の周囲に位置する Pゥエル領域 36も形成する。  Next, as shown in FIG. 2C, an N-well region (NW) 30 is formed as a semiconductor layer of the first conductivity type by, for example, an ion implantation method. At this stage, a P-well region 36 located around the N-well region 30 is also formed.
次に、 図 2 (d) に示すように、 Nゥエル領域 30の一部に選択的に N+拡散領 域 12 (第 1単位セル 10) および P+拡散領域 22 (第 2単位セル 20) を形成 する。 N+拡散領域 12および P+拡散領域 22の形成は、 例えば、 イオン注入法 によって行えばよい。 Next, as shown in FIG. 2 (d), an N + diffusion region 12 (first unit cell 10) and a P + diffusion region 22 (second unit cell 20) are selectively formed in part of the N-well region 30. I do. The formation of the N + diffusion region 12 and the P + diffusion region 22 is performed, for example, by ion implantation. Can be done by
次に、 図 2 ( e ) に示すように、 基板 6 0の上に絶縁膜 5 4を堆積した後、 絶 縁膜 5 4に選択的にコンタク トホールを形成し、 次いで、 配線 5 0 (コンタク ト 部 5 2を含む） を形成する。 配線 5 0のコンタク ト部 5 2は、 第 1単位セル 1 0 のコンタクト領域 1 2および第 2単位セル 2 0のコンタク ト領域 2 2のそれそれ と接合されるので、 第 1単位セル 1 0および第 2単位セル 2 0のそれそれと配線 5 0とが電気的に互いに接続される。 このようにして、 ダイオード素子 1 0 0が 得られる。  Next, as shown in FIG. 2 (e), after an insulating film 54 is deposited on the substrate 60, a contact hole is selectively formed in the insulating film 54, and then a wiring 50 (contact (Including part 52). Since the contact portion 52 of the wiring 50 is connected to the contact region 12 of the first unit cell 10 and the contact region 22 of the second unit cell 20, the first unit cell 10 And each of the second unit cells 20 and the wiring 50 are electrically connected to each other. Thus, diode element 100 is obtained.
ダイオード素子 1 0 0では、 第 1単位セル 1 0と第 2単位セル 2 0との間のセ ル間領域に素子分離領域酸化膜 3 2を形成していたが、 この素子分離領域酸化膜 3 2を形成することなく、 図 3 ( a ) および （b ) に示すように、 セル間領域上 にゲート電極構造 7 0を形成したダイオード素子 2 0 0の構成にすることも可能 である。 ゲート電極構造 7 0は、 絶縁層 （例えば、 ゲート酸化膜） 7 2とその上 に形成された導電層 （例えば、 ポリシリコン層） 7 4とから構成されており、 典 型的な C M O Sプロセスを用いて作製可能な構造を有している。  In the diode element 100, the element isolation region oxide film 32 is formed in the intercell region between the first unit cell 10 and the second unit cell 20. The structure of the diode element 200 in which the gate electrode structure 70 is formed on the inter-cell region as shown in FIGS. 3A and 3B without forming the element 2 can also be adopted. The gate electrode structure 70 is composed of an insulating layer (for example, a gate oxide film) 72 and a conductive layer (for example, a polysilicon layer) 74 formed thereon. It has a structure that can be manufactured using it.
図 3に示したダイォ一ド素子 2 0 0では、 セル間領域上にゲート電極構造 7 0 が設けられているので、 素子分離領域酸化膜 3 2を形成することなく、 第 1単位 セル 1 0の N +拡散領域 1 2と第 2単位セル 2 0の P +拡散領域 2 2とを分離した 構成にすることができる。 従って、 P +拡散領域 2 2の底面の面積に加えて、 P + 拡散領域 2 2の外周面の面積も P N接合面積に寄与させることができるため、 P N接合面積を大きくすることができる。 また、 ゲート電極構造 7 0の形成は、 C M O Sプロセスを用いて行うことができるため、 アナログ回路部と同様の工程を 用いてダイオード素子 2 0 0のゲート電極構造 7 0を形成できることは利点が大 きい。  In the diode element 200 shown in FIG. 3, since the gate electrode structure 70 is provided on the inter-cell region, the first unit cell 100 can be formed without forming the element isolation region oxide film 32. The N + diffusion region 12 of the second unit cell 20 and the P + diffusion region 22 of the second unit cell 20 can be separated. Therefore, in addition to the area of the bottom surface of P + diffusion region 22, the area of the outer peripheral surface of P + diffusion region 22 can also contribute to the PN junction area, so that the PN junction area can be increased. Further, since the formation of the gate electrode structure 70 can be performed using a CMOS process, it is greatly advantageous that the gate electrode structure 70 of the diode element 200 can be formed using the same process as that of the analog circuit portion. Good.
また、 ダイオード素子 2 0 0では、 Nゥ： ϋル領域 3 0上に位置するゲート電極 構造 7 0にゲート配線 （不図示） を電気的に接続することもできる。 ゲート電極 構造 7 0にゲート配線を設けた上で、 独立した電位として高電位側の電圧 （V d d ) をゲート配線に印加すれば、 ダイオード動作時に逆バイアスが加わりにく く することができる。 このため、 空乏層の形成を防止することができ、 その結果、 PN接合面積の減少を抑制することが可能となる。 Further, in the diode element 200, a gate wiring (not shown) can be electrically connected to the gate electrode structure 70 located on the N ゥ cell region 30. When a gate wiring is provided in the gate electrode structure 70 and a high-potential-side voltage (V dd) is applied to the gate wiring as an independent potential, a reverse bias can be reduced during diode operation. Therefore, the formation of a depletion layer can be prevented, and as a result, It is possible to suppress a decrease in the PN junction area.
ダイオード素子 200は、 例えば、 典型的な CMO Sプロセスを用いて、 図 4 (a) から （f ) に示すようにして作製することができる。 なお、 この例では、 ゲート電極構造 70上にゲート配線 56を形成した構成のダイォード素子 200 を作製している。  The diode element 200 can be manufactured, for example, as shown in FIGS. 4A to 4F using a typical CMOS process. In this example, a diode element 200 having a configuration in which the gate wiring 56 is formed on the gate electrode structure 70 is manufactured.
まず、 図 4 (a) に示すように、 例えば、 P型半導体基板 （例えば P型シリコ ン基板） 60を用意した後、 図 4 (b) に示すように、 基板 60の一部に選択的 に表面から所定の深さまで素子分離領域酸化膜 32を形成する。 なお、 図 2で示 した例と異なり、 後工程 （図 4 (d) 参照） でゲート電極構造 70を形成するた め、 Nゥエル領域 （NW) 30となる部分に素子分離領域酸化膜 32を形成しな くてもよい。  First, as shown in FIG. 4A, for example, a P-type semiconductor substrate (for example, a P-type silicon substrate) 60 is prepared, and then, as shown in FIG. Next, an element isolation region oxide film 32 is formed to a predetermined depth from the surface. Unlike the example shown in FIG. 2, since the gate electrode structure 70 is formed in a later step (see FIG. 4D), the element isolation region oxide film 32 is formed on the part to be the N-type region (NW) 30. It does not have to be formed.
次に、 図 4 (c) に示すように、 第 1導電型の半導体層として Nゥヱル領域 (NW) 30を例えばイオン注入法によって形成する。 この段階において、 Nゥ エル領域 30の周囲に位置する Pゥエル領域 36も形成する。  Next, as shown in FIG. 4C, an N-type region (NW) 30 is formed as a semiconductor layer of the first conductivity type by, for example, an ion implantation method. At this stage, a P-well region 36 located around the N-well region 30 is also formed.
次に、 図 4 (d) に示すように、 第 1単位セル 10と第 2単位セル 20との間 のセル間領域となる部分に、 ゲート電極構造 70を形成する。 ゲート電極構造 7 0の形成は、 例えば、 次のようにして行えばよい。 まず、 基板 60の上に酸化膜 (例えば、 酸化シリコン （S i〇2) ) を堆積した後、 その上に例えばポリシリコ ンを堆積する。 次いで、 両者を選択的にエッチングして、 ゲート酸化膜 （厚さ ： 数ナノメートル） 72と、 導電層 （ポリシリコンゲート、 厚さ ：数百ナノメート ル） 74を形成する。 このようにして、 セル間領域にゲート電極構造 70を形成 する。 Next, as shown in FIG. 4D, a gate electrode structure 70 is formed in a portion serving as an inter-cell region between the first unit cell 10 and the second unit cell 20. The gate electrode structure 70 may be formed, for example, as follows. First, after an oxide film (for example, silicon oxide (Si 2 )) is deposited on the substrate 60, for example, polysilicon is deposited thereon. Next, both are selectively etched to form a gate oxide film (thickness: several nanometers) 72 and a conductive layer (polysilicon gate, thickness: several hundred nanometers) 74. Thus, the gate electrode structure 70 is formed in the inter-cell region.
次に、 図 4 (e) に示すように、 ゲート電極構造 70をマスクの一部として利 用して、 Nゥエル領域 30の一部に選択的に N+拡散領域 12 (第 1単位セル 1 0) および P+拡散領域 22 (第 2単位セル 20) を形成する。 セル間領域にゲー ト電極構造 70が設けられているため、 Nゥエル領域 30内に素子分離領域酸化 膜 32が形成されていなくても、 ダイオード特性を損ねることなく、 N+拡散領域 12および P+拡散領域 22を形成することが可能となる。  Next, as shown in FIG. 4 (e), using the gate electrode structure 70 as a part of the mask, the N + diffusion region 12 (the first unit cell 10 ) And a P + diffusion region 22 (second unit cell 20). Since the gate electrode structure 70 is provided in the inter-cell region, even if the element isolation region oxide film 32 is not formed in the N-type region 30, the N + diffusion region 12 and the P + diffusion The region 22 can be formed.
次に、 図 4 (f) に示すように、 基板 60の上に絶縁膜 54を堆積した後、 絶 縁膜 5 4に選択的にコンタク トホールを形成し、 次いで、 配線 5 0 (コンタク ト 部 5 2を含む） およびゲート配線 5 6を形成する。 配線 5 0のコンタク ト部 5 2 は、 第 1単位セル 1 0のコンタク ト領域 1 4および第 2単位セル 2 0のコンタク ト領域 2 4のそれそれと接合される。 また、 ゲート配線 5 6は、 ゲート電極構造 7 0の導電層 7 4と電気的に接続される。 このようにして、 ダイオード素子 2 0 0が得られる。 Next, as shown in FIG. 4F, an insulating film 54 is deposited on the A contact hole is selectively formed in the edge film 54, and then a wiring 50 (including a contact portion 52) and a gate wiring 56 are formed. The contact section 52 of the wiring 50 is joined to each of the contact area 14 of the first unit cell 10 and the contact area 24 of the second unit cell 20. The gate wiring 56 is electrically connected to the conductive layer 74 of the gate electrode structure 70. Thus, diode element 200 is obtained.
図 5は、 ダイオードの電圧一電流特性を得るための回路であり、 図 6は、 図 5 に示した回路を用いて測定を行ったダイォ一ドの電圧—電流特性の結果を示して いる。 図 6中の縦軸は、 単位面積当たりの電流 （対数目盛） を示しており、 横軸 は印加電圧を示している。 なお、 図 6中の実線は、 本実施形態のダイオード素子 2 0 0を用いた場合の結果を示しており、 この場合においてダイォード素子 2 0 0のゲート電極構造 7 0に電圧は印加されていない。 一方、 図 6中の点線は、 図 1 5に示したダイオード素子 1 0 0 0 (比較例） を用いた場合の結果を示してい る。  FIG. 5 shows a circuit for obtaining a voltage-current characteristic of a diode, and FIG. 6 shows a result of a voltage-current characteristic of a diode measured by using the circuit shown in FIG. The vertical axis in FIG. 6 shows the current per unit area (log scale), and the horizontal axis shows the applied voltage. The solid line in FIG. 6 shows the result when the diode element 200 of the present embodiment is used, and in this case, no voltage is applied to the gate electrode structure 70 of the diode element 200. . On the other hand, the dotted line in FIG. 6 shows the result in the case where the diode element 1000 (comparative example) shown in FIG. 15 is used.
図 6から、 ダイォードの動作範囲におけるいずれの印加電圧 V dの場合でも、 ダイォ一ド素子 1 0 0 0よりも、 本実施形態のダイォード素子 2 0 0の方が優れ た特性を示すことがわかる。  From FIG. 6, it can be seen that the diode element 200 of the present embodiment exhibits better characteristics than the diode element 1000 at any applied voltage Vd in the operating range of the diode. .
図 7は、 図 6のグラフにおける印加電圧が 0 . 7 V付近の部分を拡大して示し ている。 図 7に示すとおり、 印加電圧が 0 . 7 Vのときには、 本実施形態のダイ ォ一ド素子 2 0 0は、 ダイォード素子 1 0 0 0 (比較例） よりも、 単位面積当た りの電流よりが約 2 . 3倍も多い。 すなわち、 本実施形態のダイオード素子 2 0 0が優れた特性を有していることが理解できる。  FIG. 7 is an enlarged view of a portion where the applied voltage is around 0.7 V in the graph of FIG. As shown in FIG. 7, when the applied voltage is 0.7 V, the diode element 200 of the present embodiment has a larger current per unit area than the diode element 100 (comparative example). About 2.3 times more. That is, it can be understood that the diode element 200 of the present embodiment has excellent characteristics.
図 8は、 図 6のグラフにおける印加電圧 0 . 6 V ~ 1 . 0 Vの範囲を十進数目 盛の縦軸で表したグラフを示している。 図 8から理解できるように、 印加電圧が 大きくなればなるほど、 Nゥエル領域の寄生抵抗の影響によって、 本実施形態の ダイオード素子 2 0 0の電流能力と、 ダイオード素子 1 0 0 0 (比較例） の電流 能力との差が大きくなる。 この結果から、 本実施形態のダイオード素子 2 0 0で は、 Nゥエル領域 3 0の寄生抵抗 4 0の影響を出来るだけ抑制して、 単位面積当 たりの電流 （ダイオード電流 I D ) を増加させることが可能であることが理解で きる。 なお、 図 7中および図 8中の縦軸における 「E— X」 は、 1 0— Xのことを 意味しており、 例えば 1. 0 E— 0 5 [A]は、 1. 0 X 1 0— 5[A]のことを表し ている。 FIG. 8 shows a graph in which the range of applied voltage 0.6 V to 1.0 V in the graph of FIG. 6 is represented by a vertical axis on a decimal scale. As can be understood from FIG. 8, as the applied voltage increases, the current capability of the diode element 200 of the present embodiment and the diode element 100 00 (comparative example) increase due to the influence of the parasitic resistance of the N-type well region. The difference with the current capacity of the current increases. From these results, in the diode element 200 of the present embodiment, it is necessary to increase the current per unit area (diode current ID) while minimizing the effect of the parasitic resistance 40 of the N-type well region 30. Understand that is possible Wear. Note that “E—X” on the vertical axis in FIGS. 7 and 8 means 10—X. For example, 1.0 E—05 [A] is 1.0 X 1 0-5 indicates that the [a].
(実施形態 2 ) (Embodiment 2)
図 9および図 1 0を参照しながら、 本発明による実施形態 2を説明する。 図 9 (a) は、 本実施形態にかかる半導体装置に含まれるダイオード素子 300の上 面を模式的に示しており、 図 9 (b) は、 図 9 (a) の b— b， 線に沿ったダイ ォ一ド素子 300の断面を模式的に示している。  Embodiment 2 according to the present invention will be described with reference to FIGS. 9 and 10. FIG. FIG. 9A schematically shows the upper surface of the diode element 300 included in the semiconductor device according to the present embodiment, and FIG. 9B is a line b--b in FIG. 9A. The cross section of the diode element 300 along the line is schematically shown.
本実施形態のダイオード素子 3 00は、 S O I (silicon on insulator) 基板 の半導体領域内に形成されている点が、 Nゥエル領域 30内に形成されていた実 施形態 1のダイォード素子 1 00または 2 00と異なる。 すなわち、 本実施形態 では、 第 1導電型の半導体層として、 絶縁膜 （または絶縁基板） 6 2上に形成さ れた第 1導電型の半導体層 （半導体領域） 30を使用している。 第 1導電型の半 導体層 3 0は、 N型の半導体層であっても、 P型の半導体層であってもよい。 本 実施形態の説明を簡明にするため、 以下 （後述する実施形態も含む） では、 実施 形態 1と異なる点を主に説明し、 実施形態 1と同様の点の説明は省略または簡略 化する。  The diode element 300 of the present embodiment differs from the diode element 100 or 2 of the first embodiment in that the diode element 300 is formed in the semiconductor region of the SOI (silicon on insulator) substrate. Different from 00. That is, in the present embodiment, the first conductive type semiconductor layer (semiconductor region) 30 formed on the insulating film (or insulating substrate) 62 is used as the first conductive type semiconductor layer. The first conductivity type semiconductor layer 30 may be an N-type semiconductor layer or a P-type semiconductor layer. In order to simplify the description of the present embodiment, the following (including the embodiments to be described later) will mainly describe the points different from the first embodiment, and the description of the same points as the first embodiment will be omitted or simplified.
ダイオード素子 300は、 絶縁膜 （例えば、 埋め込み酸化膜、 厚さ ：例えば約 1 00 nm) 6 2上に形成された第 1導電型の半導体層 30 (厚さ ：例えば約 5 0 nm) 内に第 1単位セル 1 0および第 2単位セル 2 0を有している。 第 1単位 セル 1 0と第 2単位セル 20との間のセル間領域には、 ゲ一ト電極構造 70が形 成されている。 ゲート電極構造 70には、 ゲート配線 （不図示） を設けることも 可能である。 本実施形態では、 半導体層 3 0の周囲には、 素子分離用の酸化膜 6 4が形成されており、 絶縁膜 （埋め込み酸化膜） 6 2の下には P型半導体基板 6 0が位置している。 なお、 第 1単位セル 1 0および第 2単位セル 2 0は、 上記実 施形態 1の場合と同様に、 半導体層 3 0内において市松模様となるように配列さ れている。  The diode element 300 includes a first conductive type semiconductor layer 30 (thickness: about 50 nm) formed on an insulating film (eg, a buried oxide film, thickness: about 100 nm) 62. It has a first unit cell 10 and a second unit cell 20. A gate electrode structure 70 is formed in an inter-cell region between the first unit cell 10 and the second unit cell 20. The gate electrode structure 70 can be provided with a gate wiring (not shown). In this embodiment, an oxide film 64 for element isolation is formed around the semiconductor layer 30, and a P-type semiconductor substrate 60 is located below the insulating film (buried oxide film) 62. ing. The first unit cells 10 and the second unit cells 20 are arranged in a checkered pattern in the semiconductor layer 30 as in the case of the first embodiment.
ダイォ一ド素子 3 00では、 Nゥエル領域や Pゥェル領域が設けられていない lb The diode element 300 does not have an N-well region or a P-well region. lb
SO I基板の半導体領域 （半導体層 30) 内において第 1単位セル 10の N +拡散 領域 12と第 2単位セル 20の P+拡散領域 22とが形成されている。 このため、 N+拡散領域 12および P+拡散領域 22のそれそれの外周面の面積が PN接合面 積に寄与するので、 PN接合面積を増やすことが可能となり、 その結果、 ダイォ ード素子の電流能力を向上させることが可能となる。 また、 ダイオード素子 30 0の構成でも、 上記実施形態の場合と同様に、 第 1単位セル 10と第 2単位セル 20は近接して配置させることが可能であるため、 半導体層 30の寄生容量 40 を低減させることができる。 The N + diffusion region 12 of the first unit cell 10 and the P + diffusion region 22 of the second unit cell 20 are formed in the semiconductor region (semiconductor layer 30) of the SOI substrate. Therefore, the area of the outer peripheral surface of each of the N + diffusion region 12 and the P + diffusion region 22 contributes to the PN junction area, so that the PN junction area can be increased. As a result, the current capability of the diode element can be increased. Can be improved. Also, in the configuration of the diode element 300, the first unit cell 10 and the second unit cell 20 can be arranged close to each other as in the case of the above-described embodiment. Can be reduced.
ダイオード素子 300は、 例えば、 図 10 (a) から （f ) に示すようにして 作製することができる。 なお、 この例では、 ゲート電極構造 70上にゲート配線 56を形成した構成のダイォ一ド素子を作製している。  The diode element 300 can be manufactured, for example, as shown in FIGS. 10 (a) to 10 (f). In this example, a diode element having a configuration in which the gate wiring 56 is formed on the gate electrode structure 70 is manufactured.
まず、 図 10 (a) に示すように、 例えば、 P型半導体基板 （P型シリコン基 板） 60上に埋め込み酸化層 （S i02膜） 62とその上に半導体領域 （半導体 層） 30とが形成された S 0 I基板を用意する。 First, as shown in FIG. 10 (a), e.g., P-type semiconductor substrate (P-type silicon substrate) 60 on the buried oxide layer (S i0 2 film) 62 and the semiconductor region (semiconductor layer) thereon 30 A S 0 I substrate on which is formed is prepared.
次に、 図 10 (b) に示すように、 S 0 I基板の半導体領域 30の一部に選択 的に素子分離用の絶縁膜 64を形成し、 次いで、 図 10 (c) に示すように、 第 1単位セル 10と第 2単位セルとの間のセル間領域となる部分に、 ゲート電極構 造 70を形成する。  Next, as shown in FIG. 10 (b), an insulating film 64 for element isolation is selectively formed on a part of the semiconductor region 30 of the SOI substrate, and then, as shown in FIG. 10 (c). Then, a gate electrode structure 70 is formed in a portion serving as an inter-cell region between the first unit cell 10 and the second unit cell.
次に、 図 10 (d) に示すように、 ゲート電極構造 70をマスクの一部として 利用して、 半導体層 30の一部に選択的に N+拡散領域 12 (第 1単位セル 10) および P+拡散領域 22 (第 2単位セル 20) を形成する。 なお、 本実施形態のよ うに SO I基板を使用する場合には、 上記実施形態 1のダイオード素子 100の ように素子分離領域酸化膜 32を形成する手法よりも、 ゲート電極構造 70を形 成して素子分離領域酸化膜を形成しない手法の方が製造工程上好ましい。  Next, as shown in FIG. 10 (d), using the gate electrode structure 70 as a part of the mask, the N + diffusion region 12 (the first unit cell 10) and the P + A diffusion region 22 (second unit cell 20) is formed. When an SOI substrate is used as in the present embodiment, the gate electrode structure 70 is formed more than in the method of forming the element isolation region oxide film 32 as in the diode element 100 of the first embodiment. In this case, a method in which the element isolation region oxide film is not formed is preferable in the manufacturing process.
次に、 図 10 (f ) に示すように、 SO I基板上に絶縁膜 54を堆積した後、 絶縁膜 54に選択的にコンタクトホールを形成し、 次いで、 配線 50 (コンタク ト部 52を含む） およびゲート配線 56を形成する。 このようにして、 ダイォ一 ド素子 300が得られる。 (実施形態 3 ) Next, as shown in FIG. 10 (f), after depositing an insulating film 54 on the SOI substrate, a contact hole is selectively formed in the insulating film 54, and then a wiring 50 (including a contact portion 52 ) And the gate wiring 56 are formed. Thus, the diode element 300 is obtained. (Embodiment 3)
図 1 1から図 1 3を参照しながら、 本発明による実施形態 3を説明する。 上記 実施形態では、 第 1単位セル 1 0と第 2単位セル 2 0を用いてダイォ一ド素子を 構成したが、 この構成を利用してバイポーラ トランジス夕素子を構成することも 可能である。 図 1 1 ( a ) は、 本実施形態にかかる半導体装置に含まれるバイポ 一ラ トランジス夕素子 4 0 0の上面を模式的に示しており、 図 1 1 ( b ) は、 図 1 1 ( a ) の b— b， 線に沿ったバイポーラ トランジスタ素子 4 0 0の断面を模 式的に示している。  A third embodiment according to the present invention will be described with reference to FIGS. In the above embodiment, the diode element is configured by using the first unit cell 10 and the second unit cell 20. However, it is also possible to configure a bipolar transistor element using this configuration. FIG. 11 (a) schematically shows the upper surface of a bipolar transistor element 400 included in the semiconductor device according to the present embodiment, and FIG. 11 (b) shows FIG. 11 (a). ) Schematically shows a cross section of the bipolar transistor element 400 along the line b—b of FIG.
図 1 1 ( a ) および （b ) に示すように、 実施形態 1のダイオード素子 1 0 0 の構成の場合における第 1単位セル 1 0をべ一スとし、 第 2単位セル 2 0をエミ ッ夕とし、 そして P型半導体基板 （第 2導電型の半導体層） 6 0をコレクタとす れば、 バイポーラ トランジス夕素子 4 0 0を構成することができる。 ベース ( B ) 、 エミッ夕 （E ) 、 およびコレクタ （C ) の関係をより明瞭にする目的で、 バイポーラ トランジス夕素子 4 0 0をさらに模式的に示した構成を図 1 2に示す。 図 1 1に示したバイポーラ トランジスタ素子 4 0 0では、 第 2単位セル 2 0の コンタク ト領域 2 4にエミッ夕用の配線 5 0 aが電気的に接続され、 第 1単位セ ル 1 0のコンタク ト領域 1 4にベース用の配線 5 0 bが電気的に接続される。 コ レク夕用の配線 5 0 cは、 Nゥエル領域 3 0に隣接した Pゥエル領域 3 6内に形 成された P +拡散領域 3 4と電気的に接続されており、 これによつて、 コレクタ用 の配線 5 0 cと P型半導体基板 6 0とは互いに電気的に接続されている。  As shown in FIGS. 11A and 11B, the first unit cell 10 in the configuration of the diode element 100 of the first embodiment is used as a base, and the second unit cell 20 is used as an emitter. In the case where the P-type semiconductor substrate (second-conductivity-type semiconductor layer) 60 is used as a collector, a bipolar transistor element 400 can be formed. FIG. 12 shows a further schematic configuration of the bipolar transistor element 400 in order to clarify the relationship between the base (B), the emitter (E), and the collector (C). In the bipolar transistor element 400 shown in FIG. 11, the wiring 50a for the emitter is electrically connected to the contact region 24 of the second unit cell 20, and the first unit cell 10 Wiring 50 b for the base is electrically connected to contact region 14. The collector wiring 50 c is electrically connected to the P + diffusion region 34 formed in the P-well region 36 adjacent to the N-well region 30, whereby The collector wiring 50 c and the P-type semiconductor substrate 60 are electrically connected to each other.
バイポーラ トランジス夕素子 4 0 0においては、 第 1単位セル 1 0および第 2 単位セル 2 0のいずれかがべ一ス （B ) またはエミヅ夕 （E ) とされる。 上記実 施形態で説明したように、 第 1単位セル 1 0および第 2単位セル 2 0は近接して 配置できることから、 Nゥエル領域 3 0の寄生抵抗 4 0を軽減させることができ るので、 その結果、 電流特性に優れたバイポーラ トランジスタ素子を提供するこ とが可能となる。 なお、 図 1 1に示した構成では、 第 1単位セル 1 0と第 2単位 セル 2 0との間に素子分離領域酸化膜 3 2を設けているが、 素子分離領域酸化膜 3 2を設けることなく、 セル間領域にゲート電極構造 7 0を設けた構成すること も勿論可能である。 また、 図 1 3に示すように、 二重ゥエル型の構成を用いてバイポーラ トランジ ス夕素子 4 5 0を構成することも可能である。 すなわち、 P型半導体基板 6 0内 に、 第 2導電型の半導体層として Nゥエル領域 3 1を形成し、 その Nゥエル領域 3 1内に第 1導電型の半導体層として Pゥエル領域 3 0を形成する。 このような ダブルゥエル型の構成において、 第 1導電型の半導体層としての Pゥヱル領域 3 0内に第 1単位セル （ベース） 1 0および第 2単位セル （ェミ ツ夕） 2 0を設け て、 Nゥエル領域 3 1をコレクタとすれば、 バイポーラ トランジスタ素子を構成 することができる。 この構成の場合でも、 バイポーラ トランジスタ素子 4 0 0と 同様に、 Pゥヱル領域 3 0の寄生抵抗を軽減させることができるので、 電流特性 に優れたバイポーラ トランジスタ素子を提供することができる。 In the bipolar transistor element 400, one of the first unit cell 10 and the second unit cell 20 is set to a base (B) or an emitter (E). As described in the above embodiment, since the first unit cell 10 and the second unit cell 20 can be arranged close to each other, the parasitic resistance 40 of the N-type well region 30 can be reduced. As a result, a bipolar transistor element having excellent current characteristics can be provided. In the configuration shown in FIG. 11, the element isolation region oxide film 32 is provided between the first unit cell 10 and the second unit cell 20. However, the element isolation region oxide film 32 is provided. Instead, a configuration in which the gate electrode structure 70 is provided in the inter-cell region is of course also possible. Further, as shown in FIG. 13, it is possible to configure the bipolar transistor element 450 using a double-well configuration. That is, an N-well region 31 is formed as a second conductivity type semiconductor layer in a P-type semiconductor substrate 60, and a P-well region 30 is formed in the N-well region 31 as a first conductivity type semiconductor layer. Form. In such a double-well configuration, a first unit cell (base) 10 and a second unit cell (emissive) 20 are provided in a P-type region 30 as a semiconductor layer of the first conductivity type. If the N-well region 31 is used as a collector, a bipolar transistor element can be formed. Even in this configuration, the parasitic resistance of the P-type region 30 can be reduced as in the case of the bipolar transistor element 400, so that a bipolar transistor element having excellent current characteristics can be provided.
(実施形態 4 ) (Embodiment 4)
図 1 4を参照しながら、 本発明による実施形態 4を説明する。 上記実施形態で は、 第 1導電型の半導体層 3 0内において第 1単位セル 1 0と第 2単位セル 2 0 とを交互にするために、 第 1単位セル 1 0および第 2単位セル 2 0を市松模様に 配列させた構成 （例えば、 図 1参照） にしたが、 本実施形態では、 第 1導電型の 半導体層 3 0内に比較的大きな第 1単位セル 1 0を形成し、 その第 1単位セル 1 0内に第 2単位セル 2 0を形成する構成にしている。  A fourth embodiment according to the present invention will be described with reference to FIG. In the above embodiment, in order to alternate the first unit cell 10 and the second unit cell 20 in the semiconductor layer 30 of the first conductivity type, the first unit cell 10 and the second unit cell 2 In the present embodiment, a relatively large first unit cell 10 is formed in the first conductivity type semiconductor layer 30, and the first unit cell 10 is formed in a checkered pattern (see, for example, FIG. 1). The second unit cell 20 is formed in the first unit cell 10.
図 1 4 ( a ) は、 本実施形態にかかる半導体装置に含まれるダイオード素子 5 0 0の上面を模式的に示しており、 図 1 4 ( b ) は、 図 1 4 ( a ) の b— b， 線 に沿ったダイオード素子 5 0 0の断面を模式的に示している。 ダイォ一ド素子 5 0 0は、 第 1導電型の半導体層 （Nゥエル） 3 0内に第 1単位セル 1 0と、 第 1 単位セル 1 0内に形成された複数の第 2単位セル 2 0とを有している。 本実施形 態において、 基板法線方向から見た第 1単位セル 1 0の形状は、 例えば正方形 FIG. 14 (a) schematically shows the top surface of the diode element 500 included in the semiconductor device according to the present embodiment, and FIG. 14 (b) is a cross-sectional view of FIG. b, the cross section of the diode element 500 along the line is schematically shown. The diode element 500 includes a first unit cell 10 in a first conductivity type semiconductor layer (N-well) 30 and a plurality of second unit cells 2 formed in the first unit cell 10. 0. In the present embodiment, the shape of the first unit cell 10 viewed from the normal direction of the substrate is, for example, a square.
(一辺の長さ ：約 5〃m ) であり、 第 2単位セル 2 0の形状も同様に正方形 （一 辺の長さ ：約 2 5 // m) である。 第 2単位セル 2 0は、 第 1単位セル 1 0内に例 えば 4個形成されている。 第 1単位セル 1 0と第 2単位セル 2 0との間隔 1 5は、 例えば、 約 2 / mである。 (Length of one side: about 5 m), and the shape of the second unit cell 20 is also square (length of one side: about 25 // m). For example, four second unit cells 20 are formed in the first unit cell 10. The interval 15 between the first unit cell 10 and the second unit cell 20 is, for example, about 2 / m.
ダイオード素子 5 0 0の構成でも、 力ソードとなる N +拡散領域 1 2の中心部か らアノードとなる P +拡散領域 2 2までの距離を、 図 1 5に示したダイオード素子 1 0 0 0の構成の場合よりも、 短くすることができる。 従って、 第 1導電型の半 導体層 （Nゥエル領域） 3 0の寄生抵抗を軽減させることができるため、 単位面 積あたりの電流能力を向上させたダイォ一ド素子を提供することができる。 産業上の利用可能性 Even with the diode element 500 configuration, the N + diffusion region 12 The distance from the anode to the P + diffusion region 22 serving as the anode can be made shorter than in the case of the configuration of the diode element 1000 shown in FIG. Therefore, the parasitic resistance of the semiconductor layer (N-well region) 30 of the first conductivity type can be reduced, so that a diode element having improved current capability per unit area can be provided. Industrial applicability
本発明によれば、 高性能で占有面積が小さいダイォード素子を含む半導体装置 が提供される。 高性能で占有面積が小さいダイオード素子は、 例えば、 C M O S プロセスによって実現されるアナログ ·デジタル混載 L S Iのアナログ回路部の 一素子として好適に使用することができるため、 より高性能でチップ面積の小さ い半導体装置を提供することが可能となる。  According to the present invention, there is provided a semiconductor device including a high-performance diode element having a small occupied area. For example, a high-performance diode element with a small occupied area can be suitably used as an element of an analog circuit section of an analog / digital hybrid LSI realized by a CMOS process, and therefore has a higher performance and a smaller chip area. A semiconductor device can be provided.

Claims

リ 求 の 範 囲 Range of request
1 . 第 1導電型の半導体層と、 1. a semiconductor layer of the first conductivity type;
前記第 1導電型の半導体層内に形成された第 1導電型の第 1半導体領域と、 前 記第 1半導体領域と配線とを電気的に接続するためのコンタク ト領域とを有する 少なくとも 1個の第 1単位セルと、  At least one having a first semiconductor region of the first conductivity type formed in the semiconductor layer of the first conductivity type, and a contact region for electrically connecting the first semiconductor region and the wiring. The first unit cell of
前記第 1導電型の半導体層内に形成された第 2導電型の第 2半導体領域と、 前 記第 2半導体領域と配線とを電気的に接続するためのコンタク ト領域とを有する 少なくとも 1個の第 2単位セルと  At least one having a second semiconductor region of the second conductivity type formed in the semiconductor layer of the first conductivity type, and a contact region for electrically connecting the second semiconductor region and the wiring. And the second unit cell of
を備え、  With
前記第 1単位セルと前記第 2単位セルとは協働してダイォード素子として機能 する、 半導体装置。  The semiconductor device, wherein the first unit cell and the second unit cell cooperate to function as a diode element.
2 . 前記少なくとも 1個の第 1単位セルは、 複数の第 1単位セルであり、 且つ、 前記少なくとも 1個の第 2単位セルは、 複数の第 2単位セルである、 請求項 1に 記載の半導体装置。 2. The at least one first unit cell is a plurality of first unit cells, and the at least one second unit cell is a plurality of second unit cells. Semiconductor device.
3 . 前記第 1半導体領域および前記第 2半導体領域のそれそれの大きさを規定 する寸法は、 当該半導体装置のデザィンルールにおいて許容される最小の寸法と 実質的に同じである、 請求項 1または 2に記載の半導体装置。 3. The dimension defining the size of each of the first semiconductor region and the second semiconductor region is substantially the same as the minimum dimension allowed in the design rule of the semiconductor device. 3. The semiconductor device according to 2.
4 . 法線方向から見た前記第 1半導体領域および前記第 2半導体領域のそれそ れの形状は略正方形である、 請求項 1から 3の何れか一つに記載の半導体装置。 4. The semiconductor device according to claim 1, wherein each of the first semiconductor region and the second semiconductor region has a substantially square shape when viewed from a normal direction.
5 . 前記第 1単位セルおよび前記第 2単位セルは、 前記第 1導電型の半導体層 内において市松模様に配列されている、 請求項 1から 4の何れか一つに記載の半 導体装置。 5. The semiconductor device according to claim 1, wherein the first unit cell and the second unit cell are arranged in a checkered pattern in the first conductivity type semiconductor layer.
6 . 前記第 1単位セルと前記第 2単位セルとは、 前記第 1導電型の半導体層内 において互いに所定間隔を設けて配列されており、 6. The first unit cell and the second unit cell are located within the semiconductor layer of the first conductivity type. Are arranged at a predetermined interval from each other,
前記第 1導電型の半導体層内における前記第 1単位セルと前記第 2単位セルと の間に位置するセル間領域上には、 少なくとも前記セル領域上に形成された絶縁 層と前記絶縁層上に形成された導電層とを有するゲート電極構造が形成されてい る、 請求項 1から 5の何れか一つに記載の半導体装置。  In the inter-cell region located between the first unit cell and the second unit cell in the semiconductor layer of the first conductivity type, at least an insulating layer formed on the cell region and the insulating layer 6. The semiconductor device according to claim 1, wherein a gate electrode structure having a conductive layer formed on the substrate is formed.
7 . 前記ゲート電極構造に電気的に接続されたゲート配線をさらに有すること を特徴とする、 請求項 6に記載の半導体装置。 7. The semiconductor device according to claim 6, further comprising a gate wiring electrically connected to the gate electrode structure.
8 . 1個の前記第 1単位セルの前記第 1半導体領域内に複数の前記第 2単位セ ルが形成されている、 請求項 1に記載の半導体装置。 8. The semiconductor device according to claim 1, wherein a plurality of the second unit cells are formed in the first semiconductor region of one of the first unit cells.
9 . さらに第 2導電型の半導体層を有し、 前記第 1導電型の半導体層は、 前記 第 2導電型の半導体層上に形成されている、 請求項 1から 8に記載の半導体装置 c 9. The semiconductor device c according to claim 1, further comprising a semiconductor layer of a second conductivity type, wherein the semiconductor layer of the first conductivity type is formed on the semiconductor layer of the second conductivity type.
1 0 . 前記第 1導電型の半導体層内に形成された前記第 1単位セルがベースと され、 前記第 2単位セルがエミッ夕とされ、 且つ、  10. The first unit cell formed in the semiconductor layer of the first conductivity type is used as a base, the second unit cell is used as an emitter, and
前記第 2導電型の半導体層がコレク夕とされる、 請求項 9に記載の半導体装置 c 10. The semiconductor device c according to claim 9, wherein the second conductive type semiconductor layer is a collector.
1 1 . 前記第 2導電型の半導体層は、 半導体基板であり、 1 1. The semiconductor layer of the second conductivity type is a semiconductor substrate,
前記第 1導電体型の半導体層は、 前記半導体基板内に形成されたゥエル領域で ある、 請求項 9または 1 0に記載の半導体装置。  The semiconductor device according to claim 9, wherein the first conductive semiconductor layer is a well region formed in the semiconductor substrate.
1 2 . 前記第 1導電型の半導体層は、 絶縁層上に形成されている、 請求項 1か ら 8の何れか一つに記載の半導体装置。 12. The semiconductor device according to any one of claims 1 to 8, wherein the first conductivity type semiconductor layer is formed on an insulating layer.
1 3 . さらにアナログ回路部とデジタル回路部とを有しており、 前記ダイォ一 ド素子はアナログ回路部に形成されており、 且つ、 前記アナログ回路部および前 記デジタル回路部は、 C M O Sプロセスによって作製されていることを特徴とす る、 請求項 1から 1 2の何れか一つに記載の半導体装置, 13. An analog circuit section and a digital circuit section are further provided, wherein the diode element is formed in the analog circuit section, and the analog circuit section and the digital circuit section are formed by a CMOS process. Characterized by being manufactured The semiconductor device according to any one of claims 1 to 12,
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