WO2000031799A1 - Microcircuit integre, circuit integre, carte a circuits imprimes et dispositif electronique - Google Patents

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Eiji Kawai
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Definitions

  • the present invention relates to an integrated circuit chip in which a plurality of circuit modules are integrated, an integrated circuit element in which the integrated circuit chip is packaged, and an integrated circuit chip.
  • the present invention relates to an electronic device equipped with the integrated circuit element.
  • the number of (I / o terminals) is ever increasing.
  • the Izo terminals are arranged such that the chips are arranged in a line along the edge. For example, if the chip shape is a rectangle, it is arranged so as not to be between the four sides.
  • the IZ ⁇ terminal usually has a bonding pad and a buffer circuit.
  • the buffer circuit is a circuit for protecting the circuit module inside the chip from external noises and the like, and has a relatively large capacity. It is composed of the evenings and the like.
  • the bonding pad inside the IZ terminal of the chip is connected to the external draw-out terminal arranged on the hook and the wire-bonding terminal. The connection is made by the ding, and the connection is sealed in the package.
  • the integrated circuit chip and the printed circuit board are connected. It is said that the package and the circuit modules on the chip are protected by the package, which can improve reliability. There are advantages.
  • Another method is the so-called direct bonding method, in which a chip is directly bonded to a printed circuit board.
  • the direct bonding does not enclose the chip in the package, but directly connects the so-called bare chip (bare P) to the printed circuit board.
  • bare P bare chip
  • the pitch of the IZ0 pin has not been much smaller than before. This is because adjacent wires are not connected during wire bonding. In order to avoid electrical shorts between the doors and the electrical shorts between the door and the adjacent leads, the wiring between the doors and the wires should be avoided. This is because it is not possible to reduce the distance between the layer and the adjacent lead to a certain level or less.
  • FIG. 2 is a cross-sectional view showing the structure of the integrated circuit device 20 packaged in the integrated circuit chip 10 of FIG.
  • FIG. 8 is a cross-sectional view of the electronic device 100 of FIG. 7 of the present invention taken along line C--C.
  • FIG. 1 an integrated circuit chip 10 and an integrated circuit element 20 in which the chip 10 is packaged are shown in FIG.
  • the integrated circuit chip 10 described with reference to FIGS. 2 and 3 (a) and (b) has a horizontal length ax vertical length b as shown in FIGS. 1 and 3 (a).
  • the semiconductor device has a rectangular semiconductor substrate 1 and 34 I / ⁇ terminals 2 arranged on the four sides thereof in a row with a pitch c without gaps. Circuit modules 6, 7, and 8 and six IZ0 terminals 4 are arranged in the internal area surrounded by the I / O terminal 2.
  • the IZO terminal 4 allows the circuit modules 6, 7, and 8 to operate normally during the manufacture of the chip 10 and during inspection before shipment. IZO terminals for testing to input and output signals to check for color, film deposition and etching during fabrication of integrated circuit chip 10 IZO terminal, reverser, or ⁇ IST (Built-in Self Test) / BISR (Bui 1 t) used to check the -in I / O terminals for in-self-repair (ir).
  • the 1 / ' ⁇ terminal 4 is also referred to as a test I / O terminal.
  • the I / O pin 2 is used for wire bonding ⁇ for wire bonding. And a notch circuit (not shown) for connecting the bonding node 3 and the circuit modules 6, 7, 8 to each other.
  • FIG. 1 the The surface is covered with a protective film 9 made of resin (FIG. 3 (a)).
  • the protective film 3 has through holes formed in the bonding pad 3 and the probe pad 5. The upper surfaces of pad 3 and probe pad 5 are exposed.
  • the integrated circuit element 20 is composed of a chip 10, an island 11 on which the chip 10 is mounted, a lead 12, and a resinous material for sealing these. It has packages 13 and 13. Each lead 12 is connected to a bonding pad 3 of the IZO terminal 2 of the chip 10 by a lead 14.
  • Pad 5 of I Z ⁇ terminal 4 is not connected to lead 12. This is because it is necessary to connect to the wiring of the printed circuit board because the IZ ⁇ terminal 4 is an operation test terminal etc. as already described. It is.
  • the IZO terminal required for the chip 10 is connected to the user's IZO terminal 2 that needs to be connected to the mounted printed circuit board, and the test etc. Select the test IZ ⁇ terminal 4 which is used for the test and does not need to be connected to the printed circuit board. And for the user
  • the IZ ⁇ terminals 2 are laid out so as to be arranged in a line without any gap around the substrate 1 as shown in FIG. 1, and the circuit modules 6, 7, 8 Design the IZ ⁇ terminal 4 for test to be placed in the internal area surrounded by the IZO terminal 2 for user.
  • the size of the substrate 1 is the minimum size a Xb required in this arrangement.
  • a semiconductor wafer is used as the substrate 1, and the circuit modules 67, 8 and I / O are formed by using semiconductor technologies such as film formation, diffusion, and photolithography. o
  • the terminals 2 and 4 are formed on the substrate 1. After that, the protective film 9 is formed. Further, the semiconductor wafer is diced, a substrate 1 having a size of aXb is cut out, and a chip 10 is completed.
  • the outlet 40 has an opening 43 in the center, and probes 41 and 42 are planted around the opening 43.
  • the number of the probes 41 and 42 is slightly smaller for the sake of illustration, and in fact, the number of the probes 41 is It has the same number as the Izo terminal 2 for the user of chip 10.
  • the number of the probes 42 is the same as the number of the test I / O terminals 4 of the chip 10.
  • the tips of the probes 41 and 42 are gathered toward the area where the chip 10 is located at the center of the opening 43.
  • the tip of the probe 41 is arranged at a fixed interval so as to contact each of the bonding pads 3 of the IZ terminal 2 around the tip 10. It has been.
  • chip 10 is packaged.
  • the chip 10 is die-bonded (Die Bonding) on the airframe's airland 11, the user's IZ ⁇ terminal A bonding connection is made between the bonding node 3 of No. 2 and the lead 12 of the lead frame by the wire 14 (FIG. 2). No bonding is performed on the pad 5 of the test IZO pin 4.
  • the connection portion of the chip 10 and the lead 12 is sealed in the resin package 13, and the lead 12 and the ground are sealed.
  • the lead 1 is separated from the lead frame card, and the U-lead 12 is bent to complete the integrated circuit element 20.
  • the chip 10 of the present embodiment selects the I / O 0 terminal into a user IZO terminal 2 and a test IZO terminal 4, and In this configuration, only the IZO terminal 2 is arranged around the tip 10. For this reason, it is possible to reduce the chip size compared to a conventional chip in which all the IZO pins are arranged around the chip. It becomes. Also, on chip 10 Since the number of IZO pins required for bonding is small, bonding can be performed in a short time, and manufacturing efficiency is improved. . On the other hand, in the case where the chip 10 has the same size as the conventional chip, the number of IZ0 terminals to be arranged around the chip 10 is small.
  • the IZO terminal 2 for the user can be arranged with a margin by a small amount, the spacing between the bonding members 14 and the bonding members It is possible to secure a sufficient distance between the adjacent F 1 and F 1 2, thereby reducing the incidence of defects.
  • chip 1 Since the size of the chip 10 can be made smaller than before, the size of the integrated circuit element 20 after the package is reduced by that amount. As a result, the area occupied on the printed circuit board is reduced, and the mounting efficiency is improved. Also, chip 1
  • the number of terminals IZ ⁇ terminals 2 to be arranged around the chip 10 is smaller than before. Therefore, the interval between leads 12 becomes wider than before. Therefore, when mounting the integrated circuit element 20 on the printed circuit board and attaching it to the solder, the adjacent leads 12 and 12 are connected to each other by the Haneda. This has the effect of reducing the rate of occurrence of defects such as shots.
  • Chip 90 of the comparative example has a total of 40 terminals, 34 IZO terminals 2 for user and 4 IZO terminals 4 for test. They are arranged in a line along the edge of the substrate 1.
  • the I / ⁇ terminal 2 has a bonding node 3 as shown in FIG. 10, and the I / O terminal 4 has a pad 5 (not shown).
  • the pitch C of the IZO terminals 2 and 4 in FIG. 9 is the same as the pitch C of the IZ terminal 2 in FIG. 1 of the above-described embodiment, but is arranged around the circumference. Since the number of IZO terminals is larger by the number of I / ⁇ terminals 4 for test than in FIG. 1, the lengths d and e of one side of substrate 1 are the same as those of substrate 1 in FIG. Each is longer than the length a.
  • the circuit modules 96, 97, and 98 of the chip 90 of the comparative example have the same circuit configuration as the circuit modules 6, 7, and 8 of the above-described embodiment. However, it is designed with coarser design rules than circuit modules 6, 7, and 8. For this reason, the area occupied on the substrate 1 of the circuit modules 96, 97, and 98 is large. Therefore, the area surrounded by the IZ0 terminals 2 and 4 in the chip 90 is almost occupied by the circuit modules 96, 97 and 98. Have been
  • the design rules of the circuit modules 96, 97, and 98 of the chip 90 of the comparative example are miniaturized in the same manner as in the present embodiment.
  • the design module was changed to another, and a chip 91 of another comparative example was obtained (FIG. 9 (b)).
  • the pitch of the IZO terminals 2 and 4 maintained the spacing between the bonding wires at a certain level or more. For this reason, it cannot be smaller than pitch c. Therefore, the length of one side of the substrate 1 can be made smaller than the lengths d and e, even though the substrate 1 has an empty area inside. Absent . For this reason, the chip 91 is not smaller than the chip 90 of the comparative example, even though the design rule is miniaturized, and IZo is smaller than that of the comparative example.
  • the number of terminals 2 and 4 determines the size of the board 1, and is a so-called pad-chip.
  • the IZ terminal 2 A configuration is conceivable in which the two are arranged in two rows around the substrate 1.
  • the area inside the board 1 can be used, and the size of the board 1 is the same.
  • the number of IZo terminals 2 can be increased up to about 1.5 times.
  • the configuration in which the Izo terminals 2 are arranged differently from each other requires the outer peripheral side for the purpose of preventing the banding member's connection. And a bonding wire connected to the I / o terminal 2 of the It is necessary to secure a certain distance or more from the bonding wire connected to the I / ⁇ terminal 2 on the inner peripheral side. For this reason, as shown in Fig. 10 (b), widen the interval between the outer Izo terminals 2 and position the inner I / O terminal 2 between them. Must be deployed. Also, if the position of pad 3 of the I / o terminal 2 on the inner peripheral side is too far from the edge of the board 1, the bonding in the current bonding apparatus is not performed.
  • the pad 3 of the inner I-terminal 2 must be located in the immediate vicinity of the outer IZ 0 terminal 2 to prevent the If you don't have it, you will have severe restrictions. Therefore, the design for optimizing the arrangement of the I / O terminal 2 becomes considerably complicated.
  • the chip 10 of the present embodiment described above has the IZ ⁇ terminal connected to the user I / o terminal. 2 and a test IZO terminal 4, and the test Izo terminal 4 may be arranged in an empty area inside the substrate.
  • the test I / ⁇ terminal 4 does not bond, it is a place where the measurement using the probe force 40 described above can be performed. If this is the case, it can be placed anywhere in a vacant area, such as a position distant from the edge of the substrate 1, and the degree of freedom is extremely large.
  • the design of the chip 10 can be easily performed, and the chip size can also be reduced by eliminating the node network. You can do it.
  • the bonding can be performed easily. Thus, a direct cost down can be realized.
  • the chip 10 according to the present embodiment is not only required to reduce the number of test I / O chips 4, but also has an internal area of the substrate 1. If there is room in the space, it is possible to increase the number of IZO terminals 4 for test. Therefore, it is possible to obtain a chip 10 having a sufficient test IZ ⁇ terminal 4 necessary for confirming the operation of the circuit modules 6, 7, and 8 and determining conditions. As a result, the detection rate of defective products can be increased, and the conditions at the time of production can be easily determined. Therefore, the high-quality chip 10 can be manufactured with a high yield.
  • test IZO terminals 4 are arranged in the internal area of the substrate 1. However, if the size of the substrate 1 permits, some of the test IZO terminals 4 may be used. It is also possible to arrange the I-no terminal 4 for the user together with the IZ-terminal 2 for the user around the substrate 1. Also, even if the test IZ terminal 4 is also used as the user IZO terminal 2 or after being mounted on a printed circuit board, A test IZO terminal 4 for inputting / outputting a test signal via a circuit board is arranged around the circuit board 1 for bonding.
  • the IZO terminal 2 for the user and the IZ terminal 4 for the test are limited to the number and shape shown in FIG. 1 of the present embodiment.
  • the shape of the substrate 1 can be changed as necessary, and the shape of the substrate 1 is not limited to the square shown in FIG.
  • FIGS. 5 to 8 a printed circuit board mounted with the integrated circuit element 20 of the first embodiment is described. A brief description of 50, and an electronic device 100 equipped with the printed circuit board will be given.
  • the printed circuit board 50 is provided with the integration circuit of the first embodiment.
  • the circuit element 20 and the circuit elements 51, 52, 53 are mounted by soldering.
  • the circuit dedicated to image processing is an integrated circuit element.
  • An input / output control circuit is formed as a circuit module 52, and a memory circuit is formed as an integrated circuit in the integrated circuit 53, respectively.
  • a circuit element 54 On the printed circuit board 50, other than these, the circuit element 54, the connectors 55, 56, 57, 58, and the wiring (not shown) are also provided.
  • the wiring On board
  • the printed circuit board 50 is mounted on the housing 110 of the electronic device 100 as shown in FIG.
  • the electronic device 100 is an entertainment device, and as shown in FIG. 6 and FIG.
  • the main processor of the integrated circuit element 20 is used to store the image stored in the DVD set in the tray 101 of the disk device 103. Performs the operation of displaying on the display device or the operation of reading a program recorded in advance on a DVD or CD. Then, according to the program, the image generation circuit instructs the image processing circuit of the integrated circuit element 51 to generate an image, and generates the image. An operation of displaying an image on an image display device is performed.
  • the main processor of the integrated circuit element 20 receives the operation performed by the user on the switch 210 of the operation device 200. Then, an instruction is given to the image processing circuit of the integrated circuit element 51 so as to change the image according to the above-mentioned program. As a result, the image on the image display device changes, and the user can enjoy games and the like.
  • the main opening sensor of the integrated circuit device 20 stores the progress of the game mounted on the slot unit 106 in the memory device. You
  • a power supply unit ⁇ and a switch / inlet unit 116 are provided inside the housing 110. Inside the housing 110, in addition to the printed circuit board 50, a power supply unit ⁇ and a switch / inlet unit 116 are provided. Are located. In addition, a pipe-type heat sink 114 is disposed on the upper part of the printed circuit board 50 to release heat of the integrated circuit 20 and the like. The heat sink 114 is connected to the heat radiating fin 112. An exhaust fan 115 for exhausting heat from the heat-dissipating fins 112 and the like is attached to the housing 110. The printed circuit board 50 is also provided with a shield 113 for protecting the integrated circuit element 20 and the like from external electromagnetic waves.
  • the integrated circuit element 20 mounted on such a printed circuit board 50 has the configuration described in the first embodiment, it has a small size. Since it is a device, its mounting efficiency is high. Therefore, a small printed circuit board 50 can be realized. Along with this, the size of the entire electronic device 100 can be reduced. It works. Further, since the integrated circuit element 20 can be manufactured at a low cost, the cost of the printed circuit board 50 and the electronic device 100 can be reduced.
  • the printed circuit board 50 is formed in the form of an integrated circuit element 20 in which the chip 10 is packaged.
  • the nap 10 can also be configured to be directly bonded to the printed circuit board 50 by direct bonding.
  • the substrate 50 and the electronic device can be realized.
  • the pad 3 of the user IO terminal 2 which can provide the circuit board 50 and the electronic device 100, is a bond in the present embodiment.
  • the integrated circuit element 20 of the electronic device 100 described above performs a complicated operation of a plurality of devices such as a disk 103, an operation device 200, a memory device, and an image display device. It requires a number of IZ ⁇ terminals to be used for control. Therefore, as a chip 10 of an integrated circuit element 20 of a device such as an electronic device 100, the configuration step of the first embodiment is described. The use is particularly effective in terms of conversion and low cost. As described above, according to the present invention, padding is avoided, and the chip size is optimized for the circuit size. It is possible to provide a stacking circuit chip that can do this.

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Description

明 細書
集積 回 路 チ ッ プ、 集積回路 素子 、
プ リ ン ト 回路基板 、 電子機器
技術 分野
本発 明 は 、 複数 の 回路 モ ジ ュ ー ルが集積 さ れ た 集積 回路 チ ッ プ、 前 記集 積回路チ ッ プ を パ ッ ケ ー ジ し た 集積回路 素 子 、 な ら び に 、 前記集積回 路 素子 を 搭載 し た 電子機器 に 関 す る 。
背 景 技術
近年 、 集積 回路 の 分野 で は 、 半導体材料 の 加 ェ プ ロ セ ス の 進歩 に 伴 つ て デザイ ン ル一 ル の 微細化 が進 み 、 単位面 積 あ た り に 集積で き る 回路規模 は増 大 し て い る 。 こ の た め 、 同 じ 回 路規模 で あ れ ば、 従来 よ り も 集 積回路 チ ッ プの サ イ ズ を 減 少 さ せ る こ と が可能 と な っ て い る 。 一方 、 集積回 路 に お け る デ ィ ジ 夕 ル信 号処 理 回路 の デ ― 夕 バ ス 幅 は 、 従 来 よ り も 増大 し て い る 。 こ の よ う に 集積密度 の 増大 と 、 テ 一 夕 ノ' ス 幅 の 増 大 と の 相 乗効果 に よ り 、 チ ッ プ 内 の 集 積 回 路 と 外部 と の 信号 の 入 出 力 の た め に 必要 に な る 入 出 力 端子
( I / o 端子 ) の 数 は増 え る 一途で あ る 。 従来 、 I z o 端 子 は 、 チ ッ プ を 縁 に 沿 つ て 一列 に 並べ て 配置 さ れ て い る 。 例 え ば、 チ ッ プ形 状 が四 角 形 で あ る 場 合 に は 、 4 辺 間 な く 配置 さ れて い る 。 I Z 〇 端子 は 、 通常 、 ボ ン デ ィ ン グパ ッ ド と 、 バ ッ フ ァ 回 路 と を 有す る 。 バ ッ フ ァ 回路 は 、 外部 の ノ イ ズ等 か ら チ ッ プ内 部 の 回 路 モ シ ュ — ル を 保護す る た め の 回 路 で あ り 、 比 較 的 容 量 の 大 き な 卜 ラ ン ジ ス 夕 等 に よ り 構成 さ れて い る 。 集 積 回路 チ ッ フ を 電子機器 の プ リ ン ト 回路基板 に 搭載す る 場合 、 大 き く 分 け て 二 つ の 方 法が あ る 。
一つ は 、 集 積回路 チ ッ フ 樹脂等 の パ ッ ケ一ジ 内 に 封止 し て 、 集積回路 素子 と し 、 集 積回 路 素子 を プ リ ン 卜 回路基 板等 に 搭載す る 方 法で あ る 。 こ の 場 合 、 チ ッ プ の I Z 〇 端 子 内 の ボ ン デ ィ ン グパ ッ ド は 、 ッ ケ ー ン に 配置 さ れ た 外 部 引 き 出 し 用 端子 と ヮ ィ ヤ ー ボ ン デ イ ン グ に よ り 接続 さ れ 接続部 はパ ッ ケ ー ジ 内 に 封止 さ れ る 。 外部 引 き 出 し 用 顺 ナ を プ リ ン 卜 回 路基板 と 接続す る こ と に よ り 、 集積 回路 チ ッ プ と プ リ ン ト 回路基板が接続 さ れ る 。 こ の ½ □ 、 チ ッ プ上 の 回路 モ ン ュ 一 ル等 がパ ッ ケ一ジ に よ っ て 保護 さ れ る た め 信頼性 を 向 上 さ せ る こ と がで さ る と い う 利点 が あ る 。
も う 一 つ の 方 法 は 、 プ リ ン ト 基板 に チ ッ プ を 直 接 ボ ン デ イ ン グす る 、 い わ ゆ る ダィ レ ク 卜 ボ ン デ ィ ン グ方 法で あ る ダィ レ ク 卜 ボ ン デ ィ ン グ は 、 チ ッ プ を パ ッ ケ ー シ に 封入 せ ず、 い わ ゆ る べ ァ チ ッ プ （ b a r e c h i P ) の ま ま 直 接 プ リ ン ト 基板上 に ヮ ィ ャ 一 ボ ン デ イ ン グす る た め 、 パ ッ ケ 一 ン を 必要 と し な い 分 、 集 積 回路 チ ッ プ を プ リ ン ト 基板 上 に 配置す る た め に 必要 と な る 面 積 を 小 さ く す る こ と が で さ 、 し か も 、 パ ッ ケ — ジ の コ ス 卜 も 不要 と な る と い う 利 点 を 有 し て い る 。
発 明 の 開 示
上述 の よ う に 半導体 プ ロ セ ス の 微細 化 に よ り 、 チ ッ プ 内 の 回 路 モ ジ ユ ー ル は 、 サ イ ズ の 微 小化 が近年 進 ん で い る が
I Z 0 端子 の ピ ツ チ は 、 従来 か ら そ れ ほ ど 小 さ く な つ て い な い 。 こ れ は 、 ワ イ ヤ ボ ン デ ィ ン グ の 際 に 、 隣接 す る ワ イ ャ 同 士 の 電気 的 ン 3 一 卜 や 、 ヮ ィ ャ と 隣接す る リ ー ド と の 電気 的 シ ョ 一 卜 を 回避す る た め に 、 ワ イ ヤ 同 士 の 間 隔や 、 ワ イ ヤ と 隣接す る リ ― ド と の 間 隔 を あ る 程度 以下 に 狭 め る こ と がで き な い た め で あ る 。
こ の た め 、 I / o 端子数 が多 い チ ッ プで は 、 チ ッ プ内 部 の 回路 七 ン ュ 一 ル の 大 き さ カゝ ら チ ッ プサイ ズ を 決定 し て も チ ッ ブ の 外 周 長 さ が 、 I / o 端子 を 並べ る の に 必 要 な 長 さ に 足 り な い と い う 現象 が生 じ る 。 こ の 場合 、 I / 0 端子 の 数 で チ ッ プサ イ ズ を 決定せ ざ る を 得ず 、 そ の サイ ズ よ り も チ ッ プサイ ズ を 小 さ く で き な い 、 い わ ゆ る パ ッ ド ネ ッ ク の 現 象 が 生 じ て し ま う 。 パ ッ ド ネ ッ ク の チ ッ プ は 、 内 部 の 回 路 モ ジ ユ ー ル の た め に 必要 な チ ッ プサ イ ズ よ り も 大 き な チ ッ プで あ る た め 、 I / 〇 端子 は周 囲 に 隙 間 な く 詰 ま っ て い る の に 対 し 、 チ ッ プ の 内 部 に は 、 何 も 回路 モ シ ュ 一 ルが配 置 さ れて い な い 、 い わ ゆ る 空 の 領域がで き て し ま う 。
こ の よ う に 、 実 際 の 回路 モ ジ ユ ー レ ίこ ' 、 要 な サ ィ ズ以 上 に チ ッ プサイ ズが大 さ い と 、 3 ス 卜 が高 い チ ッ プ と な っ て し ま う
本 発 明 は 、 上述 の 実情 に 鑑み て な さ れ た も の で あ っ て 、 パ 、リ ド ネ ッ ク を 回避 し 、 チ ッ プサイ ズ を 回 路 規模 に 応 じ た 環 な 大 き さ に す る こ と の で き る 集積回 路 チ ッ プ を 提供す る こ と を 目 的 と し て い る 。
上 記 目 的 を 達成す る た め に 、 本 発 明 に よ れ ば、 以下 の よ う な 集 積 回 路 チ ッ プが提 供 さ れ る 。
す な わ ち 、 基板 と 、 前記 基板 上 に 形 成 さ れ た 回 路 モ ジ ュ — ル と 、 前記 回路 モ ジ ュ ー ル に 信 号 を 入 出 力 す る た め の 入 出 力 端子 と を 有 し 、
前記入 出 力 端子 は 、 前記 回 路 モ ジ ュ ー ル の 動作 時 に 信 号 を 入 出 力 す る た め の 動作 時用 入 出 力 端子 と 、 前記 回路 モ ジ ユ ー ル を 検査す る た め の検査用 入 出 力 端子 と を 含 み 、
前記動作時用 入 出 力 端子 は 、 前記基板 の 縁 に 沿 っ て 前記 基板上 に 並べ て 配置 さ れ 、 前記検査用 入 出 力 端子お よ び回 路 モ ジ ュ ー ル は 、 前記動作時用 入 出 力 端子 よ り も 基板 上 の 内 側 の 領域 に 配置 さ れて い る こ と を 特徴 と す る 集 積回路 チ ッ フ で あ る 。
図 面 の簡単 な 説 明
図 1 は、 本 発 明 の 第 1 の 実施 の 形態 で あ る 集積 回 路 チ ッ プ 1 0 の 構成 を 示す 上 面 図 で あ る 。
図 2 は 、 図 1 の集積回 路 チ ッ プ 1 0 の パ ッ ケ ー ジ し た 集 積回路 素子 2 0 の 構造 を 示す 断面 図 で あ る 。
図 3 ( a ) は 、 図 1 の 集積回 路 チ ッ プ 1 0 の A — A 断面 図 で あ る 。
図 3 ( b ) は 、 図 2 の 集積回 路素子 2 0 の B — B 断面 図 で あ る 。
図 4 は 、 本発 明 の 第 1 の 実施 の 形態 に お い て 、 集積回路 チ ッ プ 1 0 の 製造工程で 用 い る プ ロ ー ブ カ ー ド 4 0 の 構 成 を 示す 上面 図 で あ る 。
図 5 は 、 本 発 明 の 第 2 の 実施 の 形態 の 集積 回 路 素子 2 0 を 搭載 し た プ リ ン ト 回路 基板 5 0 の 構成 を 示す 上 面 図 で あ る 。
図 6 は 、 本 発 明 の 第 2 の 実施 の 形態 の プ リ ン 卜 回 路基 板 5 0 を 搭載 し た 電子機器 1 0 0 の 前 面 図 と 、 操作 装置 2 0 0 の 上 面 図 で あ る 。
図 7 は 、 本 発 明 の 第 2 の 実施 の 形態 の 電子機器 1 0 0 の 斜視 図 で あ る 。
図 8 は 、 本発 明 の 図 7 の 電子機器 1 0 0 の C — C 断面 図 で あ る
図 9 ( a ) は 、 比 較例 の 集 積 回路 チ ッ プ 9 0 の 構成 を 示 す説 明 図 で あ る 。
図 9 ( b ) は 、 比較例 の 集 積 回路 チ ッ プ 9 1 の 構成 を 示 す説 明 図 で あ る 。
図 1 0 ( a ) は 、 比較例 の 集 積回 路 チ ッ プ 9 1 の I O 端子 2 の 詳 し い 配置 を 示す説 明 図 で あ る 。
図 1 0 ( b ) は 、 比較例 の 集 積回路 チ ッ プ 9 2 の I / O 端子 2 の 配置 を 示す説 明 図 で あ る 。
発 明 を 実施す る た め の 最 良 の 形態 以下 、 本発 明 の 一実施 の 形態 に つ い て 説 明 す る 。
ま ず 、 第 1 の 実施 の 形態 と し て 、 集積回 路 チ ッ プ 1 0 、 お よ び、 チ ッ プ 1 0 を パ ッ ケ ー ジ し た 集積 回路 素子 2 0 に つ い て 図 1 、 図 2 、 図 3 ( a ) 、 （ b ) を 用 い て 説 明 す る 集積 回路 チ ッ プ 1 0 は 、 図 1 、 図 3 ( a ) に 示 す よ う に 横長 さ a x 縦長 さ b の 四 角 形 の 半 導体基板 1 と 、 そ の 四 辺 に 隙 間 な く ピ ッ チ c で一列 に 配 置 さ れ た 3 4 個 の I / 〇 端 子 2 と を 有す る 。 I / O 端子 2 で 囲 ま れ た 内 部領 域 に は 、 回 路 モ ジ ュ ー ル 6 ， 7 ， 8 と 、 6 個 の I Z 0 端子 4 が配 置 さ れて い る 。
I / 〇 端子 2 は 、 こ の チ ッ プ 1 0 が プ リ ン ト 回 路基板等 に 実 装 ( m o u n t ) さ れ た 場 合 に 、 ボ ン デ ィ ン グ ワ イ ヤ 6 や リ ー ド 等 を 介 し て 、 プ リ ン 卜 回路基板 の 配 線 と 電気的 に 接続 さ れ 、 こ れ に よ り 回 路 モ ジ ュ ー ル 6 ， 7 , 8 の 動作時 に 信号 の 入 出 力 を 行 う ユ ー ザ用 I Z O 端子 （ も し く は動作 時用 I Z O 端子） で あ る 。 一方 、 I Z O 端子 4 は 、 ユ ー ザ 一 用 I Z O 端子 2 以外 の 、 ユ ー ザか ら み た 集 積回路 チ ッ プ 1 0 の 機能や 仕様 に は 無 関 係 な I Z 0 端子で あ り 、 実装 さ れ た チ ッ プ 1 0 の 回路 モ ジ ュ ー ル 6 ， 7 , 8 が正 常 動作 時 に は使用 さ れな い 端子 で あ る 。 I Z O 端子 4 は 、 た と え ば、 チ ッ プ 1 0 の 製 造途 中 や 出 荷 前 の検査 に お い て 、 回路 モ ジ ユ ー ル 6 ， 7 ， 8 が正 常 に 動 作す る カゝ ど う か を 検査す る た め に 信 号 を 入 出 力 さ せ る テ ス 卜 用 I Z O 端子 、 集 積 回路 チ ッ プ 1 0 の 製 造 中 に 成膜や エ ッ チ ン グ等 の 製 造条 件 を チ ェ ッ ク す る た め に 用 い ら れ る I Z O 端子 、 リ ベ ァ ー ま た は Β I S T ( Bu i l t- i n Se l f Tes t ) / B I S R (Bu i 1 t - i n Se l f Repa i r)用 の I / O 端子 等 で あ る 。 以下 、 1 / ' Ο 端子 4 を テ ス ト 用 I ノ 〇 端子 と も 呼 ぶ。
I / O 端子 2 は 、 ワ イ ヤ ボ ン デ ィ ン グ の た め の ボ ン デ ィ ン グノ λ。 ッ ド 3 と 、 ボ ン デ ィ ン グノ° ッ ド 3 と 回路 モ ジ ュ ー ル 6 ， 7 , 8 を 接続す る ノ ' ッ フ ァ 回 路 （ 不 図 示 ) と を 有す る 。
I Ζ Ο 端子 4 は 、 テ ス ト 時 に プ ロ ー ブ を 接触 さ せ る た め の プ ロ ー ブ用 パ ッ ド 5 と 、 プ ロ 一 ブパ ッ ド 5 と 回路 モ ジ ユ ー ル 6 ， 7 ， 8 と を 接続す る ノ ッ フ ァ 回路 と を 有す る 。 I / 〇 端子 2 、 4 の ノ ッ フ ァ 回 路 は 、 ト ラ ン ジ ス 夕 等 に よ り 構 成 さ れ 、 外 部 の ノ イ ズ信 号 カゝ ら 回 路 モ ジ ユ ー ル 6 ， 7 ， 8 を 保護す る 働 き を す る 。
ま た 、 図 1 で は 図 示 を 省 略 し て い る が 、 チ ッ プ 1 0 の 上 面 は 、 樹脂製 の 保護膜 9 で 覆 わ れて い る （ 図 3 ( a ) ) 。 こ の 保護膜 3 に は 、 ボ ン デ ィ ン グパ ッ ド 3 お よ び プ ロ 一 ブ 用 パ ッ ド 5 の 部分 に 貫通孔 が設 け ら れて お り 、 ボ ン デ ィ ン グパ ッ ド 3 お よ び プ ロ ー ブ用 パ ッ ド 5 の 上 面 を 露 出 し て い る 。
つ ぎ に 、 チ ッ プ 1 0 を パ ッ ケ ー ジ し た 集積 回 路 素子 2 0 に つ い て 図 2 ， 図 3 ( b ) を 用 い て 説 明 す る 。
積 回路 素子 2 0 は 、 チ ッ プ 1 0 と 、 チ ッ プ 1 0 を 搭載 す る ア イ ラ ン ド 1 1 と 、 リ ー ド 1 2 と 、 こ れ ら を 封止す る 樹脂性 の パ ッ ケ ー ジ 1 3 と を 有す る 。 各 リ ー ド 1 2 は 、 ヮ ィ ャ 1 4 に よ り 、 チ ッ プ 1 0 の I Z O 端子 2 の ボ ン デ ィ ン グパ ッ ド 3 と 、 そ れぞれ接続 さ れて い る 。
I Z 〇 端子 4 の パ ッ ド 5 は 、 リ ー ド 1 2 と は接続 さ れて い な い 。 こ れ は 、 I Z 〇 端子 4 がす で に 述べ た よ う に 動作 テ ス 卜 用 の端子等で あ る た め 、 プ リ ン ト 回路 基板 の 配線 に 接続す る 必 要 がな い た め で あ る 。
つ ぎ に 、 上述 の チ ッ プ 1 0 お よ び集 積回 路 素子 2 0 の 製 造方法 に つ い て 明 す る 。
ま ず 、 回路 モ ン ユ ー ル 6 ， 7 , 8 と I Z O 端子 2 , 4 の 回 路構成お よ び基板 1 上 の レ イ ア ウ ト を 設 計す る 。 こ の と き 、 チ ッ プ 1 0 に 必 要 な I Z 〇 端子 を 、 実装後 の プ リ ン ト 回 路 基板 に 接続す る 必要 の あ る ユ ー ザ用 I Z O 端子 2 と 、 テ ス 卜 等 に 用 い ら れ プ リ ン ト 回 路基板 に 接続す る 必要 の な い テ ス 卜 用 I Z 〇 端子 4 と に 選別 す る 。 そ し て 、 ユ ー ザ用
I Z 〇 端子 2 を 、 図 1 の よ う に 基板 1 の 周 囲 に 隙 間 な く 一 列 に 並べ る よ う に レ イ ア ウ ト し 、 回 路 モ ジ ュ ー ル 6 , 7 ， 8 お よ びテ ス ト 用 I Z 〇 端子 4 を 、 ユ ー ザ用 I Z O 端子 2 で 囲 ま れた 内 部領域 に 配置す る よ う に 設計す る 。 基板 1 の 大 き さ は 、 こ の 配置 で必要 と な る 最 小 の 大 き さ a X b と す る 。
基板 1 と し て 半導体 ウ ェ ハ を 用 い 、 成膜や 拡散や フ ォ ト リ ソ グ ラ フ ィ 等 の 半 導体技術 を 用 い て 、 回路 モ ジ ュ ー ル 6 7 ， 8 と I / o 端子 2 , 4 と を 基板 1 上 に 形 成す る 。 そ の 後 、 保護膜 9 を 形 成す る 。 さ ら に 、 半 導体 ウ ェ ハ を ダイ シ ン グ し て 、 a X b の 大 き さ の 基板 1 を 切 り 出 し 、 チ ッ プ 1 0 を 完成 さ せ る 。
ダィ シ ン グ の 前 も し く は後 に 、 回路 モ ジ ュ ー ル 6 ， 7 , 8 の 動作確認 の た め 、 図 4 の よ う な プ ロ ー ブカ ー ド 4 0 を 用 い る テ ス ト を行 う
プ 口一ブ 力 ー ド 4 0 は 、 中 央 に 開 □ 4 3 を 有 し 、 開 口 4 3 の 周 囲 に は プ ロ一ブ 4 1 , 4 2 が植 え ら れ て い る 。 な お 図 4 で は 、 図 示 の 都合 に よ り プ ロ 一 ブ 4 1 , 4 2 の 数 を 少 な く 示 し て い る 、 実 際 に は 、 プ 口 ー ブ 4 1 の 数 は 、 チ ッ プ 1 0 の ュ 一 ザ用 I z o 端子 2 と 同 じ 数 で あ る 。 プ ロ一ブ 4 2 の 数 は 、 チ ッ プ 1 0 の テ ス 卜 用 I / O 端子 4 と 同 じ 数 で あ る 。 プ 口 ー ブ 4 1 ， 4 2 の 先端 は 、 開 □ 4 3 の 中 央 の チ ッ プ 1 0 が配置 さ れ る 領域 に 向 か つ て集 め ら れて い る 。 プ ロ一ブ 4 1 の 先端 は 、 チ ッ プ 1 0 の 周 囲 の I Z 〇 端子 2 の ボ ン デ ィ ン グパ ッ ド 3 の 各 々 に 接触す る よ う に 一定 の 間 隔 で配置 さ れ て い る 。 ま た 、 プ ロ一ブ 4 2 の 先端 は 、 チ ッ プ 1 0 の 内 部領域 の I / O 端子 4 の プ ロ一ブ用 パ ッ ド 5 の 各 々 に 接触す る よ う に 配 置 さ れ て い る 。 よ っ て 、 プ ロ ー ブ カ ー ド 4 0 の 開 口 4 3 の 中 央部 に ダイ シ ン グ前 の 半 導体 ウ ェ ハ も し く は ダイ シ ン グ後 の チ ッ プ 1 0 を 配置 し 、 プ ロ ー ブ 4 1 ， 4 2 を ボ ン デ ィ ン グノ° ッ ド 3 お よ び プ ロ — ブ用 パ ッ ド 5 に そ れぞれ接触 さ せ る こ と に よ り 、 プ ロ 一 ブ 4 1 , 4 2 を 介 し て 外 部 回路 か ら 回路 モ ジ ュ
— リレ 6 ， 7 ， 8 へ信号 の 入 出 力 を 行 う こ と がで き る 。 こ れ に よ り 、 回 路 モ ジ ュ ー ル 6 ， 7 , 8 の 動作 テ ス ト な ら び に 成膜や エ ツ チ ン グ等が設 計通 り に う ま く い つ て い る か ど う か 等 の 製造条 件 の チ ェ ッ ク を 行 う こ と がで き る 。
そ の 後 、 チ ッ プ 1 0 の パ ッ ケ ー ジ ン グ を 行 う 。 ま ず、 リ — ド フ レ ー ム の ア イ ラ ン ド 1 1 上 に チ ッ プ 1 0 を ダイ ボ ン デ イ ン グ （ D i e B o n d i n g ) し た後 、 ユ ー ザ用 I Z〇 端子 2 の ボ ン デ ィ ン グノ ッ ド 3 と 、 リ ー ド フ レ ー ム の リ ー ド 1 2 と を ワ イ ヤ 1 4 に よ り ボ ン デ ィ ン グ接続す る ( 図 2 ) 。 テ ス ト 用 I Z O端子 4 の パ ッ ド 5 に は 、 ボ ン デ ィ ン グ は行 わ な い 。 そ の 後 、 樹脂製 の パ ッ ケ ー ジ 1 3 内 に チ ッ プ 1 0 お よ び リ ー ド 1 2 の 接続部 を 封止 し 、 リ ー ド 1 2 お よ び ァ ィ ラ ン ド 1 1 を リ ー ド フ レ ー ム カゝ ら 切 り 離 し す さ ら に 、 U ー ド 1 2 を 折 り 曲 げて 集積 回路 素 子 2 0 を 完成 さ せ る 。
上述 し て き た よ う に 、 本 実施 の 形態 の チ ッ プ 1 0 は 、 I ノ 0 端子 を ユ ー ザ用 I Z O端子 2 と テ ス ト 用 I Z O端子 4 と に 選別 し 、 ユ ーザ用 I Z O端子 2 の み を チ ッ プ 1 0 の 周 囲 に 並べ る 構 成で あ る 。 こ の た め 、 す べ て の I Z O端子 を チ ッ プ の 周 囲 に 並べ る 従 来 の チ ッ プ と 比 較 し て 、 チ ッ プサ ィ ズ を 小 さ く す る こ と が可 能 と な る 。 ま た 、 チ ッ プ 1 0 で は 、 ボ ン デ イ ン グ の 必 要 な I Z O 端子 の 数が少 な い た め 、 ボ ン デ ィ ン グ を 短 時 間 で行 う こ と がで き 、 製 造効 率 が高 ま る 。 一方 、 チ ッ プ 1 0 を 従来 と 同 じ 大 き さ の チ ッ プサ イ ズ に し た ¾ 口 に は 、 チ ッ プ 1 0 の 周 囲 に 並べ る べ き I Z 0 端 子 の 数 が少 な い 分 、 ュ 一 ザ用 I Z O 端子 2 を 余裕 を 持 っ て 配置 で き る た め 、 ボ ン デ ィ ン グ ヮ ィ ャ 1 4 の 間 隔や 、 ボ ン デ ィ ン グ ヮ ィ ャ 1 4 と 隣接す る リ 一 F 1 2 と の 間 隔 を 確保 し ゃす く 、 不 良 の 発 生率 を 低下 さ せ る こ と が可能 と な る 。
よ /こ 、 し の チ ッ プ 1 0 を パ ッ ケ一 ジ し た 集 積回 路 素子 2
0 は 、 従来 よ り も チ ッ プ 1 0 の サィ ズ を 小 さ く す る こ と が で き る た め 、 そ の 分 だ け パ ッ ケ 一 シ後 の集積回路 素子 2 0 の サ イ ズ も 小 さ く な る た め 、 プ リ ン ト 回路基板上 で 占 め る 面 積が小 さ く な り 、 実装効 率 が 向 上す る 。 ま た 、 チ ッ プ 1
0 を 従来 と 同 じ 大 き さ の チ ッ プサィ ズ に し た 場合 に は 、 チ ッ プ 1 0 の 周 囲 に 配置 さ れ る べ さ I Z 〇 端子 2 の 数 が従来 よ り も 少 な い た め 、 リ ー ド 1 2 の 間 隔 が従来 よ り も 広 く な る 。 よ っ て 、 集積回 路 素 子 2 0 を プ リ ン 卜 回 路基板 上 に 実 装 し 半 田 付 け す る 際 に 、 隣接す る リ 一 ド 1 2 同 士 が半 田 に よ り シ ョ ー 卜 す る 等 の 不 良 の 発 生率 を 低下 さ せ る こ と がで さ る と う 効果が得 ら れ る 。
こ こ で 、 比 較例 と し て 、 本 実 施 の 形態 と 同 様 の I Z 0 端 子 2 ， 4 を 従 来 の よ う に す ベて 基板 1 の 周 囲 に配置 し た チ ッ プ 9 0 、 9 1 に つ い て 図 9 ( a ) , ( b ) 1 O ( a ) ( b ) を 用 い て 説 明 す る 。
比 較例 の チ ッ プ 9 0 は 、 3 4 個 の ユ ー ザ用 I Z O 端子 2 と 6 個 の テ ス 卜 用 I Z O 端子 4 の 計 4 0 個 の 端子 を 、 す べ て 基板 1 の 縁 に 沿 つ て 一列 に 配 置 し た も の で あ る 。 I / 〇 端子 2 は 、 図 1 0 の よ に ボ ン デ ィ ン グノ^ ッ ド 3 を 有 し 、 I ノ 0 端子 4 は 、 図 示 し て い な い がパ ッ 卜 5 を 有 し て い る 図 9 の I Z O 端子 2 ， 4 の ピ ッ チ C は 、 上述 の 実 施 の 形態 の 図 1 の I Z 〇 端子 2 の ピ ツ チ C と 同 じ で あ る が 、 周 囲 に 並べ ら れ る I Z O 端子 の 数 が 、 図 1 よ り も テ ス 卜 用 I / 〇 端子 4 の 数 の 分 だ け 多 い た め 、 基板 1 の 一辺 の 長 さ d 、 e は 、 図 1 の 基板 1 の 長 さ a 、 よ り も そ れぞれ長 く な る 。
比較例 の チ ッ プ 9 0 の 回路モ ジ ュ 一 ル 9 6 ， 9 7 ， 9 8 は 、 上述 の 実施 の 形態 の 回 路 モ ン ュ 一 ル 6 , 7 ， 8 と 同 じ 回 路構成で あ る が 、 回 路 モ ン ユ ー ル 6 , 7 ， 8 よ り も 粗 い デザィ ン ルー ル に よ つ て 設計 さ れて い る 。 こ の た め 、 回路 モ ン ュ 一 ル 9 6 , 9 7 ， 9 8 の 基板 1 上 に 占 め る 面積が大 さ い 。 よ つ て 、 チ ッ プ 9 0 に お い て I Z 0 端子 2 , 4 で 囲 ま れた 領域 は 、 ほ ぼ回 路 モ ジ ュ ー ル 9 6 ， 9 7 ， 9 8 に よ つ て 占 め ら れて い る
な お 、 比較例 の チ ッ プ 9 0 の よ う に ユ ー ザ用 I Z 〇 端子 2 と テ ス 卜 用 I Z o 端子 4 と が混在 し て 並べ ら れ て い る 場 合 、 ボ ン デ ィ ン グ装 置 の 機能 と し て テ ス ト 用 I Z O 端子 4 だ け ボ ン デ ィ ン グ し な い と い う こ と はで き な い た め 、 I / 〇 端子 2 の ボ ン デ ィ ン グノ\° ッ ド 3 の み な ら ず I Z 0 端子 4 の パ ッ ド 5 も すベ て ボ ン デ ィ ン グす る 構成 と な る 。 よ っ て パ ッ ケ ー ジす る 場合 の リ ー ド 1 2 の 数 も 、 I / 〇 端子 2 , 4 と 同 じ 4 0 個 が必要で あ る 。
つ ぎ に 、 比 較例 の チ ッ プ 9 0 の 回 路 モ ジ ュ ー ル 9 6 , 9 7 , 9 8 の デザィ ン ルー ル を 本 実施 の 形態 と 同 じ 微細化 さ れ た デザイ ン ル一ル に 変 更 し 、 別 の 比 較例 の チ ッ プ 9 1 を 得 た （ 図 9 ( b ) ) の チ ッ プ 9 1 の 回 路 モ ジ ユ ー ル 6
7 ， 8 は 、 デザイ ン ル一ル を チ ッ プ 9 1 よ り も 長 さ 方 向 に 0 . 7 倍 に 縮 小 し て い る た め 、 回路 モ ン ュ —— レ 6 ， 7 ， 8 力 基板 1 上 に 占 め る 面積 は 、 回 路 モ ジ ユ ー ル 9 6 , 9 7 ， 9 8 の 約 1 Z 2 倍 に な つ て い る 。 こ の た め 、 基板 1 の 内 部 に は 、 図 9 ( b ) の よ う に 空 き 領域が 生 じ る 。
し か し な が ら 、 チ ッ プ 9 1 に お い て I Z O 端子 2 , 4 の ピ ッ チ は 、 ボ ン デ ィ ン グ ワ イ ヤ の 間 隔 等 を 一 定 以 上 に 維持 す る た め に 、 ピ ッ チ c よ り も 小 さ く す る こ と がで き な い 。 そ の た め 、 基板 1 は 、 内 部 に 空 き 領域 が あ る に も 関 わ ら ず 基板 1 の 一辺 の 長 さ を 長 さ d , e よ り も 小 さ く す る こ と が で き な い 。 こ の た め 、 チ ッ プ 9 1 は 、 デザィ ン ル一ル を 微 細化 し た に も 関 わ ら ず、 比較例 の チ ッ プ 9 0 よ り ち 小 さ く で き ず、 I Z o 端子 2 ， 4 の 数 が基板 1 の 大 き さ を 決定す る 、 い わ ゆ る パ ッ ド ネ ッ ク の チ ッ プ と な っ て し ま う 。
そ こ で 、 パ ッ ド ネ ッ ク を 避 け る た め に 、 さ ら に 別 の 比 較 例 の チ ッ プ 9 2 と し て 、 図 1 0 ( b ) の よ う に I Z 〇 端子 2 を 基板 1 の 周 囲 に 2 列 に 互 い ¾ レ に 配列 す る 構成 が考 え ら れ る 。 こ の よ う に I Z O 端子 2 を 2 列 に 配 置す る こ と に よ り 、 基板 1 の 内 側 の 領域 も 利 用 で き る た め 、 基板 1 の 大 き さ が 同 じ で あ れ ば I Z o 端子 2 の 数 を 最大 で 1 . 5 倍程 度 ま で 増 やす こ と がで き る と 考 え ら れ る 。
し か し な が ら 、 I z o 端子 2 を 互 い 違 い に 配置 す る 構 成 は 、 ボ ン デ ィ ン グ ヮ ィ ャ 同 士 の ン 3 — 卜 の 防 止 の た め に 、 外周 側 の I / o 端子 2 に 接続 さ れた ボ ン デ ィ ン グ ワ イ ヤ と 内 周 側 の I / 〇 端子 2 に 接続 さ れ た ボ ン デ ィ ン グ ワ イ ヤ と の 間 隔 を あ る 程度以 上 に 確保 し な け れ ばな ら な い 。 こ の た め 、 図 1 0 ( b ) の よ う に 外 周 側 の I z o 端子 2 の 間 隔 を 広 げ 、 そ の 間 に 内 周 側 の I / O 端子 2 が位置す る よ う に 配 置 し な けれ ばな ら な い 。 ま た 、 内 周 側 の I / o 端子 2 の パ ッ ド 3 の 位置 が 、 基板 1 の 縁か ら 離れす ぎ る と 、 現 状 の ボ ン デ ィ ン グ装 置 で は ボ ン デ ィ ン グす る こ と が で き な く な る た め 、 内 周 側 の I ノ 〇 端子 2 の パ ッ ド 3 の 位置 を 、 外周 側 の I Z 0 端子 2 の 直 近 に 配置 し な け れ ばな ら な い と レ つ た 厳 し い 制約 も 生 じ る 。 こ の た め 、 I / O 端子 2 の 配置 を 最 適化す る た め の 設計 は 、 か な り 複雑 に な る 。
こ れ ら 比較例 の チ ッ プ 9 0 ， 9 1 , 9 2 に 対 し 、 上述 し て き た 本実施 の 形態 の チ ッ プ 1 0 は 、 I Z 〇 端子 を ユ ー ザ 用 I / o 端子 2 と テ ス ト 用 I Z O 端子 4 と に 選別 し 、 テ ス 卜 用 I z o 端子 4 は 、 基板 の 内 部 の 空 き 領域 に 配置すれ ば よ い 。 し か も 、 テ ス ト 用 I / 〇 端子 4 は 、 ボ ン デ イ ン グ し な い た め 、 上述 の プ ロ ー ブ 力 ー ド 4 0 に よ る 測 定 が行 え る 場所 で あ れ ば、 基板 1 の 縁か ら 離れた 位置等 空 き 領域 の ど こ に で も 配置す る こ と がで き 、 自 由 度 が非 常 に 大 き い 。 こ の た め 、 チ ッ プ 1 0 の 設 計 を 簡単 に 行 う こ と がで き 、 し か も 、 ノ\° ッ ド ネ ッ ク を 解消 し て チ ッ プサ ィ ズ を 縮 小 す る こ と がで き る 。 ま た 、 チ ッ プ 1 0 の ボ ン デ イ ン グ箇所 を 減 ら す こ と がで き る た め 、 ボ ン デ ィ ン グ も 容 易 に 行 う こ と がで き る 。 よ つ て 、 直接的 な コ ス ト ダ ウ ン を 実現 で き る 。
ま た 、 本実施 の 形態 の チ ッ プ 1 0 は 、 テ ス ト 用 I / O « 子 4 の 数 を 減 ら す必 要が な い ばか り か 、 基板 1 の 内 部領域 に 空 き が あ る 場合 に は 、 テ ス 卜 用 I Z O 端子 4 の 数 を 増 や す こ と も 可 能 で あ る 。 よ っ て 、 回路 モ ジ ュ ー ル 6 ， 7 , 8 の 動作確認や 条件 出 し 等 に 必 要 な テ ス ト 用 I Z 〇 端子 4 を 十分 に 備 え る チ ッ プ 1 0 を 得 る こ と がで き る た め 、 不 良 品 の 発 見率 が高 く で き 、 し か も 、 製造時 の 条件 出 し が容 易 に な る 。 よ っ て 、 高 品 質 な チ ッ プ 1 0 を 高 い 歩留 ま り で製 造 す る こ と がで き る 。
な お 、 本実施 の 形 態で は 、 テ ス ト 用 I Z O 端子 4 を す ベ て 基板 1 の 内 部領域 に 配置 し て い る が 、 基板 1 の サ イ ズが 許せ ば一部 の テ ス ト 用 I ノ 〇 端子 4 を ユ ー ザ用 I Z 〇 端子 2 と と も に 基板 1 の 周 囲 に 配置す る こ と も 可能 で あ る 。 ま た 、 テ ス ト 用 I Z 〇 端子 4 で あ っ て も 、 ユ ー ザ用 I Z O 端 子 2 を 兼用 し て い る も の や 、 プ リ ン ト 回路基板 に 実装 し た 後 に プ リ ン ト 回 路基 板 を 介 し て テ ス 卜 信号 を 入 出 力 す る テ ス ト 用 I Z O 端子 4 は 、 基板 1 の 周 囲 に 配置 し 、 ボ ン デ ィ ン グ を 行 う 。
ま た 、 ユ ー ザ用 I Z O 端子 2 お よ びテ ス ト 用 I Z 〇 端子 4 は 、 本 実施 の 形態 の 図 1 に 図 示 し た 数 お よ び形 状 に 限定 さ れ る も の で はな く 、 必 要 に 応 じ て 変 更す る こ と がで き る ま た 、 基板 1 の 形 状 も 、 図 1 に 示 し た 四 角 に 限 ら れ る も の で な い 。
つ ぎ に 、 第 2 の 実 施 の 形態 と し て 、 図 5 〜 図 8 を 参照 し て 、 第 1 の 実施 の 形態 の 集 積 回 路 素子 2 0 を 実装 し た プ リ ン ト 回 路基板 5 0 、 お よ び、 こ の プ リ ン 卜 回 路基板 を 搭載 し た 電子機器 1 0 0 に つ い て 簡単 に 説 明 す る 。
プ リ ン ト 回 路基板 5 0 に は 、 第 1 の 実 施 の 形態 の 集 積 回 路 素子 2 0 と 回路 素子 5 1 ， 5 2 、 5 3 と が半 田 付 け に よ り 実装 さ れて い る 。 集 積 回路 素子 2 0 内 の チ ッ プ 1
0 に は 、 電子機器 1 0 0 の メ イ ン プ ロ セ ッ サ と し て機能 す る 回路 が回路 モ シ ュ ー ル 6 , 7 ， 8 と し て 形 成 さ れて い る 集積 回路 素子 5 1 に は画 像処 理 専用 回 路が 、 集積 回路 素子
5 2 に は入 出 力 制 御 回 路 が 、 集積回 路 5 3 に は メ モ リ 回路 が 、 そ れぞれ 回路 モ ジ ュ ー ル と し て 形 成 さ れ て い る 。 プ リ ン 卜 回路基板 5 0 上 に は 、 こ れ ら の 他 に 、 回 路要 素 5 4 と コ ネ ク 夕 5 5 ， 5 6 ， 5 7 ， 5 8 と 、 不 図 示 の 配線 と が搭 載 さ れ て い る
こ の プ リ ン 卜 回 路 基板 5 0 は 、 電子機器 1 0 0 の筐体 1 1 0 に 図 8 の よ う に 搭載 さ れ る 。 電子機器 1 0 0 は 、 ェ ン 夕 テ ィ ン メ ン 卜 装置 で あ り 、 図 6 、 図 7 の よ ラ に C D や D
V D 等 の デ ィ ス ク を 再生 す る デ ィ ス ク 装置 1 0 3 と 、 ス 口 ッ ト ュ ニ ッ 卜 1 0 5 , 1 0 6 と を 有 す る 。 電子機器 1 0 0 は 、 不 図 示 の 画 像表示装 置 に 接続 さ れ る 。 ス □ ッ 卜 ュ ニ ッ h 1 0 6 に は 、 操作 装置 2 0 0 の コ ネ ク タ 2 3 2 が接続 さ れ る 。 ス ロ ッ ト ュ ニ ッ ト 1 0 5 に は 、 小 型 の メ モ リ 装置 が 装着 可 能 で あ る 。 ま た 、 筐体 1 1 0 に は 、 リ セ ッ ト ス イ ツ チ 1 0 4 や 、 デ イ ス ク 装 置 1 0 3 の イ ジ ェ ク 卜 ス ィ ッ チ 1 0 2 や 、 筐体 1 1 0 を 縦 ま た は横置 き に す る た め の 脚部 1 0 7 、 1 0 8 が備 え ら れて い る 。
集積 回路 素子 2 0 の メ イ ン プ ロ セ ッ サ は 、 デ ィ ス ク 装 置 1 0 3 の 卜 レ ― 1 0 1 に セ ッ ト さ れた D V D が格 納 し て い る 画像 を 画像表 示装 置 に 表 示 さ せ る 動作や 、 D V D や C D に 予 め 記録 さ れて い る プ ロ グ ラ ム を 読 み込 む 動作 を 行 う 。 そ し て 、 s冗み；^ ん だ プ 口 グ ラ ム に し た が っ て 、 集積回路 素 子 5 1 の 画像処理専用 回 路 に 画像 の 生 成 を 指 示 し 、 生 成 さ れ た 画像 を 画像表示 装置 に 表示 さ せ る 動作 を 行 う 。
ま た 、 集積回 路 素子 2 0 の メ イ ン プ ロ セ ッ サ は 、 操作装 置 2 0 0 の ス イ ツ チ 2 1 0 に 対 し て ユ ー ザが行 っ た 操作 を 受 け付 け て 、 先 の プ ロ グ ラ ム に 従 っ て 画像 を 変化 さ せ る よ う に 集 積回路 素子 5 1 の 画像処 理専用 回路 に 指示す る 。 こ れ に よ り 、 画 像表示装置 の 画像が変化 し 、 ユ ー ザ は、 ゲ 一 ム 等 を 楽 し む こ と がで き る 。 ま た 、 集 積回路 素子 2 0 の メ イ ン プ 口 セ ッ サ は 、 ス ロ ッ ト ユ ニ ッ ト 1 0 6 に 装着 さ れ た ゲー ム の 進行状況等 を メ モ リ 装置 内 に 格納す る 。
筐体 1 1 0 の 内 部 に は 、 プ リ ン ト 回 路基板 5 0 の 他 に 、 電源ュ ニ ッ ト ゃ 、 ス ィ ッ チ • イ ン レ ッ ト ユ ニ ッ ト 1 1 6 等 が配置 さ れて い る 。 ま た 、 プ リ ン ト 回路基板 5 0 の 上部 に は 、 集 積回路 2 0 等 の 熱 を 逃がす た め に 、 パ イ プ型 ヒ ー ト シ ン ク 1 1 4 が配置 さ れ 、 パ イ プ型 ヒ ー 卜 シ ン ク 1 1 4 は 放熱 フ イ ン 1 1 2 に 接続 さ れ て い る 。 筐体 1 1 0 に は 、 放 熱 フ ィ ン 1 1 2 等 の 熱 を 排気す る た め の 排気 フ ァ ン 1 1 5 が取 り 付 け ら れて い る 。 ま た 、 プ リ ン ト 回路基板 5 0 に は 集積 回 路 素子 2 0 等 を 外 部 の 電磁波か ら 保護す る た め の シ 一ル ド 1 1 3 も 備 え ら れ て い る 。
こ の よ う な プ リ ン ト 回 路 基板 5 0 に 実装 さ れて い る 集 積 回路 素子 2 0 は 、 第 1 の 実施 の 形態で 説 明 し た 構成で あ る た め 、 小 型 な 素子 で あ り 、 実装効 率 が 高 い 。 よ っ て 、 小 さ な プ リ ン ト 回路基板 5 0 を 実現す る こ と がで き る 。 こ れ に 伴 い 、 電子機器 1 0 0 全体 の 大 き さ も 小 型化 す る こ と が可 能 に な る 。 ま た 、 集積回路 素子 2 0 を 低 コ ス ト に 製 造 で き る た め 、 プ リ ン ト 回路基板 5 0 お よ び電子機器 1 0 0 の 低 コ ス 卜 化 も 可能 で あ る 。
な お 、 上述 し て き た 実施 の 形 態 で は 、 チ ッ プ 1 0 を ノ\° ッ ケ一ジ し た 集 積回路 素子 2 0 の 形 で 、 プ リ ン 卜 回 路基板 5 0 に 搭載す る 構成で あ っ た が 、 ナ ッ プ 1 0 を 直接 プ リ ン ト 回路基板 5 0 に ダィ レ ク 卜 ボ ン ァ ィ ン グす る 構成 に す る こ と も で き る 。 こ の 場合 、 パ ッ ケ ― シ が不要 で あ る た め 、 実 装効率 を さ ら に 向 上 さ せ る こ と がで さ る た め 、 さ ら に 小 型 な プ リ ン ト 回 路基板 5 0 お よ び電子機器 を 実現 で き る 。 ま た 、 パ ッ ケ一ジ が不要で あ る た め 、 パ ッ ケ 一 シ し た も の よ り さ ら に 低 コ ス ト 化が可 能で あ Ό 、 低 コ ス ト な ブ リ ン 卜 回 路基板 5 0 お よ び電子機器 1 0 0 を 提 供す る こ と がで き る た 、 ュ 一 ザ用 I O 端子 2 の パ ッ ド 3 は 、 本実施 の 形 態で は ボ ン デ ィ ン グ ワ イ ヤ と U ― ド 1 2 に よ り 、 プ リ ン ト 回路基板 5 0 に 接続す る 構成で あ つ た が 、 T A B ( T a p e 一 a u t o m a t e d b o n d i n g ) 等 の 他 の 手 段 で プ リ ン ト 回 路基板 と 接続す る こ と も で き る 。
上述 の 電子機器 1 0 0 の 集積 回 路 素子 2 0 は 、 デ ィ ス ク 1 0 3 、 操作装置 2 0 0 、 メ モ リ 装置 、 画像表示装 置 等 の 複数 の 装 置 の 複雑な 動作 を 制御 す る た め に 用 い ら れ る た め 数 の I Z 〇 端子が必要 で あ る 。 し た が つ て 、 電 子 機器 1 0 0 の よ う な 装 置 の 集積 回 路 素 子 2 0 の チ ッ プ 1 0 と し て 、 第 1 の 実施 の 形態 の 構 成 の テ ッ プ を 用 い る こ と は 化 お よ び低 コ ス 卜 ィ匕 の 点 で 特 に 大 き な 効果 を え る こ と が で さ る 上述 し て き た よ う に 、 本 発 明 に よ れ ば、 パ ッ ド ネ ッ ク を 回避 し 、 チ ッ プサ イ ズ を 回 路規模 に 応 じ た 最 適な 大 き さ に す る こ と の で き る 集 積回 路 チ ッ プ を 提 供す る こ と が可能 で あ る 。
産業上 の 利 用 可能性
本 発 明 は 、 複数 の 回路 モ ジ ュ ー ル が集積 さ れた 集 積回 路 チ ッ プ 、 前記集 積 回路 チ ッ プ を パ ッ ケ ー ジ し た 集積回路 素 子、 な ら び に 、 前記集積 回 路 素子 を 搭載 し た 電子機器 に 利 用 可能 で あ る 。

Claims

請求 の 範 囲
1 . 基板 と 、 前記基板上 に 形成 さ れ た 回 路 モ ジ ュ ー ル と 、 前記 回路 モ ジ ュ ー ル に 信 号 を 入 出 力 す る た め の 入 出 力 端子 と を 有 し 、
前記入 出 力 端子 は 、 前記 回路 モ ジ ュ ー ル の 動作時 に 信 号 を 入 出 力 す る た め の 動作時用 入 出 力 端子 と 、 前記 回路 モ ジ ユ ー ル を 検査 す る た め の検査用 入 出 力 端子 と を 含 み 、
前記 動作 時用 入 出 力 端子 は 、 前記基板 の 縁 に 沿 っ て 前記 基板上 に 並べて 配置 さ れ 、 前記検査用 入 出 力 端子 お よ び前 記 回路 モ ジ ュ ー ル は 、 前記動作時用 入 出 力 端子 よ り も 前記 基板上 の 内側 の 領域 に 配置 さ れ て い る こ と を 特徴 と す る 集 積 回 路チ ッ プ。
2 . 請求項 1 に 記載 の集積回路 チ ッ プ に お い て 、 前記動作 時用 入 出 力 端子 は 、 隙 間 な く 一列 に 前記基板 の縁 に 沿 つ て 並べ ら れて い る こ と を 特徴 と す る 集 積回 路 チ ッ プ。
3 . 請求項 1 に 記載 の 集積回路 チ ッ プ に お い て 、 前記 動作 時用 入 出 力 端子 は 、 ボ ン デ ィ ン グ用 パ ッ ド を 有 し 、 前記検 査用 入 出 力 端子 は 、 プ ロ ー ブ を 接触 さ せ る た め の ノ \° ッ ド を 有 し て い る こ と を 特徴 と す る 集積回路 チ ッ プ。
4 . 基板 と 、 前記基板上 に 形 成 さ れ た 回路 モ ジ ュ ー ル と 、 前 記 回 路 モ ジ ュ ー ル に 信 号 を 入 出 力 す る た め の 入 出 力 端子 と を 有 し 、
前記入 出 力 端子 は 、 ボ ン デ ィ ン グ ワ イ ヤ に よ り 外部 の 導 電部材 と 接続 さ れ る ボ ン デ ィ ン グ用 入 出 力 端子 と 、 前 記 ボ ン デ ィ ン グ ワ イ ヤ に よ り 外部 の 導電部材 と 接続 さ れな い 非 ボ ン デ ィ ン グ用 入 出 力 端子 と を 含 み 、
前記 ボ ン デ ィ ン グ用 入 出 力 端子 は 、 前記基板 の 縁 に 沿 つ て 前記基板上 に 並べて配置 さ れ 、 前記 非 ボ ン デ ィ ン グ用 入 出 力 端子お よ び前記 回路 モ ジ ュ ー ル は 、 前記 ボ ン デ ィ ン グ 用 入 出 力 端子 よ り も 前記基板上 の 内側 の 領域 に 配置 さ れ て い る こ と を 特徴 と す る 集 積回 路 チ ッ プ。
5 . 集積回路 チ ッ プ と 、 リ ー ド と 、 前 記集積 回路 チ ッ プ と 前 記 リ ー ド の 一部 と を 封止す る パ ッ ケ ー ジ と を 有 し 、
前 記集積回 路 チ ッ プ は 、 基板 と 、 前 記基板 上 に 形成 さ れ た 回路 モ ジ ュ ー ル と 、 前 記 回 路 モ ジ ュ ー ル に 信 号 を 入 出 力 す る た め の 入 出 力 端子 と を 備 え 、
前記入 出 力 端子 は 、 前記 回路 モ ジ ュ ー ル の 動作時 に 信 号 を 入 出 力 す る た め の 動作時用 入 出 力 端子 と 、 前記 回路 モ ジ ュ 一 ル を検査 す る た め の 検査用 入 出 力 端子 と を 含 み 、
前記動作 時用 入 出 力 端子 は 、 前記基板 の 縁 に 沿 っ て 前 記 基板 上 に 並べ て配置 さ れ 、 前記検査用 入 出 力 端子 お よ び前 記 回 路 モ ジ ュ ー ル は 、 前記動作 時 用 入 出 力 端子 よ り も 前 記 基板上 の 内 側 の 領域 に 配置 さ れ て い る こ と を 特徴 と す る 集 積回路 素子。
6 . 請求項 5 に 記載 の 集積回 路 素子 に お い て 、 前記動作時 用 入 出 力 端子 は 、 前 記 リ ー ド と 接続 さ れ 、 前記検査用 入 出 力 端子 は 、 前記 リ ー ド と は接続 さ れて い な い こ と を 特徴 と す る 集積 回 路 素子。
7 . 請 求項 6 に 記載 の 集積 回 路 素子 に お い て 、 前 記検査用 入 出 力 端子 は 、 プ ロ ー ブ を 接触 さ せ る た め の パ ッ ド を 有 し て い る こ と を 特徴 と す る 集積 回 路 素子 。
8 . 請求項 6 に 記載 の集 積回路 素子 に お い て 、 前記動作 時 用 入 出 力 端子 は 、 ボ ン デ ィ ン グ パ ッ ド を 有 し 、 前 記 ボ ン デ ィ ン グパ ッ ド と 前記 リ ー ド と が ボ ン デ ィ ン グ ワ イ ヤ に よ り 接続 さ れて い る こ と を 特徴 と す る 集積 回路 素子。
9 . 請求項 5 に 記載 の集積回路 素子 に お い て 、 前記動作 時 用 入 出 力 端子 は 、 隙 間 な く 一列 に 前記基板 の 縁 に 沿 つ て 並 ベ ら れて い る こ と を 特徴 と す る 集積回 路 素子。
1 0 . 請求項 5 に 記載 の 集 積 回 路 素子 と 、 該集 積回路 素子 を 搭載 し た 回路基板 と を 有 し 、
前記 回路基板 は 、 プ リ ン ト 配線 を 含 み 、 該 プ リ ン ト 配線 は 、 前 記集積 回路 素子 の 前記 リ ー ド と 電気 的 に 接続 さ れ て い る こ と を 特徴 と す る プ リ ン ト 回路基板。
1 1 . プ リ ン ト 回路基板 を 備 え る 電子機器で あ っ て 、 前記 プ リ ン ト 回路基板 は 、 請求項 5 に 記載 の 集積回 路 素 子 と 、 該集積 回路 素子 を 搭載 し た 回 路 基板 と を 有 し 、
前記 回路基板 に は 、 プ リ ン ト 配線 を 備 え 、 該 プ リ ン ト 配 線 は 、 前記集積回路 素子 の 前 記 リ ー ド と 電気 的 に 接続 さ れ て い る こ と を 特徴 と す る 電子機器。
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