WO1999022307A1 - Interface de donnees et systeme de communication haute vitesse utilisant cette interface - Google Patents

Interface de donnees et systeme de communication haute vitesse utilisant cette interface Download PDF

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WO1999022307A1
WO1999022307A1 PCT/JP1997/003898 JP9703898W WO9922307A1 WO 1999022307 A1 WO1999022307 A1 WO 1999022307A1 JP 9703898 W JP9703898 W JP 9703898W WO 9922307 A1 WO9922307 A1 WO 9922307A1
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write
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register
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PCT/JP1997/003898
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Shigeki Yamakawa
Hiroshi Gokan
Akio Ohtsuji
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Mitsubishi Denki Kabushiki Kaisha
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol

Definitions

  • the present invention relates to a data interface for exchanging data between processors and a high-speed communication system using the same.
  • the present invention provides an interface for transmitting and receiving data between microprocessors at a higher speed when, for example, a controlled object such as a mechanical structure or an electric motor is controlled by an arithmetic processing system having a multiprocessor configuration using a plurality of microprocessors.
  • the present invention relates to a high-speed communication system using this.
  • microprocessors that receive information representing the state of the control target from the control target, perform arithmetic processing from the control information, and directly issue commands to the control target (
  • a controlling processor a controlling processor
  • a microphone processor hereinafter referred to as a microprocessor processor
  • a central processor serial transmission, parallel transmission, or transmission using a dual-port memory was used to transfer commands, messages, and various control information.
  • Transmission using the dual-port memory means reading / writing from / to the control side, the center side, or both sides to the dual-port memory according to the transfer procedure predetermined between the control side and the center side. By doing so, it sends and receives commands, messages, various control information, etc.
  • the timing at which the central processor sends this information to each controlling processor is based on the short-time high-speed operation cycle of the high-speed sampling of each controlling processor. Although it is relatively long, data transmission and reception must be performed reliably at the transmission timing.
  • the central processor has to send and receive data to and from each control processor in the order of several tens to several hundreds of code units. Must be exceeded.
  • the central-side processor affects the transmission and reception of the information, which affects the operation time of each control-side processor. Processing that exceeds the cycle must not be performed, and processing that causes the central processor to affect its own processing time for the transfer of the information to and from each control processor, and that exceeds the processing cycle of the central processor. Don't do it.
  • control information data that is sent and received once by the central processor and the controlling processor contains a single unity of consistency.Some data is successfully transferred and some data is not successfully transferred. Shall not.
  • a large buffer for storing tens to hundreds of data is provided in the reception data storage buffer of the interface circuit block, and when a predetermined number of data is received, a reception completion flag is set. It is conceivable that the receiving processor can determine whether to start data reception work. However, even in this case, the timing at which the control or central processor reads data from the buffer of the serial interface and the timing at which the serial interface fills the buffer with the data conflict, so that the longer operation cycle is used. Processors are more likely to fail to receive data, failing to reliably receive data with a fixed sampling, and reducing the reliability of data reception.
  • processors dedicated to high-speed communication must be provided on both sides of the communication end point to perform error processing and the like, but in this case, the communication processor and the central processor are used.
  • the communication processor and the central processor are used.
  • a problem arises in the procedure with the control processor and in the transfer of control information data without influencing each other's arithmetic processing without fail. You have to solve the same problem as communication.
  • control information data In parallel transmission, control information data must be exchanged at a timing that is clearly synchronized on both sides during transfer. If one of them is an interrupt and another processing is performed during the control information data transfer processing, the data transfer will not be established. Either will always perform interrupt processing for one of them, and the other will interfere with each other's processing cycle, and the entire processing time will be overrun.
  • the data can be sent again, but in the transfer of control information while maintaining the consistency of a series of data sent at one time, the reading time of the dual-port memory to the controlling processor is prohibited. Is not possible with a dual port memory only circuit configuration. Also, sending the data again by the central processor increases the processing time of the central processor.
  • the present invention has been made to solve the above-described problems, and has been made in consideration of the above-described circumstances, and provides a data interface capable of exchanging control information data between processors without interference during a mutual operation processing time.
  • An object of the present invention is to obtain a base and a high-speed communication system using the same.
  • the present invention relates to a data interface for exchanging data between processors, and a group of write-side registers in which data of a write-side processor that sends data is written in accordance with a master signal.
  • the data written to the write-side register group is transferred and written by the subsequent clock operation, and the data is read out by the read-side processor that receives the data.
  • Write-out register group write control means for selectively writing to the registers in the write register group according to the address signal and write signal of the write-side processor; and address signal of the read-side processor.
  • a read control means for selectively reading data from the registers in the read-side register group according to the following.
  • the write control means generates a write select signal for selectively writing to the registers of the write-side register group according to the address signal and the write signal of the write-side processor.
  • a register write select signal generation circuit and a register provided for each register of the write-side register group usually select data obtained by feeding back data of a register corresponding to the read-side register group, and select the data for the write operation.
  • a write-side selector circuit for selecting data of the write-side processor and supplying data to the registers of the write-side register group when selected by the select signal.
  • a register read select signal generating circuit for generating a read select signal for selectively reading data to a device, and connected to each register of the read side register group, and selected according to the read select signal.
  • a read-side selector circuit for outputting data of the registers of the read-side register group to the read-side processor.
  • the write control means disables transfer of data from the write-side register group to the read-side register group during reading by the reading-side processor, and automatically transfers the data after completion of reading. It is a feature of the data input and output interface.
  • the write control means selectively selects a register of the write-side register group in accordance with an address signal and a write signal of the write-side processor.
  • a register write select signal generation circuit for generating a write select signal for writing, and a register select signal generation circuit provided for each register of the write-side register group.
  • a write-side selector circuit that selects the data that has been fed back, selects the data of the write-side processor when selected by the write select signal, and supplies the data to the registers of the write-side register group; It is provided for each register of the read-side register group.
  • the data of the corresponding register of the write-side register group is selected, and when the read signal of the read processor is in the read state, the register of the read-side register group is read.
  • a second write-side selector circuit for supplying data to the registers of the read-side register group, wherein the read control means selectively reads data to the registers of the read-side register group according to an address signal of the read-side processor.
  • a read select signal generating circuit for generating a read select signal for performing the read operation, and the read circuit connected to each register of the read side register group and selected according to the read select signal.
  • a read-side selector circuit for outputting data of the registers of the side register group to the read-side processor.
  • the write control means disables transfer of data from the write-side register group to the read-side register group during writing by the write-side processor, and performs writing to a specific address. Then, the data interface to the above-mentioned register group on the reading side is performed all at once.
  • the present invention provides a register writing method, wherein the write control means generates a write select signal for selectively writing data to the registers of the write-side register group in accordance with an address signal and a write signal of the write-side processor. And a select signal generation circuit for each of the above-mentioned write-side registers. Normally, data obtained by feeding back the register data of the write-side register group is selected, and when selected by the write select signal, the data of the write-side processor is selected and the write-side register is selected.
  • a write-side selector circuit for supplying data to the registers in the evening group, and from the write-side register group to the read-side register when data is written to a predetermined address in accordance with the address signal and the write signal of the write-side processor
  • a write completion signal generating circuit for generating a write completion signal for simultaneously transmitting data to the registers, and a write completion signal generation circuit provided for each register in the read-side register group. Select the data that has been fed back and write complete signal
  • a second write-side selector circuit that selects data of a register corresponding to the write-side register group and supplies data to the register of the read-side register group when the data is read.
  • a register read select signal generation circuit for generating a read select signal for selectively reading data to the registers of the read-side register group according to the address signal of the processor;
  • a read-side selector circuit connected to the read-side processor for outputting data of the register of the read-side register group selected according to the read-out select signal to the read-side processor. is there.
  • the write control means disables transfer of data from the write-side register to the read-side register while the read-side processor is reading the predetermined address space
  • the data interface is characterized in that when the reading is completed, the data is automatically transferred to the read-side register group.
  • the write control means generates a write select signal for selectively writing to the registers of the write-side register group according to the address signal and the write signal of the write-side processor.
  • Register write security A select signal which is provided for each of the write-side register group and the feedback signal of the register of the write-side register group is normally selected by the write signal generation circuit and the write-side register group.
  • a write-side selector circuit that selects data from the write-side processor and supplies data to the registers of the write-side register group, and reads a predetermined address in accordance with the address signal and the read signal of the read-side processor.
  • a read completion signal generation circuit for generating a read completion signal for simultaneously transmitting data from the write-side register group to the read-side register when the read-out register group is provided, and is provided for each register of the read-side register group. Normally, the data in the registers When the data that has been fed back is selected and the read completion signal indicates the completion of the read, the data in the corresponding register in the write-side register group is selected and the data is supplied to the register in the read-side register group.
  • a selector circuit wherein the read control means generates a read select signal for selectively reading data to the registers of the read register group according to the address signal of the read processor.
  • a read circuit that is connected to the select signal generation circuit and each register of the read-side register group, and outputs the data of the register of the read-side register group selected according to the read select signal to the read-side processor.
  • the selector circuit on the side The feature is the data interface.
  • the present invention provides the above-mentioned write control means, wherein the write-side processor transfers from the write-side register group to the read-side register group while the write-side processor is writing and the read-side processor is reading a predetermined address space.
  • the data transfer to the read-side register group is automatically performed when writing to a specific address is completed or when reading of a predetermined address space is completed. It's on the data evening face.
  • the present invention provides the above-mentioned write control means, wherein Register select signal generation circuit for generating a write select signal for selectively writing data to the registers of the write-side register group according to the address signal and the write signal; and each register of the write-side register group. Normally, a selection is made by selecting the data obtained by feeding back the register data of the write-side register group, and when selected by the write select signal, the data of the write-side processor is selected.
  • a write Z read completion signal generating circuit for generating a write completion signal and a read completion signal for simultaneously transmitting data from the write side register group to the read side register, It is provided for each register. Normally, data obtained by feeding back the register data of the read side register group is selected. When the write completion signal and the read completion signal indicate the completion of writing and reading, the writing side register is selected.
  • a second write-side selector circuit for selecting data of a corresponding register of the group and supplying data to the registers of the read-side register group; and the read control means. The address signal of the read-side processor.
  • a register read select signal generating circuit for generating a read select signal for performing a read operation, and the read circuit selected according to the read select signal, connected to each register of the read side register group.
  • a read-side selector circuit for outputting the data of the register of the output-side register group to the read-side processor.
  • the present invention also provides a first processor, a high-speed communication dedicated processor connected to the first processor, and the first processor via the high-speed communication dedicated processor.
  • a second processor connected to the processor and performing data transmission with the first processor; and between the first processor and the high-speed communication dedicated processor and between the high-speed communication dedicated processor and the second processor.
  • a data interface provided in each of the above, a data interface, and a write-side register group in which data of the processor on the data transmission side is written in accordance with a clock signal;
  • a read-side register group from which data written to the write-side register group is transferred and written by a subsequent clock operation and from which data is read by the processor on the data receiving side, and an address of a processor on the side sending the data.
  • Write control means for selectively reading data at a register in the read-side register group in accordance with an address signal of a processor which transmits the data. It is in high-speed communication systems.
  • FIG. 1 is a block diagram showing a configuration of an interface according to one embodiment of the present invention
  • FIG. 2 is a block diagram showing a configuration of an interface according to another embodiment of the present invention
  • FIG. 3 is still another embodiment of the present invention. Block diagram showing the configuration of the interface according to
  • FIG. 4 is a block diagram showing a configuration of an interface according to still another embodiment of the present invention.
  • FIG. 5 is a block diagram showing a configuration of an interface according to still another embodiment of the present invention.
  • FIG. 6 is a block diagram showing a configuration of a high-speed communication system according to still another embodiment of the present invention.
  • FIG. 1 is a diagram showing a configuration of a data interface according to an embodiment of the present invention.
  • This data interface is, for example, a controlling processor that issues commands directly to the elevator group to be controlled in, for example, an elevator group management system, and a call button on each floor and an elevator car.
  • the central processor that issues instructions to one or more of the above-mentioned control processors according to information from a destination instruction button or the like.
  • the processor on the writing side refers to the processor that sends data
  • the processor on the reading side refers to the processor that receives data.
  • the data transmitted is the control information data.
  • reference numerals 10a to 10e denote input signal terminals, and terminals 10a to 10c respectively receive an address signal, a write signal, and a data signal of a writing-side processor.
  • a clock signal for register writing is input to d, and an address signal of the reading processor is input to terminal 10e.
  • 11 is an output signal terminal for outputting a data signal to the read-side processor.
  • 1 2 is a register circuit in which data is written from the writing processor 1 2—1 to 1 2—n
  • 13 is a register circuit from which data is read out from the reading processor. This is a read-side register group consisting of 13-n.
  • 1 4 _ 1 to 1 4 1 n is a register circuit on the write side 1 2— 1 to 1 2— n A register on the read side corresponding to the data signal from the processor on the write side 13 1 to 1
  • the write-side selector circuit provided for each register circuit to select and supply the feedback data from n, and 15 is in accordance with the address signal 10 Oa and the write signal 10 b of the write-side processor.
  • Register circuit 1 2— 1 to 1 2— n And a register select signal generation circuit for generating a write select signal for writing to the corresponding register circuit.
  • register circuit 1 2— ;! ⁇ 1 2-n, 1 3-1 ⁇ 1 3-n and selector circuits 14-1-14-1 n are arranged in parallel for the number of keys (n) to be written as the same data .
  • a select signal generation circuit for register read that generates a select signal for read, 17 outputs the data signal of the register circuit on the read side selected according to the select signal for read to the data bus of the read-side processor This is the read-side selector circuit to be executed.
  • write-side selector circuit 141-11-14-1n and the register write select signal generation circuit 15 constitute write control means
  • the register read select signal generation circuit 16 and the read-side selector circuit 17 constitutes read control means.
  • the register write select signal generation circuit 15 writes the data signal 10c on the data bus of the writing processor.
  • a select signal is generated so as to control the selector circuits 141-1 to 14-n so that data is sequentially written to the register circuits 12-1 to 12-n.
  • the clock signal 10d causes the register circuit 12-1 to pass through the selector circuit 141-1 to the data signal 10-1 c is written.
  • the contents of the write-side register circuit 12-1 are transferred and written to the corresponding read-side register circuit 13-1 connected to the register circuit 12_1.
  • the select signal generation circuit 15 sets each selector to hold the contents of the register circuit. Circuits 14—1 to 14—n and the corresponding read-side register circuits 13—1 to 13—n connected to the corresponding read-side register circuits write the data signals stored in the write-side register circuits 12—1 to 12 — Generate a select signal to feed back to n.
  • the register read select signal is generated in the read side selector circuit 17, and the selector circuit 17 Outputs the value of the corresponding register circuit 13 on the read side as a data signal to the processor on the read side in accordance with this select signal.
  • the end buffer signal and the data signal are written by the double buffer configuration having the write-side register circuit 1 2 _ 1 to 1 2—n and the read-side register circuit 1 3—1 to 1 3—n separately.
  • the separate connection on the read side and the read side allows each processor to transmit data without interfering with each other.
  • FIG. 2 is a diagram showing a configuration of a data interface according to another embodiment of the present invention.
  • the value of the write-side register circuit 12 is read by the read-side processor when the read-side processor performs the read operation even immediately after the write operation. Instead of automatic transfer to the circuit 13, the value of the write register 12 is automatically transferred to the read register 13 after the read operation is completed.
  • the second write side provided for each of the register circuits 13-1 to 13-n of the read-side register group 13 according to the read signal of the read-side processor input from the input signal terminal 10f.
  • One of the data from the corresponding register circuit connected to the register group 12 and the data obtained by feeding back the data from the read-side register group 13 is selected, and each of the register circuits 13-3 on the read side is selected. 1 to 13-n are supplied.
  • write-side selector circuit 14 1; To 14—n, a register write select signal generating circuit 15 and a second write side selector circuit 18—1 to 18—n constitute write control means, and a register read select signal generating circuit 1 6 and the read side selector circuit 17 constitute read control means.
  • the selector circuit 18 selects the state so that the data of the corresponding register circuit 12 connected to the read side is written by clock synchronization operation immediately after the register 12 on the write side is written.
  • the read processor starts the read operation and the read signal 10f becomes significant (indicating the read operation state)
  • the data value of the register circuit 13 on the read side is fed back.
  • the current value is maintained.
  • the read signal 10f becomes insignificant (indicating that it is not in the read operation)
  • it returns to normal, and the data from the register circuit 12 on the write side is selected.
  • the value of the register circuit 12 on the write side is automatically transferred to the register circuit 13 on the read side.
  • FIG. 3 is a diagram showing a configuration of a data interface according to still another embodiment of the present invention. Particularly, in this embodiment, when all the writing is completed from the writing processor, the data is simultaneously transferred from the writing register circuit 12 to the reading register circuit 13 at the same time. .
  • each of the second write-side selector circuits 18— :! determines the input to the read-side register circuits 13-1 to 13-n.
  • ⁇ 1 8 Select signal to n
  • a write completion signal generation circuit 19 to be generated is provided.
  • the write-side selector circuit 14 1 1 to 14 1 n, the register write select signal generation circuit 15, the second write-side selector circuit 18 — 1 to 18 — n, and the write completion signal generation circuit 1 9 constitutes the write control means, and the register read select signal generating circuit 16 and the read side selector circuit 17 constitute the read control means.
  • the select signal is generated by the read signal of the read processor, but here, the address signal 10a and the write signal 10b of the write processor are sent to the register circuit 13 on the read side.
  • the write completion signal generation circuit 19 permits data transfer from the write-side register circuit 12 to the corresponding read-side register circuit 13 in a write operation to a specific address of the write-side processor. Generate a write completion signal.
  • the read signal 10 f of the read-side processor of the second embodiment can be added to the generation condition of the completion signal in the write completion signal generation circuit 19.
  • a write completion signal is generated if the reading processor is not performing a read operation.
  • FIG. 4 is a diagram showing a configuration of a data interface according to still another embodiment of the present invention.
  • the address space where the reading processor is located is During reading, data is automatically transferred from the register circuit 12 on the write side to the register circuit 13 on the read side. Do not perform dynamic transfer.
  • the read circuit that generates the select signal to each of the second write-side selector circuits 18-1 to 18-n that determines the input to the read-side register circuits 13-1 to 13-n
  • a completion signal generation circuit 20 is provided. Then, the address signal 10 e and the read signal 10 f of the read-side processor are used as data transfer conditions to the read-side register circuit 13.
  • write-side selector circuits 14-1 to 14-n, the register write select signal generator 15 and the second write-side selector circuits 18-1 to 18-n, and the read completion signal generator 2 0 constitutes the write control means
  • the register read select signal generating circuit 16 and the read side selector circuit 17 constitute the read control means.
  • FIG. 5 is a diagram showing a configuration of a data interface according to still another embodiment of the present invention.
  • the functions of the second, third, and fourth embodiments are combined, and when all writing is completed from the writing processor, the register circuit 12 on the writing side is transferred to the register circuit 13 on the reading side.
  • data is automatically transferred from the write-side register circuit 12 to the read-side register circuit 13. It is not to be.
  • each of the second write-side selector circuits 18-1 to 18- ⁇ that determines an input to the read-side register circuit 13-1 to 13- ⁇ is a write that generates a select signal.
  • a read completion signal generation circuit 21 is provided.
  • the circuit 21 constitutes the write control means
  • the register read-out select signal generation circuit 16 and the read-side selector circuit 17 constitute the read-out control means.
  • FIG. 6 is a diagram showing a configuration of a high-speed communication system according to still another embodiment of the present invention.
  • 40 is the central processor as the first processor
  • 41 is the controlling processor as the second processor
  • 42 is dedicated to high-speed communication that connects the central processor 40 and the controlling processor 41.
  • Processors, and 43a and 43b are the data interfaces described in the above embodiments, and are provided between the central processor 40 and the high-speed communication dedicated processor 42, and between the high-speed communication dedicated processor 42 and the control-side processor. Each connected between Sessa 4 1.
  • Data transmission is performed between the central processor 40 and the high-speed communication processor 42 and between the high-speed communication processor 42 and the control processor 41, respectively.
  • the processor that sends data between them becomes the processor on the writing side
  • the processor that receives data becomes the processor on the reading side
  • a data interface for exchanging data between processors is composed of a write-side register group in which data of a write-side processor that sends data is written in accordance with a clock signal.
  • a read-side register group from which data written to these write-side registers is transferred and written by a subsequent clock operation and from which data is read by a read-side processor receiving data; and an address of the write-side processor.
  • Write control means for selectively writing to the registers in the write register group according to the signal and the write signal, and selecting the register in the read-side register group according to the address signal of the read-side processor.
  • read control means for performing readout in an efficient manner. Therefore, the double buffer configuration of the write-side register and the read-side register allows the address signal and the data signal to be connected separately on the write side and the read side. Data transmission can be performed without interference.
  • the write control means disables transfer of data from the write-side register group to the read-side register group during reading by the reading-side processor, and automatically performs the reading after the reading is completed. Since the transfer is performed, the read operation of the read processor can be performed without being completely affected by the write operation of the write processor, so that the reliability of data transmission can be improved. Further, in the present invention, the write control means disables transfer of data from the write-side register group to the read-side register group during the writing of the write-side processor, and transfers the data to a specific address. When writing is performed, data transfer to the read-side register group is performed all at once. Upon completion of a desired series of register writing from the Rosser, data can be transferred to the reading register at the same time.
  • the write control means disables transfer of data from the write-side register to the read-side register while the read-side processor is reading a predetermined address space, and When the reading of the data is completed, the data is automatically transferred to the read-side register group. Therefore, while the reading-side processor is reading a certain address space, the writing-side register is switched to the reading-side register. Since data is not transferred to the processor, an address space on the reading processor side can always be read as a series of consistent data.
  • the write control means may transfer the write-side register group to the read-side register group while the write-side processor is writing and while the read-side processor is reading a predetermined address space. Since data transfer is disabled and data is automatically transferred to the read-side registers when writing to a specific address or when reading from a predetermined address space is completed, the writing processor When a desired series of register writing from the CPU has been completed, data can be transferred to the reading-side register all at once, and while the reading-side processor is reading a certain address space, the writing-side Since data is not transferred to the read side register, the read side Adoresu space with a processor side is always makes it possible to read as a de one data with a series of integrity.
  • a first processor a processor dedicated to high-speed communication connected to the first processor, and a processor connected to the first processor through the processor dedicated to high-speed communication and connected to the first processor
  • a second processor for transmitting data between the first processor and the processor dedicated to high-speed communication and a data processor provided between the processor dedicated to high-speed communication and the second processor.
  • a data interface wherein the data interface comprises: a write-side register group in which data of the processor on the data transmission side is written in accordance with a clock signal; and data written in these write-side registers.
  • the data interface comprises: a write-side register group in which data of the processor on the data transmission side is written in accordance with a clock signal; and data written in these write-side registers.
  • Write control means for selectively writing data to the registers in the write register group, and selectively reading data to the registers in the read-side register group in accordance with an address signal of a processor that sends the data.
  • Read-out control means and a high-speed communication system including Even when a processor dedicated to high-speed communication is provided between the processor and the processor on the reading side, high-speed and non-interference between the processors depending on the processor dedicated to high-speed communication and the processor dedicated to high-speed communication and the processor dedicated to high-speed communication This enables data transfer without affecting each other's arithmetic processing.

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Description

T JP97/03898
明細書
データィン夕フヱ一スおよびこれを使用した高速通信システム 技術分野
この発明は、 プロセッサ間でデータの授受を行うデータィンタフヱースおよび これを使用した高速通信システムに関するものである。
背景技術
この発明は、 例えば機械構造物、 電動機などの制御対象を複数のマイクロプロ セッサによるマルチプロセッサ構成の演算処理システムにより制御する場合等に おけるマイクロプロセッサ間でのデータの授受をより高速に行うィンタフヱース およびこれを使用した高速通信システムに関するものである。
従来は、 複数のマイクロプロセッサによって制御を行う場合、 制御対象の状態 を表現する情報を制御対象から受理し、 該制御情報から演算処理を行い、 制御対 象に対して直接命令を出すマイクロプロセッサ（以下、 制御側プロセッサとする） と、 伝送ィンタフヱースゃマンマシンィンタフヱースゃ外部ィンタフヱ一スから の情報から、 単数もしくは複数の制御側プロセッサに対して、 命令を出すマイク 口プロセッサ（以下、 中央側プロセッサとする）との間で、 命令、 メッセージおよ び各種制御情報等を授受する方法として、 シリアル伝送、 パラレル伝送あるいは デュアルポートメモリを使用した伝送が行われていた。 デュアルポー卜メモリを 使用した伝送とは、 デュアルポートメモリへの制御側、 中央側、 あるいは両側か らのリード/ライ 卜を、 制御側と中央側の間で予め取り決められた転送手順に従 つて行うことで、 命令、 メッセージおよび各種制御情報等の授受を行うものであ る
1つの中央側プロセッサと複数の制御側プロセッサ間で各種制御情報を授受す る場合に、 次の条件を備える必要がある。
( 1 ) 中央側プロセッサが各制御側プロセッサに対して該情報の送出タイミン グは各制御側プロセッザの高速サンプリングでの短時間での高速演算周期に対し 、 比較的長めであるが送出タイミングには確実にデータ授受が行なわれなければ ならない。
( 2 ) 中央側プロセッザが各制御側プロセッサと授受しなければならなぃデー タは数十から数百ヮード単位を持っていて、 回路機能が一度の送出で送ることが できるデータの大きさを越えていなければならない。
( 3 ) 各制御側プロセッサの高速サンプリングでの短時間での高速演算周期に 対し、 中央側プロセッサが該情報の授受に関して、 各制御側プロセッサの演算時 間に影響を及ぼし、 各制御側の演算周期を越えるような処理をしてはならず、 ま た各制御側プロセッサとの該情報の授受について中央側プロセッサも自身の処理 時間に影響を及ぼし、 中央側プロセッザの演算周期を越えるような処理をしては ならない。
( 4 ) 中央側プロセッサおよび制御側プロセッザが一度期に授受する制御情報 データはひとまとまりで一つの整合性を含んでおり、 あるデータは授受に成功し てあるデータは授受に失敗することがあってはならないものとする。
これらの条件を満たすべく、 中央側単数と制御側の複数のプロセッサ間で、 各 演算処理ァーキテクチユアと回路を如何に実現するか、 その実現方法において、 以下のものがあった。
従来のシリアル伝送では、 同期非同期転送を選択することが可能である。 1ヮ 一ドが 1バイ 卜で、 これの 1ヮード程度の情報の授受ならば、 通信を行う 2つの プロセッサが互いを千渉することなく通信することが可能である。 しかしながら 、 授受しなければならないデ一夕がこれを越える場合、 どうしても受信側がデー タを受け取つたことを送信側のプロセッサに伝えなければ、 送信側は次のデータ の転送できなくなる。 このことにより、 演算周期の異なる 2つのプロセッサでは 、 送受信を行った中央側と制御側のプロセッサ間で 「送出完了 Z送出未完了」 、 「受理完了 Z受理未完了」 の確認情報のハンドシェイク動作が必要であり、 制御 情報デ一タを授受の確認処理のために、 お互いの演算処理周期を干渉し合い処理 時間全体がオーバ一してしまうことになる。
また、 従来のシリアル伝送において、 インタフヱース回路ブロックの受理デー タ格納バッファに数十から数百ヮードのデータを格納する大きなバッファを設け 、 データが予め定められた個数のデータを受理すると受理完了フラグを立て、 受 信側プロセッサがデータ受理作業を始めてよいかを判断できるようにすることが 考えられる。 しかしこのようにしたとしても、 制御側もしくは中央側プロセッサ がシリアルイン夕フェースのバッファからデータを読み出すタイミングとシリア ルイン夕フヱースがバッファにデータを充填するタイミングがぶつかるため、 演 算周期の長い方のプロセッサの方がデータの受理に失敗する可能性が高くなり、 決められたサンプリングで確実にデータを受け取れないことになり、 データ受理 の確実性が下がる。
これを防ぐためには、 通信端点両側に高速通信専用のプロセッサを設けて、 ェ ラ一処理などを一手に行わせなければならないが、 この場合、 通信プロセッサを 用いることによって、 通信プロセッサと中央側プロセッサもしくは制御側プロセ ッサとどのような手順で、 確実にお互いの演算処理に影響を与えることなく、 制 御情報のデータ転送を行うかで問題が生じ、 中央側プロセッザと制御側プロセッ ザとの通信と同じ課題を解決しなければならなくなる。
パラレル伝送では、 明らかに転送の際に両側が同期のとれたタイミングで、 制 御情報データを授受し合わないといけない。 一方が割り込み等で、 制御情報デー タ授受処理中に別の処理をするとデータ転送は成立しなくなる。 どちらかが必ず どちらかのために割り込み処理を行うこととなり、 お互いの演算処理周期を干渉 し合い処理時間全体がオーバ一してしまうことになる。
デュアルポートメモリを使用した伝送では、 片側がアクセスしている時にもう 片側がアクセスできないよう B U S Y端子などでアクセスを禁止させることがで き、 両側が同期をとることなく動作することが可能である。 しかし、 演算処理周 期の長い中央側プロセッサは、 演算処理周期の短い各制御側プロセッサがデュア ルポ一トメモリのデータを先に読み出しにいっている時は、 制御情報のデータの デュアルポートメモリへの書き込み（すなわちデ一タ送出）が失敗することになる
。 失敗した後、 データを再度送出することはできるが、 一度に送出される一連の データの整合性を守った上での制御情報の授受において、 制御側プロセッサにデ ユアルポ一トメモリの読み出し禁止時間帯を設けさせたりすることは、 デュアル ポートメモリのみの回路構成ではできない。 また、 中央側プロセッサがデータを 再度送出することは中央側プロセッサの演算処理時間を延長させてしまうことと なる。
また、 例えば実開平 1— 9 1 9 5 9号には、 書き込み用と読み出し用の 2つの バッファを設け、 書き込み信号あるいは読み出し信号を受けてから、 所定時間後 に、 2つのバッファ間のデータ転送を行うようにしたものである。 しかし、 相互 に伝送する演算装置の演算速度が異なつたり、 データの送受頻度が異なつたりす ると、 バッファ間のデータ伝送が確実に行われない場合が発生する。
この発明は上記のような問題点を解決するためになされたもので、 プロセッサ 間で、 相互の演算処理作業ノ時間に非干渉で制御情報データ授受を行うことを可 能にしたデータィンタフヱースおよびこれを使用した高速通信システムを得るこ とを目的とする。
また、 プロセッサ間で一度期に授受される制御情報データはひとまとまりにな るように整合性が確保されたデータ伝送を可能にしたデータインタフ ースおよ びこれを使用した高速通信システムを得ることを目的とする。
発明の開示
上記の目的に鑑み、 この発明は、 プロセッサ間でデータの授受を行うデータィ ンタフヱースであって、 データを送る側の書き込み側プロセッサのデータがク口 ック信号に従って書き込まれる書き込み側レジスタ群と、 これらの書き込み側レ ジス夕群に書き込まれたデータが後のクロック動作により転送されて書き込まれ る、 データを受ける側の読み出し側プロセッサによりデータが読み出される読み 出し側レジスタ群と、 上記書き込み側プロセッサのア ドレス信号とライ ト信号に 従って上記書き込みレジスタ群中のレジス夕へ選択的に書き込みを行うための書 き込み制御手段と、 読み出し側プロセッサのァドレス信号に従って上記読み出 し側レジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段 と、 を備えたことを特徴とするデータィンタフェースにある。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサのアド レス信号とライ ト信号に従つて上記書き込み側レジスタ群のレジスタへ選択的に 書き込みを行うための書き込み用セレク ト信号を発生するレジスタ書き込み用セ レク ト信号生成回路と、 上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記読み出し側レジスタ群の対応するレジスタのデータをフィ一ドバック したデータを選択し、 上記書き込み用セレク 卜信号により選択された時には上記 書き込み側プロセッサのデータを選択して上記書き込み側レジス夕群のレジスタ にデータを供給する書き込み側セレクタ回路と、 からなり、 上記読み出し制御手 段が、 上記読み出し側プロセッサのァ ドレス信号に従って上記読み出し側レジス 夕群のレジス夕へ選択的に読み出しを行うための読み出し用セレク ト信号を発生 するレジスタ読み出し用セレク ト信号生成回路と、 上記読み出し側レジスタ群の 各レジスタに接続され、 上記読み出し用セレク ト信号に従って選択された上記読 み出し側レジスタ群のレジスタのデータを上記読み出し側プロセッサに出力する 読み出し側セレクタ回路と、 からなることを特徴とするデータインタフェースに ある。
またこの発明は、 上記書き込み制御手段が、 上記読み出し側プロセッサの読み 出しの間は上記書き込み側レジス夕群から上記読み出し側レジスタ群へのデータ の転送を不可とし、 読み出し完了後に自動的に転送を行うことを特徴とするデー タイン夕フェースにある。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサのアド レス信号とライ ト信号に従つて上記書き込み側レジスタ群のレジスタへ選択的に 書き込みを行うための書き込み用セレク ト信号を発生するレジスタ書き込み用セ レク ト信号生成回路と、 上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側レジスタ群のレジス夕のデータをフィ一ドバックしたデー タを選択し、 上記書き込み用セレク 卜信号により選択された時には上記書き込み 側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータ を供給する書き込み側セレクタ回路と、 上記読み出し側レジスタ群の各レジスタ 毎に設けられ、 通常は上記書き込み側レジスタ群の対応するレジスタのデータを 選択し、 上記読み出し用プロセッサのリード信号が読み出し状態にある時には上 記読み出し側レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択 して上記読み出し側レジスタ群のレジスタにデータを供給する第 2書き込み側セ レクタ回路と、 からなり、 上記読み出し制御手段が、 上記読み出し側プロセッサ のァドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み出 しを行うための読み出し用セレク ト信号を発生するレジス夕読み出し用セレク 卜 信号生成回路と、 上記読み出し側レジスタ群の各レジス夕に接続され、 上記読み 出し用セレク ト信号に従って選択された上記読み出し側レジスタ群のレジスタの データを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、 から なることを特徴とするデータィンタフエースにある。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサの書き 込みの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータ の転送を不可とし、 特定のァ ドレスへの書き込みが行われると、 上記読み出し側 レジスタ群へのデータの転送が一斉に行われることを特徴とするデ一タインタフ エースにめる。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサのアド レス信号とライ ト信号に従って上記書き込み側レジスタ群のレジスタへ選択的に 書き込みを行うための書き込み用セレク ト信号を発生するレジスタ書き込み用セ レク 卜信号生成回路と、 上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側レジスタ群のレジス夕のデータをフィ一ドバックしたデー タを選択し、 上記書き込み用セレク ト信号により選択された時には上記書き込み 側プロセッサのデ一タを選択して上記書き込み側レジス夕群のレジスタにデ一夕 を供給する書き込み側セレクタ回路と、 上記書き込み側プロセッサのァドレス信 号とライ 卜信号に従って所定のァドレスに書き込みが行われた時に上記書き込み 側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書 き込み完了信号を発生する書き込み完了信号生成回路と、 上記読み出し側レジス 夕群の各レジスタ毎に設けられ、 通常は上記読み出し側レジスタ群のレジスタの データをフィ一ドバックしたデータを選択し、 上記書き込み完了信号が書き込み の完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選 択して上記読み出し側レジスタ群のレジスタにデータを供給する第 2書き込み側 セレクタ回路と、 からなり、 上記読み出し制御手段が、 上記読み出し側プロセッ サのァドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み 出しを行うための読み出し用セレク ト信号を発生するレジスタ読み出し用セレク ト信号生成回路と、 上記読み出し側レジスタ群の各レジスタに接続され、 上記読 み出し用セレク ト信号に従って選択された上記読み出し側レジスタ群のレジスタ のデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、 か らなることを特徴とするデータィン夕フヱースにある。
またこの発明は、 上記書き込み制御手段が、 上記読み出し側プロセッサが所定 のァドレス空間を読み込んでいる間は上記書き込み側レジスタから読み出し側レ ジス夕へのデータの転送を不可とし、 所定のァドレス空間の読み出しが完了する と上記読み出し側レジスタ群へのデータの転送が自動的に行われることを特徴と するデ一タインタフェースにある。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサのアド レス信号とライ ト信号に従つて上記書き込み側レジスタ群のレジスタへ選択的に 書き込みを行うための書き込み用セレク ト信号を発生するレジスタ書き込み用セ レク ト信号生成回路と、 上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側レジスタ群のレジスタのデータをフィードバックしたデー タを選択し、 上記書き込み用セレク ト信号により選択された時には上記書き込み 側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータ を供給する書き込み側セレクタ回路と、 上記読み出し側プロセッサのア ドレス信 号とリード信号に従って所定のァ ドレスの読み出しが行われた時に上記書き込み 側レジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための読 み出し完了信号を発生する読み出し完了信号生成回路と、 上記読み出し側レジス タ群の各レジスタ毎に設けられ、 通常は上記読み出し側レジスタ群のレジスタの データをフィードバックしたデータを選択し、 上記読み出し完了信号が読み出し の完了を示す時には上記書き込み側レジスタ群の対応するレジスタのデータを選 択して上記読み出し側レジスタ群のレジスタにデータを供給する第 2書き込み側 セレクタ回路と、 からなり、 上記読み出し制御手段が、 上記読み出し側プロセッ サのァドレス信号に従って上記読み出し側レジスタ群のレジスタへ選択的に読み 出しを行うための読み出し用セレク ト信号を発生するレジスタ読み出し用セレク ト信号生成回路と、 上記読み出し側レジスタ群の各レジス夕に接続され、 上記読 み出し用セレク ト信号に従って選択された上記読み出し側レジスタ群のレジスタ のデータを上記読み出し側プロセッサに出力する読み出し側セレクタ回路と、 力、 らなることを特徴とするデ一タインタフヱースにある。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサの書き 込みの間および上記読み出し側プロセッサが所定のア ドレス空間を読み込んでい る間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転 送を不可とし、 特定のァドレスへの書き込みが行われるか、 所定のァドレス空間 の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送が自動的に 行われることを特徴とするデータィン夕フェースにある。
またこの発明は、 上記書き込み制御手段が、 上記書き込み側プロセッサのアド レス信号とライ 卜信号に従って上記書き込み側レジスタ群のレジスタへ選択的に 書き込みを行うための書き込み用セレク 卜信号を発生するレジスタ書き込み用セ レク 卜信号生成回路と、 上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側レジスタ群のレジスタのデータをフィ一ドバックしたデ一 夕を選択し、 上記書き込み用セレク 卜信号により選択された時には上記書き込み 側プロセッサのデータを選択して上記書き込み側レジスタ群のレジスタにデータ を供給する書き込み側セレクタ回路と、 上記書き込み側プロセッサのァドレス信 号とライ 卜信号および上記読み出し側プロセッサのァドレス信号とリード信号に 従って、 所定のァドレスに書き込みが行われた時および所定のァドレスの読み出 しが行われた時に、 上記書き込み側レジスタ群から読み出し側レジスタへのデー 夕伝送を一斉に行わせるための書き込み完了信号および読み出し完了信号を発生 する書き込み Z読み出し完了信号生成回路と、 上記読み出し側レジスタ群の各レ ジスタ毎に設けられ、 通常は上記読み出し側レジスタ群のレジスタのデータをフ ィードバックしたデータを選択し、 上記書き込み完了信号および読み出し完了信 号が書き込みおよび読み出しの完了を示す時には上記書き込み側レジスタ群の対 応するレジスタのデ一タを選択して上記読み出し側レジスタ群のレジスタにデー 夕を供給する第 2書き込み側セレクタ回路と、 からなり、 上記読み出し制御手段 力 上記読み出し側プロセッサのァドレス信号に従って上記読み出し側レジスタ 群のレジスタへ選択的に読み出しを行うための読み出し用セレク ト信号を発生す るレジスタ読み出し用セレク ト信号生成回路と、 上記読み出し側レジスタ群の各 レジスタに接続され、 上記読み出し用セレク ト信号に従って選択された上記読み 出し側レジスタ群のレジス夕のデータを上記読み出し側プロセッサに出力する読 み出し側セレクタ回路と、 からなることを特徴とするデータインタフヱースにあ る。
またこの発明は、 第 1のプロセッサと、 この第 1のプロセッサに接続された高 速通信専用プロセッサと、 この高速通信専用プロセッサを介して上記第 1のプロ 8
セッサに接続されて上記第 1のプロセッサとの間でデータ伝送を行う第 2のプロ セッサと、 上記第 1のプロセッサと高速通信専用プロセッサの間およびこの高速 通信専用プロセッサと第 2のプロセッサの間にそれぞれ設けられたデ一タインタ フェースと、 を備え、 上記データインタフエ一ス力く、 データを送る側の上記プロ セッサのデータがク口ック信号に従って書き込まれる書き込み側レジスタ群と、 これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作により 転送されて書き込まれる、 データを受ける側の上記プロセッサによりデータが読 み出される読み出し側レジスタ群と、 上記データを送る側のプロセッサのァドレ ス信号とライ ト信号に従って上記書き込みレジスタ群中のレジスタへ選択的に書 き込みを行うための書き込み制御手段と、 上記データを送る側のプロセッサのァ ドレス信号に従って上記読み出し側レジスタ群中のレジス夕に選択的に読み出し を行うための読み出し制御手段と、 を含むことを特徴とする高速通信システムに ある。
図面の簡単な説明
図 1はこの発明の一実施例によるィンタフヱ一スの構成を示すプロック図、 図 2はこの発明の別の実施例によるインタフヱースに構成を示すプロック図、 図 3はこの発明のさらに別の実施例によるィンタフヱ一スの構成を示すプロッ ク図、
図 4はこの発明のさらに別の実施例によるィンタフヱースの構成を示すプロッ ク図、
図 5はこの発明のさらに別の実施例によるィンタフェースの構成を示すプロッ ク図、
図 6はこの発明のさらに別の実施例による高速通信システムの構成を示すプロ ック図である。
発明を実施するための最良の形態
以下、 この発明によるデータィンタフェースおよびこれを使用した高速通信シ ステムを各実施例に従って説明する。 なお、 各実施例の図において、 同一もしく は相当部分は同一符号で示す。
実施例 1 .
図 1はこの発明の一実施例によるデ一タインタフヱースの構成を示す図である
。 このデータインタフヱースは一例を挙げると、 例えばエレベータの群管理シス テムにおける、 制御対象であるエレベータ群に対して直接命令を出す制御側プロ セッサと、 各床階の呼び出しボタンゃエレベータかご内の行き先指示ボタン等か らの情報に従って単数もしくは複数の上記制御側プロセッサに対して命令を出す 中央側プロセッザの間にそれぞれ設けられる。 書き込み側プロセッサとはデータ を送る側のプロセッサを示し、 読み出し側プロセッサとはデータを受ける側のプ 口セッサを示す。 また、 このようなエレベータの群管理システムでは伝送される デー夕は制御情報デー夕となる。
図 1において、 1 0 a〜l 0 eはそれぞれ入力信号端子で、 端子 1 0 a〜l 0 cにはそれぞれ書き込み側プロセッサのア ドレス信号、 ライ 卜信号、 データ信号 が入力され、 端子 1 0 dにはレジスタ書き込み用のクロック信号が入力され、 端 子 1 0 eには読み出し側プロセッサのァドレス信号が入力される。 1 1は出力信 号端子であり、 読み出し側プロセッザへのデ一タ信号が出力される。
1 2は書き込み側プロセッサからデータが書き込まれるレジスタ回路 1 2— 1 〜1 2— nからなる書き込み側レジスタ群、 1 3は読み出し側プロセッサからデ 一夕が読み出されるレジス夕回路 1 3— 1〜1 3— nからなる読み出し側レジス タ群である。
1 4 _ 1〜1 4一 nは書き込み側のレジス夕回路 1 2— 1〜1 2— nに書き込 み側プロセッサからのデータ信号と対応する読み出し側のレジスタ 1 3— 1〜1 3一 nからのフィ一ドバックしたデータを選択してそれぞれ供給する各レジス夕 回路毎に設けられた書き込み側セレクタ回路、 1 5は書き込み側プロセッサのァ ドレス信号 1 O aとライ ト信号 1 0 bに従ってレジスタ回路 1 2— 1 ~ 1 2— n のうちの該当するレジスタ回路に書き込みを行うための書き込み用セレク ト信号 を生成するレジスタ書き込み用セレク ト信号生成回路である。
なお、 レジスタ回路 1 2—；！〜 1 2— n、 1 3— 1 ~ 1 3— nおよびセレクタ 回路 1 4— 1〜1 4一 nは、 同一データとして書き込むヮ一ド数（n )分、 それぞ れ並設されている。
1 6は読み出し側プロセッサのァドレス信号 1 0 eに従ってレジスタ回路 1 3 - 1 - 1 3— nのうちの該当するレジスタ回路からのデータ信号をセレク 卜して 読み出し側プロセッサに出力するためのレジスタ読み出し用セレク ト信号を生成 するレジスタ読み出し用セレク ト信号生成回路、 1 7は上記読み出し用セレク ト 信号に従つて選択された読み出し側のレジスタ回路のデータ信号を読み出し側プ 口セッサのデータバスに出力する読み出し側セレクタ回路である。
なお、 書き込み側セレクタ回路 1 4一 1〜1 4一 nおよびレジスタ書き込み用 セレク ト信号生成回路 1 5が書き込み制御手段を構成し、 レジスタ読み出し用セ レク ト信号生成回路 1 6および読み出し側セレクタ回路 1 7が読み出し制御手段 を構成する。
次に動作を説明する。 通常動作時は、 書き込み側プロセッサから出力されるァ ドレス信号とライ ト信号が有意状態になると、 レジスタ書き込み用セレク ト信号 生成回路 1 5は書き込み側プロセッサのデータバスのデータ信号 1 0 cが書き込 み側レジスタ回路 1 2— 1〜1 2— nに順次書き込みが行われるようにセレクタ 回路 1 4一 1〜1 4一 nを制御するようにセレク ト信号を生成する。 例えばセレ ク ト信号によりセレクタ回路 1 4一 1が選択されいる状態では、 クロック信号 1 0 dによってレジスタ回路 1 2— 1にはセレクタ回路 1 4一 1を介して書き込み 側プロセッサのデータ信号 1 0 cが書き込まれる。 そして次のクロック動作によ つて、 このレジスタ回路 1 2 _ 1に接続された対応する読み出し側レジスタ回路 1 3— 1に、 書き込み側レジスタ回路 1 2— 1の内容が転送されて書き込まれる CT/JP97/03898
書き込み動作が完了し、 書き込み側のライ 卜信号 1 0 bが無意状態（書き込み 動作を示さない状態）になると、 セレク ト信号生成回路 1 5はレジスタ回路の内 容を保持するために、 各セレクタ回路 1 4— 1〜1 4— nにそれぞれの接続され た対応する読み出し側レジスタ回路 1 3— 1〜1 3— nに格納されているデータ 信号を書き込み側レジスタ回路 1 2— 1〜1 2— nにフィードバックさせるセレ ク 卜信号を生成する。
—方、 レジスタ読み出し用セレク ト信号生成回路 1 6に読み出し側プロセッサ のァドレス信号 1 0 eが入力されると、 読み出し側セレクタ回路 1 7にレジスタ 読み出し用セレク ト信号が発生され、 セレクタ回路 1 7はこのセレク ト信号に従 つて該当する読み出し側のレジスタ回路 1 3の値を読み出し側プロセッサへデ一 タ信号として出力する。
このように書き込み側レジスタ回路 1 2 _ 1 ~ 1 2— nと読み出し側レジスタ 回路 1 3— 1〜1 3— nを別々に持つダブルバッファ構成としたことにより、 了 ドレス信号とデータ信号を書き込み側と読み出し側で別々に接続されるようにし たことで、 それぞれのプロセッサが互いに干渉することなくデータの伝送が行え る。
実施例 2.
図 2はこの発明の別の実施例によるデータインタフ 一スの構成を示す図であ る。 この実施例では特に、 書き込み動作と読み出し動作を全く独立させて信頼性 を高めるため、 読み出し側プロセッサが読み出し動作時は書き込み側プロセッサ が書き込み動作直後でも書き込み側レジスタ回路 1 2の値を読み出し側レジスタ 回路 1 3へ自動転送せずに、 読み出し動作完了後に書き込み側レジスタ 1 2の値 を読み出し側レジスタ 1 3へ自動転送するようにしたものである。
図 2では、 入力信号端子 1 0 f から入力される読み出し側プロセッサのリード 信号に従って、 読み出し側レジスタ群 1 3の各レジスタ回路 1 3— 1〜 1 3— n 毎に設けられた第 2書き込み側セレクタ回路 1 8— 1〜1 8— n力 書き込み側 T/JP97/03898
レジスタ群 1 2の接続された対応するレジスタ回路からのデータと読み出し側レ ジス夕群 1 3のデータをフィ一ドバックしたデータとのいずれかを選択して上記 読み出し側の各レジスタ回路 1 3— 1〜1 3— nにそれぞれ供給するようにして いる。
なお、 書き込み側セレクタ回路 1 4一 ;！〜 1 4— n、 レジスタ書き込み用セレ ク ト信号生成回路 1 5および第 2書き込み側セレクタ回路 1 8— 1〜1 8— nが 書き込み制御手段を構成し、 レジスタ読み出し用セレク ト信号生成回路 1 6およ び読み出し側セレクタ回路 1 7が読み出し制御手段を構成する。
セレクタ回路 1 8は通常、 書き込み側のレジスタ 1 2が書込まれた直後のクロ ック同期動作により、 読み出し側の接続された対応するレジスタ回路 1 2のデー 夕が書き込まれるように状態が選択されているが、 読み出し側プロセッサが読み 出し動作を開始しリ一ド信号 1 0 f が有意状態（読み出し動作状態を示す）になる と、 読み出し側のレジスタ回路 1 3のデータ値をフィ一ドバックして現状値を維 持する状態となる。 リ一ド信号 1 0 f が無意状態（読み出し動作にないことを示 す）になると通常に戻り、 書き込み側のレジスタ回路 1 2からのデータが選択さ れる状態になり、 次のクロック同期信号で読み出し側のレジスタ回路 1 3に書き 込み側のレジスタ回路 1 2の値が自動転送される。
これにより、 読み出し側プロセッサの読み出し動作が書き込み側プロセッサの 書き込み動作に全く影響されることなく行えるデータ転送が行える。
実施例 3 .
図 3はこの発明のさらに別の実施例によるデータィンタフェースの構成を示す 図である。 この実施例では特に、 書き込み側プロセッサから全ての書き込みが完 了した時点で、 書き込み側のレジスタ回路 1 2から読み出し側のレジスタ回路 1 3へ一斉にデータの転送を行わせるようにするものである。
図 3では、 読み出し側のレジスタ回路 1 3— 1〜1 3— nへの入力を決定する それぞれの第 2書き込み側セレクタ回路 1 8— :！〜 1 8— nへのセレク ト信号を 生成する書き込み完了信号生成回路 1 9を設けている。
なお、 書き込み側セレクタ回路 1 4一 1〜1 4一 n、 レジスタ書き込み用セレ ク ト信号生成回路 1 5、 第 2書き込み側セレクタ回路 1 8— 1 ~ 1 8— nおよび 書き込み完了信号生成回路 1 9が書き込み制御手段を構成し、 レジスタ読み出し 用セレク ト信号生成回路 1 6および読み出し側セレクタ回路 1 7が読み出し制御 手段を構成する。
実施例 2では読み出し側プロセッザのリ一ド信号によりセレク ト信号を生成し ていたが、 ここでは書き込み側プロセッサのァドレス信号 1 0 aとライ ト信号 1 0 bを読み出し側のレジスタ回路 1 3へのデータ転送条件として使用する。 書き 込み完了信号生成回路 1 9では、 書き込み側プロセッサのある特定ァドレスへの 書き込み動作で、 書き込み側のレジスタ回路 1 2から対応する読み出し側の各レ ジス夕回路 1 3へのデータ転送を許可する書き込み完了信号を発生する。 すなわ ち、 書き込み側プロセッサが全ての書き込み側のレジスタ回路 1 2に書き込みを 行った後、 ある特定のア ドレスに書き込みを行うことにより、 全ての書き込み側 レジスタ回路 1 2— 1〜1 2— nから読み出し側レジス夕回路 1 3— 1 ~ 1 3— nに一斉にデータ転送を行うことがてきる。
なお、 図 3に示すように書き込み完了信号生成回路 1 9における完了信号の生 成条件に実施例 2の読み出し側プロセッサのリ一ド信号 1 0 f を加えることもで き、 この場合には、 読み出し側プロセッサが読み出し動作を行っていない場合を さらなる条件として、 書き込み完了信号が生成される。
実施例 4 .
図 4はこの発明のさらに別の実施例によるデ—タイン夕フェースの構成を示す 図である。 この実施例では特に、 時間経過などを考慮して、 読み出し側プロセッ ザにデータが読み出される際に、 一連の整合性を持ったデータとして読み出させ たい場合、 読み出し側プロセッサがあるア ドレス空間を読み出している間は、 書 き込み側のレジスタ回路 1 2から読み出し側のレジスタ回路 1 3へのデータの自 動転送を行わないようにした。
図 4では、 読み出し側のレジスタ回路 1 3— 1〜1 3— nへの入力を決定する それぞれの第 2書き込み側セレクタ回路 1 8— 1〜1 8— nへのセレク ト信号を 生成する読み出し完了信号生成回路 2 0を設けている。 そして読み出し側プロセ ッサのァドレス信号 1 0 eとリード信号 1 0 f を読み出し側のレジスタ回路 1 3 へのデータ転送条件として使用する。
なお、 書き込み側セレクタ回路 1 4— 1〜1 4— n、 レジスタ書き込み用セレ ク 卜信号生成回路 1 5、 第 2書き込み側セレクタ回路 1 8— 1〜1 8— nおよび 読み出し完了信号生成回路 2 0が書き込み制御手段を構成し、 レジスタ読み出し 用セレク 卜信号生成回路 1 6および読み出し側セレクタ回路 1 7が読み出し制御 手段を構成する。
これにより読み出し側プロセッザがある空間を読み終えるまで書き込み側のレ ジスタ回路 1 2から読み出し側のレジスタ回路 1 3へデータが転送されることが ないため、 あるァドレス空間内で読み出された一連のデータは時間的に統一され たものとなり一連の整合性を持つたデータとして信頼できるものとなる。
実施例 5 .
図 5はこの発明のさらに別の実施例によるデ一タインタフェースの構成を示す 図である。 この実施例では実施例 2、 3および 4の機能を組み合わせて、 書き込 み側プロセッサから全ての書き込みが完了した時点で、 書き込み側のレジス夕回 路 1 2から読み出し側のレジスタ回路 1 3へ一斉にデータ転送を行うようにする と共に、 読み出し側プロセッサがあるア ドレス空間を読み出している間は、 書き 込み側のレジスタ回路 1 2から読み出し側のレジスタ回路 1 3へのデータの自動 転送を行わないようにしたものである。
図 5では、 読み出し側のレジスタ回路 1 3— 1〜1 3— ηへの入力を決定する それぞれの第 2書き込み側セレクタ回路 1 8— 1〜1 8— ηへのセレク ト信号を 生成する書き込みノ読み出し完了信号生成回路 2 1を設けている。 そして書き込 み側プロセッサのァドレス信号 1 0 aとライ ト信号 1 0 b、 および読み出し側プ ロセッサのァ ドレス信号 1 0 eとリード信号 1 0 f を、 読み出し側のレジス夕回 路 1 3へのデータ転送条件としている。
なお、 書き込み側セレクタ回路 1 4一 1〜1 4一 n、 レジスタ書き込み用セレ ク 卜信号生成回路 1 5、 第 2書き込み側セレクタ回路 1 8 _ 1〜1 8— nおよび 書き込み/読み出し完了信号生成回路 2 1が書き込み制御手段を構成し、 レジス 夕読み出し用セレク 卜信号生成回路 1 6および読み出し側セレクタ回路 1 7が読 み出し制御手段を構成する。
これにより、 書き込み側プロセッサが全ての書き込み側のレジスタ回路 1 2に 書き込みを行った後、 ある特定のア ドレスに書き込みを行うことにより、 全ての 書き込み側レジスタ回路 1 2— 1〜1 2— nから読み出し側レジスタ回路 1 3— 1〜1 3— nに一斉にデータ転送を行うことがてきると共に、 読み出し側プロセ ッザがある空間を読み終えるまで書き込み側のレジスタ回路 1 2から読み出し側 のレジスタ回路 1 3へデータが転送されることがないため、 あるァドレス空間内 で読み出された一連のデータは時間的に統一されたものとなり一連の整合性を持 つたデータとして信頼できるものとなる。
実施例 6 .
図 6はこの発明のさらに別の実施例による高速通信システムの構成を示す図で ある。 図において 4 0は第 1のプロセッサである中央側プロセッサ、 4 1は第 2 のプロセッサである制御側プロセッサ、 4 2は中央側プロセッサ 4 0と制御側プ 口セッサ 4 1を接続する高速通信専用プロセッサ、 そして 4 3 a、 4 3 bは上記 各実施例で説明したデータィンタフェースであり、 中央側プロセッサ 4 0と高速 通信専用プロセッサ 4 2の間、 および高速通信専用プロセッサ 4 2と制御側プロ セッサ 4 1の間にそれぞれ接続されている。
そして、 中央側プロセッサ 4 0と高速通信専用プロセッサ 4 2の間、 および高 速通信専用プロセッサ 4 2と制御側プロセッサ 4 1の間でそれぞれデータ伝送を 行う場合に、 それぞれの間でデータを送る側のプロセッサが書き込み側プロセッ サとなり、 データを受ける側のプロセッサが読み出し側プロセッサとなり、 デー タインタフエース 4 3 a、 4 3 bにより上記各実施例で説明し効果が得られる。 産業上の利用の可能性
以上のように、 この発明によれば、 プロセッサ間でデータの授受を行うデータ ィン夕フヱ一スを、 データを送る側の書き込み側プロセッサのデータがクロック 信号に従って書き込まれる書き込み側レジスタ群と、 これらの書き込み側レジス 夕群に書き込まれたデータが後のクロック動作により転送されて書き込まれる、 データを受ける側の読み出し側プロセッサによりデータが読み出される読み出し 側レジスタ群と、 上記書き込み側プロセッサのァドレス信号とライ 卜信号に従つ て上記書き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込 み制御手段と、 読み出し側プロセッサのァドレス信号に従って上記読み出し側レ ジスタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、 で 構成するようにしたので、 書き込み側レジスタと読み出し側レジスタのダブルバ ッファ構成としたことにより、 ァドレス信号とデータ信号を書き込み側と読み出 し側で別々に接続されるようにしたことで、 それぞれのプロセッサが互いに干渉 することなくデータの伝送が行える。
またこの発明では、 上記書き込み制御手段が、 上記読み出し側プロセッサの読 み出しの間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデ一 夕の転送を不可とし、 読み出し完了後に自動的に転送を行うようにしたので、 読 み出し側プロセッサの読み出し動作が書き込み側プロセッサの書き込み動作に全 く影響されることなく行えるため、 データ伝送の信頼性を高めることができる。 またこの発明では、 上記書き込み制御手段が、 上記書き込み側プロセッサの書 き込みの間は上記書き込み側レジス夕群から上記読み出し側レジスタ群へのデー 夕の転送を不可とし、 特定のア ドレスへの書き込みが行われると、 上記読み出し 側レジスタ群へのデータの転送が一斉に行われるようにしたので、 書き込み側プ ロセッザからの所望の一連のレジス夕書き込みを完了した時点で読み出し側レジ ス夕へ一斉にデータの転送をすることが可能になる。
またこの発明では、 上記書き込み制御手段が、 上記読み出し側プロセッサが所 定のア ドレス空間を読み込んでいる間は上記書き込み側レジス夕から読み出し側 レジスタへのデータの転送を不可とし、 所定のァドレス空間の読み出しが完了す ると上記読み出し側レジスタ群へのデータの転送が自動的に行われるようにした ので、 読み出し側プロセッサがあるァドレス空間を読込んでいる間は書き込み側 レジス夕から読み出し側レジス夕へのデータ転送されないので、 読み出し側プロ セッサ側のあるァドレス空間は必ず一連の整合性を持ったデータとして読み込む ことが可能になる。
またこの発明では、 上記書き込み制御手段が、 上記書き込み側プロセッサの書 き込みの間および上記読み出し側プロセッサが所定のァドレス空間を読み込んで いる間は上記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの 転送を不可とし、 特定のァドレスへの書き込みが行われるか所定のァドレス空間 の読み出しが完了すると上記読み出し側レジスタ群へのデータの転送が自動的に 行われるようにしたので、 書き込み側プロセッサからの所望の一連のレジスタ書 き込みを完了した時点で読み出し側レジスタへ一斉にデータの転送をすることが 可能になると共に、 読み出し側プロセッサがあるァドレス空間を読込んでいる間 は書き込み側レジスタから読み出し側レジスタへのデータ転送されないので、 読 み出し側プロセッサ側のあるァドレス空間は必ず一連の整合性を持ったデ一タと して読み込むことが可能になる。
またこの発明では、 第 1のプロセッサと、 この第 1のプロセッサに接続された 高速通信専用プロセッサと、 この高速通信専用プロセッサを介して上記第 1のプ 口セッサに接続されて上記第 1のプロセッサとの間でデータ伝送を行う第 2のプ 口セッサと、 上記第 1のプロセッサと高速通信専用プロセッサの間およびこの高 速通信専用プロセッサと第 2のプロセッサの間にそれぞれ設けられたデ一タイン CT/JP97/03898
タフヱ一スと、 を備え、 上記データインタフヱースが、 データを送る側の上記プ 口セッサのデータがクロック信号に従って書き込まれる書き込み側レジスタ群と 、 これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作によ り転送されて書き込まれる、 データを受ける側の上記プロセッサによりデータが 読み出される読み出し側レジスタ群と、 上記データを送る側のプロセッサのァド レス信号とライ 卜信号に従つて上記書き込みレジスタ群中のレジスタへ選択的に 書き込みを行うための書き込み制御手段と、 上記データを送る側のプロセッサの ァドレス信号に従って上記読み出し側レジスタ群中のレジスタに選択的に読み出 しを行うための読み出し制御手段と、 を含む高速通信システムとしたので、 書き 込み側プロセッサと読み出し側プロセッサの間に高速通信専用プロセッサを設け た場合でも、 書き込み側プロセッサと高速通信専用プロセッサ間、 および高速通 信専用プロセッサと読み出し側プロセッサ間により、 それぞれのプロセッサ間で 高速且つ非干渉でお互いの演算処理に影響を与えることのないデータ転送が可能 になる。

Claims

請求の範囲
1 . プロセッサ間でデータの授受を行うデ一タインタフヱースであって、 データを送る側の書き込み側プロセッサのデータがクロック信号に従って書き 込まれる書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作によ り転送されて書き込まれる、 データを受ける側の読み出し側プロセッサによりデ 一夕が読み出される読み出し側レジスタ群と、
上記書き込み側プロセッサのァドレス信号とライ 卜信号に従って上記書き込み レジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手段と、 読み出し側プロセッサのァドレス信号に従って上記読み出し側レジスタ群中の レジス夕に選択的に読み出しを行うための読み出し制御手段と、
を備えたことを特徴とするデータインタフヱース。
2. 上記書き込み制御手段が、
上記書き込み側プロセッサのァドレス信号とライ 卜信号に従って上記書き込み 側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレク 卜信 号を発生するレジスタ書き込み用セレク 卜信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記読み出し側 レジスタ群の対応するレジスタのデータをフィ一ドバックしたデータを選択し、 上記書き込み用セレク ト信号により選択された時には上記書き込み側プロセッサ のデータを選択して上記書き込み側レジスタ群のレジスタにデータを供給する書 き込み側セレクタ回路と、 からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従つて上記読み出し側レジスタ群 のレジスタへ選択的に読み出しを行うための読み出し用セレク ト信号を発生する レジスタ読み出し用セレク ト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、 上記読み出し用セレク ト 信号に従つて選択された上記読み出し側レジスタ群のレジスタのデータを上記読 み出し側プロセッサに出力する読み出し側セレクタ回路と、 からなる
ことを特徴とする請求項 1に記載のデータインタフェース。
3 . 上記書き込み制御手段が、 上記読み出し側プロセッサの読み出しの間は上 記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可 とし、 読み出し完了後に自動的に転送を行うことを特徴とする請求項 1に記載の データィンタフェース。
4 . 上記書き込み制御手段が、
上記書き込み側プロセッサのア ドレス信号とライ ト信号に従って上記書き込み 側レジスタ群のレジス夕へ選択的に書き込みを行うための書き込み用セレク 卜信 号を発生するレジスタ書き込み用セレク 卜信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側 レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択し、 上記書き 込み用セレク ト信号により選択された時には上記書き込み側プロセッサのデータ を選択して上記書き込み側レジスタ群のレジス夕にデータを供給する書き込み側 セレクタ回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側 レジス夕群の対応するレジス夕のデータを選択し、 上記読み出し用プロセッサの リ一ド信号が読み出し状態にある時には上記読み出し側レジスタ群のレジスタの データをフィ一ドバックしたデータを選択して上記読み出し側レジスタ群のレジ スタにデータを供給する第 2書き込み側セレクタ回路と、 からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのァドレス信号に従って上記読み出し側レジスタ群 のレジスタへ選択的に読み出しを行うための読み出し用セレク ト信号を発生する レジスタ読み出し用セレク ト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、 上記読み出し用セレク ト 信号に従つて選択された上記読み出し側レジスタ群のレジスタのデータを上記読 み出し側プロセッサに出力する読み出し側セレクタ回路と、 からなる
ことを特徴とする請求項 3に記載のデータインタフヱ一ス。
5. 上記書き込み制御手段が、 上記書き込み側プロセッサの書き込みの間は上 記書き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可 とし、 特定のアドレスへの書き込みが行われると、 上記読み出し側レジスタ群へ のデータの転送が一斉に行われることを特徴とする請求項 1に記載のデータイン タフエース。
6. 上記書き込み制御手段が、
上記書き込み側プロセッサのァドレス信号とライ 卜信号に従って上記書き込み 側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレク ト信 号を発生するレジスタ書き込み用セレク 卜信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側 レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択し、 上記書き 込み用セレク ト信号により選択された時には上記書き込み側プロセッサのデータ を選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側 セレクタ回路と、
上記書き込み側プロセッサのァドレス信号とライ ト信号に従って所定のァドレ スに書き込みが行われた時に上記書き込み側レジスタ群から読み出し側レジスタ へのデータ伝送を一斉に行わせるための書き込み完了信号を発生する書き込み完 了信号生成回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、 通常は上記読み出し側 レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択し、 上記書き 込み完了信号が書き込みの完了を示す時には上記書き込み側レジスタ群の対応す るレジス夕のデータを選択して上記読み出し側レジスタ群のレジスタにデータを 供給する第 2書き込み側セレクタ回路と、 からなり、 上記読み出し制御手段が、
上記読み出し側プロセッサのア ドレス信号に従って上記読み出し側レジスタ群 のレジスタへ選択的に読み出しを行うための読み出し用セレク ト信号を発生する レジスタ読み出し用セレク ト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、 上記読み出し用セレク 卜 信号に従つて選択された上記読み出し側レジスタ群のレジスタのデータを上記読 み出し側プロセッサに出力する読み出し側セレクタ回路と、 からなる
ことを特徴とする請求項 5に記載のデータインタフヱ一ス。
7. 上記書き込み制御手段が、 上記読み出し側プロセッサが所定のァドレス空 間を読み込んでいる間は上記書き込み側レジスタから読み出し側レジスタへのデ 一夕の転送を不可とし、 所定のァドレス空間の読み出しが完了すると上記読み出 し側レジスタ群へのデータの転送が自動的に行われることを特徴とする請求項 1 に記載のデータィン夕フェース。
8. 上記書き込み制御手段が、
上記書き込み側プロセッサのァドレス信号とライ ト信号に従って上記書き込み 側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレク ト信 号を発生するレジスタ書き込み用セレク ト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側 レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択し、 上記書き 込み用セレク ト信号により選択された時には上記書き込み側プロセッサのデータ を選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側 セレクタ回路と、
上記読み出し側プロセッサのァドレス信号とリ一ド信号に従って所定のァドレ スの読み出しが行われた時に上記書き込み側レジスタ群から読み出し側レジスタ へのデータ伝送を一斉に行わせるための読み出し完了信号を発生する読み出し完 了信号生成回路と、 上記読み出し側レジスタ群の各レジスタ毎に設けられ、 通常は上記読み出し側 レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択し、 上記読み 出し完了信号が読み出しの完了を示す時には上記書き込み側レジスタ群の対応す るレジスタのデータを選択して上記読み出し側レジスタ群のレジスタにデータを 供給する第 2書き込み側セレクタ回路と、 からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのアドレス信号に従って上記読み出し側レジスタ群 のレジスタへ選択的に読み出しを行うための読み出し用セレク ト信号を発生する レジスタ読み出し用セレク ト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、 上記読み出し用セレク ト 信号に従つて選択された上記読み出し側レジスタ群のレジスタのデータを上記読 み出し側プロセッサに出力する読み出し側セレクタ回路と、 からなる
ことを特徴とする請求項 7に記載のデータインタフヱース。
9. 上記書き込み制御手段が、 上記書き込み側プロセッサの書き込みの間およ び上記読み出し側プロセッサが所定のア ドレス空間を読み込んでいる間は上記書 き込み側レジスタ群から上記読み出し側レジスタ群へのデータの転送を不可とし 、 特定のァドレスへの書き込みが行われるか、 所定のァドレス空間の読み出しが 完了すると上記読み出し側レジスタ群へのデータの転送が自動的に行われること を特徴とする請求項 1に記載のデータインタフェース。
1 0. 上記書き込み制御手段が、
上記書き込み側プロセッサのァドレス信号とライ 卜信号に従って上記書き込み 側レジスタ群のレジスタへ選択的に書き込みを行うための書き込み用セレク 卜信 号を発生するレジスタ書き込み用セレク ト信号生成回路と、
上記書き込み側レジスタ群の各レジスタ毎に設けられ、 通常は上記書き込み側 レジスタ群のレジス夕のデータをフィ一ドバックしたデータを選択し、 上記書き 込み用セレク ト信号により選択された時には上記書き込み側プロセッサのデータ を選択して上記書き込み側レジスタ群のレジスタにデータを供給する書き込み側 セレクタ回路と、
上記書き込み側プロセッサのァドレス信号とライ 卜信号および上記読み出し側 プロセッサのァドレス信号とリ一ド信号に従って、 所定のァドレスに書き込みが 行われた時および所定のァドレスの読み出しが行われた時に、 上記書き込み側レ ジスタ群から読み出し側レジスタへのデータ伝送を一斉に行わせるための書き込 み完了信号および読み出し完了信号を発生する書き込み Z読み出し完了信号生成 回路と、
上記読み出し側レジスタ群の各レジスタ毎に設けられ、 通常は上記読み出し側 レジスタ群のレジスタのデータをフィ一ドバックしたデータを選択し、 上記書き 込み完了信号および読み出し完了信号が書き込みおよび読み出しの完了を示す時 には上記書き込み側レジスタ群の対応するレジス夕のデータを選択して上記読み 出し側レジスタ群のレジスタにデータを供給する第 2書き込み側セレクタ回路と 、 からなり、
上記読み出し制御手段が、
上記読み出し側プロセッサのァドレス信号に従って上記読み出し側レジスタ群 のレジス夕へ選択的に読み出しを行うための読み出し用セレク 卜信号を発生する レジスタ読み出し用セレク ト信号生成回路と、
上記読み出し側レジスタ群の各レジスタに接続され、 上記読み出し用セレク ト 信号に従って選択された上記読み出し側レジスタ群のレジスタのデータを上記読 み出し側プロセッサに出力する読み出し側セレクタ回路と、 からなる
ことを特徴とする請求項 9に記載のデータインタフェース。
1 1 . 第 1のプロセッサと、 この第 1のプロセッサに接続された高速通信専用 プロセッサと、 この高速通信専用プロセッサを介して上記第 1のプロセッサに接 続されて上記第 1のプロセッサとの間でデータ伝送を行う第 2のプロセッサと、 上記第 1のプロセッサと高速通信専用プロセッサの間およびこの高速通信専用プ 口セッサと第 2のプロセッサの間にそれぞれ設けられたデータインタフヱ一スと 、 を備え、
上記デ一タインタフヱ一スが、
データを送る側の上記プロセッサのデータがク口ック信号に従って書き込まれ る書き込み側レジスタ群と、
これらの書き込み側レジスタ群に書き込まれたデータが後のクロック動作によ り転送されて書き込まれる、 データを受ける側の上記プロセッサによりデータが 読み出される読み出し側レジスタ群と、
上記データを送る側のプロセッサのァドレス信号とライ ト信号に従って上記書 き込みレジスタ群中のレジスタへ選択的に書き込みを行うための書き込み制御手 段と、
上記データを送る側のプロセッサのァドレス信号に従って上記読み出し側レジ スタ群中のレジスタに選択的に読み出しを行うための読み出し制御手段と、 を含むことを特徴とする高速通信システム。
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