WO1996009648A1 - Halbleiterstrukturen mit vorteilhaften hochfrequenzeigenschaften sowie verfahren zur herstellung derartiger halbleiterstrukturen - Google Patents

Halbleiterstrukturen mit vorteilhaften hochfrequenzeigenschaften sowie verfahren zur herstellung derartiger halbleiterstrukturen Download PDF

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Karl Haberger
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Definitions

  • the present invention relates to semiconductor structures with advantageous high-frequency properties and methods for producing such semiconductor structures.
  • Each electrical signal line influences its immediate surroundings through the electromagnetic field lines emanating from it, which spread out according to the prevailing potential relationships.
  • Another proposal provides for the production of a so-called local "ground plane", which is achieved using a multi-layer metallization process (cf. DS Gardner, QT Vu, PJ van Wijnen, TJ Maloney, DB Fräser, IEDM 93 Processings, pages 251 -254, 1993).
  • ground plane is a metallic layer that runs at a small distance from the semiconductor surface and is connected to ground potential. This metal layer essentially determines the capacitive and inductive coatings for the conductor tracks above them and thus their shaft resistances, so that capacitive and inductive influences by active elements or conductor tracks located in the respective closer surroundings are ver ⁇ are negligible.
  • the present invention is based on the object of specifying semiconductor structures with improved properties at high frequencies and methods for the simple production of such structures.
  • a semiconductor structure which has a buried, highly conductive layer which can be connected to a predetermined potential, preferably ground potential.
  • This buried, highly conductive layer which is intended to serve as a "ground plane" improves the signal transmission properties in the semiconductor structure of integrated components or conductors. tracks improved. In particular, this results in a considerable reduction in the parasitic effects at high frequencies.
  • the inductive and capacitive coatings of integrated lines or components are essentially determined by the highly conductive layer, so that each integrated element (conductor track or component) has approximately a constant characteristic impedance. This enables improved synchronicity between the signals which pass through the individual components or conductor tracks.
  • the highly conductive layer also reduces the inductive coating by orders of magnitude, which leads to a reduction in the transit time of the signals. The wave resistance is reduced to the same extent.
  • Another aspect of the present invention extends this idea to so-called 3D structures, i.e. on structures in which several active layers are arranged one above the other.
  • 3D structures i.e. on structures in which several active layers are arranged one above the other.
  • the method for producing such a highly conductive, buried layer according to claim 1 has the advantage that it is very simple to carry out and in particular can be carried out using technologically already sophisticated method steps.
  • FIG. 2 shows an illustration to clarify the method steps in a preferred embodiment which is based on the method according to FIG. 1;
  • FIG. 3 shows an illustration to illustrate a further method variant, based on the method as was explained with reference to FIG. 1;
  • FIG. 4 shows an illustration to illustrate a further method variant, based on the method as was explained with reference to FIG. 1;
  • Fig. 5 is a schematic diagram for explaining another aspect of the present invention.
  • FIG. 6 shows a schematic illustration of a preferred embodiment of a semiconductor structure according to the invention.
  • One aspect of the present invention is to provide methods with which a highly conductive “buried” layer in a semiconductor structure can generally be achieved in a simple manner.
  • FIG. 1 illustrates the elementary method steps which, in accordance with this partial aspect of the present invention, serve to produce the “buried” highly conductive layer.
  • a first semiconductor substrate 1 is shown, into which active components and / or conductor tracks are integrated or applied following the method to be described or at the beginning of the method.
  • the corresponding active elements 2 and conductor tracks 3 have already been drawn in by way of example in FIG. 1. In this embodiment it is therefore assumed that the active layer is suitable for the Integration of the active elements and conductor tracks in the semiconductor substrate 1 is located.
  • the conductor tracks are preferably isolated from the semiconductor substrate by an oxide layer.
  • Another semiconductor substrate 4 is provided with a highly conductive layer 5.
  • This layer can consist of metal corresponding to the "buried" layers already known in the prior art, or it can be a highly doped semiconductor layer.
  • the highly conductive layer 5 can be applied to the semiconductor substrate 4 in various ways, for example by ion implantation or metallization processes, as will be explained in more detail below.
  • this insulation layer 6 or 7 is applied to both the back of the semiconductor substrate 1 and to the highly conductive layer 5, which is applied to the second semiconductor substrate 4.
  • this insulation layer can be an oxidation layer, ie an SiO 2 layer.
  • the two semiconductor substrates are connected to one another via the insulation layers, which can be achieved, for example, by gluing or a tempering process, the known SFB (silicon fusion bonding) technology preferably being used in the case of silicon substrates.
  • SFB silicon fusion bonding
  • the substrate is removed so far (by grinding, etching, etc.) until an active layer of suitable thickness is obtained, into or onto which subsequently the components or conductor tracks can be integrated.
  • the highly conductive layer is preferably placed at a reference potential, where this is preferably the ground potential.
  • the semiconductor layer in which the active elements are implemented is preferably very thin, for example in the range from 0.1 to 2 ⁇ m. Technologically, this can preferably be achieved by a suitable back-thinning process.
  • the highly conductive layer has a thickness of less than 2 ⁇ m, preferably 0.5 ⁇ m.
  • the thickness of the insulation layer is preferably 0.1-2 ⁇ m.
  • the semiconductor substrates 1 and 4 shown in FIG. 1 can be wafers which were produced using known methods which have been tried and tested in mass production and are therefore available at low cost for commercial applications.
  • FIG. 2 A preferred variant of the general embodiment of the method described with reference to FIG. 1 is shown in FIG. 2.
  • BESOI Back Etched Silicon On Insulator
  • SIMOX separation by implanted oxygen
  • An SiO 2 layer 22 has additionally been applied to this BESOI wafer by means of conventional methods.
  • the active layer of the BESOI wafer is the silicon layer 23, which has a corresponding purity and planarity.
  • Layer 24 is the insulation layer provided in accordance with general SOI technology, which in this case preferably consists of an SiO 2 layer.
  • the Si substrate 25 forms the base substrate of the wafer.
  • a further wafer 26 is shown spatially separated therefrom, which has an n-doped Si substrate 27, to which or in which a highly conductive layer 28 is applied, which in the present case is an n "* - doped layer.
  • a highly conductive layer 28 which in the present case is an n "* - doped layer.
  • Si0 2 layer 29 which acts as an insulation layer.
  • the two wafers 21 and 26 are then preferably connected by means of the SFB (Silicon Fusion Bonding) technology, as a result of which a strong covalent bond is achieved between the oxide layers.
  • SFB Silicon Fusion Bonding
  • the active Si layer 23 still has to be exposed.
  • This can be achieved by means of known methods, such as, for example, so-called selective etching methods, which are based on the use of etching agents which attack the Si substrate 25 and the SiO 2 layer 24 more than the active layer 23.
  • selective etching methods which are based on the use of etching agents which attack the Si substrate 25 and the SiO 2 layer 24 more than the active layer 23.
  • mechanical methods are also possible for removing the layers 25 and 24, such as suitable polishing methods.
  • a commercially available BESOI wafer is used which, with its actual "upper” side, after it has been oxidized in an oxidation process, with a further wafer, which has the carries a highly conductive layer, is "bonded".
  • planarity problems can be largely eliminated.
  • FIG. 3 shows a further preferred embodiment, in which two separate wafers 31 and 32 are again shown.
  • the wafer 31 corresponds to the wafer 21 in FIG. 2, so that the corresponding manufacturing steps need not be mentioned again.
  • the use of a BESOI wafer is again only a preferred embodiment and that this wafer can also be formed by a general semiconductor structure with a corresponding insulation layer 6, as shown in FIG. 1.
  • the further wafer 32 (again in the present case preferably formed by an Si substrate) has a metal layer 33 as a conductive layer, this layer not being applied continuously but in a lattice-shaped manner (lattice-shaped means here generally a layer interspersed with openings).
  • W, Ti or TiSi can preferably be used as the metal.
  • the reason that the metal layer 33 is not continuous is that the bonding process between the two wafers can be difficult when using metal for the highly conductive layer, so that it can be particularly advantageous for industrial production to provide the clearances of the preferably finely designed metal grid 33 with semiconductor material 34, which is oxidized and allows problem-free bonding with the corresponding insulation layer of the first wafer.
  • such a metal grating can be produced by providing the surface of the second wafer 32 with a fine trench network with widths and depths in the ⁇ m range. These trenches are then filled, for example, with tungsten, so that a coherent, fine-meshed, "buried" metal net is formed which essentially closes with the surface. The actual bonding process then takes place on the two silicon or SiO regions of the two wafers. Generally speaking, this technique avoids the bonding of heterogeneous materials.
  • the trench network can be produced, for example, using lithographic processes.
  • the filling with metal can take place by means of a metal coating, which is then polished back to the semiconductor layer, so that the metal is flush with the semiconductor material in a surface-homogeneous manner.
  • a CMP (Chemical Mechanical Polishing) process for example, can be used for the back polishing.
  • the application of the highly conductive layer 33 as a lattice structure is not limited to cases in which metal is used as the highly conductive layer. Even if highly doped semiconductor layers are used for this, the lattice-shaped design can offer advantages for further processing.
  • FIG. 4 again shows a wafer 41 produced using SOI technology, which in particular in turn is a BESOI or can be a SIMOX wafer.
  • An example of this wafer is an integrated structure 42, which may already be present at the beginning of the bonding process with the further wafer 44, or which may be supplied using conventional methods after the method according to the invention.
  • the step of oxidizing is no longer necessary, since this wafer already has an oxidation layer 43, up to which the Si substrate 44 is removed by means of corresponding methods, so that ultimately the thinner wafer 41 is bonded to the wafer 44 .
  • the wafer 44 is shown here as having a highly doped n ++ layer as a highly conductive layer, this highly conductive layer can of course be formed by highly doped polysilicon or metal etc.
  • tungsten is a suitable metal in the case of a metal layer.
  • a TiN layer or a combination of a W layer with a TiN layer is also conceivable, as is the deposition of suicides.
  • the TiN layer can serve as a diffusion barrier against W diffusion both into the oxide and into bulk silicon.
  • the preferred SFB method does not have to be used for bonding, but that any method suitable for this can be used, for example wise also gluing process. This also applies in the same way to the embodiments explained with reference to FIGS. 2 and 3.
  • silicon was only ever mentioned as an example of a semiconductor substrate and that any other semiconductor material familiar to the person skilled in the art can therefore also be used.
  • the specified N doping can always be a P doping and the SiO 2 layers can be formed by other oxide layers or generally by insulation layers.
  • the highly conductive layer can also be achieved by implanting, for example, phosphorus or arsenic into the silicon wafer (or into another base substrate).
  • the concentration of the implantation decreases from the surface of the substrate to the inside of the substrate. Due to the subsequent oxidation, which preferably results in an SiO layer, the implanted phosphorus or arsenic atoms (or corresponding other suitable atoms) are pushed in front of the oxidation front, so that an increase in the charge carrier concentration occurs directly under the finished oxidation layer.
  • the high-dose implantation of the foreign atoms does not have to be particularly demanding, since the concentration increases as a result of the subsequent oxidation process.
  • the present invention relates not only to methods for producing a "ground plane” or buried highly conductive layer, but also to semiconductor structures themselves which have such buried highly conductive layers, specifically regardless of the type of manufacture, how these buried highly conductive layers are produced.
  • a particular aspect of the present invention consists in generally specifying semiconductor structures in which a highly conductive layer is buried in a semiconductor structure by any desired method, with buried ones Layer the advantageous high-frequency properties mentioned above can be achieved.
  • ground planes In contrast to the "ground planes" which are known in the prior art, it is provided according to one aspect of the present invention that such "ground planes" are not applied in isolation over the surface of the semiconductor and thus over the active layer, but rather to integrate highly conductive layer in the base substrate, so that the component manufacturer is given complete freedom of design and, on the other hand, no complex lithography steps associated with an adjustment are required.
  • the semiconductor structure according to this aspect of the present invention can have a structure as described using the above method, wherein this structure cannot be achieved by the corresponding method, but by other methods.
  • the buried layers can also be produced by using epitaxial processes and not, as described above, by joining two semiconductor substrates together. The possibility of the epitaxy procedure is discussed in more detail below.
  • 6 again shows an embodiment for a semiconductor structure, a base substrate 61 made of silicon with a highly conductive layer 62 and an insulation layer (eg SiO 2 ) 63 lying above it being shown.
  • An active semiconductor layer 64, in which components or conductor tracks 65 are integrated, is located above the insulation layer.
  • conductor tracks 66 can also be provided directly on the insulation layer 63.
  • a plurality of active layers are created one above the other in a semiconductor structure.
  • a highly conductive layer can be introduced between two superimposed active layers, which in addition to the general advantages outlined above also has the advantage that interference between the components or interconnects of the different active layers is largely prevented and that moreover the same capacitive and inductive coatings are obtained for each active layer, ie that the electrical behavior of a specific active layer is independent of its position in the 3D structure.
  • the present invention extends to such 3D structures with highly conductive layers, preferably metal layers, between them, regardless of the type of production with which these highly conductive layers are produced, i.e. also on the 3D structure as such.
  • the individual conductive layers are preferably set to the same reference potential, although different reference potentials for the individual highly conductive layers can also be advantageous for certain applications. If one of the methods according to the invention is used for the production of the 3D structure, it is particularly appropriate here to connect a plurality of BESOI wafers or SIMOX wafers arranged one above the other. For each wafer over which another wafer is arranged, the active layer after the integration is coated with an oxide layer, to which the highly conductive layer and then the oxide layer for connection to the next wafer are applied.
  • a wafer 51 which corresponds to the wafer 1 from FIG. 1 and is embodied here as a silicon wafer, is bonded directly to a previously oxidized metal plate 52.
  • the metal plate can be part of a waveguide or some other conductive base plate. Instead of the metal plate 52, other conductive base plates can also be used.
  • This approach of the present invention is based on the idea of placing semiconductor structures and conductor tracks that are applied to semiconductor substrates directly on a common base plate.
  • the active semiconductor layer that is to say preferably the active thin silicon layer shown in FIGS. 2 to 5
  • the active semiconductor layer can also be applied for the active components by means of an epitaxy method.
  • a prerequisite for this is that the lattice constants of the base wafer and the highly conductive coating (the highly conductive layer) as well as the insulator and the silicon useful layer match as closely as possible.
  • a possible combination of these layers could be made from Si, CoSi and CaF, for example.
  • This partial aspect of the present invention makes it possible to avoid, for certain applications, that a second wafer must be used.
  • the highly conductive layer can be used for layer thickness measurement, similar to that described in P 44 20 862.6. However, not only can layers be measured more easily during the production process due to the presence of the highly conductive layer, but also layer thickness measurements on the finished semiconductor substrate are facilitated in later process steps.
  • the highly conductive layer can be used to measure the thickness of the actual wear layer.
  • the highly conductive layer can serve as a mirror for electromagnetic radiation, in particular visible and infrared light, which is used in the known manner for measuring the layer thickness by means of ellipsometry or spectral reflection.
  • the buried layer consists of a ferromagnetic material or generally a material of high permeability, a statement can also be made by means of magnetically safe distance measurement about the remaining useful layer thickness and thus possibly about the layer thickness already achieved during the grinding / etching process in the course of the thinning process. Further details are given in the above-mentioned patent application P 44 40 682.6.
  • a ground plane integrated in this way can also be used advantageously in other components.
  • a "ground plane” can, due to the spatial bundling of the field lines on the individual structures, preferably MOS structures, enable a spatially narrower structure and additionally accelerate the transfer process.
  • a metallic "ground plane” can be created by the reflection of the light, which is then twice the active volume of the individual 15
  • a suitable thickness of the intermediate oxide can at the same time increase the coupling of light through destructive interference.
  • the highly conductive layer or "ground plane” can serve to shield against interference radiation or magnetic fields. Even a 2 ⁇ m thick tungsten layer is an effective shield against ⁇ -particles, which cause "soft errors" in semiconductor memories.
  • a highly conductive layer or "ground plane” made of ferroelectric material (e.g. nickel) or generally made of a material with high magnetic permeability can also shield magnetic fields.

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Abstract

Verfahren zur Herstellung einer Halbleiterstruktur mit einer hochleitfähigen vergrabenen Schicht mit folgenden Schritten: Aufbringen einer isolierenden Schicht (22) auf einer ersten Oberfläche eines ersten Halbleitersubstrats (23), Aufbringen einer isolierenden Schicht (22) auf einer Oberfläche einer aus hochleitfähigem Material bestehenden Schicht (28), die körperlich von dem ersten Halbleitersubstrat getrennt ist, und Verbinden der beiden Isolationsschichten.

Description

Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie Verfahren zur Herstellung derartiger Halbleiterstrukturen
Die vorliegende Erfindung betrifft Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie Verfahren zur Herstellung derartiger Halbleiterstrukturen.
Mit zunehmender Arbeitsgeschwindigkeit integrierter Schaltungen - im EntwicklungsStadium sind heute bereits bis zu 2 GHz er¬ reichbar -, werden die Beeinflussungen, die ein aktives Bau¬ element oder eine Leitungsstrecke durch benachbarte aktive Bau¬ elemente oder Leitungen erfährt, zunehmend problematisch. Ins¬ besondere als problematisch treten dabei Übersprecheffekte zwi¬ schen benachbarten Signalleitungen auf sowie Laufzeitunter¬ schiede, die zu Synchronisationsfehlern, Signalverzögerungen etc. führen können.
Jede elektrische Signalleitung beeinflußt durch die von ihr ausgehenden elektromagnetischen Feldlinien, die sich entspre¬ chend den vorherrschenden Potentialverhältnissen ausbreiten, ihre nächste Umgebung. Bei dem Entwurf einer integrierten Schaltung ist es daher insbesondere hinsichtlich der Verbin¬ dungsleitungen zwischen aktiven Elementen schwierig, die zu erwartenden Laufzeitverzόgerungen mit einzukalkulieren, da diese Laufzeitverzδgerungen im wesentlichen durch die kapa¬ zitiven und induktiven Beläge der Leitungen bestimmt werden, welche wiederum von den in der Nähe dieser Leitung angeordneten aktiven Elementen sowie Signalleitungen beeinflußt werden.
Ein Ansatz zur Lösung dieser Probleme besteht darin, koaxiale, das heißt abgeschirmte Leitungen, innerhalb des hochintegrier¬ ten Schaltkreises vorzusehen. Bisherige Lösungen sehen die Fer¬ tigung von Mikro-Koaxial-Leiterbahnen in den Verdrahtungsebenen der integrierten Schaltungen vor, bei denen mittels üblicher Metallisierungstechniken sowie lithographischer Verfahren eine innere Leiterbahn durch einen Isolator gelegt wird und der Iso¬ lator von einer weiteren Metallschicht ummantelt wird, wie dies beispielsweise in M.E. Thomas, I.A. Saadat, S. Segigahama, IEEE-90, "VLSI Multilevel Micro-Coaxial Interconnects for High Speed Devices" beschrieben ist. Der Nachteil bei dieser Lösung besteht in den zusätzlich erforderlichen Maskenschritten und somit in einem hohen Fertigungsaufwand.
Ein weiterer Vorschlag sieht die Herstellung einer sogenannten lokalen "ground plane" vor, die mittels eine Mehrlagenmetalli- sierungsverfahrens erreicht wird (vgl. D.S. Gardner, Q.T. Vu, P.J. van Wijnen, T.J. Maloney, D.B. Fräser, IEDM 93 Procee- dings, Seiten 251-254, 1993) .
Die sogenannte "ground plane" ist dabei eine in geringem Ab¬ stand isoliert über der Oberfläche des Halbleiters verlaufende metallische Schicht, die auf Massepotential gelegt wird. Durch diese Metallschicht werden die kapazitiven und induktiven Be¬ läge für die darüberliegenden Leiterbahnen und somit deren Wel¬ lenwiderstände im wesentlichen bestimmt, so daß kapazitive und induktive Beeinflussungen durch aktive Elemente bzw. Leiterbah¬ nen, die sich in der jeweiligen näheren Umgebung befinden, ver¬ nachlässigbar sind.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, Halblei¬ terstrukturen mit verbesserten Eigenschaften bei hohen Frequen¬ zen sowie Verfahren zur einfachen Herstellung derartiger Struk¬ turen anzugeben.
Die Aufgabe wird durch die Gegenstände der unabhängigen Patent¬ ansprüche gelös . Bevorzugte Ausgestaltungen sind Gegenstand der Unteransprüche.
Gemäß einem Aspekt der vorliegenden Erfindung wird allgemein eine Halbleiterstruktur angegeben, die eine vergrabene, hoch- leitfähige Schicht aufweist, welche auf ein vorgegebenes Poten¬ tial, vorzugsweise Massepotential, gelegt werden kann. Durch diese vergrabene, hochleitfähige Schicht, die als "ground plane" dienen soll, werden die Signalübertragungseigenschaften in der Halbleiterstruktur integrierter Bauelemente oder Leiter- bahnen verbessert. Insbesondere wird dadurch bei hohen Frequen¬ zen eine erhebliche Reduktion der parasitären Effekte erreicht. Die induktiven und kapazitiven Beläge integrierter Leitungen oder Bauelemente werden im wesentlichen durch die hochleitfä- hige Schicht bestimmt, so daß jedes integrierte Element (Lei¬ terbahn oder Bauelement) etwa einen konstanten Wellenwiderstand aufweist. Dies ermöglicht eine verbesserte Synchronität zwi¬ schen den Signalen, die die einzelnen Bauelemente oder Leiter¬ bahnen durchlaufen. Durch die hochleitfähige Schicht wird dar¬ über hinaus der induktive Belag um Größenordnungen verringert, was zu einer Verringerung der Laufzeit der Signale führt. Im gleichen Maße verringert sich dabei der Wellenwiderstand.
Ein anderer Aspekt der vorliegenden Erfindung weitet diesen Gedanken auf sogenannte 3D-Strukturen aus, d.h. auf Struktu¬ ren, bei denen mehrere aktive Schichten übereinander angeord¬ net sind. Durch das Vorsehen hochleitfähiger Schichten zwi¬ schen den einzelnen aktiven Schichten wird eine Beeinflus¬ sung zwischen Bauelementen bzw. Leiterbahnen unterschied¬ licher aktiver Schichten weitgehend unterbunden.
Das Verfahren zur Herstellung einer derartigen hochleitfähi- gen, vergrabenen Schicht gemäß Patentanspruch 1 weist den Vorteil auf, daß es sehr einfach durchzuführen ist und ins¬ besondere mit technologisch bereits ausgereiften Verfahrens- schritten durchgeführt werden kann.
Weitere Aspekte der vorliegenden Erfindung sowie bevorzugte Ausführungsformen ergeben sich aus den Patentansprüchen sowie der Figurenbeschreibung.
Im folgenden werden bevorzugte Ausführungsformen der vorlie¬ genden Erfindung unter Bezugnahme auf die beiliegenden Zeich¬ nungen näher erläutert. Dabei zeigen die Zeichnungen im einzel¬ nen: Fig. 1 zeigt eine vereinfachte Darstellung zur Erläuterung der elementaren Verfahrensschritte gemäß einem ersten Aspekt der vorliegenden Erfindung.
Fig. 2 zeigt eine Darstellung zur Verdeutlichung der Verfah¬ rensschritte bei einer bevorzugten Ausführungsform, die auf dem Verfahren gemäß Fig. 1 aufbaut;
Fig. 3 zeigt eine Darstellung zur Verdeutlichung einer weite¬ ren Verfahrensvariante, aufbauend auf dem Verfahren, wie es anhand der Fig. l erläutert wurde;
Fig. 4 zeigt eine Darstellung zur Verdeutlichung einer weite¬ ren Verfahrensvariante, aufbauend auf dem Verfahren, wie es anhand der Fig. 1 erläutert wurde; und
Fig. 5 zeigt eine schematische Darstellung zur Erläuterung eines weiteren Aspekts der vorliegenden Erfindung; und
Fig. 6 zeigt eine schematische Darstellung einer bevorzugten Auführungsform einer erfindungsgemäßen Halbleiterstruktur.
Ein Aspekt der vorliegenden Erfindung besteht darin, Verfahren anzugeben, mit denen allgemein eine hochleitfähige "vergrabene" Schicht in einer Halbleiterstruktur in einfacher Weise erreicht werden kann.
Fig. l verdeutlicht die elementaren Verfahrensschritte, die gemäß diesem Teilaspekt der vorliegenden Erfindung zur Herstel¬ lung der "vergrabenen" hochleitfähigen Schicht dienen.
Gezeigt ist ein erstes Halbleitersubstrat l, in welches im An¬ schluß an das zu beschreibende Verfahren oder bereits zu Beginn des Verfahrens aktive Bauelemente und/ oder Leiterbahnen inte¬ griert werden bzw. aufgebracht werden. In der Fig. 1 sind die entsprechenden aktiven Elemente 2 sowie Leiterbahnen 3 bei¬ spielhaft bereits eingezeichnet. Es wird bei dieser Ausfüh¬ rungsform also angenommen, daß sich die aktive Schicht für die Integration der aktiven Elemente und Leiterbahnen im Halblei¬ tersubstrat 1 befindet. Die Leiterbahnen sind dabei vorzugs¬ weise durch eine Oxidschicht von dem Halbleitersubstrat iso¬ liert.
Ein weiteres Halbleitersubstrat 4 wird mit einer hochleitfähi- gen Schicht 5 versehen. Diese Schicht kann aus Metall bestehen entsprechend den im Stand der Technik bereits bekannten "ver¬ grabenen" Schichten oder aber eine hochdotierte Halbleiter¬ schicht sein. Die hochleitfahige Schicht 5 kann auf unter¬ schiedliche Arten auf das Halbleitersubstrat 4 aufgebracht wer¬ den, beispielsweise durch Ionenimplantation oder Metallisierungsverfahren, wie dies im folgenden noch genauer erläutert wird.
Anschließend wird sowohl auf die Rückseite des Halbleitersub¬ strats 1 als auch auf die hochleitfahige Schicht 5, die auf dem zweiten Halbleitersubstrat 4 aufgebracht ist, jeweils eine Isolationsschicht 6 bzw. 7 aufgebracht. Diese Isolationsschicht kann beispielsweise im Falle eines Si-Halbleitersubstats eine Oxidationsschicht sein, d.h. eine Si02-Schicht.
Nach dem Aufbringen der Isolationsschichten werden die beiden Halbleitersubstrate über die Isolationsschichten miteinander verbunden, was beispielsweise durch Kleben oder einem Temper¬ vorgang erreicht werden kann, wobei sich im Falle von Silizium- subtraten vorzugsweise die bekannte SFB (Silicon fusion bonding) -Technik anbietet.
Im Falle, daß in dem Halbleiterstubstrat 1 noch keine Bauelemente oder Leiterbahn integriert sind, wird, falls erforderlich, das Substrat so weit abgetragen (durch Schleifen, Ätzen etc.), bis eine aktive Schicht geeigneter Dicke erhalten wird, in die oder auf die anschließend die Bauelemente oder Leiterbahnen integriert werden können.
Bei der fertiggestellten Halbleiterstruktur wird die hochlei¬ tende Schicht vorzugsweise auf ein Bezugspotential gelegt, wo- bei dies vorzugsweise das Massepotential ist.
Die Halbleiterschicht, in der die aktiven Elemente realisiert sind, ist vorzugswesie sehr dünn ausgeführt, etwa im Bereich von 0,1 - 2 μm. Dies kann technologisch vorzugswesie durch ein geeignetes Rückdünnverfahren erreicht werden. Die hochleit¬ fahige Schicht weist eine Dicke von weniger als 2 μm, vor¬ zugsweise 0,5 μm, auf. Die Dicke der Isolationsschicht be¬ trägt vorzugswesie 0, 1 - 2 μm.
Selbstverständlich kann es sich bei den in der Fig. 1 bezeich¬ neten Halbleitersubstraten 1 und 4 um Wafer handeln, die mit bekannten und in der Massenproduktion bewährten Methoden herge¬ stellt wurden und somit für kommerzielle Anwendungen ausrei¬ chend kostengünstig zur Verfügung stehen.
Eine bevorzugte Variante der anhand der Fig. l beschrie¬ benen allgemeinen Ausführungsform des Verfahrens ist in Fig. 2 dargestellt.
Gezeigt ist in schematischer Weise ein kommerziell erhältlicher BESOI (Back Etched Silicon On Insulator) -Wafer, welcher mit der allgemeinen Bezugsziffer 21 bezeichnet ist. Statt des BESOI- Wafers kann auch ein mittels SIMOX (Seperation by Implanted Oxygen) -Technik hergestellter Wafer Verwendung finden. Auf die¬ sen BESOI-Wafer ist zusätzlich eine Si02-Schicht 22 mittels üb¬ licher Verfahren aufgebracht worden. Die aktive Schicht des BESOI-Wafers ist die Siliziumschicht 23, die eine entsprechende Reinheit sowie Planarität aufweist. Die Schicht 24 ist die ent¬ sprechend der allgemeinen SOI-Technik vorgesehene Isolations- schicht, die in diesem Fall vorzugswesie aus eine Si02-Schicht besteht. Das Si-Substrat 25 bildet das Grundsubstrat des Wa- fers.
Räumlich davon getrennt ist ein weiterer Wafer 26 gezeigt, der ein n-dotiertes Si-Substrat 27 aufweist, auf welches oder in welches eine hochleitfahige Schicht 28 aufgebracht ist, die vorliegend eine n"*-dotier e Schicht ist. Auf die n++-dotierte Schicht wird wiederum eine Si02-Schicht 29 aufgebracht, die als Isolationsschicht wirkt. Anschließend werden die beiden Wafer 21 und 26 vorzugsweise mittels der SFB (Silicon Fusion Bonding) -Technik verbunden, wodurch eine starke kovalente Bin¬ dung zwischen den Oxidschichten erzielt wird.
Als Ergebnis obigen Verfahrens wurde somit in einfacher Weise eine hochleitfahige Schicht 28 unter einer aus den Schichten 22 und 29 bestehenden Isolationsschicht und damit unter der akti¬ ven Schicht 23 "vergraben" .
Für die anschließende Nutzbarmachung dieses "gebondeten" Wafers muß die aktive Si-Schicht 23 noch freigelegt werden. Dies kann mittels bekannter Verfahren, wie beispielsweise mit sogenannten selektiven Ätz-Verfahren erreicht werden, die darauf beruhen, daß Ätz-Mittel Verwendung finden, die das Si-Substrat 25 und die Si02-Schicht 24 stärker angreifen als die aktive Schicht 23. Jedoch sind für das Abtragen der Schichten 25 und 24 auch mechanische Verfahren möglich, wie beispielsweise geeignete Po- 1ierverfahren.
Wie anhand der Fig. 2 ersichtlich ist, wird bei einer bevorzug¬ ten Ausführungsform ein kommerziell erhältlicher BESOI-Wafer verwendet, der mit seiner eigentlichen "oberen" Seite, nachdem diese in einem Oxidationsvorgang oxidiert wurde, mit einem wei¬ teren Wafer, welcher die hochleitfahige Schicht trägt, "gebon- det" wird. Durch die Verwendung kommerziell erhältlicher Wafer können dabei Planaritätsprobleme weitgehend ausgeräumt werden.
Fig. 3 zeigt eine weitere bevorzugte Ausführungsform, bei der wiederum zwei separate Wafer 31 sowie 32 gezeigt sind. Der Wa¬ fer 31 entspricht dabei dem Wafer 21 der Fig. 2, so daß die entsprechenden Herstellungsschritte nicht nochmals erwähnt werden müssen. Auch sollte klar sein, daß die Verwendung eines BESOI-Wafers wiederum nur eine bevorzugte Ausführungsform dar¬ stellt und daß dieser Wafer auch durch eine allgemeine Halb¬ leiterstruktur mit einer entsprechenden Isolationsschicht 6, wie sie in Fig. 1 gezeigt ist, gebildet sein kann. Der weitere Wafer 32 (vorliegend wiederum vorzugsweise durch ein Si-Substrat gebildet) weist im Gegensatz zu der konkreten Darstellung der Fig. 2 als leitfähige Schicht eine Metall¬ schicht 33 auf, wobei diese Schicht nicht durchgehend, sondern gitterfδrmig aufgebracht ist (gitterfδrmig bedeutet hierbei allgemein eine Schicht, die mit Öffnungen durchsetzt ist) . Als Metall kann dabei vorzugsweise W, Ti oder TiSi dienen.
Der Grund dafür, daß die Metallschicht 33 nicht durchgehend ausgeführt ist, liegt darin, daß der Bondprozeß zwischen den beiden Wafern bei Verwendung von Metall für die hochleitfahige Schicht erschwert sein kann, so daß es insbesondere für die in¬ dustrielle Fertigung vorteilhaft sein kann, in den Freiräumen des vorzugsweise fein ausgeführten Metallgitters 33 Halbleiter¬ material 34 vorzusehen, welches oxidiert wird und ein problem¬ loses Bonden mit der entsprechenden Isolationsschicht des er¬ sten Wafers gestattet.
Prozeßtechnisch kann die Herstellung eines derartigen Metall- gitters dadurch erfolgen, daß die Oberfläche des zweiten Wafers 32 mit einem feinen Grabennetz mit Breiten und Tiefen im μm-Bereich versehen wird. Anschließend werden diese Gräben beispielsweise mit Wolfram aufgefüllt, so daß ein zusammenhän¬ gendes feinmaschiges, "vergrabenes" und im wesentlichen mit der Oberfläche abschließendes Metallnetz gebildet wird. Der eigent¬ liche Bond-Vorgang findet dann an den beiden Silizium- bzw. SiO -Bereichen der beiden Wafer statt. Durch diese Technik wird, allgemein ausgedrückt, das Bonden heterogener Materialien vermieden. Die Herstellung des Grabennetzes kann beispielsweise mit lithographischen Verfahren erreicht werden. Das Auffüllen mit Metall kann durch einen Metallüberzug erfolgen, der dann bis auf die Halbleiterschicht rückpoliert wird, so daß das Me¬ tall flächenhomogen mit dem Halbleitermaterial abschließt. Für das Rückpolieren kann beispielsweise ein CMP (Chemical Mechani- cal Polishing) -Verfahren verwendet werden. Das Aufbringen der hochleitfähigen Schicht 33 als Gitterstruk¬ tur ist jedoch nicht auf Fälle beschränkt, in denen als hoch- leitfähige Schicht Metall Vewendung findet. Auch wenn hochdo¬ tierte Halbleiterschichten hierfür eingesetzt werden, kann die gitterfδrmige Ausbildung für die weitere Verarbeitung Vorteile bieten.
Zur weiteren Verdeutlichung, in welch vielfältiger Weise der in Zusammenhang mit den Fig. 1 bis 3 besprochene Aspekt der Erfin¬ dung verwirklicht sein kann, ist in Fig. 4 nochmals ein mittels SOI Technik hergestellter Wafer 41 gezeigt, der insbesondere wiederum ein BESOI- oder ein SIMOX-Wafer sein kann. Beispiel¬ haft ist bei diesem Wafer bereits eine integrierte Struktur 42 mit eingezeichnet, welche zu Beginn des Bondvorgangs mit dem weiteren Wafer 44 bereits vorhanden sein kann oder aber im An¬ schluß an das erfindungsgemäße Verfahren mittels üblicher Me¬ thoden zugeführt wird. Bei dem dargestellten Wafer 41 ist der Schritt des Oxidierens nicht mehr erforderlich, da dieser Wafer bereits eine Oxidationsschicht 43 aufweist, bis zu der das Si-Substrat 44 mittels entsprechender Verfahren abgetragen wird, so daß letztendlich der dünnere Wafer 41 mit dem Wafer 44 gebondet wird.
Wiederum sei ausdrücklich darauf hingewiesen, daß der Wafer 44 vorliegend zwar mit einer hochdotierten n++-Schicht als hoch¬ leitende Schicht gezeigt ist, daß diese hochleitende Schicht jedoch selbstverständlich durch hochdotiertes Poly-Silizium oder Metall usw. gebildet werden kann.
Wie erwähnt, ist im Falle einer Metallschicht Wolfram ein ge¬ eignetes Metall. Jedoch ist auch eine TiN-Schicht oder eine Kombination aus einer W-Schicht mit einer TiN-Schicht denkbar, ebenso die Deposition von Suiziden. Bei einer kombinierten W-TiN-Schicht kann die TiN-Schicht als Diffusionsbarriere gegen die W-Diffusion sowohl ins Oxid als auch ins Bulk-Silizium die¬ nen. Auch sollte klar sein, daß für das Bonden nicht das bevor¬ zugte SFB-Verfahren herangezogen werden muß, sondern daß jedes hierfür geeignete Verfahren Verwendung finden kann, beispiels- weise auch Klebverfahren. Dies gilt in gleicher Weise auch für die anhand der Fig. 2 und 3 erläuterten Ausführungsformen. Auch sollte klar sein, daß bei den erwähnten Ausführungsformen Sili¬ zium stets nur als Beispiel für ein Halbleitersubstrat erwähnt wurde und daß daher auch jedes andere dem Fachmann geläufige Halbleitermaterial Verwendung finden kann. Ebenso kann die an¬ gegebene N-Dotierung stets auch eine P-Dotierung sein und die Si02-Schichten können durch andere Oxidschichten bzw. allgemein durch Isolationsschichten gebildet sein.
Die hochleitfahige Schicht kann, wie erwähnt, auch durch Im¬ plantieren von beispielsweise Phosphor oder Arsen in den Sili- ziumwafer (oder in ein anderes Grundsubstrat) erreicht werden. Die Konzentration der Implantation nimmt dabei von der Ober¬ fläche des Substrats zum Inneren des Substrats hin ab. Durch das nachträgliche Oxidieren, wodurch vorzugsweise eine SiO - Schicht erhalten wird, werden jedoch die implantierten Phosphor oder Arsen-Atome (oder entsprechend andere geeignete Atome) vor der Oxidationsfront hergeschoben, so daß eine Erhöhung der Ladungsträgerkonzentration unmittelbar unter der fertiggestell¬ ten Oxidationsschicht auftritt. Mit anderen Worten sind an die Hochdosis-Implantation der Fremdatome keine allzu großen Anfor¬ derungen zu stellen, da durch den anschließenden Oxidationsvor- gang eine Konzentrationserhδhung auftritt.
Ausdrücklich wird nochmals darauf hingewiesen, daß sich vorlie¬ gende Erfindung nicht nur auf Verfahren zur Herstellung einer "ground plane" bzw. vergrabenen hochleitfähigen Schicht be¬ zieht, sondern auch auf Halbleiterstrukturen selbst, die der¬ artige vergrabene hochleitf hige Schichten aufweisen, und zwar unabhängig von der Art der Herstellung, wie diese vergrabenen hochleitfähigen Schichten erzeugt werden.
Ein besonderer Aspekt der vorliegenden Erfindung besteht darin, allgemein Halbleiterstrukturen anzugeben, bei denen eine hoch- leitfähige Schicht durch beliebige Verfahren in einer Halblei¬ terstruktur vergraben wird, wobei durch diese vergrabene Schicht die obengenannten vorteilhaften Hochfrequenzeigen¬ schaften erreicht werden.
Im Gegensatz zu den "ground planes", die im Stand der Technik bekannt sind, ist gemäß einem Aspekt der vorliegenden Erfin¬ dung vorgesehen, derartige "ground planes" nicht isoliert über der Oberfläche des Halbleiters und somit über der aktiven Schicht aufzubringen, sondern die hochleitfahige Schicht in das Grundsubstrat zu integrieren, so daß dem Bauelementeher¬ steller völlige Designfreiheit erhalten bleibt und anderer¬ seits keine aufwendigen, mit einer Justierung einhergehenden Lithographieschritte erforderlich werden.
Anhand der Fig. 1 wurden die allgemeinen Verfahrensschritte eines bevorzugten Verfahrens für eine derartige Halbleiter¬ struktur angegeben. Da sich die Erfindung jedoch auch auf solche Halbleiterstrukturen bezieht, die mit anderen Ver¬ fahren hergestellt wurden, sei nochmals erwähnt, daß der Grundgedanke darin besteht, unter der aktiven Schicht eines Halbleitersubstrats 1 eine Isolationsschicht (in Fig. l durch die verbundenen Schichten 6 und 7 gebildet) vorzusehen und un¬ ter dieser Isolationsschicht nochmals eine hochleitfahige Schicht 5, die wiederum auf einem Halbleitersubstrat 4 aufge¬ bracht sein kann. Hinsichtlich der Dicke der aktiven Halblei¬ terschicht, der Isolationsschicht sowie der hochleitenden Schicht gilt das oben Gesagte.
Die Halbleiterstruktur gemäß diesem Aspekt der vorliegenden Erfindung kann einen Aufbau aufweisen, wie er anhand obiger Verfahren beschrieben wurde, wobei dieser Aufbau nicht durch die entsprechenden Verfahren, sondern durch andere Verfahren erreicht worden sein kann. Beispielsweise können die vergra¬ benen Schichten auch durch Verwendung von Epitaxieverfahren erzeugt werden und nicht, wie oben beschrieben, durch das Zusammenfügen zweier Halbleitersubstrate. Auf die Möglichkeit des Epitaxieverfahrens wird weiter unter noch ausführlicher eingegangen. Fig. 6 zeigt nochmals eine Ausführungsform für eine Halbleiter¬ struktur, wobei ein Grundsubstrat 61 aus Silizium mit einer hochleitfähigen Schicht 62 und einer darüberliegenden Isola¬ tionsschicht (z.B. Si02) 63 gezeigt ist. Über der Isolations¬ schicht befindet sich eine aktive Halbleiterschicht 64, in die Bauelemente oder Leiterbahnen 65 integriert sind. Statt oder zusätzlich dazu können Leiterbahnen 66 auch direkt auf der Isolationsschicht 63 vorgesehen sein.
Die oben erläuterten Verfahren können insbesondere auch dazu dienen, um sogenannte 3D-Halbleiterstrukturen zu erzeugen.
Bei diesen Strukturen werden mehrere aktive Schichten über¬ einander in einer Halbleiterstruktur angelegt. Gemäß dem erfindungsgemäßen Verfahren kann dabei zwischen jeweils zwei übereinanderliegenden aktiven Schichten eine hochleitfahige Schicht eingebracht werden, die neben den oben geschilderten allgemeinen Vorteilen zusätzlich den Vorteil mit sich bringt, daß Störungen zwischen den Bauelementen oder Leiterbahnen der unterschiedlichen aktiven Schichten weitgehend unterbunden werden und daß darüber hinaus für jede aktive Schicht gleiche kapazitive und induktive Beläge erhalten werden, d.h. daß das elektrische Verhalten einer bestimmten aktiven Schicht unabhängig von seiner Lage in der 3D-Struktur ist.
Ausdrücklich sei wiederum angemerkt, daß sich die vorliegende Erfindung auf derartige 3D-Strukturen mit dazwischenliegenden hochleitfähigen Schichten, vorzugsweise Metallschichten, auch unabhängig von der Art der Herstellung, mit der diese hochleit¬ fähigen Schichten erzeugt werden, erstreckt, d.h. auch auf die 3D-Struktur als solche.
Die einzelnen leitfähigen Schichten werden bei der Verwendung der 3D-Struktur vorzugsweise auf ein gleiches Bezugspotential gelegt, wobei für bestimmte Anwendungen auch unterschiedliche Bezugspotentiale für die einzelnen hochleitfähigen Schichten von Vorteil sein können. Wird für die Herstellung der 3D-Struktur eines der erfindungs¬ gemäßen Verfahren verwendet, so bietet sich hier insbesondere an, mehrere BESOI-Wafer oder SIMOX-Wafer übereinander angeord¬ net miteinander zu verbinden. Dabei wird bei jedem Wafer, über dem ein anderer Wafer angeordnet ist, die aktive Schicht nach der Integration mit einer Oxidschicht überzogen, auf die dann die hochleitfahige Schicht und darüber die Oxidschicht für die Verbindung mit dem nächsten Wafer aufgebracht wird.
Anhand der Fig. 5 wird eine Ausführungsform besprochen, die sich auf einen weiteren Aspekt der vorliegenden Erfindung bezieht. Ein Wafer 51, welcher dem Wafer l aus Fig. 1 ent¬ spricht und hier als Siliziumwafer ausgeführt ist, wird un¬ mittelbar auf eine vorher oxidierte Metallplatte 52 gebon- det. Die Metallplatte kann dabei ein Teil eines Wellenlei¬ ters sein oder eine sonstige leitfähige Grundplatte. Statt der Metallplatte 52 kδnnen auch andere leitfähige Grund¬ platten verwendet werden. Diesem Ansatz der vorliegenden Erfindung liegt der Gedanke zugrunde, Halbleiterstrukturen und Leiterbahnen, die auf Halbleitersubstraten aufgebracht sind, unmittelbar auf eine gemeinsame Grundplatte zu setzen.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung kann die aktive Halbleiterschicht, also vorzugsweise die in den Fig. 2 bis 5 gezeigte aktive dünne Silizumschicht, für die aktiven Bauelemente auch mittels eines Epitaxie- Verfahrens aufgebracht werden. Voraussetzung hierfür ist eine möglichst gute Übereinstimmung der Gitterkonstanten des Grundwafers und des hochleitenden Belags (der hochlei¬ tenden Schicht) sowie des Isolators und der Silizum-Nutz- Schicht. Eine mögliche Kombination dieser Schichten ließe sich beispielsweise aus Si, CoSi und CaF herstellen. Durch diesen Teilaspekt der vorliegenden Erfindung läßt sich für bestimmte Anwendungen vermeiden, daß ein zweiter Wafer ver¬ wendet werden muß.
Da in dem erfindungsgemäßen Verfahren eine hochleitfahige Schicht in der Halbleiterstruktur vorgesehen ist, werden Rück- 14
schleif- bzw. Polierverfahren, bei denen es darauf ankommt, eine gewisse Schichtdicke möglichst exakt zu erreichen, er¬ leichtert. Die hochleitende Schicht kann zur Schichtdicken- messung verwendet werden, ähnlich wie dies in P 44 20 862.6 beschrieben ist. Jedoch können nicht nur während des Herstel¬ lungsverfahrens Schichten aufgrund des Vorhandenseins der hochleitfähigen Schicht leichter gemessen werden, sondern es werden dadurch auch Schichtdickenmessungen an dem fertigen Halbleitersubstrat bei späteren Prozeßschritten erleichtert.
Die hochleitende Schicht kann zur Schichtdickenmessung der eigentlichen Nutzschicht verwendet werden. In diesem Falle kann die hochleitende Schicht als Spiegel für elektroma¬ gnetische Strahlung, insbesondere sichtbares und infratrotes Licht, dienen, das in der bekannten Weise zur Schichtdicken¬ messung mittels Ellipsometrie oder spektraler Reflexion heran¬ gezogen wird. Besteht die vergrabene Schicht aus einem ferro- magnetischen Material oder allgemein einem Material hoher Permeabilität, kann auch mittels magnetsicher Abstandsmessung eine Aussage über die noch verbliebene Nutzschichtdicke und damit evtl. über die beim Schleif/ÄtzVorgang bereits erreichte Schichtdicke im Verlauf des Dünnungsprozesses getroffen werden. Näheres ist in der obengenannten Patentanmeldung P 44 40 682.6 angegebe .
Neben den Vorteilen für Hochfrequenz-Bausteine ist eine derar¬ tig integrierte "ground plane" auch in anderen Bauelementen vorteilhaft einzusetzen. Dies gilt insbesondere für CCDs für optische Sensor-Arrays. Diese Elemente detektieren Licht durch die Erzeugung und Trennung von Elektron-Loch-Paaren in Halblei¬ tersubstraten, wobei für den Auslesemechanismus die möglichst verlustfreie Verschiebung dieser optisch generierten Ladungspa¬ kete wichtig ist. Eine "ground plane" kann durch die räumliche Bündelung der Feldlinien an den einzelnen Strukuren, vorzugs¬ weise MOS-Strukturen, einen räumlich engeren Aufbau ermöglichen und zusätzlich den Transfer-Prozeß beschleunigen. Darüber hin¬ aus kann eine metallische "ground plane" durch die Reflexion des Lichts, das dann zweimal das aktive Volumen der einzelnen 15
CCD-Zellen bzw. des optischen Sensors durchläuft, den Wirkungs¬ grad erhöhen. Durch eine geeignete Dicke des Zwischenoxids kann gleichzeitig die Lichteinkopplung durch destruktive Interferenz erhδht werden.
Des weiteren kann die hochleitfahige Schicht bzw. "ground plane" der Abschirmung von Störstrahlung oder magnetischen Fel¬ dern dienen. Bereits eine 2 μm dicke Wolfram-Schicht stellt eine wirkungsvolle Abschirmung gegenüber α-Teilchen dar, die in Halbleiterspeichern "Soft-Errors" verursachen. Eine hochleitfa¬ hige Schicht bzw. "ground plane" aus ferroelektrischem Material (z.B. Nickel) oder allgemein aus einem Material mit hoher ma¬ gnetischer Permeabilität kann darüber hinaus Magnetfelder ab¬ schirmen.

Claims

Patentansprüche:
1. Verfahren zur Herstellung einer Halbleiterstruktur mit einer vergrabenen hochleitfähigen Schicht mit folgenden Schritten:
Ausbilden einer ersten isolierenden Schicht (6; 22; 43) auf ei¬ ner ersten Oberfläche eines ersten Halbleitersubstrats (2; 23),
Ausbilden einer zweiten isolierenden Schicht (7; 29; 34) auf ei¬ ner Oberfläche einer zumindest teilweise aus hochleitfähigem Ma¬ terial bestehenden Schicht, die körperlich von dem ersten Halb¬ leitersubstrat getrennt ist, und ihrerseits auf einem zweiten Halbleitersubstrat (27; 44) aufgebracht ist,
Verbinden der beiden Isolationsschichten.
2. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest das erste Halbleitersubstrat ein Si-Substrat ist.
3. Verfahren nach Anspruch oder 2, dadurch gekennzeichnet, daß die Isolationsschichten durch einen Oxidationsvorgang herge¬ stellt werden.
4. Verfahren nach einem der vorherghenden Ansprüche, dadurch ge¬ kennzeichnet, daß die Isolationsschicht eine Si02-Schicht ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn¬ zeichnet, daß das Verbinden der beiden Isolationsschichten durch Kleben erfolgt.
ERSATZBLAπ (REGEL26)
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn¬ zeichnet, daß das Verbinden durch einen Temperaturvorgang er¬ folgt.
7. Verfahren nach Anspruch 1 bis 4 oder 6, dadurch gekennzeich¬ net, daß das Verbinden der oxidierten Oberflächen mittels eines Bonding-Verfahrens erreicht wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß
die Verbindung der oxidierten Oberflächen mittels eines SFB (Silicon Fuion Bonding) -Verfahrens erreicht wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochleitfahige Schicht durch eine hoch¬ dotierte Halbleiterschicht gebildet wird.
10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn¬ zeichnet, daß die hochleitfahige Schicht durch Metall, insbeson¬ dere durch W, Ti oder TiSi gebildet wird.
11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn¬ zeichnet, daß die hochleitfahige Schicht durch Poly-Silizium ge¬ bildet wird.
12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die hochleitfahige Schicht aus einer Metallkombination, vorzugsweise einer Kombination aus einer W- und TiN-Schicht, gebildet wird, wobei die TiN-Schicht als Diffusionsbarriere ausgelegt ist.
ERSATZBLÄΪ7 (REGEL 26)
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste und/oder zweite Halbleitersubstrat ein Wafer ist.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste Halbleitersubstrat nach dem Ver¬ binden mittels geeigneter Verfahren, vorzugsweise mittels Po¬ lier- oder Ätzverfahren, bearbeitet wird, um eine für die Inte¬ gration geeignete aktive Schicht zu erhalten.
15. Verfahren nach einem der Ansprüche 1 bis 15, dadurch geken - zeichnt, daß die hochleitfahige Schicht, insbesondere wenn es sich um eine Metallschicht handelt, als Gitterstruktur (33) auf¬ gebracht wird und die entsprechende isolierende Schicht auch über dem nicht von der Gitterstruktur abgedeckten Teil der Ober¬ fläche des zweiten Halbleiterstubstrats ausgebildet wird.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die metallische Gitterstruktur mittels photolithographischer Verfah¬ ren erzeugt wird, derart, daß im zweiten Halbleitersubstrat eine Grabenstruktur erzeugt wird, die anschließend mit Metall aufgefüllt wird.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Metall als Überzug aufgebracht wird und anschließend vorzugswei¬ se durch ein Polierverfahren bis auf das zweite Halbleiter¬ substrat abgetragen wird.
18. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Metall als Überzug aufgebracht wird und
ERSATZBLAπ(REGEL26) anschließend vorzugsweise durch ein Polierverfahren bis auf das zweite Halbleitersubstrat abgetragen wird.
19. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest für das erste Halbleiterstubstrat ein BESOI- oder SIMOX-Wafer verwendet wird.
20. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß bei dem BESOI-Wafer auf die aktive Schicht eine Oxidschicht als Iso¬ lationsschicht aufgebracht wird.
21. Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß die Rückseite des BESOI-Wafers und die daran anschließende Oxidschicht mittels bekannter Verfahren entfernt werden, um die spätere aktive Si-Schicht freizulegen.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die nicht benötigten Schichten mittels selektiver Ätzverfahren ent¬ fernt werden.
23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die nicht benötigten Schichten mittels Polierverfahren, vorzugsweise mittels eines CMP-Verfahrens, entfernt werden.
24. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß das Grundsubstrat des BESOI- oder SIMOX-Wafers bis auf die Oxid¬ schicht entfernt wird und diese freigelegte Oxidschicht für das Verbinden verwendet wird.
ERSATZBLAπ(REGEL26)
25. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Verfahren mehrfach angewendet wird, um 3D-Strukturen herzustellen.
26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß meh¬ rere BESOI- oder SIMOX-Wafer übereinander angeordnet verbunden werden, wobei die BESOI- oder SIMOX-Wafer vorzugsweise durch ein Rückdünnverfahren rückgedünnt wurden.
27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die aktiven Schichten des BESOI- oder SIMOX-Wafers nach der Integra¬ tion der entsprechenden Leiterbahnen oder aktiven Bauelemente mit einer Oxidschicht, einer darüberliegenden hochleitfähigen Schicht und nochmals mit einer Oxidschicht überdeckt werden, wo¬ bei letztere für das Verbinden mit dem daraufliegenden Wafer verwendet wird.
28. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochleitf hige Schicht zur Schichtdick¬ messung, insbesondere bei während des Verfahrens oder in späte¬ ren Verfahrensschritten durchzuführenden Rückschleifvorgängen dient.
29. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hergestellte Halbleiterstruktur ein Mikrowellenleiter is .
30. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochleitfahige Schicht aus Metall, vor¬ zugsweise Wolfram, hergestellt ist und mit einer ausreichenden Stärke für die Abschirmung von Stδrstrahlung oder Störfeldern aufgebracht wird.
31. Halbleiterwaferstruktur, die vor der Integration von Bauele¬ menten und/oder Leiterbahnen folgende Schichten aufweist:
eine erste Halbleiterwaferschicht mit einer ersten und zweiten Oberfläche, die auf der ersten Oberfläche eine aktive Schicht mit einer Stärke im Bereich von 0,1 bis 2μm für die spätere Inte¬ gration von Bauelementen und/oder Leiterbahnen aufweist,
eine Isolationsschicht, die an die zweite Oberfläche der ersten Halbleiterwaferschicht anschließt,
eine als vergrabene Groundplane dienende hochleitfahige Schicht, die an die Isolationsschicht anschließt, und
eine zweite Halbleiterschicht, die die Groundplane von der ande¬ ren Seite her überdeckt.
32. Halbleiterwaferstruktur nach Anspruch 31, dadurch gekenn¬ zeichnet, daß die Isolationsschicht eine Oxidschicht, vorzugs¬ weise eine Si02-Schicht, ist.
33. Halbleiterwaferstruktur nach Anspruch 31 oder 32, dadurch gekennzeichnet, daß die hochleitfähge Schicht durch eine Metall- schicht, vorzugsweise eine W, Ti- oder TiSi-Schicht, gebildet wird.
34. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 33, dadurch gekennzeichnet, daß die hochleitfähigke Schicht durch eine Poly-Silizium-Schicht gebildet wird.
35. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 32, dadurch gekennzeichnet, daß die hochleitfahige Schicht aus einer Metallkombination, vorzugswesie einer Kombination aus ei¬ ner W- und TiN-Schicht, gebildet wird, wobei die TiN-Schicht als Diffusionsbarriere ausgelegt ist.
36. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 35, dadurch gekennzeichnet, daß die hochleitfahige Schicht, insbe¬ sondere wenn es sich um eine Metallschicht handelt, als Gitter¬ struktur aufgebracht wird.
37. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 36, dadurch gekennzeichnet, daß zumindest das erste Halbleiter¬ substrat ein BESOI- oder SIMOX-Wafer ist.
38. Halbleiterwaferstruktur nach Anspruch 37, dadurch gekenn¬ zeichnet, daß bei dem BESOI-Wafer auf die aktive Schicht eine Oxidschicht als Isolationsschicht aufgebracht ist.
39. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 38, dadurch gekennzeichnet, daß die hochleitfahige Schicht aus Me¬ tall, vorzugsweise Wolfram, hergestellt ist und mit einer aus¬ reichenden Stärke für die Abschirmung von Störstrahlung oder Störfeldern aufgebracht ist.
40. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 39, dadurch gekennzeichnet, daß die Halbleiterstruktur ein CCD- Element ist.
41. Halbleiterwaferstruktur nach einem der Ansprüche 31 bis 40, dadurch gekennzeichnet, daß die hochleitfahige Schicht eine Stärke von weniger als 0,2 μm aufweist.
42. 3D-Halbleitewaferstruktur, bestehend aus mehreren Halblei- terwaferstrukturen gemäß den Ansprüchen 31 bis 41.
43. 3D-Halbleiterwaferstruktur nach Anspruch 42, dadurch gekenn¬ zeichnet, daß die hochleitfähigen Schichten mit von außen zu¬ gänglichen Kontakten versehen sind, über die die hochleitfähigen Schichten auf vorbestimmte Potentiale gelegt werden können.
44. Halbleiterwaferstruktur, die vor der Integration von Bauele¬ menten und/oder Leiterbahnen folgende Schichten aufweist:
eine erste Halbleiterwaferschicht mit einer ersten und zweiten Oberfläche, die auf der ersten Oberfläche eine aktive Schicht mit einer Stärke im Bereich von 0,1 bis 2μm für die spätere Inte¬ gration von Bauelementen und/oder Leiterbahnen aufweist,
eine Isolationsschicht, die an die zweite Oberfläche der ersten Halbleiterwaferschicht anschließt,
eine als Groundplane dienende Metallschicht, die an die Isola¬ tionsschicht anschließt.
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