TWM472195U - 半導體晶片的測試裝置 - Google Patents

Description

半導體晶片的測試裝置

本創作係有關一種半導體晶片的測試裝置，尤指一種半導體晶片測試裝置中的其中一個部件。

在現有的半導體製造流程中，當含有多個半導體元件(die)的晶圓(wafer)在依序經過切割及封裝之後，會形成多個半導體晶片(Semiconductor Chip)。一般而言，這些製造好的半導體晶片會經過最終測試(FT,Final Test)，以將不良的半導體晶片篩選出來。

圖1顯示習知應用於測試的半導體晶片的測試裝置剖面圖。如圖1所示，半導體晶片的測試裝置100包括一測試插座(socket，圖未標示)以及一介面板(interface board)20。測試插座包括一測試探針座(housing)10與一上蓋(圖未繪示)。上蓋與測試探針座10樞接，並可罩蓋測試探針座10的上表面。測試探針座10設置於半導體晶片30與介面板20之間。測試探針座10包括多個貫穿孔110和多根測試探針111、112。這些貫穿孔110分別貫穿測試探針座10的上、下表面，而這些測試探針111、112分別穿設這些貫穿孔110，並凸出於測試探針座10的上、下表面。其中這些測試探針111、112兩端分別電性連接半導體晶片30與介面板20。

在上述半導體晶片的測試中，電源完整性(PI,Power Integrity)與訊號完整性(SI,signal Integrity)兩者是影響測試結果的重要因 素。為了維持電源完整性與訊號完整性，介面板20上通常會設置(mount)數個電容元件121，而這些電容元件121能作為去耦合電容(decoupling capacitor)或旁路電容(bypass capacitor)，從而降低雜訊。一般而言，電容元件121與半導體晶片30間之距離越短，維持電源完整性與訊號完整性的效果越好，而如何更有效地降低雜訊，以更維持電源完整性與訊號完整性，是現在半導體晶片測試技術需要突破的課題。

本創作係提供一種半導體晶片的測試裝置，其能提供更靠近待測半導體晶片的電容元件。

本創作係提供一種半導體晶片的測試裝置，包括一測試插座與一介面板，該測試插座包括一測試探針座與一上蓋；該上蓋與該測試探針座樞接並可罩蓋該測試探針座之一上表面；該測試探針座設置於該半導體晶片與該介面板之間，具有一上表面、一下表面以及多個從該上表面延伸至該下表面的貫穿孔，其中該上表面用以承載一半導體晶片；該測試探針座包括至少二導電層、至少一介電層以及多根測試探針；該至少一介電層係配置在該些導電層之間；該多根測試探針分別貫穿該測試探針座，並凸出於該上、下表面而分別電性連接該半導體晶片與該介面板；其中至少一根測試探針電性連接其中一層導電層，其他該些測試探針與該些導電層電性絕緣。

基於上述，在本創作的半導體晶片的測試裝置中，該測試探針座本體是由至少二導電層與至少一介電層所組成之一印刷電路板所組成，該印刷電路板係用以取代習知以非導電材料製成之測試探針座。

為使能更進一步瞭解本創作的特徵及技術內容，請參閱以下有關本創作的詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本創作加以限制者。

100、200、300‧‧‧半導體晶片的測試裝置

10‧‧‧測試探針座

11‧‧‧上表面

12‧‧‧下表面

20‧‧‧介面板

30‧‧‧半導體晶片

121‧‧‧電容元件

122‧‧‧離散電容元件

110‧‧‧貫穿孔

111、112‧‧‧測試探針

130a、130b‧‧‧印刷電路板

131‧‧‧導電層

132、133‧‧‧電源迴路

1311‧‧‧電源層

1312‧‧‧介電層

1313‧‧‧接地層

1314‧‧‧訊號層

圖1係現有技術之半導體晶片的測試裝置剖面圖；圖2係根據本創作第一實施例之半導體晶片的測試裝置示意圖。

圖3係根據本創作第二實施例之半導體晶片的測試裝置示意圖。

請參照圖2，圖2係根據本創作一實施例之示意圖，提供一種半導體晶片的測試裝置200，其設置於一半導體晶片30與一測試系統(圖未標示)之間，包括一測試插座(socket，圖未標示)與一介面板20。測試插座又包括一測試探針座10與一上蓋(圖未繪示)。其中測試探針座10具有一上表面11與一下表面12以及多個從上表面11延伸至該下表面12的貫穿孔110，其中上表面11用以承載一半導體晶片30。前述上蓋與測試探針座10樞接並可罩蓋測試探針座10之上表面11與半導體晶片30。測試探針座10包括至少二導電層131、至少一介電層1312和多根測試探針111、112，其中至少一介電層1312係配置在該些導電層131之間以使二導電層131相互絕緣。

於本實施例中，半導體元件30係承載於測試探針座10的上表面11，介面板20則對應半導體元件30設置於測試探針座10的下表面12，其中介面板20與半導體晶片30相對於測試探針座10的位置僅用以說明本創作圖2。實際使用上，半導體晶片30以及介面板20與測試探針座10的相對位置可互相置換，不應將本實施例視為本創作之限制。

多根測試探針111、112係用以電性連接並導通對應設置於測試探針座10上表面11與下表面12的半導體晶片30與介面板20。測試探針111為供測試信號傳遞之電性通道，因此測試探針111與測試探針座10之訊號層1314電性連接。測試探針112則為供 電源與接地電性傳遞之通道，因此測試探針112與測試探針座10之電源層1311與接地層1313分別電性連結。

這些測試探針111、112為具彈性之探針，可提供一定程度的伸縮行程，因此當這些測試探針111、112接觸待測元件如半導體晶片30時，能克服半導體晶片30表面平坦度的變異，確實地接觸待測半導體晶片30。前述與測試探針座10樞接之上蓋，可罩蓋測試探針座10之上表面11與半導體晶片30並且可與半導體晶片30接觸。因此上蓋可提供半導體晶片30與測試探針座10維持接觸之壓力。

上述介面板20設置於測試探針座10及測試系統(圖未示)之間，包括有多個訊號(signal)、多個電源(power)與多個接地(ground)傳輸電路。介面板20上、下表面設置有複數條傳輸線、複數個導通孔(via)或複數個接墊(pad)等複數連接端子。於一實施例中，介面板20之上表面係透過複數連接端子與該測試探針座10的多根測試探針111、112電性連接，而介面板20之下表面則透過複數連接端子電性連接於一測試系統。

詳細而言，介面板20的不同傳輸電路能夠透過該測試探針座10內的多根測試探針111、112電性連接該半導體晶片30之對應複數連接端子，並且與測試探針座10之數個導電層131與訊號層1314對應電性連接。亦即，該介面板20內的多個訊號(signal)、多個電源(power)與多個接地(ground)傳輸電路之信號，能夠透過測試探針座10內的多根測試探針111、112分別傳輸至半導體晶片30之對應連接端子。而半導體晶片30之電性訊號亦可經由測試探針座10內的多根測試探針111、112傳遞至介面板20的對應傳輸電路而傳遞至測試系統。

此外，於本創作中，介面板20可以但不限於為一測試載板(Load Board)、一測試探針卡(Probe PCB)以及一載板(Substrate)。

於本創作一實施例中，測試探針座10包括至少一印刷電路板 130a、130b與多根測試探針111、112，多根測試探針111、112貫穿測試探針座10，並凸出於印刷電路板130a、130b表面。印刷電路板130a、130b包括至少一電源層1311及至少一接地層1313，電源層1311及接地層1313間具有一介電層1312，其中電源層1311與接地層1313的極性相反，且電源層1311與接地層1313透過介電層1312而彼此電性絕緣，以使電源層1311、接地層1313與介電層1312於印刷電路板130a、130b內部形成一寄生電容元件。

於本實施例中，印刷電路板130a、130b的內埋式電容係為一寄生電容元件，但此寄生電容元件的結構並不以本實施例所示的平板式電容為限。詳細而言，圖2中的內埋式電容亦可以換成例如具有交叉指形(interdigitated)電極之電容或是任何其他以具圖案化之至少一導電電極形成之電容。

於實際使用上，如圖2所示之一實施例之半導體晶片的測試裝置，其中測試探針座10包括兩印刷電路板130a、130b以及分別設置於印刷電路板130a上表面的訊號層1314與設置於印刷電路板130b下表面的訊號層1314。印刷電路板130a、130b與訊號層1314間設置有至少一介電層1312。

上述設置於印刷電路板130a上表面的訊號層1314連接於至少一介電層1312之上側，印刷電路板130a之上表面連接於至少一介電層1312之下側。另外，設置於印刷電路板130b下表面的訊號層1314連接於至少一介電層1312之下側，印刷電路板130b之下表面連接於至少一介電層1312之上側。

上述實施例中，測試探針座10包括兩印刷電路板130a、130b與設置於其間至少一介電層1312，以形成包括兩上下配置之平板式電容的一多層印刷電路板。其中較佳的是印刷電路板130a與130b中的該些電源層1311及接地層1313的設置順序一致，例如是印刷電路板130a中為電源層1311、介電層1312與接地層1313自上而下方向排列順序，且設置於印刷電路板130a下方之印刷電 路板130b之組成結構對應印刷電路板130a亦為電源層1311、介電層1312與接地層1313上下方向排列順序。因此形成該些電源層1311與該些接地層1313交互排列設置之多層印刷電路板。

而依據需求，該測試探針座10亦可選擇由上述數個印刷電路板130a、130b與數個介電層1312間隔設置，並可為以業界習知之增層法(Build up Process)或疊合法(Overlay)所製造之多層印刷電路板。藉由如雷射鑽孔製程、蝕刻製程、孔柱電鍍、增層法等製程於測試探針座10中設置疊孔、盲孔、埋孔、貫通孔(鍍通孔)、傳輸線(導電電路)及測試墊等習知導通結構，使數個電源層1311之間，或數個接地層1313之間彼此電性連接。例如可藉將具有導電性的材料覆蓋該些貫穿孔110孔壁，以在其孔壁上形成一具有導電性的導電壁，使得該些貫穿孔110具有導電性。

於一實施例中，該些貫穿孔110可電性連接該些電源層1311並藉由如絕緣環或環形區域之反焊盤(圖未示)與該些接地層1313與訊號層1314彼此電性絕緣。相對地，另外該些貫穿孔110則電性連接該些接地層1313並與該些電源層1311與訊號層1314彼此電性絕緣。詳細而言，部分該些貫穿孔110電性連接並串聯部分該些電源層1311，部分該些貫穿孔110則電性連接並串聯部分該些接地層1313，而該些電源層1311與接地層1313彼此相互平行且交錯間隔排列，亦即上下平行設置之複數電源層1311彼此之間經由一貫穿孔110予以電性連接，而上下兩電源層1311之間間隔設置有一接地層1313，該些接地層1313之間則經由另一貫穿孔110予以彼此電性連接。藉此，可於測試探針座10中產生複數個直立多層平板式電容元件。上述印刷電路板130a、130b的介電層1312為不具導電性或低導電性的介電材料所形成，其常用材質包括但不限於FR4、FR5、CEM-1、CEM-3、ISOLA、Rogers、BT、GTEK、聚亞醯胺(Polyimide)、聚酯纖維(Polyester Fiber)、陶瓷或金屬/合金等，因此該印刷電路板可為陶瓷、玻璃與塑膠基板。印 刷電路板之導電層131(包括電源層1311、接地層1313)以及訊號層1314的材料可為任何具有導電性物質所形成，可由銅、銅基材料，及其他金屬製成，而其中較佳為銅。

參照圖3，圖3係根據本創作第二實施例之半導體晶片的測試裝置示意圖。圖3半導體晶片的測試裝置300與圖2半導體晶片的測試裝置200兩者結構相似，而兩者的主要差異之處在於，於圖3第二實施例中，印刷電路板130中更包括多個離散電容元件122。該些離散電容元件122係直接埋入設置於測試探針座10中，並與該些導電層131電性連接，以使測試探針座10內形成數個離散電容元件122。

參照本創作圖3說明如下，圖3中的測試探針座10包含多個寄生電容元件與多個離散電容元件(discrete capacitor)122，於實際使用上，測試探針座10可僅包括多個寄生電容元件，或僅包括多個離散電容元件122。或者，測試探針座10也可以是包括多個寄生電容元件與離散電容元件122。本創作並不受限制。

本創作之特徵，係藉由電源層與接地層二相鄰電極層與設置於其間之至少一介電層來構成複數個寄生電容元件與離散電容元件，而該些複數個寄生電容元件與離散電容元件與圖1中設置於介面板上的複數個電容元件同樣具有濾除雜訊的作用，能夠減小電源擾動干擾測試精確度與穩定度的現象。

半導體晶片的測試裝置多以電壓當作信號進行演算處理，要減少電源迴路產生的阻抗，則必須減少數個電容元件和半導體晶片所形成的迴路面積。也就是要求數個電容元件與半導體元件盡可能靠近以減少流經電容的電流迴路，並透過數個電容元件消除整個電源迴路上產生的電感效應，以維持電壓穩定而優化電源完整性。

承上所述，測試探針座設置有數個寄生電容元件或離散電容元件，因此些電容元件與半導體晶片間的距離，相對小於設置於 介面板上數個電容元件與半導體晶片之間的距離，因此本創作半導體晶片的測試裝置能提供更靠近待測半導體晶片的電容元件，以形成一較小電源迴路，並可有效減少電容和半導體晶片件間迴路面積的寄生電感效應，有效提升PI的效能。鑒於該測試探針座形成對測試探針座內之印刷電路板面積大小的限制，進而限制印刷電路板內之電容值大小。因此，本創作另一實施例中，更可經由對該印刷電路板內介電層不同介電係數材料之選擇，或者經由介電層厚度與層數之選擇，以調整電源層與接地層之間距的方式來獲得特定的電容值。於一實施例中，該印刷電路板之介電層的介電系數值例如為4以上100以下，然本創作並不以此為限。

需注意的是，上述僅為較佳實施例，以詳細說明本創作，而非限制本創作範圍，而且熟習該項技術者將瞭解各種局部變化與修改，仍不脫離本創作之範圍。本創作應以下列申請專利範圍為準。

200‧‧‧半導體晶片的測試裝置

10‧‧‧測試探針座

11‧‧‧上表面

12‧‧‧下表面

20‧‧‧介面板

30‧‧‧半導體元件

110‧‧‧貫穿孔

111、112‧‧‧測試探針

121‧‧‧電容元件

130a、130b‧‧‧印刷電路板

131‧‧‧導電層

132、133‧‧‧電源迴路

1311‧‧‧電源層

1312‧‧‧介電層

1313‧‧‧接地層

1314‧‧‧訊號層

Claims (7)

1. 半導體晶片的測試裝置，包括：一測試插座，包括：一測試探針座，具有一上表面、一下表面以及多個從該上表面延伸至該下表面的貫穿孔，其中該上表面用以承載一半導體晶片，而該測試探針座包括：至少二導電層；至少一介電層，配置在該些導電層之間；多根測試探針，貫穿該測試探針座，並凸出於該表面；以及一介面板，其中該測試探針座位於該介面板與該半導體晶片之間，該介面板與該多根測試探針的一端電性連接。
2. 如申請專利範圍第1項所述之半導體晶片的測試裝置，其中至少一根測試探針電性連接其中一層導電層，其他該些測試探針與該些導電層電性絕緣。
3. 如申請專利範圍第1項所述之半導體晶片的測試裝置，其中該介電層使該至少二導電層電性絕緣以形成一寄生電容。
4. 如申請專利範圍第1項所述之半導體晶片的測試裝置，其中該測試探針座為一多層印刷電路板。
5. 如申請專利範圍第4項所述之半導體晶片的測試裝置，其中該多層印刷電路板中包含多個離散電容元件，該些離散電容元件與至少二導電層電性連接。
6. 如申請專利範圍第1項所述之半導體晶片的測試裝置，其中該多根測試探針為具彈性之探針。
7. 如申請專利範圍第1項所述之半導體晶片的測試裝置，其中該測試探針座更包括多個形成在該些貫穿孔的孔壁上的導電壁，該些導電壁分別接觸該些測試探針。