TWI844485B - 電源供應電路及其下衝抑制電路 - Google Patents

Abstract

本申請提供電源供應電路及其下衝抑制電路。電源供應電路產生輸出電壓。下衝抑制電路包含上升緣決定電路、下降緣決定電路及脈衝產生電路。上升緣決定電路偵測輸出電壓與參考電壓之間的差值電壓，並在差值電壓大於臨界電壓時，輸出第一電壓位準的時脈控制訊號。下降緣決定電路偵測輸出電壓，並在輸出電壓不小於參考電壓時，輸出第一電壓位準的重置訊號。脈衝產生電路電性耦接於上升緣決定電路及下降緣決定電路，並依據第一電壓位準的時脈控制訊號及第一電壓位準的重置訊號，產生下衝抑制脈衝，使得輸出電壓往參考電壓靠近。

Description

電源供應電路及其下衝抑制電路

本申請係有關於一種下衝抑制電路，特別是指一種應用於電源供應電路的下衝抑制電路。

隨著半導體技術的發展，電源供應電路對於負載暫態（load transient）的反應能力愈發重要。一些相關技術會設定門檻值，並在提供給負載的輸出電壓變化（例如：上升或下降斜率）超過所設定的門檻值後，進行對應的操作來滿足負載的需求。然而，此些相關技術的作法需要通過測試電源供應電路才能得知所設定的門檻值是否能有效響應負載暫態。若經測試後判斷當前所設定的門檻值無法有效響應負載暫態，則需重新設定門檻值並再次進行測試。因此，有必要提出新的方式來解決上述問題。

本申請的一態樣為一種適用於至少一功率級電路的一控制電路的下衝抑制電路。控制電路用以控制至少一功率級電路而在與至少一功率級電路電性耦接的一輸出節點產生一輸出電壓。下衝抑制電路包含一上升緣決定電路、一下降緣決定電路以及一脈衝產生電路。上升緣決定電路用以輸出一時脈控制訊號，用以偵測輸出電壓與一參考電壓之間的一差值電壓，並用以在差值電壓大於一臨界電壓的情況下，控制時脈控制訊號具有一第一電壓位準。下降緣決定電路用以輸出一重置訊號，用以偵測輸出電壓，並用以在輸出電壓不小於參考電壓的情況下，控制重置訊號具有第一電壓位準。脈衝產生電路電性耦接於上升緣決定電路及下降緣決定電路，用以接收時脈控制訊號及重置訊號，並用以依據具有第一電壓位準的時脈控制訊號及具有第一電壓位準的重置訊號，產生一下衝抑制脈衝，使得輸出電壓往參考電壓靠近。

本申請的一態樣為一種電源供應電路。電源供應電路包含一控制訊號產生電路、複數個功率級電路以及一下衝抑制電路。控制訊號產生電路用以輸出複數個控制訊號。多個功率級電路電性耦接於控制訊號產生電路以及電源供應電路的一輸出節點，並用以接收多個控制訊號，其中控制訊號產生電路用以通過多個控制訊號依序致能多個功率級電路，使得一輸出電壓在輸出節點產生。下衝抑制電路電性耦接於輸出節點及控制訊號產生電路，用以偵測輸出電壓，並用以接收一參考電壓以及一臨界電壓。下衝抑制電路響應於偵測到輸出電壓小於參考電壓以及輸出電壓與參考電壓之間的一差異超過臨界電壓，產生一下衝抑制脈衝至控制訊號產生電路，使得輸出電壓往參考電壓靠近。下衝抑制電路響應於偵測到不小於參考電壓的輸出電壓停止產生下衝抑制脈衝至控制訊號產生電路。

綜上，藉由偵測參考電壓及輸出電壓之間的差值電壓是否大於臨界電壓來決定下衝抑制脈衝的上升緣，並藉由下衝抑制電路偵測輸出電壓是否不小於參考電壓來決定下衝抑制脈衝的下降緣，本申請的下衝抑制電路可依據輸出電壓的電壓位準，自動地控制下衝抑制脈衝的輸出期間。因此，相較於需針對不同標的設定不同參數並經由反覆測試來調整參數，才能對負載暫態做出合適反應的一些相關技術，採用本申請下衝抑制電路的電源供應電路可具有自動最佳化負載暫態反應能力等優勢。

下文係舉實施例配合所附圖式作詳細說明，但所描述的具體實施例僅用以解釋本案，並不用來限定本案，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭示之內容中與特殊內容中的平常意義。

關於本文中所使用之「耦接」或「連接」，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

在以下的實施例中，若僅使用元件或訊號符號而未指明元件或訊號符號的索引，代表該元件或訊號符號是指稱所屬元件群組或訊號群組中不特定的任一者。例如，功率級電路11指稱功率級電路11[1]~11[8]中不特定的一或多者。

請參閱第1圖，第1圖為依據本申請的一些實施例繪示的一電源供應電路100的電路方塊圖。於一些實施例中，電源供應電路100包含多個功率級電路11[1]~11[8]以及一控制電路13。電源供應電路100通過一輸出節點Nout與一負載電路10電性耦接，並用以供應電源至負載電路10。具體而言，負載電路10可為中央處理器（central processing unit ，CPU）、特殊應用積體電路（application-specific integrated circuit ，ASIC）等處理電路。

如第1圖所示，多個功率級電路11[1]~11[8]電性耦接於控制電路13，且多個功率級電路11[1]~11[8]的多個輸出端電性耦接於電源供應電路100的輸出節點Nout。此外，控制電路13亦電性耦接於輸出節點Nout。出於說明目的，第1圖的實施例繪示了8個功率級電路11[1]~11[8]，但本申請功率級電路11的數量並不以此為限，且可為任意整數。

於一些實施例中，每個功率級電路11用以接收一輸入電壓Vin，並用以從控制電路13接收對應的一控制訊號PWM。具體而言，控制訊號PWM可為脈衝寬度調變（pulse width modulation，PWM）訊號。據此，每個功率級電路11用以依據對應的控制訊號PWM操作其內部的電晶體開關（圖中未示）。舉例來說，如第1圖所示，功率級電路11[1]依據控制訊號PWM[1]操作，而功率級電路11[2]依據控制訊號PWM[2]操作。依此類推，功率級電路11[8]依據控制訊號PWM[8]操作。

於一些實施例中，如第1圖所示，控制電路13包含一控制訊號產生電路130以及一下衝抑制電路132。控制訊號產生電路130電性耦接於多個功率級電路11[1]~11[8]。控制訊號產生電路130用以輸出多個控制訊號PWM[1]~PWM[8]，並用以通過多個控制訊號PWM[1]~PWM[8]依序致能多個功率級電路11[1]~11[8]（亦即，讓每個功率級電路11依據對應的控制訊號PWM操作其內部的電晶體開關），以在輸出節點Nout上產生由轉換輸入電壓Vin而來的一輸出電壓Vout。又，一輸出電流Iout亦在輸出節點Nout上產生。具體而言，輸出電流Iout可為多個功率級電路11[1]~11[8]所產生的多個電流的總和。

於一些實務應用中，負載電路10可能因為一時的任務變動而需要較大的工作電流，亦即，電源供應電路100需要增加輸出電流Iout的量值。基於一些非理想因素，多個功率級電路11[1]~11[8]無法將輸出電流Iout立即增加至負載電路10所需要的工作電流量值。因此，電源供應電路100中電性耦接於輸出節點Nout的電容元件（圖中未示）將放電，以彌補輸出電流Iout的不足。又，前述電容元件放電則導致輸出電壓Vout發生下衝（undershoot）。

有鑑於此，於一些實施例中，控制電路13用以通過下衝抑制電路132的操作，來改善輸出電壓Vout的下衝現象。如第1圖所示，下衝抑制電路132電性耦接於輸出節點Nout及控制訊號產生電路130。下衝抑制電路132用以接收一參考電壓VDAC以及一臨界電壓Vth，並用以偵測輸出節點Nout上的輸出電壓Vout。於一些實施例中，下衝抑制電路132依據輸出電壓Vout的量值，執行對應的操作。

詳細而言，於一些實施例中，輸出電壓Vout因為負載電路10的變動而大幅降低（亦即，輸出電壓Vout發生下衝），且下衝抑制電路132偵測到輸出電壓Vout降低到小於參考電壓VDAC，並偵測到輸出電壓Vout與參考電壓VDAC之間的差異超過臨界電壓Vth。據此，下衝抑制電路132產生一下衝抑制脈衝USP至控制訊號產生電路130。藉由下衝抑制脈衝USP的觸發，控制訊號產生電路130通過多個控制訊號PWM同時致能多個功率級電路11[1]~11[8]。應當理解，控制訊號產生電路130並非在下衝抑制脈衝USP的輸出期間持續地同時致能多個功率級電路11[1]~11[8]。具體而言，控制訊號產生電路130可為每個控制訊號PWM預先設定相同的占空比（duty ratio），以在下衝抑制脈衝USP的輸出期間，依據前述預設的占空比，同時致能及禁能多個功率級電路11[1]~11[8]，此操作將於後述段落中搭配第5圖進一步說明。值得注意的是，藉由同時致能的多個功率級電路11[1]~11[8]，輸出電流Iout增加，且輸出電壓Vout往參考電壓VDAC靠近。

於一些實施例中，輸出電壓Vout通過同時致能的多個功率級電路11[1]~11[8]而增加，且下衝抑制電路132偵測到輸出電壓Vout上升達到參考電壓VDAC（亦即，輸出電壓Vout不小於參考電壓VDAC，此代表輸出電壓Vout的下衝現象獲得改善）。據此，下衝抑制電路132停止產生下衝抑制脈衝USP至控制訊號產生電路130。對應地，控制訊號產生電路130回復成通過多個控制訊號PWM[1]~PWM[8]依序致能多個功率級電路11[1]~11[8]。

由上述實施例的說明可知，當輸出電壓Vout發生下衝時，下衝抑制電路132將觸發控制訊號產生電路130同時致能多個功率級電路11[1]~11[8]，以改善輸出電壓Vout的下衝現象。

接著將依序搭配第2及3圖說明下衝抑制電路132的電路配置。請參閱第2圖，第2圖為依據本申請的一些實施例繪示的下衝抑制電路132的電路方塊圖。於一些實施例中，下衝抑制電路132包含一上升緣決定電路21、一下降緣決定電路23以及一脈衝產生電路25。如第2圖所示，上升緣決定電路21用以接收輸出電壓Vout、參考電壓VDAC及臨界電壓Vth，並用以輸出一時脈控制訊號CCS。下降緣決定電路23用以接收輸出電壓Vout及參考電壓VDAC，並用以輸出一重置訊號RSTS。此外，脈衝產生電路25電性耦接於上升緣決定電路21及下降緣決定電路23，用以接收時脈控制訊號CCS及重置訊號RSTS，並用以輸出一下衝抑制訊號USS至第1圖中的控制訊號產生電路130。

於一些實施例中，上升緣決定電路21用以偵測輸出電壓Vout與參考電壓VDAC之間的一差值電壓Vdiff。具體而言，差值電壓Vdiff為參考電壓VDAC減去輸出電壓Vout。上升緣決定電路21還用以依據差值電壓Vdiff與臨界電壓Vth的比較結果，控制時脈控制訊號CCS的電壓位準。下降緣決定電路23用以偵測輸出電壓Vout，並用以依據輸出電壓Vout與參考電壓VDAC的比較結果，控制重置訊號RSTS的電壓位準。脈衝產生電路25用以通過時脈控制訊號CCS的電壓位準及重置訊號RSTS的電壓位準，控制下衝抑制訊號USS的電壓位準，以產生下衝抑制脈衝USP。

請參閱第3圖，第3圖為依據本申請的一些實施例繪示的下衝抑制電路132的電路方塊圖。於一些實施例中，下衝抑制電路132包含一差值計算電路211、一比較電路213、一比較電路231以及一正反器電路251。差值計算電路211用以接收輸出電壓Vout及參考電壓VDAC，以根據輸出電壓Vout及參考電壓VDAC產生差值電壓Vdiff。比較電路213的一非反相輸入端電性耦接於差值計算電路211的一輸出端，以接收差值電壓Vdiff，而比較電路213的一反相輸入端用以接收臨界電壓Vth。比較電路231的一非反相輸入端用以接收輸出電壓Vout，而比較電路231的一反相輸入端用以接收參考電壓VDAC。正反器電路251包含一資料輸入端D、一重置端RST、一時脈輸入端（位於資料輸入端D與重置端RST之間）以及一資料輸出端Q。正反器電路251通過時脈輸入端電性耦接於比較電路213的一輸出端以接收時脈控制訊號CCS，通過重置端RST電性耦接於比較電路231的一輸出端以接收重置訊號RSTS，並通過資料輸出端Q電性耦接於第1圖中的控制訊號產生電路130以輸出下衝抑制訊號USS至控制訊號產生電路130。此外，正反器電路251的資料輸入端D用以接收具有一第一電壓位準VH的一致能訊號EN。

於一些實施例中，差值計算電路211用以根據參考電壓VDAC與輸出電壓Vout的差（即，參考電壓VDAC減去輸出電壓Vout的結果）來產生差值電壓Vdiff。比較電路213用以比較差值電壓Vdiff及臨界電壓Vth，以產生時脈控制訊號CCS。比較電路231用以比較輸出電壓Vout及參考電壓VDAC，以產生重置訊號RSTS。此外，正反器電路251用以依據時脈控制訊號CCS及重置訊號RSTS，控制下衝抑制訊號USS的電壓位準，以產生下衝抑制脈衝USP。

具體而言，於第3圖的實施例中，差值計算電路211可藉由減法器來實現，比較電路213及比較電路231可藉由比較器來實現，且正反器電路251可藉由D型正反器來實現。

由上述第2及3圖的說明可知，差值計算電路211及比較電路213可用來實現上升緣決定電路21，比較電路231可用來實現下降緣決定電路23，且正反器電路251可用來實現脈衝產生電路25。然而，本發明並不以此為限，亦即本發明不排除用其它方式來實現上升緣決定電路21、下降緣決定電路23及脈衝產生電路25。

接著搭配第2、3及4圖進一步說明下衝抑制電路132中各個電路的運作。請參閱第4圖，第4圖為依據本申請的一些實施例繪示的下衝抑制電路132的訊號時序圖。於一些實施例中，在一時間T1之前，由於負載電路10對於工作電流的需求突然增大，前述電容元件開始放電，從而使得輸出電流Iout開始增加且輸出電壓Vout開始下衝。

於一些實施例中，參考電壓VDAC依據輸出電流Iout的量值而定。具體而言，參考電壓VDAC的電壓位準可通過將輸出電流Iout代入下方公式(1)來計算出來，其中公式(1)中的VN為預設電壓值（例如：0.9伏特），而公式(1)中的Rload為負載電路10的等效電阻值（例如：1毫歐姆（mΩ））。 …(1)

由第4圖可知，在時間T1之前，輸出電壓Vout單位時間的下降量比參考電壓VDAC（在第4圖中以虛線表示）單位時間的下降量還大。因此，於一些實施例中，在時間T1，輸出電壓Vout降低到小於參考電壓VDAC，且兩者之間的差異（亦即，差值電壓Vdiff）大於臨界電壓Vth。據此，在時間T1，第3圖的比較電路213產生具有第一電壓位準VH的時脈控制訊號CCS。

於一些實施例中，如第3圖所示，由於正反器電路251的時脈輸入端接收到具有第一電壓位準VH的時脈控制訊號CCS，正反器電路251將資料輸入端D所接收到的資料經由資料輸出端Q輸出。換句話說，如第4圖所示，在時間T1，正反器電路251響應於具有第一電壓位準VH的時脈控制訊號CCS，切換下衝抑制訊號USS的電壓位準至致能訊號EN的第一電壓位準VH，以產生下衝抑制脈衝USP。

在時間T1之後，如第1圖實施例的說明，控制訊號產生電路130經由下衝抑制脈衝USP觸發，通過多個控制訊號PWM[1]~PWM[8]同時致能多個功率級電路11[1]~11[8]，以增加輸出電流Iout及輸出電壓Vout。由第4圖可知，藉由同時致能的多個功率級電路11[1]~11[8]，輸出電壓Vout單位時間的下降量減少。又，從前述公式(1)可知，由於公式(1)中的VN及Rload實質上為固定值，參考電壓VDAC的電壓位準隨著輸出電流Iout的量值增加而降低，其結果如第4圖所示。因此，輸出電壓Vout將慢慢往參考電壓VDAC靠近。

於一些實施例中，如第4圖所示，在一時間T2，參考電壓VDAC減去輸出電壓Vout所產生的差值電壓Vdiff不大於臨界電壓Vth。據此，在時間T2，第3圖的比較電路213產生具有一第二電壓位準VL的時脈控制訊號CCS。具體而言，第二電壓位準VL不同於第一電壓位準VH。舉例來說，第一電壓位準VH大於第二電壓位準VL。

於一些實施例中，如第3圖所示，由於正反器電路251的時脈輸入端接收到具有第二電壓位準VL的時脈控制訊號CCS，正反器電路251將維持資料輸出端Q的輸出狀態。換句話說，如第4圖所示，在時間T2，正反器電路251響應於具有第二電壓位準VL的時脈控制訊號CCS，將下衝抑制訊號USS的電壓位準維持在第一電壓位準VH，以產生下衝抑制脈衝USP。據此，控制訊號產生電路130繼續通過多個控制訊號PWM[1]~PWM[8]同時致能多個功率級電路11[1]~11[8]，以讓輸出電壓Vout繼續往參考電壓VDAC靠近。

於一些實施例中，如第4圖所示，在一時間T3，輸出電壓Vout上升達到參考電壓VDAC（亦即，輸出電壓Vout不小於參考電壓VDAC）。據此，在時間T3，第3圖的比較電路231產生具有第一電壓位準VH的重置訊號RSTS。

於一些實施例中，如第3圖所示，由於正反器電路251的重置端RST接收到具有第一電壓位準VH的重置訊號RSTS，正反器電路251將強迫資料輸出端Q進入一重置狀態。具體而言，如第4圖所示，在時間T3，正反器電路251響應於具有第一電壓位準VH的重置訊號RSTS，將下衝抑制訊號USS的電壓位準從第一電壓位準VH切換至第二電壓位準VL，以停止產生下衝抑制脈衝USP。據此，控制訊號產生電路130回復成通過多個控制訊號PWM[1]~PWM[8]依序致能多個功率級電路11[1]~11[8]。

由上述實施例的說明可知，上升緣決定電路21用以在差值電壓Vdiff大於臨界電壓Vth的情況下，控制時脈控制訊號CCS具有第一電壓位準VH。下降緣決定電路23用以在輸出電壓Vout不小於參考電壓VDAC的情況下，控制重置訊號RSTS具有第一電壓位準VH。脈衝產生電路25用以響應於具有第一電壓位準VH的時脈控制訊號CCS先將下衝抑制訊號USS從第二電壓位準VL切換至第一電壓位準VH，並響應於具有第一電壓位準VH的重置訊號RSTS再次將下衝抑制訊號USS從第一電壓位準VH切換至第二電壓位準VL，以產生下衝抑制脈衝USP。

也就是說，在偵測到輸出電壓Vout下衝（亦即，偵測到參考電壓VDAC及輸出電壓Vout之間的差值電壓Vdiff大於臨界電壓Vth）的情況下，下衝抑制電路132可產生下衝抑制脈衝USP來觸發控制訊號產生電路130同時致能多個功率級電路11[1]~11[8]，直到偵測到輸出電壓Vout達到或追隨到參考電壓VDAC。如此一來，輸出電壓Vout的下衝現象可得到改善。

進一步說明，如第4圖所示，下衝抑制脈衝USP的一輸出期間P1介於時脈控制訊號CCS從第二電壓位準VL切換至第一電壓位準VH的時間T1以及重置訊號RSTS從第二電壓位準VL切換至第一電壓位準VH的時間T3之間。

應當理解，上升緣決定電路21還用以在差值電壓Vdiff不大於臨界電壓Vth的情況下（例如：時間T1之前或時間T2之後），控制時脈控制訊號CCS具有第二電壓位準VL。此外，下降緣決定電路23還用以在輸出電壓Vout小於參考電壓VDAC的情況下（例如：時間T1至時間T3之間），控制重置訊號RSTS具有第二電壓位準VL。

於上述實施例中，如第4圖所示，參考電壓VDAC會依據輸出電流Iout的量值改變。例如，輸出電流Iout的量值愈大，則參考電壓VDAC愈小。然而，本發明並不限於此。舉例來說，於一些實施例中，參考電壓VDAC具有固定的電壓位準。

請參閱第5圖，第5圖為依據本申請的一些實施例繪示的下衝抑制訊號USS及多個控制訊號PWM[1]~PWM[8]的時序圖。如第1圖實施例的說明，多個控制訊號PWM[1]~PWM[8]分別用以控制多個功率級電路11[1]~11[8]的操作。於一些實施例中，在下衝抑制脈衝USP產生之前，控制訊號產生電路130已經通過控制訊號PWM[1]的一致能脈衝P[1]及控制訊號PWM[2]的一致能脈衝P[2]依序致能過功率級電路11[1]及功率級電路11[2]，但還未致能過剩餘的功率級電路11[3]~11[8]。也就是說，在下衝抑制脈衝USP剛產生時，功率級電路11[1]已經進入禁能狀態（亦即，未接收致能脈衝P[1]）一段時間，但功率級電路11[2]才進入禁能狀態（亦即，未接收致能脈衝P[2]）不久。

於一些實施例中，如第5圖所示，在下衝抑制脈衝USP的輸出期間，控制訊號產生電路130依據前述預設的占空比調整多個控制訊號PWM[1]~PWM[8]的電壓位準，使得多個控制訊號PWM[1]~PWM[8]同時都產生至少一個補充脈衝P’。如此一來，多個功率級電路11[1]~11[8]將同時交替地致能與禁能，以增加輸出電流Iout並改善輸出電壓Vout的下衝現象。此外，在下衝抑制脈衝USP停止產生之後，控制訊號產生電路130便回復成依序致能多個功率級電路11[1]~11[8]。於一些實施例中，第5圖的下衝抑制脈衝USP的上升緣與下降緣可以不重疊於致能脈衝與補充脈衝，或可以分別對齊補充脈衝的上升緣與下降緣。

請參閱第6圖，第6圖為依據本申請的一些實施例繪示的下衝抑制訊號USS及多個控制訊號PWM[1]~PWM[8]的時序圖。於一些實施例中，在下衝抑制脈衝USP剛產生時，控制訊號產生電路130正通過控制訊號PWM[1]的致能脈衝P[1]及控制訊號PWM[2]的致能脈衝P[2]依序致能功率級電路11[1]及功率級電路11[2]，但還未致能過剩餘的功率級電路11[3]~11[8]。

於一些實施例中，如第6圖所示，在下衝抑制脈衝USP的輸出初期，控制訊號產生電路130依據前述預設的占空比維持致能脈衝P[1]~P[2]，並依據前述預設的占空比調整一部分控制訊號PWM[3]~PWM[8]的電壓位準，使得部分控制訊號PWM[3]~PWM[8]同時都產生補充脈衝P’。在下衝抑制脈衝USP剩餘的輸出期間，控制訊號產生電路130會基於致能脈衝P[1]~P[2]及補充脈衝P’[3]~P’[8]之間的時序關係，依據前述預設的占空比調整多個控制訊號PWM[1]~PWM[8]的電壓位準，使得多個控制訊號PWM[1]~PWM[8]都產生至少一個補充脈衝P’。如此一來，多個功率級電路11[3]~11[8]將同時交替地致能與禁能，功率級電路11[2]在時序上稍微領先多個功率級電路11[3]~11[8]的情況下，也會交替地致能與禁能，且功率級電路11[1]在時序上稍微領先功率級電路11[2]的情況下，也會交替地致能與禁能，此將增大輸出電流Iout並改善輸出電壓Vout的下衝現象。此外，如第5圖實施例的說明，在下衝抑制脈衝USP停止產生之後，控制訊號產生電路130便回復成依序致能多個功率級電路11[1]~11[8]，而非同時致能多個功率級電路11[1]~11[8]。於一些實施例中，第6圖的下衝抑制脈衝USP的上升緣與下降緣可以分別重疊於致能脈衝與補充脈衝。

請參閱第7圖，第7圖為依據本申請的一些實施例繪示的下衝抑制訊號USS及多個控制訊號PWM[1]~PWM[8]的時序圖。第7圖的實施例類似於第6圖的實施例。第7圖實施例與第6圖實施例之間的差異在於，控制訊號產生電路130在下衝抑制脈衝USP的輸出初期，延長了致能脈衝P[1]~P[2]及補充脈衝P’[3]~P’[8]的輸出期間，以增加功率級電路11在下衝抑制脈衝USP的輸出期間被致能的比例。具體而言，致能脈衝P[1]的輸出期間延長了一期間TE，致能脈衝P[2]的輸出期間延長了一期間TE’ ，且補充脈衝P’[3]~P’[8]的輸出期間延長了一期間TE’’，其中期間TE、期間TE’及期間TE’’的長度可為不同。於一些實施例中，第7圖的下衝抑制脈衝USP的上升緣與下降緣可以分別重疊於致能脈衝與補充脈衝。第7圖實施例的其餘說明與第6圖實施例的說明類似，故不在此贅述。

於上述實施例中，控制訊號產生電路130依據下衝抑制脈衝USP通過多個控制訊號PWM[1]~PWM[8]同時致能多個功率級電路11[1]~11[8]，但本申請並不以此為限。舉例來說，於一些實施例中，控制訊號產生電路130可同時致能多個功率級電路11[1]~11[8]的一部分。由此可知，控制訊號產生電路130依據下衝抑制脈衝USP，可同時致能全部或部分功率級電路11。此外，於一些實施例中，控制訊號產生電路130依據下衝抑制脈衝USP，可通過調整多個控制訊號PWM的電壓位準以同時產生多個補充脈衝P’，但不需要將同時產生的多個補充脈衝P’全部輸出。也就是說，同時產生的多個補充脈衝P’可部分被輸出，且部分不被輸出。

由上述本申請的實施方式可知，藉由偵測參考電壓VDAC及輸出電壓Vout之間的差值電壓Vdiff是否大於臨界電壓Vth來決定下衝抑制脈衝USP的上升緣，並藉由下衝抑制電路132偵測輸出電壓Vout是否不小於參考電壓VDAC來決定下衝抑制脈衝USP的下降緣，本申請的下衝抑制電路132可依據輸出電壓Vout的電壓位準，自動地控制下衝抑制脈衝USP的輸出期間P1。因此，相較於需針對不同標的設定不同參數並經由反覆測試來調整參數，才能對負載暫態做出合適反應的一些相關技術，採用本申請下衝抑制電路132的電源供應電路100可具有自動最佳化負載暫態反應能力等優勢。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，所屬技術領域具有通常知識者在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:負載電路 11:功率級電路 13:控制電路 21:上升緣決定電路 23:下降緣決定電路 25:脈衝產生電路 100:電源供應電路 130:控制訊號產生電路 132:下衝抑制電路 211:差值計算電路 213,231:比較電路 251:正反器電路 CCS:時脈控制訊號 D:資料輸入端 EN:致能訊號 Iout:輸出電流 Nout:輸出節點 P1:輸出期間 P:致能脈衝 P’:補充脈衝 PWM:控制訊號 Q:資料輸出端 RST:重置端 RSTS:重置訊號 T1,T2,T3:時間 TE,TE’,TE’’:期間 USP:下衝抑制脈衝 USS:下衝抑制訊號 VDAC:參考電壓 VH:第一電壓位準 VL:第二電壓位準 Vdiff:差值電壓 Vin:輸入電壓 Vout:輸出電壓 Vth:臨界電壓

第1圖為依據本申請的一些實施例繪示的一種電源供應電路的電路方塊圖。 第2圖為依據本申請的一些實施例繪示的一種下衝抑制電路的電路方塊圖。 第3圖為依據本申請的一些實施例繪示的一種下衝抑制電路的電路示意圖。 第4圖為依據本申請的一些實施例繪示的一種下衝抑制電路的訊號時序圖。 第5圖為依據本申請的一些實施例繪示的一種下衝抑制訊號及控制訊號的訊號時序圖。 第6圖為依據本申請的一些實施例繪示的一種下衝抑制訊號及控制訊號的訊號時序圖。 第7圖為依據本申請的一些實施例繪示的一種下衝抑制訊號及控制訊號的訊號時序圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

21:上升緣決定電路

23:下降緣決定電路

25:脈衝產生電路

132:下衝抑制電路

CCS:時脈控制訊號

RSTS:重置訊號

USP:下衝抑制脈衝

USS:下衝抑制訊號

VDAC:參考電壓

Vdiff:差值電壓

Vout:輸出電壓

Vth:臨界電壓

Claims (10)

1. 一種下衝抑制電路，適用於至少一功率級電路的一控制電路，其中該控制電路用以控制該至少一功率級電路而在與該至少一功率級電路電性耦接的一輸出節點產生一輸出電壓，且該下衝抑制電路包含： 一上升緣決定電路，用以輸出一時脈控制訊號，用以偵測該輸出電壓與一參考電壓之間的一差值電壓，並用以在該差值電壓大於一臨界電壓的情況下，控制該時脈控制訊號具有一第一電壓位準； 一下降緣決定電路，用以輸出一重置訊號，用以偵測該輸出電壓，並用以在該輸出電壓不小於該參考電壓的情況下，控制該重置訊號具有該第一電壓位準；以及 一脈衝產生電路，電性耦接於該上升緣決定電路及該下降緣決定電路，用以接收該時脈控制訊號及該重置訊號，並用以依據具有該第一電壓位準的該時脈控制訊號及具有該第一電壓位準的該重置訊號，產生一下衝抑制脈衝，使得該輸出電壓往該參考電壓靠近。
2. 如請求項1所述之下衝抑制電路，其中該上升緣決定電路包含： 一差值計算電路，用以接收該輸出電壓及該參考電壓，並用以根據該參考電壓與該輸出電壓來產生該差值電壓；以及 一比較電路，電性耦接於該差值計算電路，用以接收並比較該差值電壓及該臨界電壓，以產生具有該第一電壓位準或不同於該第一電壓位準的一第二電壓位準的該時脈控制訊號。
3. 如請求項1所述之下衝抑制電路，其中該下降緣決定電路包含： 一比較電路，用以接收並比較該輸出電壓及該參考電壓，以產生具有該第一電壓位準或不同於該第一電壓位準的一第二電壓位準的該重置訊號。
4. 如請求項1所述之下衝抑制電路，其中該脈衝產生電路包含： 一正反器電路，包含一資料輸入端、一時脈輸入端、一重置端以及一資料輸出端，其中該資料輸入端用以接收具有該第一電壓位準的一致能訊號，該時脈輸入端用以接收該時脈控制訊號，該重置端用以接收該重置訊號，且該資料輸出端用以輸出一下衝抑制訊號； 其中該正反器電路響應於具有該第一電壓位準的該時脈控制訊號先切換該下衝抑制訊號的電壓位準至該致能訊號的該第一電壓位準，響應於具有不同於該第一電壓位準的一第二電壓位準的該時脈控制訊號將該下衝抑制訊號的電壓位準維持在該第一電壓位準，並響應於具有該第一電壓位準的該重置訊號重置該下衝抑制訊號的電壓位準至該第二電壓位準，以產生該下衝抑制脈衝。
5. 如請求項1所述之下衝抑制電路，其中該控制電路還用以控制該至少一功率級電路而在該輸出端產生一輸出電流，且該參考電壓的電壓位準隨著該輸出電流的量值增加而降低； 其中該控制電路還用以在該下衝抑制脈衝的輸出期間，同時致能該至少一功率級電路以增加該輸出電流，使得該輸出電壓往該參考電壓靠近。
6. 一種電源供應電路，包含： 一控制訊號產生電路，用以輸出複數個控制訊號； 複數個功率級電路，電性耦接於該控制訊號產生電路以及該電源供應電路的一輸出節點，並用以接收該些控制訊號，其中該控制訊號產生電路用以通過該些控制訊號依序致能該些功率級電路，使得一輸出電壓在該輸出節點產生；以及 一下衝抑制電路，電性耦接於該輸出節點及該控制訊號產生電路，用以偵測該輸出電壓，並用以接收一參考電壓以及一臨界電壓； 其中該下衝抑制電路響應於偵測到該輸出電壓小於該參考電壓以及該輸出電壓與該參考電壓之間的一差異超過該臨界電壓，產生一下衝抑制脈衝至該控制訊號產生電路，使得該輸出電壓往該參考電壓靠近； 其中當該下衝抑制電路響應於偵測到不小於該參考電壓的該輸出電壓時，停止產生該下衝抑制脈衝至該控制訊號產生電路。
7. 如請求項6所述之電源供應電路，其中該下衝抑制電路包含： 一差值計算電路，用以接收該輸出電壓及該參考電壓，並用以根據該參考電壓與該輸出電壓的差來產生一差值電壓； 一第一比較電路，電性耦接於該差值計算電路，用以接收並比較該差值電壓及該臨界電壓，以產生一時脈控制訊號； 一第二比較電路，用以接收並比較該輸出電壓及該參考電壓，以產生一重置訊號；以及 一正反器電路，包含一資料輸入端、一時脈輸入端、一重置端以及一資料輸出端，其中該資料輸入端用以接收具有一第一電壓位準的一致能訊號，該時脈輸入端用以接收該時脈控制訊號，該重置端用以接收該重置訊號，且該資料輸出端用以輸出一下衝抑制訊號。
8. 如請求項7所述之電源供應電路，其中當該差值電壓大於該臨界電壓時，該第一比較電路產生具有該第一電壓位準的該時脈控制訊號，且該正反器電路響應於具有該第一電壓位準的該時脈控制訊號，切換該下衝抑制訊號的電壓位準至該致能訊號的該第一電壓位準，以產生該下衝抑制脈衝。
9. 如請求項7所述之電源供應電路，其中當該差值電壓不大於該臨界電壓時，該第一比較電路產生具有不同於該第一電壓位準的一第二電壓位準的該時脈控制訊號，且該正反器電路響應於具有該第二電壓位準的該時脈控制訊號，將該下衝抑制訊號的電壓位準維持在該第一電壓位準，以產生該下衝抑制脈衝。
10. 如請求項7所述之電源供應電路，其中當該輸出電壓不小於該參考電壓時，該第二比較電路產生具有該第一電壓位準的該重置訊號，且該正反器電路響應於具有該第一電壓位準的該重置訊號，將該下衝抑制訊號從該第一電壓位準切換至不同於該第一電壓位準的一第二電壓位準，以停止產生該下衝抑制脈衝。

Images