TWI844018B - 半導體裝置之製造方法 - Google Patents

Abstract

實施方式提供一種減少因切割引起之不良之半導體裝置。

實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍第1元件區域；第1絕緣體區域，其設置於第1元件區域及第1周邊區域，且於第1周邊區域包含第1凹部；第1金屬層，其設置於第1元件區域；環形第1導電體，其設置於第1周邊區域之第1絕緣體區域中，且包圍第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍第2元件區域；第2絕緣體區域，其設置於第2元件區域及第2周邊區域，於第2周邊區域包含與第1凹部對向之第2凹部，且與第1絕緣體區域相接；第2金屬層，其設置於第2元件區域，且與第1金屬層相接；及環形第2導電體，其設置於第2周邊區域之第2絕緣體區域中，且包圍第2元件區域。

Description

半導體裝置之製造方法

本發明之實施方式係關於一種半導體裝置。

貼合技術係藉由使分別形成有積體電路之兩塊晶圓貼合，而實現高功能或高積體之半導體器件。例如，將形成有記憶胞陣列之半導體晶圓與形成有控制記憶胞陣列之控制電路之半導體晶圓貼合，然後施加熱處理進行接合，皆有利用切割將上述接合之半導體晶圓分割成複數個晶片，可實現高功能或高積體之半導體記憶體。

本發明提供一種減少因切割引起之不良之半導體裝置。

實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍上述第1元件區域；第1絕緣體區域，其設置於上述第1元件區域及上述第1周邊區域，且於上述第1周邊區域包含第1凹部；第1金屬層，其設置於上述第1元件區域；及環形第1導電體，其設置於上述第1周邊區域之上述第1絕緣體區域中，且包圍上述第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍上述第2元件區域；第2絕緣體區域，其設置於上述第2元件區域及上述第2周邊區域，於上述第2周邊區域包含與上述第1凹部對向之第2凹部，且與上述第1絕緣體區域相接；第2金屬層，其設置於上述第2元件區域，且與上述第1金屬層相接；及環形第2導電體，其設置於上述第2周邊區域之上述第2絕緣體區域中，且包圍上述第2元件區域。

以下，參照附圖來說明本發明之實施方式。另外，以下說明中，對相同或相似之構件等標註相同符號，關於已經說明之構件等將適當地省略其說明。

此外，本說明書中，有為了方便起見而使用“上”或“下”等術語之情況。“上”或“下”例如係表示附圖內之相對位置關係之術語。“上”或“下”等術語並不一定是規定相對於重力之位置關係之術語。

構成本說明書中之半導體裝置之構件之化學組成之定性分析及定量分析例如可藉由二次離子質譜法(Secondary Ion Mass Spectrometry：SIMS)、能量分散X光光譜法(Energy Dispersive X-ray Spectroscopy：EDX)進行。此外，測定構成半導體裝置之構件之厚度、構件間之距離等時，例如可使用穿透式電子顯微鏡(Transmission Electron Microscope：TEM)或掃描式電子顯微鏡(Scanning Electron Microscope：SEM)。

(第1實施方式)  第1實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍第1元件區域；第1絕緣體區域，其設置於第1元件區域及第1周邊區域，且於第1周邊區域包含第1凹部；第1金屬層，其設置於第1元件區域；及環形第1導電體，其設置於第1周邊區域之第1絕緣體區域中，且包圍第1元件區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍第2元件區域；第2絕緣體區域，其設置於第2元件區域及第2周邊區域，於第2周邊區域包含與第1凹部對向之第2凹部，且與第1絕緣體區域相接；第2金屬層，其設置於第2元件區域，且與第1金屬層相接；及環形第1導電體，其設置於第2周邊區域之第2絕緣體區域中，且包圍第2元件區域。

第1實施方式之半導體裝置係快閃記憶體100。快閃記憶體100係將記憶胞三維配置而成之三維NAND快閃記憶體。

圖1係第1實施方式之半導體裝置之示意性剖視圖。

第1實施方式之快閃記憶體100包含控制晶片101及記憶體晶片102。控制晶片101係第1基板之一例。記憶體晶片102係第2基板之一例。

控制晶片101與記憶體晶片102藉由貼合面S(sticking interface)而接合。

控制晶片101包含第1元件區域101a、第1周邊區域101b、第1半導體層10、第1層間區域11、第1凹部12、複數個第1金屬墊13、第1外側邊緣密封構造14(first outer edge sealing structure)、第1內側邊緣密封構造15(first inner edge sealing structure)、控制電路16、及第1防擴散層17。

第1層間區域11係第1絕緣體區域之一例。第1金屬墊13係第1金屬層之一例。第1外側邊緣密封構造14係第1導電體之一例。第1內側邊緣密封構造15係第3導電體之一例。第1防擴散層17係第1絕緣層之一例。

記憶體晶片102包含第2元件區域102a、第2周邊區域102b、第2半導體層20、第2層間區域21、第2凹部22、複數個第2金屬墊23、第2外側邊緣密封構造24、第2內側邊緣密封構造25、記憶胞陣列26、及第2防擴散層27。

第2層間區域21係第2絕緣體區域之一例。第2金屬墊23係第2金屬層之一例。第2外側邊緣密封構造24係第2導電體之一例。

快閃記憶體100具有空腔30(cavity)。

圖2、圖3、圖4、圖5係表示第1實施方式之半導體裝置之製造方法之示意性剖視圖。

首先，製造具有複數個控制晶片101之第1晶圓W1(圖2)。於第1晶圓W1之表面形成第1凹部12。

然後，製造具有複數個記憶體晶片102之第2晶圓W2(圖3)。於第2晶圓W2之表面形成第2凹部22。

其次，藉由機械壓力將第1晶圓W1與第2晶圓W2貼合(圖4、圖5)。第1晶圓W1與第2晶圓W2以第1凹部12與第2凹部22重疊之方式貼合。其次，對第1晶圓W1及第2晶圓W2進行退火。退火溫度例如為400℃。藉由退火，第1晶圓W1與第2晶圓W2接合。

將第1晶圓W1與第2晶圓W2接合後，例如利用刀片切割來切割晶圓。藉由切割晶圓，製造複數個圖1所示之接合了控制晶片101與記憶體晶片102之快閃記憶體100之晶片。

圖6係第1實施方式之控制晶片101之示意性俯視圖。圖6表示從貼合面S觀察之控制晶片101之圖案佈局。

控制晶片101具有第1元件區域101a及第1周邊區域101b。第1周邊區域101b包圍第1元件區域101a。

圖7係第1實施方式之記憶體晶片102之示意性俯視圖。圖7表示從貼合面S觀察之記憶體晶片102之圖案佈局。

記憶體晶片102具有第2元件區域102a及第2周邊區域102b。第2周邊區域102b包圍第2元件區域102a。

控制晶片101具有控制記憶體晶片102之功能。

於控制晶片101之第1元件區域101a設置有控制電路16。控制電路16包含複數個電晶體等半導體元件、及將半導體元件之間電性連接之多層配線層。

控制晶片101之垂直於貼合面S之方向上之厚度(圖1中之t1)例如為1 μm以上5 μm以下。

於第1周邊區域101b，並未設置構成控制電路16之半導體元件。

第1半導體層10例如為單晶矽。

第1層間區域11設置於第1半導體層10之記憶體晶片102側。第1層間區域11設置於第1元件區域101a及第1周邊區域101b。第1半導體層10與記憶體晶片102之間夾著第1層間區域11。

第1層間區域11具有確保控制電路16之複數個電晶體等半導體元件、及多層配線層之電性絕緣之功能。第1層間區域11例如包含氧化矽。

第1凹部12設置於第1周邊區域101b。第1凹部12設置於第1層間區域11之記憶體晶片102側。第1凹部12係形成於第1層間區域11之表面之槽。第1凹部12係第1層間區域11之一部分。

如圖6所示，第1凹部12包圍第1元件區域101a。第1凹部12呈包圍第1元件區域101a之環形。

第1金屬墊13設置於第1元件區域101a。第1金屬墊13設置於第1層間區域11之記憶體晶片102側。第1金屬墊13設置於第1層間區域11中。第1金屬墊13電性連接於控制電路16。

第1金屬墊13與第2金屬墊23相接。第1金屬墊13具有使控制晶片101與記憶體晶片102電性連接之功能。

第1金屬墊13例如包含銅(Cu)。第1金屬墊13例如為銅(Cu)。

第1外側邊緣密封構造14設置於第1周邊區域101b。第1外側邊緣密封構造14設置於第1層間區域11中。第1層間區域11存在於第1外側邊緣密封構造14與貼合面S之間。第1外側邊緣密封構造14與第1半導體層10相接。第1外側邊緣密封構造14之與第1半導體層10相接之部分亦可為矽化物。

第1外側邊緣密封構造14為導電體。第1外側邊緣密封構造14例如為金屬。第1外側邊緣密封構造14例如由與控制電路16之多層配線層中使用之接觸插塞、配線相同之材料同時形成。

如圖6所示，第1外側邊緣密封構造14包圍第1元件區域101a。第1外側邊緣密封構造14呈包圍第1元件區域101a之環形。

第1外側邊緣密封構造14具有如下功能：切割晶圓而製造快閃記憶體100時，阻止裂紋從第1周邊區域101b之端部向第1元件區域101a延伸。

第1內側邊緣密封構造15設置於第1周邊區域101b。第1內側邊緣密封構造15設置於第1層間區域11中。第1層間區域11存在於第1內側邊緣密封構造15與貼合面S之間。第1內側邊緣密封構造15與第1半導體層10相接。第1內側邊緣密封構造15之與第1半導體層10相接之部分亦可為矽化物。

第1內側邊緣密封構造15為導電體。第1內側邊緣密封構造15例如為金屬。第1內側邊緣密封構造15例如由與控制電路16之多層配線層中使用之接觸插塞、配線相同之材料同時形成。

如圖6所示，第1內側邊緣密封構造15包圍第1元件區域101a。第1內側邊緣密封構造15呈包圍第1元件區域101a之環形。第1內側邊緣密封構造15比第1外側邊緣密封構造14更靠近第1元件區域101a。第1內側邊緣密封構造15被第1外側邊緣密封構造14包圍。

第1內側邊緣密封構造15具有如下功能：切割晶圓而製造快閃記憶體100時，阻止裂紋從第1周邊區域101b之端部向第1元件區域101a延伸。

第1防擴散層17設置於第1層間區域11中。第1防擴散層17設置於貼合面S、與第1外側邊緣密封構造14及第1內側邊緣密封構造15之間。

第1防擴散層17具有防止多層配線層中使用之金屬、尤其是銅(Cu)擴散之功能。此外，第1防擴散層17具有防止第1層間區域11吸濕之功能。

第1防擴散層17例如包含矽(Si)及氮(N)。第1防擴散層17例如包含氮化矽、添加氮之碳化矽。

於記憶體晶片102之第2元件區域102a設置有記憶胞陣列26。於記憶胞陣列26中，三維積層地配置有複數個記憶胞。藉由將複數個記憶胞三維配置，可實現大容量之快閃記憶體100。

記憶體晶片102之垂直於貼合面S之方向上之厚度(圖1中之t2)例如為5 μm以上20 μm以下。

於第2周邊區域102b並未設置記憶胞陣列26。

第2半導體層20例如為單晶矽。

第2層間區域21設置於第2半導體層20之控制晶片101側。第2層間區域21設置於第2元件區域102a及第2周邊區域102b。第2層間區域21與第1層間區域11相接。第2半導體層20與控制晶片101之間夾著第2層間區域21。

第2層間區域21具有確保記憶胞陣列26之電性絕緣之功能。第2層間區域21例如包含氧化矽。

第2凹部22設置於第2周邊區域102b。第2凹部22設置於第2層間區域21之控制晶片101側。第2凹部22係形成於第2層間區域21之表面之槽。第2凹部22係第2層間區域21之一部分。

如圖7所示，第2凹部22包圍第2元件區域102a。第2凹部22呈包圍第2元件區域102a之環形。

第2凹部22與第1凹部12對向。藉由使第1凹部12與第2凹部22重疊而形成空腔30。

由第1凹部12與第2凹部22包圍之區域內包含氣體。由第1凹部12與第2凹部22包圍之區域內並不存在固體。空腔30中包含氣體。

空腔30設置於快閃記憶體100之周邊區域。快閃記憶體100之周邊區域包括第1周邊區域101b及第2周邊區域102b。空腔30包圍快閃記憶體100之元件區域。快閃記憶體100之元件區域包括第1元件區域101a及第2元件區域102a。空腔30呈包圍快閃記憶體100之元件區域之環形。

第2金屬墊23設置於第2元件區域102a。第2金屬墊23設置於第2層間區域21之控制晶片101側。第2金屬墊23設置於第2層間區域21中。第2金屬墊23電性連接於記憶胞陣列26。

第2金屬墊23與第1金屬墊13相接。第2金屬墊23具有使記憶體晶片102與控制晶片101電性連接之功能。

第2金屬墊23例如包含銅(Cu)。第2金屬墊23例如為銅(Cu)。

第2外側邊緣密封構造24設置於第2周邊區域102b。第2外側邊緣密封構造24設置於第2層間區域21中。第2層間區域21存在於第2外側邊緣密封構造24與貼合面S之間。第2外側邊緣密封構造24與第2半導體層20相接。

第2外側邊緣密封構造24為導電體。第2外側邊緣密封構造24例如由與記憶胞陣列26及記憶胞陣列26之上之多層配線層中使用之接觸插塞、配線相同之材料同時形成。

如圖7所示，第2外側邊緣密封構造24包圍第2元件區域102a。第2外側邊緣密封構造24為包圍第2元件區域102a之環形。

切割晶圓而製造快閃記憶體100時，第2外側邊緣密封構造24具有阻止裂紋從第2周邊區域102b之端部向第2元件區域102a延伸的功能。

第2內側邊緣密封構造25設置於第2周邊區域102b。第2內側邊緣密封構造25設置於第2層間區域21中。第2層間區域21存在於第2內側邊緣密封構造25與貼合面S之間。第2內側邊緣密封構造25與第2半導體層20相接。

第2內側邊緣密封構造25為導電體。第2內側邊緣密封構造25例如由與記憶胞陣列26及記憶胞陣列26之上的多層配線層中使用之接觸插塞、配線相同之材料同時形成。

如圖7所示，第2內側邊緣密封構造25包圍第2元件區域102a。第2內側邊緣密封構造25為包圍第2元件區域102a之環形。第2內側邊緣密封構造25比第2外側邊緣密封構造24更靠近第2元件區域102a。第2內側邊緣密封構造25被第2外側邊緣密封構造24包圍。

切割晶圓而製造快閃記憶體100時，第2內側邊緣密封構造25具有阻止裂紋從第2周邊區域102b之端部向第2元件區域102a延伸的功能。

第2防擴散層27設置於第2層間區域21中。第2防擴散層27設置於貼合面S與第2外側邊緣密封構造24及第2內側邊緣密封構造25之間。

第2防擴散層27具有防止多層配線層中使用之金屬、尤其是銅(Cu)擴散之功能。此外，第2防擴散層27具有防止第2層間區域21吸濕之功能。

第2防擴散層27例如包含矽(Si)及氮(N)。第2防擴散層27例如包含氮化矽、添加氮之碳化矽。

圖8係第1實施方式之半導體裝置之放大示意性剖視圖。圖8係由第1凹部12及第2凹部22形成之空腔30附近之放大示意性剖視圖。圖8中，圖之右側為第1元件區域101a側。

第1凹部12設置於第1外側邊緣密封構造14與第1內側邊緣密封構造15之間。從貼合面S到第1凹部12之底面之距離(圖8中之d1)大於從貼合面S到第1外側邊緣密封構造14及第1內側邊緣密封構造15之距離(圖8中之d2)。換句話說，第1凹部12之以貼合面S為基準之深度，大於以貼合面S為基準之第1外側邊緣密封構造14及第1內側邊緣密封構造15之深度。第1凹部12貫穿第1防擴散層17。

第1凹部12之寬度(圖8中之w1)例如為0.5 μm以上10 μm以下。第1凹部12之縱橫比(d1/w1)例如為3以上。

第2凹部22設置於第2外側邊緣密封構造24與第2內側邊緣密封構造25之間。從貼合面S到第2凹部22之底面之距離(圖8中之d3)，大於從貼合面S到第2外側邊緣密封構造24及第2內側邊緣密封構造25之距離(圖8中之d4)。換句話說，第2凹部22之以貼合面S為基準之深度大於以貼合面S為基準之第2外側邊緣密封構造24及第2內側邊緣密封構造25之深度。第2凹部22貫穿第2防擴散層27。

第2凹部22之寬度(圖8中之w2)例如為0.5 μm以上10 μm以下。第2凹部22之縱橫比(d3/w2)例如為3以上。

空腔30由第1凹部12及第2凹部22形成。空腔30之一個端部相較第1外側邊緣密封構造14及第1內側邊緣密封構造15更靠近第1半導體層10側。此外，空腔30之另一端部相較第2外側邊緣密封構造24及第2內側邊緣密封構造25更靠近第2半導體層20側。

接下來，說明第1實施方式之半導體裝置之作用及效果。

圖9係第1比較例之半導體裝置之示意性剖視圖。第1比較例之半導體裝置係快閃記憶體800。

第1比較例之快閃記憶體800並未設置空腔30，該點不同於第1實施方式之快閃記憶體100。此外，第1外側邊緣密封構造14與第2外側邊緣密封構造24相接，第1內側邊緣密封構造15與第2內側邊緣密封構造25相接，該點不同於第1實施方式之快閃記憶體100。快閃記憶體800中，第1外側邊緣密封構造14、及第1內側邊緣密封構造15具備第1金屬墊13，第2外側邊緣密封構造24、及第2內側邊緣密封構造25具備第2金屬墊23，該點不同於第1實施方式之快閃記憶體100。

於製造具有複數個控制晶片101之第1晶圓W1時，第1金屬墊13可藉由以化學機械拋光(CMP法，Chemical Mechanical Polishing法)使沈積之金屬膜平坦化而形成。於第1比較例中，第1外側邊緣密封構造14之最上部之第1金屬墊13、及第1內側邊緣密封構造15之最上部之第1金屬墊13必須在第1周邊區域101b形成為環形。

受到在第1周邊區域101b中環形殘留之第1金屬墊13之影響，於進行CMP時，第1晶圓W1之表面平坦性變差。由於相同之理由，具有複數個記憶體晶片102之第2晶圓W2之表面平坦性亦變差。因此，於將第1晶圓W1與第2晶圓W2貼合時，第1晶圓W1與第2晶圓W2之間之氣泡不會逸出，這使得貼合變得困難。

圖10係第2比較例之半導體裝置之示意性剖視圖。第2比較例之半導體裝置係快閃記憶體900。

第2比較例之快閃記憶體900並未設置空腔30，該點不同於第1實施方式之快閃記憶體100。不同於第1比較例之快閃記憶體800，快閃記憶體900中，第1外側邊緣密封構造14、及第1內側邊緣密封構造15不具備第1金屬墊13，且第2外側邊緣密封構造24、及第2內側邊緣密封構造25不具備第2金屬墊23。

控制晶片101中，第1外側邊緣密封構造14、及第1內側邊緣密封構造15不具備第1金屬墊13。因此，於製造具有複數個控制晶片101之第1晶圓W1時，能夠確保第1晶圓W1之表面平坦性。由於相同之理由，亦能確保具有複數個記憶體晶片102之第2晶圓W2之平坦性。因此，於將第1晶圓W1與第2晶圓W2貼合時，第1晶圓W1與第2晶圓W2之間之氣泡不易殘留，貼合變得容易。

於將第1晶圓W1與第2晶圓W2貼合後，例如利用刀片切割來切割晶圓。藉由切割晶圓，而製造控制晶片101與記憶體晶片102貼合而成之快閃記憶體900之晶片。

切割晶圓時，有可能產生從第1周邊區域101b之端部向第1元件區域101a延伸之裂紋。同樣地，有可能產生從第2周邊區域102b之端部向第2元件區域102a延伸之裂紋。若裂紋到達第1元件區域101a或第2元件區域102a，則快閃記憶體900變成缺陷產品。

快閃記憶體900中，第1外側邊緣密封構造14與第2外側邊緣密封構造24彼此分離。此外，第1內側邊緣密封構造15與第2內側邊緣密封構造25彼此分離。

因此，於切割時，裂紋有可能通過第1外側邊緣密封構造14與第2外側邊緣密封構造24之間、或者第1內側邊緣密封構造15與第2內側邊緣密封構造25之間而擴展。因此，裂紋有可能到達第1元件區域101a或第2元件區域102a，使得快閃記憶體900變成缺陷產品。

於第1實施方式之快閃記憶體100中，存在從第1周邊區域101b跨及第2周邊區域102b之空腔30。於切割時，利用空腔30阻礙裂紋通過第1外側邊緣密封構造14與第2外側邊緣密封構造24之間、及第1內側邊緣密封構造15與第2內側邊緣密封構造25之間而擴展。

若從第1周邊區域101b之端部或第2周邊區域102b之端部延伸之裂紋到達空腔30，則例如裂紋會在空腔30之深度方向即垂直於貼合面S之方向上改變方向地擴展。因此，可阻礙裂紋到達第1元件區域101a或第2元件區域102a。由此，根據第1實施方式之快閃記憶體100，能夠減少因切割引起之不良。

從阻礙裂紋擴展之觀點出發，空腔30較佳為環形包圍第1元件區域101a及第2元件區域102a。即，空腔30較佳為連續。因此，第1凹部12較佳為環形，第2凹部22較佳為環形。

從阻礙裂紋擴展之觀點出發，空腔30之一個端部較佳為較第1外側邊緣密封構造14及第1內側邊緣密封構造15更靠近第1半導體層10側。因此，從貼合面S到第1凹部12之底面之距離(圖8中之d1)較佳為大於從貼合面S到第1外側邊緣密封構造14及第1內側邊緣密封構造15之距離(圖8中之d2)。

從阻礙裂紋擴展之觀點出發，空腔30之另一端部較佳為較第2外側邊緣密封構造24及第2內側邊緣密封構造25更靠近第2半導體層20側。因此，從貼合面S到第2凹部22之底面之距離(圖8中之d3)較佳為大於從貼合面S到第2外側邊緣密封構造24及第2內側邊緣密封構造25之距離(圖8中之d4)。

從阻礙裂紋擴展之觀點出發，空腔30之縱橫比((d1+d3)/w1)較佳為較大。因此，第1凹部12之縱橫比(d1/w1)、及第2凹部22之縱橫比(d3/w2)較佳為3以上。

從阻礙裂紋擴展之觀點出發，第1凹部12之寬度(圖8中之w1)、及第2凹部22之寬度(圖5中之w2)較佳為0.5 μm以上。

從抑制快閃記憶體100之晶片面積增加之觀點出發，第1凹部12之寬度(圖5中之w1)、及第2凹部22之寬度(圖8中之w2)較佳為10 μm以下。

以上，根據第1實施方式，可提供減少因切割引起之不良之半導體裝置。

(第2實施方式)  第2實施方式之半導體裝置設置有複數個第1凹部，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。

第2實施方式之半導體裝置係快閃記憶體200。快閃記憶體200係將記憶胞三維配置而成之三維NAND快閃記憶體。

圖11係第2實施方式之半導體裝置之放大示意性剖視圖。圖11係與第1實施方式之圖8對應之剖視圖。於圖11中，圖之右側係第1元件區域101a側。

第1層間區域11包含第1凹部12a、第1凹部12b、及第1凹部12c。第2層間區域21包含第2凹部22a、第2凹部22b、及第2凹部22c。

快閃記憶體200具備3個空腔、即空腔30a、空腔30b、及空腔30c。藉由使快閃記憶體200具備3個空腔，與空腔為1個之情況相較，能夠進一步阻礙裂紋擴展。

以上，根據第2實施方式，能夠提供減少因切割引起之不良之半導體裝置。

(第3實施方式)  第3實施方式之半導體裝置中，第1導電體於第1凹部之底面露出，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。

第3實施方式之半導體裝置係快閃記憶體300。快閃記憶體300係將記憶胞三維配置而成之三維NAND快閃記憶體。

圖12係第3實施方式之半導體裝置之放大示意性剖視圖。圖12係與第1實施方式之圖8對應之剖視圖。圖12中，圖之右側係第1元件區域101a側。

第1層間區域11包含第1凹部12a、及第1凹部12b。第2層間區域21包含第2凹部22a、及第2凹部22b。

於第1凹部12a之底面，第1外側邊緣密封構造14露出。於第1凹部12b之底面，第1內側邊緣密封構造15露出。

於第2凹部22a之底面，第2外側邊緣密封構造24露出。於第2凹部22b之底面，第2內側邊緣密封構造25露出。

快閃記憶體300中，形成第1凹部12a及第1凹部12b時之深度控制變得容易。此外，形成第2凹部22a及第2凹部22b時之深度控制變得容易。

以上，根據第3實施方式，可提供減少因切割引起之不良之半導體裝置。

(第4實施方式)  第4實施方式之半導體裝置中，從第1基板與第2基板之貼合面到第1凹部之底面之距離小於從貼合面到第1絕緣層之距離，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。

第4實施方式之半導體裝置係快閃記憶體400。快閃記憶體400係將記憶胞三維配置而成之三維NAND快閃記憶體。

圖13係第4實施方式之半導體裝置之放大示意性剖視圖。圖13係與第1實施方式之圖8對應之剖視圖。圖13中，圖之右側係第1元件區域101a側。

從貼合面S到第1凹部12之底面之距離(圖13中之d5)小於從貼合面S到第1防擴散層17之距離(圖13中之d6)。第1凹部12不貫穿第1防擴散層17。

從貼合面S到第2凹部22之底面之距離(圖13中之d7)小於從貼合面S到第2防擴散層27之距離(圖13中之d8)。第2凹部22不貫穿第2防擴散層27。

在快閃記憶體400中，第1凹部12不貫穿第1防擴散層17。因此，能夠抑制第1層間區域11通過第1凹部12而吸濕之情況。尤其是，能夠抑制第1防擴散層17之第1半導體層10側之第1層間區域11吸濕之情況。

此外，第2凹部22不貫穿第2防擴散層27。因此，能夠抑制第2層間區域21通過第2凹部22吸濕之情況。尤其是，能夠抑制第2防擴散層27之第2半導體層20側之第2層間區域21吸濕之情況。

由此，快閃記憶體400之可靠性提高。

以上，根據第4實施方式，能夠提供減少因切割引起之不良之半導體裝置。此外，能夠提供可靠性提高之半導體裝置。

(第5實施方式)  第5實施方式之半導體裝置設置有形狀不同之第1凹部，該點不同於第1實施方式及第2實施方式之半導體裝置。以下，關於與第1實施方式及第2實施方式重複之內容將省略部分描述。

第5實施方式之半導體裝置係快閃記憶體500。快閃記憶體500係將記憶胞三維配置而成之三維NAND快閃記憶體。

圖14係第5實施方式之半導體裝置之放大示意性剖視圖。圖14係與第1實施方式之圖8對應之剖視圖。於圖14中，圖之右側係第1元件區域101a側。

第1層間區域11包含第1凹部12a、第1凹部12b、及第1凹部12c。第2層間區域21包含第2凹部22a、第2凹部22b、及第2凹部22c。

第1凹部12a及第1凹部12b之以貼合面S為基準之深度大於以貼合面S為基準之第1外側邊緣密封構造14及第1內側邊緣密封構造15之深度。於第1凹部12c之底面，第1內側邊緣密封構造15露出。

第2凹部22a及第2凹部22b之以貼合面S為基準之深度大於以貼合面S為基準之第2外側邊緣密封構造24及第2內側邊緣密封構造25之深度。於第2凹部22c之底面，第2內側邊緣密封構造25露出。

快閃記憶體500具備3個空腔、即空腔30a、空腔30b、及空腔30c。藉由使快閃記憶體500具備3個空腔，與空腔為1個之情況相較，能夠進一步阻礙裂紋擴展。

以上，根據第5實施方式，能夠提供減少因切割引起之不良之半導體裝置。

(第6實施方式)  第6實施方式之半導體裝置具備第1基板及第2基板，上述第1基板包含：第1元件區域；第1周邊區域，其包圍第1元件區域；第1絕緣體區域，其設置於第1元件區域及第1周邊區域，且於第1周邊區域包含第1凹部；第1金屬層，其設置於第1元件區域；環形第1導電體，其設置於第1周邊區域之第1絕緣體區域中，且包圍第1元件區域；及第1半導體層，其與第1金屬層之間夾著第1絕緣體區域；上述第2基板包含：第2元件區域；第2周邊區域，其包圍第2元件區域；第2絕緣體區域，其設置於第2元件區域及第2周邊區域，於第2周邊區域包含與第1凹部對向之第2凹部，且與第1絕緣體區域相接；第2金屬層，其設置於第2元件區域，且與第1金屬層相接；環形第2導電體，其設置於第2周邊區域之第2絕緣體區域中，且包圍第2元件區域；第2半導體層，其與第2金屬層之間夾著第2絕緣體區域；及環形導電層，其設置於第2周邊區域之第2半導體層中，與第2導電體相接，且包圍第2元件區域。

第6實施方式之半導體裝置中，第2基板包含環形導電層，上述環形導電層設置於第2周邊區域之第2半導體層中，與第2導電體相接，且包圍第2元件區域，該點不同於第1實施方式之半導體裝置。以下，關於與第1實施方式重複之內容將省略部分描述。

第6實施方式之半導體裝置係快閃記憶體600。快閃記憶體600係將記憶胞三維配置而成之三維NAND快閃記憶體。

圖15係第6實施方式之半導體裝置之示意性剖視圖。

第6實施方式之快閃記憶體600包含控制晶片101、及記憶體晶片102。控制晶片101係第1基板之一例。記憶體晶片102係第2基板之一例。

控制晶片101與記憶體晶片102在貼合面S(sticking interface)接合。

控制晶片101包含第1元件區域101a、第1周邊區域101b、第1半導體層10、第1層間區域11、第1凹部12、複數個第1金屬墊13、第1外側邊緣密封構造14(first outer edge sealing structure)、第1內側邊緣密封構造15(first inner edge sealing structure)、控制電路16、及第1防擴散層17。

第1層間區域11係第1絕緣體區域之一例。第1金屬墊13係第1金屬層之一例。第1外側邊緣密封構造14係第1導電體之一例。第1內側邊緣密封構造15係第3導電體之一例。第1防擴散層17係第1絕緣層之一例。

記憶體晶片102包含第2元件區域102a、第2周邊區域102b、第2半導體層20、第2層間區域21、第2凹部22、複數個第2金屬墊23、第2外側邊緣密封構造24、第2內側邊緣密封構造25、記憶胞陣列26、第2防擴散層27a、27b、背面絕緣膜40、鋁層42、側壁絕緣層44、保護絕緣層46、聚醯亞胺層48、及電極墊50。

第2層間區域21係第2絕緣體區域之一例。第2金屬墊23係第2金屬層之一例。第2外側邊緣密封構造24係第2導電體之一例。鋁層42係導電層之一例。側壁絕緣層44係絕緣層之一例。

快閃記憶體100具有空腔30(cavity)。

圖16係第1實施方式之記憶體晶片102之示意性俯視圖。圖16表示以第2半導體層20與第2層間區域21之界面觀察之記憶體晶片102之圖案佈局。

記憶體晶片102具有第2元件區域102a及第2周邊區域102b。第2周邊區域102b包圍第2元件區域102a。

鋁層42設置於第2周邊區域102b之第2半導體層20中。鋁層42與第2外側邊緣密封構造24及第2內側邊緣密封構造25相接。鋁層42貫穿第2半導體層20。

鋁層42例如由與設置於快閃記憶體600中之電極墊相同之材料同時形成。如圖16所示，鋁層42包圍第2元件區域102a。鋁層42呈包圍第2元件區域102a之環形。

鋁層42具有如下功能：於切割晶圓而製造快閃記憶體600時，阻止裂紋從第2周邊區域102b之端部向第2元件區域102a延伸。

側壁絕緣層44設置於鋁層42與第2半導體層20之間。側壁絕緣層44例如為氧化矽。

保護絕緣層46例如為氧化矽膜、與氧化矽膜之上之氮化矽膜之積層膜。於保護絕緣層46之上形成聚醯亞胺層48。於保護絕緣層46及聚醯亞胺層48設置有開口部，電極墊50從開口部中露出。

第1實施方式至第6實施方式中，定義了貼合面S。於快閃記憶體之最終產品中，控制晶片101與記憶體晶片102之貼合面S之位置有時並不能清晰可見。但是，例如可根據第1金屬墊13與第2金屬墊23之位置偏移、或者第1凹部12與第2凹部22之位置偏移等，確定貼合面S之位置。

第1實施方式至第6實施方式中，以第1凹部12、第2凹部22、及空腔30為環形即連續之情況為例進行了說明。但是，第1凹部12、第2凹部22、及空腔30例如亦可部分斷開而不連續。

第1實施方式至第6實施方式中，以對向之第1凹部12與第2凹部22之形狀對稱之情況為例進行了說明，但對向之第1凹部12與第2凹部22之形狀亦可為非對稱。

第1實施方式至第6實施方式中，以從貼合面S觀察時第1外側邊緣密封構造14為四邊形之情況為例進行了說明。但是，第1外側邊緣密封構造14並不限於四邊形，例如亦可為八邊形等其他多邊形。此外，第1外側邊緣密封構造14之相當於四角形之角部之區域亦可為曲線。關於第1內側邊緣密封構造15、第2外側邊緣密封構造24、及第2內側邊緣密封構造25亦相同。

第1實施方式至第6實施方式中，以第1凹部12在貼合面S為四邊形之情況為例進行了說明。但是，第1凹部12並不限於四邊形，例如亦可為八邊形等其他多邊形。此外，第1凹部12之相當於四邊形之角部之區域亦可為曲線。關於第2凹部22亦相同。

第1實施方式至第6實施方式中，以控制晶片101具備第1半導體層10、且記憶體晶片102具備第2半導體層20之情況為例進行了說明，但亦能夠省略第1半導體層10及第2半導體層20中之任一者或兩者。

第1實施方式至第6實施方式中，以具備控制晶片101作為第1基板之一例、具備記憶體晶片102作為第2基板之一例之快閃記憶體為例進行了說明。但是，本發明之半導體裝置並不限定於具備控制晶片101及記憶體晶片102之快閃記憶體。例如，本發明亦能應用於具備控制晶片作為第1基板、具備像素晶片作為第2基板之光感測器。

以上，對本發明之若干實施方式進行了說明，但這些實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種形態實施，並且能夠在不脫離發明主旨之範圍內進行各種省略、置換、變更。例如，亦可將一個實施方式之構成要素與其他實施方式之構成要素進行置換或變更。這些實施方式及其變化包含在發明之範圍及主旨內，並且包含在申請專利範圍所記載之發明及其均等範圍內。

[相關申請案]  本申請案享有以日本專利申請案2020-51025號(申請日：2020年3月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

10:第1半導體層 11:第1層間區域(第1絕緣體區域) 12:第1凹部 12a:第1凹部 12b:第1凹部 12c:第1凹部 13:第1金屬墊(第1金屬層) 14:第1外側邊緣密封構造(第1導電體) 15:第1內側邊緣密封構造(第3導電體) 16:控制電路 17:第1防擴散層(第1絕緣層) 20:第2半導體層 21:第2層間區域(第2絕緣體區域) 22:第2凹部 22a:第2凹部 22b:第2凹部 22c:第2凹部 23:第2金屬墊(第2金屬層) 24:第2外側邊緣密封構造(第2導電體) 25:第2內側邊緣密封構造 26:記憶胞陣列 27:第2防擴散層 27a,27b:第2防擴散層 30:空腔 30a:空腔 30b:空腔 30c:空腔 40:背面絕緣膜 42:鋁層(導電層) 44:側壁絕緣層(絕緣層) 46:保護絕緣層 48:聚醯亞胺層 50:電極墊 100:快閃記憶體(半導體裝置) 101:控制晶片(第1基板) 101a:第1元件區域 101b:第1周邊區域 102:記憶體晶片(第2基板) 102a:第2元件區域 102b:第2周邊區域 200:快閃記憶體(半導體裝置) 300:快閃記憶體(半導體裝置) 400:快閃記憶體(半導體裝置) 500:快閃記憶體(半導體裝置) 600:快閃記憶體(半導體裝置) d1:距離 d2:距離 d3:距離 d4:距離 d5:距離 d6:距離 d7:距離 d8:距離 S:貼合面 t1:厚度 t2:厚度 W1:第1晶圓 W2:第2晶圓

圖1係第1實施方式之半導體裝置之示意性剖視圖。  圖2～5係表示第1實施方式之半導體裝置之製造方法之示意性剖視圖。  圖6係第1實施方式之控制晶片之示意性俯視圖。  圖7係第1實施方式之記憶體晶片之示意性俯視圖。  圖8係第1實施方式之半導體裝置之放大示意性剖視圖。  圖9係第1比較例之半導體裝置之示意性剖視圖。  圖10係第2比較例之半導體裝置之示意性剖視圖。  圖11係第2實施方式之半導體裝置之放大示意性剖視圖。  圖12係第3實施方式之半導體裝置之放大示意性剖視圖。  圖13係第4實施方式之半導體裝置之放大示意性剖視圖。  圖14係第5實施方式之半導體裝置之放大示意性剖視圖。  圖15係第6實施方式之半導體裝置之示意性剖視圖。  圖16係第6實施方式之記憶體晶片之示意性俯視圖。

10:第1半導體層

11:第1層間區域(第1絕緣體區域)

12:第1凹部

13:第1金屬墊(第1金屬層)

14:第1外側邊緣密封構造(第1導電體)

15:第1內側邊緣密封構造(第3導電體)

16:控制電路

17:第1防擴散層(第1絕緣層)

20:第2半導體層

21:第2層間區域(第2絕緣體區域)

22:第2凹部

23:第2金屬墊(第2金屬層)

24:第2外側邊緣密封構造(第2導電體)

25:第2內側邊緣密封構造

26:記憶胞陣列

27:第2防擴散層

30:空腔

100:快閃記憶體(半導體裝置)

101:控制晶片(第1基板)

101a:第1元件區域

101b:第1周邊區域

102:記憶體晶片(第2基板)

102a:第2元件區域

102b:第2周邊區域

S:貼合面

t1:厚度

t2:厚度

Claims (20)

1. 一種半導體裝置之製造方法，其包含：將第1基板貼合至第2基板，其中上述第1基板包含：第1元件區域；第1周邊區域，其包圍上述第1元件區域；第1絕緣體，其係在上述第1元件區域及上述第1周邊區域中，且於上述第1周邊區域中包含第1凹部；第1金屬層，其係在上述第1元件區域中，且於上述第1基板之上表面露出；及上述第1周邊區域中之第1導電體，其係在上述第1基板之上述上表面下方之上述第1絕緣體中；上述第2基板包含：第2元件區域；第2周邊區域，其包圍上述第2元件區域；第2絕緣體，其係在上述第2元件區域及上述第2周邊區域中，且於上述第2周邊區域中包含第2凹部；第2金屬層，其係在上述第2元件區域中，且於上述第2基板之上表面露出；及上述第2周邊區域中之第2導電體，其係在上述第2基板之上述上表面下方之上述第2絕緣體中；於上述第1基板與上述第2基板貼合後，上述第1金屬層與上述第2金 屬層彼此相接，且上述第1凹部與上述第2凹部彼此連接。
2. 如請求項1之半導體裝置之製造方法，其中上述第1基板與上述第2基板貼合後，上述第1凹部與上述第2凹部形成空腔。
3. 如請求項2之半導體裝置之製造方法，其中上述空腔包圍上述第1金屬層及上述第2金屬層兩者。
4. 如請求項2之半導體裝置之製造方法，其中在上述空腔中有氣體。
5. 如請求項1之半導體裝置之製造方法，其中上述第1凹部完全環繞(encircle)上述第1元件區域，且上述第2凹部完全環繞上述第2元件區域。
6. 如請求項1之半導體裝置之製造方法，其中上述第2導電體包圍上述第2元件區域。
7. 如請求項1之半導體裝置之製造方法，其中上述第1基板進而包含第1半導體層，上述第1絕緣體係在上述第1半導體層與上述第2基板之間，且上述第1導電體與上述第1半導體層相接。
8. 如請求項1之半導體裝置之製造方法，其中上述第1凹部之底面與上 述第1基板之上述上表面之間之距離大於上述第1導電體與上述第1基板之上述上表面之間之距離。
9. 如請求項1之半導體裝置之製造方法，其中上述第1導電體於上述第1凹部之底面露出。
10. 如請求項1之半導體裝置之製造方法，其中上述第1基板進而包含第1絕緣層，上述第1絕緣層包含矽及氮，上述第1絕緣層係在上述第1導電體與上述第1基板之上述上表面之間，且上述第1凹部之底面與上述第1基板之上述上表面之間之距離小於上述第1絕緣層與上述第1基板之上述上表面之間之距離。
11. 如請求項1之半導體裝置之製造方法，其中上述第1基板進而包含第3導電體，上述第3導電體係在上述第1周邊區域中之上述第1絕緣體中，上述第3導電體相較於上述第1導電體，較靠近上述第1元件區域，上述第1凹部係在上述第1導電體與上述第3導電體之間，上述第2基板進而包含第4導電體，上述第4導電體係在上述第2周邊區域中之上述第2絕緣體中，上述第4導電體相較於上述第2導電體，較靠近上述第2元件區域，且上述第2凹部係在上述第2導電體與上述第4導電體之間。
12. 如請求項1之半導體裝置之製造方法，其中上述第1凹部具有至少為3之縱橫比。
13. 如請求項1之半導體裝置之製造方法，其中上述第1凹部具有0.5μm至10μm之範圍的寬度。
14. 如請求項1之半導體裝置之製造方法，其中上述第1金屬層及上述第2金屬層各自包含銅。
15. 如請求項1之半導體裝置之製造方法，其中上述第1元件區域包含控制電路，且上述第2元件區域包含由上述控制電路控制之記憶胞陣列。
16. 如請求項15之半導體裝置之製造方法，其中上述第1金屬層電性連接於上述控制電路，且上述第2金屬層電性連接於上述記憶胞陣列。
17. 如請求項1之半導體裝置之製造方法，其中上述第1基板及上述第2基板之至少一者在垂直於上述第1基板與上述第2基板之間的界面之方向上之厚度為至少5μm。
18. 一種半導體裝置之製造方法，其包含：將第1晶圓與第2晶圓接合；及 接合後，將上述第1晶圓及上述第2晶圓切割成晶片(die)，其中上述第1晶圓包含：第1元件區域；第1周邊區域，其包圍上述第1元件區域；第1絕緣體，其係在上述第1元件區域及上述第1周邊區域中，且於上述第1周邊區域中包含第1凹部；第1金屬層，其係在上述第1元件區域中，且於上述第1基板之上表面露出；及上述第1周邊區域中之第1導電體，其係在上述第1基板之上述上表面下方之上述第1絕緣體中；上述第2晶圓包含：第2元件區域；第2周邊區域，其包圍上述第2元件區域；第2絕緣體，其係在上述第2元件區域及上述第2周邊區域中，且於上述第2周邊區域中包含第2凹部；第2金屬層，其係在上述第2元件區域中，且於上述第2基板之上表面露出；及上述第2周邊區域中之第2導電體，其係在上述第2基板之上述上表面下方之上述第2絕緣體中；上述第1晶圓與上述第2晶圓接合後，上述第1金屬層與上述第2金屬層彼此相接，且上述第1凹部與上述第2凹部彼此連接。
19. 如請求項18之半導體裝置之製造方法，其中上述第1晶圓與上述第2 晶圓係藉由機械壓力及退火而接合。
20. 如請求項18之半導體裝置之製造方法，其進而包含：上述接合前，使上述第1絕緣體上之沈積金屬膜平坦化，而形成上述第1金屬層。