TWI839912B - 薄膜電晶體 - Google Patents
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Abstract
一種薄膜電晶體,包括基板、半導體層、閘極絕緣層、
閘極、源極以及汲極。半導體層位於基板之上。閘極絕緣層位於半導體層上。閘極位於閘極絕緣層之上,且重疊於半導體層。閘極包括第一部分、第二部分以及第三部分。第一部分沿著閘極絕緣層的表面延伸,且直接接觸閘極絕緣層。第二部分分離於閘極絕緣層。以閘極絕緣層的表面為基準,第二部分的頂面高於第一部分的頂面。第三部分連接第一部分至第二部分。源極以及汲極電性連接至半導體層。
Description
本發明是有關於一種薄膜電晶體。
一般而言,電子裝置中都包含有許多的主動元件。舉例來說,顯示裝置中常包含有許多薄膜電晶體,且這些薄膜電晶體是利用在基板上沉積各種不同的薄膜(例如半導體、金屬、介電層等)來形成。在顯示裝置中,薄膜電晶體可以設置於畫素結構中,也可設置於驅動電路中。
隨著科技的進步,各種製程技術的臨界尺寸(Critical size)逐漸縮小。閘極與半導體層之間的間距越來越小,因此,閘極所產生的電場容易影響半導體層之間的載子,進而導致薄膜電晶體的效能變差。
本發明提供一種薄膜電晶體,能改善垂直電場所造成的漏電問題。
本發明的至少一實施例提供一種薄膜電晶體。薄膜電晶
體包括基板、半導體層、閘極絕緣層、閘極、源極以及汲極。半導體層位於基板之上。閘極絕緣層位於半導體層上。閘極位於閘極絕緣層之上,且重疊於半導體層。閘極包括第一部分、第二部分以及第三部分。第一部分沿著閘極絕緣層的表面延伸,且直接接觸閘極絕緣層。第二部分分離於閘極絕緣層。以閘極絕緣層的表面為基準,第二部分的頂面高於第一部分的頂面。第三部分連接第一部分至第二部分。源極以及汲極電性連接至半導體層。
本發明的至少一實施例提供一種薄膜電晶體。薄膜電晶體包括基板、半導體層、閘極絕緣層、閘極、源極以及汲極。半導體層位於基板之上。閘極絕緣層位於半導體層上。閘極位於閘極絕緣層之上,且重疊於半導體層。第一部分的閘極直接接觸閘極絕緣層,且第二部分的閘極與閘極絕緣層之間具有真空空隙。源極以及汲極電性連接至半導體層。
100:基板
110:半導體層
110’:半導體圖案
112:源極區
114:第二輕摻雜區
115,115’:通道區
116:第一輕摻雜區
118:汲極區
120:閘絕緣層
130:閘極
130’:閘極圖案層
130”:閘極材料層
132:第一部分
132a,134a,136a:底面
132b,134b,136b:頂面
134:第三部分
136:第二部分
140:層間介電層
142,144,162,164,OP:開口
152:源極
154:汲極
160:保護層
GP:真空空隙
ND:法線方向
PR,PR’:光阻圖案層
SE,SE’:犧牲層
SE”:犧牲圖案層
T:厚度
TFT:薄膜電晶體
圖1是依照本發明的一實施例的一種薄膜電晶體的剖面示意圖。
圖2A至圖2I是圖1的薄膜電晶體的製造方法的剖面示意圖。
圖1是依照本發明的一實施例的一種薄膜電晶體TFT的
剖面示意圖。請參考圖1,薄膜電晶體TFT包括基板100、半導體層110、閘極絕緣層120、閘極130、源極152以及汲極154。在一些實施例中,薄膜電晶體TFT還包括層間介電層140以及保護層160。
基板100之材質可為玻璃、石英、有機聚合物或不透光/反射材料(例如:導電材料、金屬、晶圓、陶瓷或其他可適用的材料)或是其他可適用的材料。若使用導電材料或金屬時,則在基板100上覆蓋一層絕緣層(未繪示),以避免短路問題。
半導體層110位於基板100之上。在本實施例中,半導體層110直接形成於基板100上,但本發明不以此為限。在其他實施例中,半導體層110與基板100之間還包括其他絕緣層及/或遮光層。
半導體層110為單層或多層結構,其材料包含非晶矽、多晶矽、微晶矽、單晶矽、有機半導體材料、氧化物半導體材料(例如:銦鋅氧化物、銦鎵鋅氧化物或是其他合適的材料、或上述材料之組合)或其他合適的材料或上述材料之組合。在本實施例中,以半導體層110為多晶矽為例。
半導體層110包括汲極區118、第一輕摻雜區116、通道區115、第二輕摻雜區114以及源極區112。第一輕摻雜區116以及第二輕摻雜區114分別連接通道區115的兩端。第一輕摻雜區116位於汲極區118與該通道區115之間,且第二輕摻雜區114位於源極區112與通道區115之間。
在本實施例中,在薄膜電晶體TFT為關閉(OFF)的狀態下,通道區115的電阻率大於第一輕摻雜區116以及第二輕摻雜區114的電阻率,且第一輕摻雜區116以及第二輕摻雜區114的電阻率大於汲極區118以及源極區112的電阻率。舉例來說,汲極區118以及源極區112經摻雜而具有低於第一輕摻雜區116以及第二輕摻雜區114的電阻率,且第一輕摻雜區116以及第二輕摻雜區114經摻雜而具有低於通道區115的電阻率。在一些實施例中,第一輕摻雜區116、第二輕摻雜區114、汲極區118以及源極區112皆為N型半導體,且具有相同的摻子(Dopant),然而汲極區118以及源極區112的摻雜濃度大於第一輕摻雜區116以及第二輕摻雜區114的摻雜濃度。在一些實施例中,第一輕摻雜區116的電阻率大於第二輕摻雜區114的電阻率。換句話說,第一輕摻雜區116的摻雜濃度小於第二輕摻雜區114的摻雜濃度。
閘極絕緣層120位於半導體層130上,且覆蓋半導體層130。在一些實施例中,閘極絕緣層120包括氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鋁等無機絕緣材料、有機絕緣材料或其他合適的有機或無機的高介電常數絕緣材料。
閘極130位於閘極絕緣層120之上,且在基板100的法線方向ND上重疊於半導體層110。在本實施例中,通道區115在法線方向ND上重疊於閘極130,而第一輕摻雜區116、第二輕摻雜區114、汲極區118以及源極區112則在法線方向ND上不重疊於閘極130。
在一些實施例中,閘極130為單層或多層結構,且其材料例如包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。
在本實施例中,閘極130包括階梯結構。具體地說,閘極130包括第一部分132、第二部分136以及第三部分134,且第一部分132、第二部分136以及第三部分134共同組成階梯結構。第一部分132沿著閘極絕緣層120的表面延伸,且直接接觸閘極絕緣層120。具體地說,第一部分132的底面132a接觸閘極絕緣層120。
第二部分136分離於閘極絕緣層120。具體地說,第二部分136的底面136a與閘極絕緣層120分離,且第二部分136的底面136a與閘極絕緣層120之間具有真空空隙GP。在本實施例中,真空空隙GP中的壓力小於1大氣壓,且真空空隙GP中可以為低真空、中真空或高真空。在本實施例中,以閘極絕緣層120的表面為基準,第二部分136的頂面136b高於第一部分132的頂面132b。換句話說,第二部分136的頂面136b與閘極絕緣層120之間的距離大於第一部分132的頂面132b與閘極絕緣層120之間的距離。在本實施例中,汲極區118相較於源極區112更靠近第二部分136以及真空空隙GP。在一些實施例中,真空空隙GP的厚度T為20奈米至150奈米。
第三部分134的底面134a接觸閘極絕緣層120,且第三
部分134連接第一部分132至第二部分136。在本實施例中,第三部分134從閘極絕緣層120的表面往遠離閘極絕緣層120的方向延伸,使得連接第三部分134之第二部分136遠離閘極絕緣層120。第三部分134的頂面134b與第二部分136的頂面136b對齊。
基於前述設計,藉由使第二部分136遠離閘極絕緣層120,可以降低閘極130與汲極區118之間的垂直電場,進而改善半導體層110中之漏電流的問題。
層間介電層140位於閘極絕緣層120上,且覆蓋閘極130的第一部份132、第二部分136以及第三部分134。層間介電層140、閘極絕緣層120以及閘極130包圍真空空隙GP。更具體地說層間介電層140、閘極絕緣層120、第二部分136以及第三部分134包圍真空空隙GP。在一些實施例中,層間介電層140的材料包括氧化矽、氮化矽、氮氧化矽等無機絕緣材料、有機絕緣材料或其他合適的有機或無機的低介電常數絕緣材料。在本實施例中,層間介電層140不填入第二部分136與閘極絕緣層120之間。然而,在其他實施例中,部分層間介電層140填入第二部分136與閘極絕緣層120之間,使真空空隙GP的側壁往第三部分134的方向內縮。
源極152以及汲極154位於層間介電層140上,且電性連接至半導體層110。在本實施例中,源極152以及汲極154分別電性連接至源極區112以及汲極區118。第二部分136以及真空空隙GP相較於第一部分132更靠近汲極154。
在一些實施例中,源極152以及汲極154各自為單層或多層結構,且其材料例如包括鉻、金、銀、銅、錫、鉛、鉿、鎢、鉬、釹、鈦、鉭、鋁、鋅、鎳等金屬、上述合金、上述金屬氧化物、上述金屬氮化物或上述之組合或其他導電材料。
保護層160位於層間介電層140上,且至少部分覆蓋源極152以及汲極154。在本實施例中,保護層160具有暴露出源極152的開口162以及暴露出汲極154的開口164,但本發明不以此為限。在其他實施例中,保護層160完全覆蓋源極152的頂面以及汲極154的頂面。在一些實施例中,保護層160的材料包括氧化矽、氮化矽、氮氧化矽等無機絕緣材料、有機絕緣材料或其他合適的有機或無機的低介電常數絕緣材料。
圖2A至圖21是圖1的薄膜電晶體TFT的製造方法的剖面示意圖。請參考圖2A,形成半導體圖案110’於基板100上。形成閘絕緣層120於半導體圖案110’上。形成犧牲圖案層SE”於閘絕緣層120上。犧牲圖案層SE”具有重疊於半導體圖案110’的開口OP。在一些實施例中,犧牲圖案層SE”的材料包括銦錫氧化物、其他金屬氧化物或其他合適之無機、有機或金屬材質的犧牲層材料。
請參考圖2B,形成閘極材料層130”於犧牲圖案層SE”以及閘絕緣層120上,部分閘極材料層130”填入犧牲圖案層SE”的開口OP中。形成光阻圖案層PR’於閘極材料層130”上。光阻圖案層PR’重疊於部分犧牲圖案層SE”。部分犧牲圖案層SE”位
於光阻圖案層PR’與半導體圖案110’之間。
請參考圖2C,以光阻圖案層PR’為遮罩,蝕刻閘極材料層130”以及犧牲圖案層SE”,以形成閘極圖案層130’以及犧牲層SE’。在本實施例中,犧牲圖案層SE”可以用於保護閘絕緣層120,減少閘絕緣層120在前述蝕刻製程中所受到的損傷。在本實施例中,犧牲層SE’位於閘極圖案層130’與閘絕緣層120之間,且重疊於部分半導體圖案110’。閘極圖案層130’從閘絕緣層120的表面沿著犧牲層SE’的側面延伸至犧牲層SE’的頂面,使閘極圖案層130’具有階梯結構。
請參考圖2D,以光阻圖案層PR’、閘極圖案層130’以及犧牲層SE’為遮罩,對半導體圖案110’執行重摻雜製程(例如離子植入製程),以形成源極區112以及汲極區118。源極區112以及汲極區118之間的半導體圖案110’則被定義成通道區115’。
請參考圖2E,再次執行蝕刻製程,以移除部分光阻圖案層PR’、部分閘極圖案層130’以及部分犧牲層SE’,以形成光阻圖案層PR、閘極130以及犧牲層SE。閘極130包括第一部分132、第二部分136以及第三部分134,其中第三部分134接觸犧牲層SE的側壁,且第二部分136接觸犧牲層SE的頂面。
在本實施例中,光阻圖案層PR的側壁以及閘極130的側壁在蝕刻製程中內縮,使得部分通道區115’在法線方向ND上不重疊於光阻圖案層PR的側壁以及閘極130。
在本實施例中,部分犧牲層SE在前述蝕刻製程後被閘極
130以及光阻圖案層PR暴露出來。
請參考圖2F,以閘極130以及犧牲層SE為遮罩,對源極區112、汲極區118以及通道區115’執行輕摻雜製程(例如離子植入製程),以形成第一輕摻雜區116以及第二輕摻雜區114,並定義出位於第一輕摻雜區116以及第二輕摻雜區114之間的通道區115。在本實施例中,由於犧牲層SE在法線方向ND上重疊於第一輕摻雜區116,因此犧牲層SE會阻擋摻子進入第一輕摻雜區116,使第一輕摻雜區116的摻雜濃度小於第二輕摻雜區114的摻雜濃度。在一些實施例中,第一輕摻雜區116的摻雜劑量為第二輕摻雜區114的摻雜劑量的三分之一倍到四分之三倍。
請參考圖2G,移除犧牲層SE。舉例來說,透過蝕刻製程移除犧牲層SE。
請參考圖2H,形成層間介電層140於閘極絕緣層120以及閘極130上。在本實施例中,在形成層間介電層140之後,執行圖案化製程以於層間介電層140以及閘極絕緣層120中形成暴露出源極區112的開口142以及暴露出汲極區118的開口144。
請參考圖2I,形成源極152以及汲極154於層間介電層140上,其中源極152填入開口142並接觸源極區112,且汲極154填入開口144並接觸汲極區118。
最後請回到圖1,形成保護層160於源極152以及汲極154上。
綜上所述,在本發明的薄膜電晶體中,閘極的第二部分
分離於閘極絕緣層,藉此增加閘極與汲極區之間的垂直距離,進而改善垂直電場所造成之漏電流的問題。
100:基板
110:半導體層
112:源極區
114:第二輕摻雜區
115:通道區
116:第一輕摻雜區
118:汲極區
120:閘絕緣層
130:閘極
132:第一部分
132a,134a,136a:底面
132b,134b,136b:頂面
134:第三部分
136:第二部分
140:層間介電層
152:源極
154:汲極
160:保護層
162,164:開口
GP:真空空隙
ND:法線方向
T:厚度
TFT:薄膜電晶體
Claims (11)
- 一種薄膜電晶體,包括:一基板;一半導體層,位於該基板之上;一閘極絕緣層,位於該半導體層上;一閘極,位於該閘極絕緣層之上,且重疊於該半導體層,其中該閘極包括:一第一部分,沿著該閘極絕緣層的表面延伸,且直接接觸該閘極絕緣層;一第二部分,分離於該閘極絕緣層,其中以該閘極絕緣層的表面為基準,該第二部分的頂面高於該第一部分的頂面,其中該第二部分與該閘極絕緣層之間具有一真空空隙;一第三部分,連接該第一部分至該第二部分;一源極以及一汲極,電性連接至該半導體層;以及一層間介電層,覆蓋該第一部份、該第二部分以及該第三部分,且該源極以及該汲極位於該層間介電層上,其中該層間介電層、該閘極絕緣層以及該閘極包圍該真空空隙。
- 如請求項1所述的薄膜電晶體,其中該半導體層包括:一通道區,在該基板的一法線方向上重疊於該閘極;一第一輕摻雜區以及一第二輕摻雜區,分別連接該通道區的兩端;以及 一源極區以及一汲極區,其中該第一輕摻雜區位於該汲極區與該通道區之間,且該第二輕摻雜區位於該源極區與該通道區之間,其中該汲極區相較於該源極區更靠近該第二部分。
- 如請求項1所述的薄膜電晶體,其中該半導體層包括:一通道區,在該基板的一法線方向上重疊於該閘極;一第一輕摻雜區以及一第二輕摻雜區,分別連接該通道區的兩端;以及一源極區以及一汲極區,其中該第一輕摻雜區位於該汲極區與該通道區之間,且該第二輕摻雜區位於該源極區與該通道區之間,第一輕摻雜區的摻雜濃度小於該第二輕摻雜區的摻雜濃度。
- 如請求項1所述的薄膜電晶體,其中該第二部分相較於該第一部分更靠近該汲極。
- 如請求項1所述的薄膜電晶體,其中該第一部分、該第二部分以及該第三部分共同組成階梯結構。
- 如請求項1所述的薄膜電晶體,其中該第一部分的底面以及該第三部分的底面接觸該閘極絕緣層,且該第二部分的底面與該閘極絕緣層分離。
- 一種薄膜電晶體,包括:一基板;一半導體層,位於該基板之上;一閘極絕緣層,位於該半導體層上; 一閘極,位於該閘極絕緣層之上,且重疊於該半導體層,其中第一部分的該閘極直接接觸該閘極絕緣層,且第二部分的該閘極與該閘極絕緣層之間具有一真空空隙;一源極以及一汲極,電性連接至該半導體層;以及一層間介電層,覆蓋該閘極,且該源極以及該汲極位於該層間介電層上,其中該層間介電層、該閘極絕緣層以及該閘極包圍該真空空隙。
- 如請求項7所述的薄膜電晶體,其中該半導體層包括:一通道區,在在該基板的一法線方向上重疊於該閘極;一第一輕摻雜區以及一第二輕摻雜區,分別連接該通道區的兩端;以及一源極區以及一汲極區,其中該第一輕摻雜區位於該汲極區與該通道區之間,且該第二輕摻雜區位於該源極區與該通道區之間,其中該汲極區相較於該源極區更靠近該真空空隙。
- 如請求項7所述的薄膜電晶體,其中該半導體層包括:一通道區,在該基板的一法線方向上重疊於該閘極;一第一輕摻雜區以及一第二輕摻雜區,分別連接該通道區的兩端;以及一源極區以及一汲極區,其中該第一輕摻雜區位於該汲極區 與該通道區之間,且該第二輕摻雜區位於該源極區與該通道區之間,第一輕摻雜區的摻雜濃度小於該第二輕摻雜區的摻雜濃度。
- 如請求項7所述的薄膜電晶體,其中該第二部分的該閘極相較於該第一部分的該閘極更靠近該汲極。
- 如請求項7所述的薄膜電晶體,其中該閘極包括階梯結構。
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US20100327353A1 (en) | 2008-01-29 | 2010-12-30 | Atsushi Shoji | Semiconductor device and method for manufacturing the same |
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100327353A1 (en) | 2008-01-29 | 2010-12-30 | Atsushi Shoji | Semiconductor device and method for manufacturing the same |
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