TWI834216B - 半導體裝置 - Google Patents

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林漢鎭
丁炯碩
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Abstract

一種半導體裝置包括電容器。所述電容器包括在第一方向上依序堆疊的底部電極、介電層及頂部電極。介電層包括第一介電層及第二介電層，所述第一介電層及所述第二介電層介置於底部電極與頂部電極之間且在第一方向上堆疊。第一介電層為反鐵電性，且第二介電層為鐵電性。第一介電層的熱膨脹係數大於第二介電層的熱膨脹係數。

Description

半導體裝置
[相關申請案的交叉參考] 本專利申請案主張於2021年11月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0160384號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
本揭露的實施例是有關於一種半導體裝置及一種製作所述半導體裝置的方法，且具體而言是有關於一種半導體記憶體裝置及一種製作所述半導體記憶體裝置的方法。
由於半導體裝置的大小小、多功能及/或低成本特性，半導體裝置是電子工業中的重要元件。半導體裝置被分類為用於對資料進行儲存的半導體記憶體裝置、用於對資料進行處理的半導體邏輯裝置以及包括記憶體及邏輯元件二者的混合半導體裝置。
隨著半導體裝置的積體密度增加，需要在有限面積內具有足夠高的電容的電容器。電容器的靜電電容（electrostatic capacitance）與電極的表面積及介電層的介電常數成正比，且與介電層的等效氧化物厚度成反比。
本發明概念的實施例提供一種具有具有增加的靜電電容的電容器的半導體裝置及製作所述半導體裝置的方法。
本發明概念的實施例提供一種其中可容易地對電容器中的介電層的精細結構（fine structure）進行控制的半導體裝置及製作所述半導體裝置的方法。
根據本發明概念的實施例，一種半導體裝置包括電容器。所述電容器包括在第一方向上依序堆疊的底部電極、介電層及頂部電極，所述第一方向與所述底部電極和所述介電層之間的介面垂直。所述介電層包括第一介電層及第二介電層，所述第一介電層及所述第二介電層在所述第一方向上堆疊且介置於所述底部電極與所述頂部電極之間。所述第一介電層為反鐵電性（anti-ferroelectric），且所述第二介電層為鐵電性。所述第一介電層的熱膨脹係數（thermal expansion coefficient）大於所述第二介電層的熱膨脹係數。
根據本發明概念的實施例，一種半導體裝置包括：基底；多個底部電極，設置於所述基底上且在水平方向上彼此間隔開；頂部電極，覆蓋所述底部電極；以及介電層，介置於所述多個底部電極中的每一者與所述頂部電極之間。所述介電層包括在與所述多個底部電極中的每一者和所述介電層之間的介面垂直的方向上堆疊的第一介電層及第二介電層。所述第一介電層為反鐵電性，且所述第二介電層為鐵電性。所述第一介電層的熱膨脹係數大於所述第二介電層的熱膨脹係數。
根據本發明概念的實施例，半導體裝置包括電容器。所述電容器包括在第一方向上依序堆疊的底部電極、介電層及頂部電極，所述第一方向與所述底部電極和所述介電層之間的介面垂直。所述介電層介置於所述底部電極與所述頂部電極之間，且包括在所述第一方向上堆疊的第一介電層及第二介電層。所述第一介電層包括反鐵電性的第一晶相，所述第二介電層包括鐵電性的第二晶相，且所述第一介電層及所述第二介電層中的至少一者更包括順電性的亞晶相（paraelectric sub-crystal phase）。在所述介電層中，所述亞晶相的分數小於所述第一晶相的分數及所述第二晶相的分數。
現在將參照附圖更全面地對本發明概念的實施例進行闡述，在附圖中示出實施例。
圖1是根據本發明概念的實施例的半導體裝置的電容器的剖視圖。
參照圖1，在實施例中，半導體裝置包括電容器結構CAP，且電容器結構CAP包括在第一方向VD上依序堆疊的底部電極BE、介電層220及頂部電極TE。介電層220介置於底部電極BE與頂部電極TE之間，且第一方向VD與底部電極BE和介電層220之間的介面垂直。介電層220包括第一介電層222及第二介電層224，所述第一介電層222及所述第二介電層224在底部電極BE與頂部電極TE之間在第一方向VD上堆疊。在一些實施例中，第一介電層222介置於底部電極BE與第二介電層224之間，且第二介電層224介置於第一介電層222與頂部電極TE之間，但是本發明概念的實施例不必限於此實例。在另一實施例中，與所示結構不同，第二介電層224介置於底部電極BE與第一介電層222之間，且第一介電層222介置於第二介電層224與頂部電極TE之間。
第一介電層222由至少一種反鐵電材料或具有電場誘導相變（electric field-induced phase transition）性質的材料形成或包含至少一種反鐵電材料或具有電場誘導相變性質的材料。舉例而言，第一介電層222由PbZrO 3、AgNbO 3、ZrO 2或HfZrO 2中的至少一者形成或者包含PbZrO 3、AgNbO 3、ZrO 2或HfZrO 2中的至少一者，但是本發明概念的實施例不必限於該些材料。第二介電層224由至少一種鐵電材料形成或包含至少一種鐵電材料。舉例而言，第二介電層224由BaTiO 3、HfO 2、BiFeO 3、PbTiO或Hf 0.5Zr 0.5O 2中的至少一者形成或包含BaTiO 3、HfO 2、BiFeO 3、PbTiO或Hf 0.5Zr 0.5O 2中的至少一者，但是本發明概念的實施例不必限於該些材料。
第一介電層222的熱膨脹係數不同於第二介電層224的熱膨脹係數。第一介電層222的熱膨脹係數大於第二介電層224的熱膨脹係數。舉例而言，第一介電層222的熱膨脹係數大於或等於8.0×10 -6/K，且第二介電層224的熱膨脹係數大於或等於5.0×10 -6/K。舉例而言，第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差大於或等於3.0×10 -6/K且小於或等於10.0×10 -6/K。
由於第一介電層222與第二介電層224具有不同的熱膨脹係數，因此在第一介電層222與第二介電層224之間的介面INF處產生拉伸或壓縮應力。當第一介電層222的熱膨脹係數大於第二介電層224的熱膨脹係數時，第一介電層222上表現出拉伸應力，且第二介電層224上表現出壓縮應力。由於介面INF處的應力，可對第一介電層222及第二介電層224中的每一者的晶相及晶粒大小進行控制。在實施例中，第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差大於或等於3.0×10 -6/K，且由於介面INF處的應力，可對第一介電層222及第二介電層224中的每一者的晶相及晶粒大小進行控制。
第一介電層222包括第一晶相，所述第一晶相為反鐵電性或具有電場誘導相變。第一晶相是四方（tetragonal）相、正交（orthorhmobic）相或菱形（rhombohedral）相中的至少一種。第一介電層222更包括順電性的亞晶相（paraelectric sub-crystal phase），且亞晶相是單斜相（monoclinic phase）。由於第一介電層222與第二介電層224之間的介面INF處的應力，因此在第一介電層222中增加第一晶相的形成且抑制亞晶相的形成。舉例而言，在第一介電層222中，第一晶相的分數大於亞晶相的分數。根據本發明概念的實施例，藉由對第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差進行調節，可控制第一介電層222增加第一晶相的分數並減少亞晶相的分數。
第二介電層224包括鐵電第二晶相。鐵電第二晶相是四方相、正交相或菱形相中的至少一種。第二介電層224更包括順電性的亞晶相。由於在第一介電層222與第二介電層224之間的介面INF處的應力，因此在第二介電層224中增加第二晶相的形成且抑制亞晶相的形成。即，在第二介電層224中，第二晶相的分數大於亞晶相的分數。根據本發明概念的實施例，藉由對第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差進行調節，可在第二介電層224中減少亞晶相的分數並增加第二晶相的分數。
在介電層220中，第一晶相的分數大於第二晶相的分數。舉例而言，在介電層220中，第一晶相的分數大於或等於70%，且第二晶相的分數小於或等於30%。在介電層220中，亞晶相的分數小於第一晶相的分數且小於第二晶相的分數。舉例而言，介電層220中的亞晶相的分數小於10%。藉由對第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差進行調節，可對介電層220中的第一晶相、第二晶相及亞晶相的分數進行控制。另外，藉由對第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差進行調節，可將第一介電層222及第二介電層224的晶粒大小控制為小於5埃。
介電層220、第一介電層222及第二介電層224中的每一者在第一方向VD上具有厚度，所述第一方向VD與第一介電層222和第二介電層224之間的介面INF垂直。第一介電層222的厚度222T不同於第二介電層224的厚度224T。舉例而言，第一介電層222的厚度222T大於第二介電層224的厚度224T。舉例而言，第一介電層222的厚度222T大於介電層220的總厚度220T的70%，且第二介電層224的厚度224T小於介電層220的總厚度220T的30%。介電層220的總厚度220T小於或等於60埃。在實例性實施例中，第一介電層222及第二介電層224的厚度222T及224T中的每一者小於或等於10埃。舉例而言，第一介電層222及第二介電層224的厚度222T及224T中的每一者介於5埃至10埃的範圍內。在此種情況下，介電層220的總厚度220T小於或等於20埃。
底部電極BE由摻雜複晶矽、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種形成或包含摻雜複晶矽、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種。頂部電極TE由摻雜複晶矽、摻雜矽鍺、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種形成或包含摻雜複晶矽、摻雜矽鍺、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種。
在實施例中，底部電極BE、介電層220及頂部電極TE藉由化學氣相沈積（chemical vapor deposition）方法或物理氣相沈積（physical vapor deposition）方法沈積。在實施例中，底部電極BE及頂部電極TE的沈積溫度介於450℃至700℃的範圍內，且介電層220（例如第一介電層222及第二介電層224）的沈積溫度小於約400℃。對介電層220執行退火製程，且退火製程的溫度介於200℃至700℃的範圍內。
根據本發明概念的實施例，介電層220具有多層式結構（multi-layered structure），在所述多層式結構中堆疊有反鐵電或電場誘導相變第一介電層222及鐵電第二介電層224。第一介電層222與第二介電層224具有彼此不同的熱膨脹係數。藉由對第一介電層222的熱膨脹係數與第二介電層224的熱膨脹係數之間的差進行調節（例如調節至大於或等於3.0×10 -6/K的值），可在第一介電層222與第二介電層224之間的介面INF處產生拉伸或壓縮應力，且可對介電層220的精細結構（例如第一介電層222及第二介電層224的晶相及晶粒大小）進行控制，以使電容器結構CAP的靜電電容最大化。
因此，在根據本發明概念的實施例的半導體裝置及製作方法中，可增加電容器結構CAP的靜電電容，且可控制介電層220的精細結構。
圖2及圖3是根據本發明概念的實施例的半導體裝置的電容器的剖視圖。為了簡潔說明，下面的說明將主要集中於與參照圖1闡述的電容器中的特徵不同的特徵上。
參照圖2及圖3，在實施例中，介電層220包括多個第一介電層222及多個第二介電層224，所述多個第一介電層222及所述多個第二介電層224設置於底部電極BE與頂部電極TE之間且在第一方向VD上交替堆疊。在實施例中，最下部的第一介電層222介置於最下部的第二介電層224與底部電極BE之間，但是本發明概念的實施例不必限於此實例。在另一實施例中，最下部的第二介電層224介置於最下部的第一介電層222與底部電極BE之間。
第一介電層222中的每一者與參照圖1闡述的第一介電層222相同，且第二介電層224中的每一者與參照圖1闡述的第二介電層224相同。由於第一介電層222具有與第二介電層224不同的熱膨脹係數，因此在第一介電層222與第二介電層224之間的介面INF處會產生拉伸或壓縮應力。由於第一介電層222與第二介電層224之間的介面INF處的應力，可對第一介電層222及第二介電層224中的每一者的晶相及晶粒大小進行控制。
第一介電層222中的每一者的厚度222T等於或不同於第二介電層224中的每一者的厚度224T。在實施例中，第一介電層222中的每一者的厚度222T大於第二介電層224中的每一者的厚度224T。第一介電層222的厚度222T之和對介電層220的總厚度220T的比率大於第二介電層224的厚度224T之和對總厚度220T的比率。舉例而言，第一介電層222的厚度222T之和大於或等於介電層220的總厚度220T的70%，且第二介電層224的厚度224T之和小於或等於介電層220的總厚度220T的30%。介電層220的總厚度220T小於或等於60埃。第一介電層222中的每一者的厚度222T小於或等於10埃，且第二介電層224中的每一者的厚度224T小於或等於10埃。舉例而言，第一介電層222中的每一者的厚度222T介於5埃至10埃的範圍內，且第二介電層224中的每一者的厚度224T介於5埃至10埃的範圍內。
介電層220具有以下結構：其中兩個第一介電層222與兩個第二介電層224如圖2所示交替堆疊，或者其中三個第一介電層222與三個第二介電層224如圖3所示交替堆疊。然而，本發明概念的實施例不必限於此實例。舉例而言，在實施例中，介電層220的第一介電層222的數目不同於第二介電層224的數目。
圖4是根據本發明概念的實施例的半導體裝置的一部分的剖視圖。
參照圖4，在實施例中，在基底100上設置有電容器CAP。基底100是半導體基底（例如矽晶圓、鍺晶圓或矽鍺晶圓）。電容器CAP包括：多個底部電極BE，設置於基底100上；頂部電極TE，覆蓋底部電極BE；以及介電層220，介置於底部電極BE中的每一者與頂部電極TE之間。
基底100上的底部電極BE在水平方向上彼此間隔開。在實施例中，底部電極中的每一者具有柱形狀。底部電極BE由摻雜複晶矽、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種形成或包含摻雜複晶矽、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種。
在底部電極BE的下部側表面上設置有下部支撐圖案230，且在底部電極BE的上部側表面上設置有上部支撐圖案232。下部支撐圖案230與底部電極BE的下部側表面接觸，並支撐底部電極BE的下部側表面。上部支撐圖案232與底部電極BE的上部側表面接觸，並支撐底部電極BE的上部側表面。下部支撐圖案230及上部支撐圖案232由至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）形成或包含至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）。下部支撐圖案230及上部支撐圖案232形成於成對的相鄰的底部電極BE之間。在實施例中，下部支撐圖案230及上部支撐圖案232連接所述成對的相鄰的底部電極BE。
介電層220覆蓋底部電極BE以及下部支撐圖案230及上部支撐圖案232。介電層220具有與參照圖1至圖3闡述的介電層220實質上相同的特徵。舉例而言，介電層220具有多層式結構，在所述多層式結構中，至少一個第一介電層222及至少一個第二介電層224在與底部電極BE中的每一者和介電層220之間的介面垂直的方向上堆疊，如參照圖1至圖3所述。
頂部電極TE設置於介電層220上，並填充底部電極BE之間以及下部支撐圖案230與上部支撐圖案232之間的空間。頂部電極TE由摻雜複晶矽、摻雜矽鍺、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種形成或包含摻雜複晶矽、摻雜矽鍺、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種。
在基底100上以及底部電極BE之間設置有蝕刻終止層210。頂部電極TE設置於蝕刻終止層210上並覆蓋蝕刻終止層210，且介電層220延伸至蝕刻終止層210與頂部電極TE之間的區中。蝕刻終止層210由至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）形成或包含至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）。
圖5及圖6是根據本發明概念的實施例的半導體裝置的一部分的剖視圖。為了簡潔說明，下面的說明將集中於與參照圖4闡述的半導體裝置中的特徵不同的特徵上。
參照圖5及圖6，在實施例中，基底100上的底部電極BE在水平方向上彼此間隔開。
在實施例中，如圖5所示，底部電極BE中的每一者具有中空圓柱形狀，所述中空圓柱形狀具有擁有杯形狀的一個封閉端部。底部電極BE中的每一者具有彼此相對的外側表面與內側表面。下部支撐圖案230設置於底部電極BE的下部外側表面上，且上部支撐圖案232設置於底部電極BE的上部外側表面上。下部支撐圖案230與底部電極BE的下部外側表面接觸，並支撐底部電極BE的下部外側表面。上部支撐圖案232與底部電極BE的上部外側表面接觸，並支撐底部電極BE的上部外側表面。頂部電極TE覆蓋底部電極BE中的每一者的外側表面，且面對底部電極BE中的每一者的內側表面。介電層220延伸至底部電極BE中的每一者的外側表面與頂部電極TE之間以及底部電極BE中的每一者的內側表面與頂部電極TE之間的區中。
在實施例中，如圖6所示，底部電極BE中的每一者具有半柱（semi-pillar）形狀。舉例而言，底部電極BE中的每一者具有下部部分及上部部分，所述下部部分具有柱形狀，所述上部部分具有中空圓柱形狀。當底部電極BE中的每一者具有半柱形狀時，底部電極BE中的每一者的上部部分具有彼此相對的內側表面與外側表面。下部支撐圖案230設置於底部電極BE的下部側表面（例如底部電極BE中的每一者的下部部分的側表面）上，且上部支撐圖案232設置於底部電極BE的上部側表面（例如底部電極BE中的每一者的上部部分的外側表面）上。下部支撐圖案230與底部電極BE的下部側表面接觸，並支撐底部電極BE的下部側表面。上部支撐圖案232與底部電極BE的上部側表面接觸，並支撐底部電極BE的上部側表面。頂部電極TE覆蓋底部電極BE中的每一者的上部部分的外側表面，且面對底部電極BE中的每一者的上部部分的內側表面。另外，頂部電極TE覆蓋底部電極BE中的每一者的下部部分的側表面。介電層220延伸至底部電極BE中的每一者的下部部分的側表面與頂部電極TE之間、底部電極BE中的每一者的上部部分的外側表面與頂部電極TE之間、以及底部電極BE中的每一者的內側表面與頂部電極TE之間的區中。
圖7是根據本發明概念的實施例的半導體裝置的平面圖。圖8是沿著圖7所示線A-A'截取的剖視圖，且圖9是沿著圖7所示線B-B'截取的剖視圖。
參照圖7至圖9，在實施例中，基底100包括主動圖案ACT。基底100是半導體基底（例如矽晶圓、鍺晶圓或矽鍺晶圓）。主動圖案ACT在與基底100的底表面100L平行的第一方向D1及第二方向D2上彼此間隔開。第一方向D1與第二方向D2彼此不平行。在實施例中，第一方向D1與第二方向D2彼此垂直。主動圖案ACT中的每一者是在第三方向D3上延伸的條形狀圖案，所述第三方向D3與基底100的底表面100L平行但不與第一方向D1及第二方向D2平行。主動圖案ACT中的每一者是基底100的在與基底100的底表面100L垂直的第四方向D4上突出的一部分。
基底100上設置有裝置隔離層102以界定主動圖案ACT。裝置隔離層102介置於主動圖案ACT之間，且由氧化矽、氮化矽及/或氮氧化矽中的至少一種形成或包含氧化矽、氮化矽及/或氮氧化矽中的至少一種。
基底100中設置有字元線WL且字元線WL與主動圖案ACT及裝置隔離層102交叉。字元線WL在第一方向D1上彼此間隔開且在第二方向D2上延伸。字元線WL被掩埋並設置於主動圖案ACT及裝置隔離層102中。
字元線WL中的每一者包括：閘極電極GE，穿透主動圖案ACT及裝置隔離層102的上部部分；閘極介電圖案GI，介置於閘極電極GE與主動圖案ACT之間以及閘極電極GE與裝置隔離層102之間；以及閘極頂蓋圖案GC，設置於閘極電極GE的頂表面上。閘極頂蓋圖案GC的頂表面與裝置隔離層102的頂表面共面。舉例而言，閘極頂蓋圖案GC的頂表面位於與裝置隔離層102的頂表面相同的高度處。
閘極電極GE包含導電材料。在實施例中，導電材料是摻雜半導體材料（例如摻雜矽或摻雜鍺）、導電金屬氮化物（例如氮化鈦或氮化鉭）、金屬（例如鎢、鈦或鉭）或金屬-半導體化合物（例如矽化鎢、矽化鈷或矽化鈦）中的一種。閘極介電圖案GI由例如氧化矽、氮化矽及/或氮氧化矽中的至少一種形成或包含例如氧化矽、氮化矽及/或氮氧化矽中的至少一種。閘極頂蓋圖案GC由例如氧化矽、氮化矽及/或氮氧化矽中的至少一種形成或包含例如氧化矽、氮化矽及/或氮氧化矽中的至少一種。
在主動圖案ACT中的每一者中設置有第一雜質注入區110a及第二雜質注入區110b。第二雜質注入區110b以第一雜質注入區110a介置於第二雜質注入區110b之間的方式彼此間隔開。第一雜質注入區110a設置於與主動圖案ACT中的每一者交叉的一對字元線WL之間。第二雜質注入區110b以所述一對字元線WL介置於第二雜質注入區110b之間的方式彼此間隔開。第一雜質注入區110a包含與第二雜質注入區110b的導電類型相同的導電類型的雜質。
在基底100上設置有覆蓋主動圖案ACT、裝置隔離層102及字元線WL的絕緣層120。在實施例中，絕緣層120由氧化矽、氮化矽或氮氧化矽中的至少一種形成或者包含氧化矽、氮化矽或氮氧化矽中的至少一種，且可具有單層式或多層式結構。
在基底100上及絕緣層120上設置有位元線BL。位元線BL與字元線WL交叉。位元線BL在第一方向D1上延伸且在第二方向D2上彼此間隔開。位元線BL中的每一者包括依序堆疊於絕緣層120上的複晶矽圖案130、歐姆圖案132及含金屬圖案134。複晶矽圖案130由摻雜或未經摻雜的複晶矽形成或包含摻雜或未經摻雜的複晶矽。歐姆圖案132由至少一種金屬矽化物形成或者包含至少一種金屬矽化物。含金屬圖案134由金屬（例如鎢、鈦或鉭）或導電金屬氮化物（例如氮化鈦、氮化鉭或氮化鎢）中的至少一種形成或包含金屬（例如鎢、鈦或鉭）或導電金屬氮化物（例如氮化鈦、氮化鉭或氮化鎢）中的至少一種。
在位元線BL中的每一者上依序堆疊有下部頂蓋圖案140及上部頂蓋圖案142。下部頂蓋圖案140設置於位元線BL中的每一者與上部頂蓋圖案142之間。下部頂蓋圖案140及上部頂蓋圖案142沿著位元線BL中的每一者的頂表面在第一方向D1上延伸。下部頂蓋圖案140由氮化物（例如氮化矽）或氮氧化物（例如氮氧化矽）中的至少一種形成或包含氮化物（例如氮化矽）或氮氧化物（例如氮氧化矽）中的至少一種，且上部頂蓋圖案142由至少一種氮化物（例如氮化矽）形成或包含至少一種氮化物（例如氮化矽）。
在位元線BL中的每一者下方設置有位元線接觸件DC，且位元線接觸件DC在第一方向D1上彼此間隔開。位元線接觸件DC中的每一者穿透複晶矽圖案130及絕緣層120且電性連接至對應的主動圖案ACT的第一雜質注入區110a。歐姆圖案132及含金屬圖案134覆蓋位元線接觸件DC的頂表面。位元線接觸件DC由摻雜半導體材料（例如摻雜矽或摻雜鍺）、導電金屬氮化物（例如氮化鈦或氮化鉭）、金屬（例如鎢、鈦或鉭）、或金屬-半導體化合物（例如矽化鎢、矽化鈷或矽化鈦）中的至少一種形成或包含摻雜半導體材料（例如摻雜矽或摻雜鍺）、導電金屬氮化物（例如氮化鈦或氮化鉭）、金屬（例如鎢、鈦或鉭）、或金屬-半導體化合物（例如矽化鎢、矽化鈷或矽化鈦）中的至少一種。
在位元線BL中的每一者的側表面上設置有位元線間隔件150。位元線間隔件150沿著位元線BL中的每一者的側表面延伸或者在第一方向D1上延伸。位元線間隔件150自位元線BL中的每一者的側表面延伸至下部頂蓋圖案140的側表面及上部頂蓋圖案142的側表面。位元線間隔件150包括依序堆疊於位元線BL中的每一者的側表面上的第一間隔件151、第二間隔件155及第三間隔件157。第一間隔件151及第二間隔件155設置於絕緣層120上，且第一間隔件151的最底表面及第二間隔件155的最底表面與絕緣層120的頂表面接觸。第三間隔件157覆蓋絕緣層120的側表面，且第三間隔件157的最底表面與基底100的頂表面接觸。第一間隔件至第三間隔件151、155及157覆蓋下部頂蓋圖案140的側表面及上部頂蓋圖案142的側表面。第一間隔件151及第三間隔件157由相同的絕緣材料（例如氮化矽）形成或包含相同的絕緣材料（例如氮化矽）。在實施例中，第二間隔件155由相對於第一間隔件151及第三間隔件157具有蝕刻選擇性的絕緣材料（例如氧化矽）形成或包含相對於第一間隔件151及第三間隔件157具有蝕刻選擇性的絕緣材料（例如氧化矽）。在實施例中，第二間隔件155是空氣間隙（air gap）區。
在位元線接觸件DC中的每一者的側表面上設置有間隙填充絕緣圖案153。間隙填充絕緣圖案153由氧化矽、氮化矽或氮氧化矽中的至少一種形成或包含氧化矽、氮化矽或氮氧化矽中的至少一種。第一間隔件151延伸至位元線接觸件DC中的每一者的側表面與間隙填充絕緣圖案153之間的區中，且進一步延伸至裝置隔離層102與間隙填充絕緣圖案153之間的區中。絕緣襯墊152介置於第一間隔件151與間隙填充絕緣圖案153之間。間隙填充絕緣圖案153以絕緣襯墊152介置於間隙填充絕緣圖案153與第一間隔件151之間的方式與第一間隔件151間隔開。絕緣襯墊152的至少一部分延伸至第一間隔件151與第三間隔件157之間的區中，且與第二間隔件155的最底表面接觸。間隙填充絕緣圖案153與第三間隔件157的最底表面接觸。在實施例中，絕緣襯墊152由氧化矽形成或包含氧化矽。
在相鄰的位元線BL之間設置有儲存節點接觸件BC，且儲存節點接觸件BC在第一方向D1上彼此間隔開。儲存節點接觸件BC中的每一者電性連接至主動圖案ACT中的每一者中的對應第二雜質注入區110b。儲存節點接觸件BC由摻雜或未經摻雜的複晶矽形成或包含摻雜或未經摻雜的複晶矽。在儲存節點接觸件BC之間設置有絕緣柵欄（fence）。絕緣柵欄及儲存節點接觸件BC在相鄰的位元線BL之間在第一方向D1上交替排列。在實施例中，絕緣柵欄由氮化矽形成或包含氮化矽。位元線間隔件150介置於位元線BL中的每一者與儲存節點接觸件BC之間。
在儲存節點接觸件BC上設置有搭接墊（landing pad）LP。搭接墊LP由金屬（例如鎢）形成或包含金屬（例如鎢）。搭接墊LP中的每一者的上部部分覆蓋上部頂蓋圖案142的頂表面，且較儲存節點接觸件BC中的每一者寬。搭接墊LP中的每一者的上部部分在第二方向D2上或與第二方向D2相反的方向上在側向上自儲存節點接觸件BC中的每一者延伸。搭接墊LP中的每一者的上部部分在垂直方向上與對應的位元線BL交疊。另外，在儲存節點接觸件BC中的每一者與搭接墊LP中的每一者之間介置有儲存節點歐姆層及擴散防止圖案。儲存節點歐姆層由至少一種金屬矽化物形成或包含至少一種金屬矽化物。擴散防止圖案由至少一種金屬氮化物（例如氮化鈦或氮化鉭）形成或包含至少一種金屬氮化物（例如氮化鈦或氮化鉭）。
上部絕緣層160填充相鄰的搭接墊LP之間的空間。上部絕緣層160部分穿透上部頂蓋圖案142及下部頂蓋圖案140，且與第一間隔件至第三間隔件151、155及157的頂表面接觸。在實施例中，上部絕緣層160由氧化矽、氮化矽或氮氧化矽中的至少一種形成或者包含氧化矽、氮化矽或氮氧化矽中的至少一種。
底部電極BE設置於搭接墊LP上。底部電極BE由摻雜複晶矽、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種形成或包含摻雜複晶矽、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種。如參照圖4至圖6所述，底部電極BE中的每一者具有柱形狀、具有一個封閉端部的中空圓柱形狀（例如杯形狀）或半柱形狀中的一種。提供支撐底部電極BE的上部側表面的上部支撐圖案232，且提供支撐底部電極BE的下部側表面的下部支撐圖案230。上部支撐圖案232及下部支撐圖案230由至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）形成或包含至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）。
蝕刻終止層210設置於底部電極BE之間且覆蓋上部絕緣層160。蝕刻終止層210由至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）形成或包含至少一種絕緣材料（例如氮化矽、氧化矽或氮氧化矽）。
介電層220覆蓋底部電極BE以及上部支撐圖案232及下部支撐圖案230。介電層220具有與參照圖1至圖3闡述的介電層220實質上相同的特徵。舉例而言，介電層220具有多層式結構，在所述多層式結構中，至少一個第一介電層222及至少一個第二介電層224在與底部電極BE中的每一者和介電層220之間的介面垂直的方向上堆疊，如參照圖1至圖3所述。
頂部電極TE設置於介電層220上，並填充底部電極BE之間以及上部支撐圖案232與下部支撐圖案230之間的空間。頂部電極TE由摻雜複晶矽、摻雜矽鍺、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種形成或包含摻雜複晶矽、摻雜矽鍺、金屬氮化物（例如氮化鈦）或金屬（例如鎢、鋁或銅）中的至少一種。底部電極BE、介電層220及頂部電極TE構成電容器CAP。
圖10是根據本發明概念的實施例的半導體裝置的平面圖。圖11是根據本發明概念的實施例的半導體裝置的透視圖，且圖12是沿著圖10所示線X1-X1'及Y1-Y1'截取的剖視圖。
參照圖10至圖12，在實施例中，半導體裝置包括基底310、多條第一導電線320、通道層330、閘極電極340、閘極絕緣層350及電容器結構CAP。在實施例中，半導體裝置是包括垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。垂直通道電晶體包括在垂直方向上延伸的通道圖案（例如在垂直方向上自基底310延伸的通道層330）。
在基底310上設置有下部絕緣層312，且在下部絕緣層312上設置有第一導電線320。第一導電線320在第一方向（例如x方向）上彼此間隔開，且在第二方向（例如y方向）上延伸。第一方向及第二方向（例如x方向及y方向）平行於基底310的底表面310L，但是第一方向與第二方向彼此不平行。在實施例中，第一方向與第二方向彼此垂直。在下部絕緣層312上以及第一導電線320之間設置有多個第一絕緣圖案322。第一絕緣圖案322在第二方向（例如y方向）上延伸，且第一絕緣圖案322的頂表面與第一導電線320的頂表面共面。第一導電線320被用作位元線。
第一導電線320由摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一種形成或包含摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一種。舉例而言，第一導電線320由摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合中的至少一種形成或包含摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合中的至少一種，但是本發明概念的實施例不必限於該些實例。第一導電線320中的每一者可包括由前述材料中的至少一種形成的一或多個層。在實施例中，第一導電線320包括二維半導體，例如石墨烯、碳奈米管（carbon nanotube）或其組合。
在實施例中，通道層330設置於第一導電線320上，且在第一方向及第二方向（例如x方向及y方向）上彼此間隔開且形成矩陣圖案。通道層330具有在與基底310的底表面310L垂直的第三方向（例如z方向）上延伸的垂直通道結構。通道層330在第一方向（例如x方向）上具有第一寬度，且在第三方向（例如z方向）上具有第一高度，其中第一高度大於第一寬度。舉例而言，第一高度是第一寬度的約2倍至10倍，但是本發明概念的實施例不必限於此實例。在實施例中，通道層330在第二方向（例如y方向）上具有第二寬度，且第二寬度實質上等於第一寬度。通道層330的下部部分用作第一源極/汲極區，通道層330的上部部分用作第二源極/汲極區，且通道層330在第一源極/汲極區與第二源極/汲極區之間的部分用作通道區。
通道層330由氧化物半導體（例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合）中的至少一種形成或包含氧化物半導體（例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合）中的至少一種。通道層330包括由氧化物半導體中的至少一種形成的一或多個層。通道層330的帶隙能量（band gap energy）大於矽的帶隙能量。在實施例中，通道層330具有約1.5電子伏特（eV）至5.6電子伏特的帶隙能量。舉例而言，當通道層330具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道層330表現出最佳化的通道效能。通道層330具有多晶結構或非晶結構，但是本發明概念的實施例不必限於此實例。在實施例中，通道層330包括二維半導體（例如石墨烯、碳奈米管或其組合）。
閘極電極340設置於通道層330的相對的側表面上並在第一方向（例如x方向）上延伸。閘極電極340包括第一子閘極電極340P1及第二子閘極電極340P2，所述第一子閘極電極340P1及所述第二子閘極電極340P2分別面對通道層330的兩個相對的側表面（例如第一側表面及第二側表面）。通道層330設置於第一子閘極電極340P1與第二子閘極電極340P2之間，且半導體裝置具有雙閘極（dual gate）電晶體結構。然而，本發明概念的實施例不必限於此實例。在實施例中，省略第二子閘極電極340P2，且僅形成面對通道層330的第一側表面的第一子閘極電極340P1。所述半導體裝置具有單閘極電晶體結構。
閘極電極340由摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一種形成或包含摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一種。舉例而言，閘極電極340由摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合中的至少一種形成或包含摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合中的至少一種，但是本發明概念的實施例不必限於該些實例。
閘極絕緣層350包圍通道層330或覆蓋通道層330的側表面，且介置於通道層330與閘極電極340之間。在實施例中，如圖10所示，通道層330的整個側表面被閘極絕緣層350覆蓋，且閘極電極340的側表面的一部分與閘極絕緣層350接觸。在實施例中，閘極絕緣層350在閘極電極340的延伸方向（例如第一方向或x方向）上延伸，且通道層330的側表面中面對閘極電極340的僅兩個側表面與閘極絕緣層350接觸。
閘極絕緣層350由氧化矽、氮氧化矽、介電常數大於氧化矽的介電常數的高介電常數（high-k）介電材料或其組合中的至少一種形成或包含氧化矽、氮氧化矽、介電常數大於氧化矽的介電常數的高介電常數介電材料或其組合中的至少一種。高介電常數介電材料包含金屬氧化物材料或金屬氮氧化物材料。舉例而言，高介電常數介電材料包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
在第一絕緣圖案322及第一導電線320上設置有多個第二絕緣圖案332。第二絕緣圖案332在第二方向（例如y方向）上延伸，且通道層330設置於相鄰的第二絕緣圖案332之間。另外，在相鄰的第二絕緣圖案332之間以及相鄰的通道層330之間的空間中設置有第一間隙填充層334及第二間隙填充層336。第一間隙填充層334設置於相鄰的通道層330之間的空間的底部部分中，且第二間隙填充層336形成於第一間隙填充層334上且填充相鄰的通道層330之間的空間的其餘部分。第二間隙填充層336的頂表面與通道層330的頂表面共面，且第二間隙填充層336覆蓋閘極電極340的頂表面。作為另外一種選擇，在實施例中，第一絕緣圖案322及第二絕緣圖案332由連續的材料層形成，及/或第一間隙填充層334及第二間隙填充層336由連續的材料層形成。
在通道層330上設置有電容器接觸件360。在實施例中，電容器接觸件360在垂直方向上與通道層330交疊，且在第一方向及第二方向（例如x方向及y方向）上彼此間隔開，或者形成矩陣圖案。電容器接觸件360由摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合中的至少一種形成或包含摻雜複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合中的至少一種，但是本發明概念的實施例不必限於該些實例。在第二絕緣圖案332及第二間隙填充層336上設置有上部絕緣層362，且上部絕緣層362包圍電容器接觸件360的側表面。
蝕刻終止層210設置於上部絕緣層362上，且電容器CAP設置於蝕刻終止層210上。電容器CAP包括：底部電極BE，在水平方向上彼此間隔開；介電層220，覆蓋底部電極BE；以及頂部電極TE，覆蓋介電層220及底部電極BE。
底部電極BE中的每一者穿透蝕刻終止層210且電性連接至電容器接觸件360的頂表面。如參照圖4至圖6所述，底部電極BE中的每一者具有柱形狀、具有一個封閉端部的中空圓柱形狀（例如杯形狀）或半柱形狀中的一種。底部電極BE中的每一者在垂直方向上與電容器接觸件360交疊。底部電極BE在第一方向及第二方向（例如x方向及y方向）上彼此間隔開，或者形成矩陣圖案。作為另外一種選擇，在實施例中，搭接墊進一步設置於電容器接觸件360與底部電極BE之間，且底部電極BE排列成六邊形圖案。底部電極BE及頂部電極TE具有與參照圖4至圖6闡述的底部電極BE及頂部電極TE實質上相同的特徵。
介電層220覆蓋底部電極BE。介電層220具有與參照圖1至圖3闡述的介電層220實質上相同的特徵。舉例而言，介電層220具有多層式結構，在所述多層式結構中，至少一個第一介電層222及至少一個第二介電層224在與底部電極BE中的每一者和介電層220之間的介面垂直的方向上堆疊，如參照圖1至圖3所述。
根據本發明概念的實施例，電容器結構的介電層具有多層式結構，在所述多層式結構中堆疊有反鐵電或電場誘導相變第一介電層及鐵電第二介電層。藉由對第一介電層的熱膨脹係數與第二介電層的熱膨脹係數之間的差進行調節（例如調節至大於或等於3.0×10 -6/K的值），可在第一介電層與第二介電層之間的介面處提供拉伸或壓縮應力，且在此種情況下，介電層的精細結構（例如第一介電層及第二介電層的晶相及晶粒大小）得到控制，以使電容器結構的靜電電容最大化。
因此，在根據本發明概念的實施例的半導體裝置及製作方法中，可增加電容器結構的靜電電容，且可控制介電層的精細結構。
雖然已經具體示出並闡述了本發明概念的實施例，但是此項技術中的通常知識者將理解可在不背離所附申請專利範圍的精神及範圍的情況下對本文作出形式及細節上的變化。
100、310:基底 100L、310L:底表面 102:裝置隔離層 110a:第一雜質注入區 110b:第二雜質注入區 120:絕緣層 130:複晶矽圖案 132:歐姆圖案 134:含金屬圖案 140:下部頂蓋圖案 142:上部頂蓋圖案 150:位元線間隔件 151:第一間隔件 152:絕緣襯墊 153:間隙填充絕緣圖案 155:第二間隔件 157:第三間隔件 160:上部絕緣層 210:蝕刻終止層 220:介電層 220T:總厚度 222:第一介電層 222T、224T:厚度 224:第二介電層 230:下部支撐圖案 232:上部支撐圖案 312:下部絕緣層 320:第一導電線 322:第一絕緣圖案 330:通道層 332:第二絕緣圖案 334:第一間隙填充層 336:第二間隙填充層 340、GE:閘極電極 340P1:第一子閘極電極 340P2:第二子閘極電極 350:閘極絕緣層 360:電容器接觸件 362:上部絕緣層 A-A'、B-B'、X1-X1'、Y1-Y1':線 ACT:主動圖案 BC:儲存節點接觸件 BE:底部電極 BL:位元線 CAP:電容器結構/電容器 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DC:位元線接觸件 GC:閘極頂蓋圖案 GI:閘極介電圖案 INF:介面 LP:搭接墊 TE:頂部電極 VD:第一方向 WL:字元線 X、Y、Z:方向
圖1是根據本發明概念的實施例的半導體裝置的電容器的剖視圖。 圖2及圖3是根據本發明概念的實施例的半導體裝置的電容器的剖視圖。 圖4是根據本發明概念的實施例的半導體裝置的一部分的剖視圖。 圖5及圖6是根據本發明概念的實施例的半導體裝置的一部分的剖視圖。 圖7是根據本發明概念的實施例的半導體裝置的平面圖。 圖8是沿著圖7所示線A-A'截取的剖視圖，且圖9是沿著圖7所示線B-B'截取的剖視圖。 圖10是根據本發明概念的實施例的半導體裝置的平面圖。 圖11是根據本發明概念的實施例的半導體裝置的透視圖。 圖12是沿著圖10所示線X1-X1'及Y1-Y1'截取的剖視圖。
100:基底
100L:底表面
102:裝置隔離層
110a:第一雜質注入區
110b:第二雜質注入區
120:絕緣層
130:複晶矽圖案
132:歐姆圖案
134:含金屬圖案
140:下部頂蓋圖案
142:上部頂蓋圖案
150:位元線間隔件
151:第一間隔件
152:絕緣襯墊
153:間隙填充絕緣圖案
155:第二間隔件
157:第三間隔件
160:上部絕緣層
210:蝕刻終止層
220:介電層
230:下部支撐圖案
232:上部支撐圖案
A-A':線
ACT:主動圖案
BC:儲存節點接觸件
BE:底部電極
BL:位元線
CAP:電容器結構/電容器
D1:第一方向
D2:第二方向
D4:第四方向
DC:位元線接觸件
LP:搭接墊
TE:頂部電極

Claims (20)

  1. 一種半導體裝置，包括：電容器，其中所述電容器包括在第一方向上依序堆疊的底部電極、介電層及頂部電極，所述第一方向與所述底部電極和所述介電層之間的介面垂直，其中所述介電層介置於所述底部電極與所述頂部電極之間，且包括在所述第一方向上堆疊的第一介電層及第二介電層，所述第一介電層為反鐵電性，所述第二介電層為鐵電性，所述第一介電層的熱膨脹係數大於所述第二介電層的熱膨脹係數，且所述第一介電層與所述第二介電層直接接觸。
  2. 如請求項1所述的半導體裝置，其中所述第一介電層的所述熱膨脹係數與所述第二介電層的所述熱膨脹係數之間的差大於或等於3.0×10-6/K。
  3. 如請求項1所述的半導體裝置，其中所述第一介電層包括反鐵電性的第一晶相，且所述第一晶相是四方相、正交相或菱形相中的至少一種。
  4. 如請求項3所述的半導體裝置，其中所述第二介電層包括鐵電性的第二晶相，且所述第二晶相是四方相、正交相或菱形相中的至少一種。
  5. 如請求項4所述的半導體裝置，其中所述第一介電層更包括順電性的亞晶相，所述亞晶相是單斜相，且在所述第一介電層中，所述第一晶相的分數大於所述亞晶相的分數。
  6. 如請求項4所述的半導體裝置，其中所述第二介電層更包括順電性的亞晶相，所述亞晶相是單斜相，且在所述第二介電層中，所述第二晶相的分數大於所述亞晶相的分數。
  7. 如請求項4所述的半導體裝置，其中，在所述介電層中，所述第一晶相的分數大於所述第二晶相的分數。
  8. 如請求項7所述的半導體裝置，其中所述第一介電層及所述第二介電層中的至少一者更包括順電性的亞晶相，所述亞晶相是單斜相，且在所述介電層中，所述亞晶相的分數小於所述第一晶相的所述分數及所述第二晶相的所述分數。
  9. 如請求項1所述的半導體裝置，其中所述第一介電層及所述第二介電層中的每一者在所述第一方向上具有厚度，且所述第一介電層的厚度大於所述第二介電層的厚度。
  10. 如請求項1所述的半導體裝置，其中提供多個所述第一介電層， 提供多個所述第二介電層，且所述介電層包括在所述底部電極與所述頂部電極之間在所述第一方向上交替堆疊的多個所述第一介電層與多個所述第二介電層。
  11. 如請求項10所述的半導體裝置，其中所述介電層、所述第一介電層及所述第二介電層中的每一者在所述第一方向上具有厚度，且所述第一介電層的厚度之和對所述介電層的總厚度的比率大於所述第二介電層的厚度之和對所述介電層的所述總厚度的比率。
  12. 一種半導體裝置，包括：基底；多個底部電極，設置於所述基底上且在水平方向上彼此間隔開；頂部電極，覆蓋所述多個底部電極；以及介電層，介置於所述多個底部電極中的每一者與所述頂部電極之間，其中所述介電層包括在第三方向上堆疊的第一介電層及第二介電層，所述第三方向與所述多個底部電極中的每一者和所述介電層之間的介面垂直，所述第一介電層為反鐵電性，所述第二介電層為鐵電性， 所述第一介電層的熱膨脹係數大於所述第二介電層的熱膨脹係數，且所述第一介電層與所述第二介電層直接接觸。
  13. 如請求項12所述的半導體裝置，其中所述第一介電層的所述熱膨脹係數與所述第二介電層的所述熱膨脹係數之間的差大於或等於3.0×10-6/K且小於或等於10.0×10-6/K。
  14. 如請求項12所述的半導體裝置，其中所述第一介電層包括反鐵電性的第一晶相，所述第二介電層包括鐵電性的第二晶相，且在所述介電層中，所述第一晶相的分數大於所述第二晶相的分數。
  15. 如請求項14所述的半導體裝置，其中所述第一介電層及所述第二介電層中的至少一者更包括順電性的亞晶相，且在所述介電層中，所述亞晶相的分數小於所述第一晶相的所述分數及所述第二晶相的所述分數。
  16. 如請求項12所述的半導體裝置，其中所述第一介電層及所述第二介電層中的每一者在所述第三方向上具有厚度，且所述第一介電層的厚度大於所述第二介電層的厚度。
  17. 如請求項12所述的半導體裝置，其中所述多個底部電極中的每一者具有柱形狀、杯形狀或半柱形狀中的一種。
  18. 如請求項12所述的半導體裝置，更包括：多條位元線，設置於所述基底上，其中所述多條位元線在第一方向上延伸且在第二方向上彼此間隔開，其中所述第一方向及所述第二方向與所述基底的底表面平行且彼此交叉；以及多個儲存節點接觸件，介置於所述多條位元線之間且在所述第一方向上彼此間隔開，其中所述多個底部電極中的每一者電性連接至所述多個儲存節點接觸件中的對應的儲存節點接觸件。
  19. 如請求項18所述的半導體裝置，其中所述基底包括主動圖案，所述主動圖案中的每一者包括彼此間隔開的第一雜質注入區與第二雜質注入區，且所述第一雜質注入區介置於所述第二雜質注入區之間，所述多條位元線中的每一者電性連接至所述第一雜質注入區，且所述多個儲存節點接觸件中的每一者電性連接至所述第二雜質注入區中的對應的第二雜質注入區。
  20. 一種半導體裝置，包括：電容器，其中所述電容器包括在第一方向上依序堆疊的底部電極、介電層及頂部電極，所述第一方向與所述底部電極和所述介電層之間的介面垂直， 其中所述介電層介置於所述底部電極與所述頂部電極之間，且包括在所述第一方向上堆疊的第一介電層及第二介電層，所述第一介電層包括反鐵電性的第一晶相，所述第二介電層包括鐵電性的第二晶相，所述第一介電層及所述第二介電層中的至少一者更包括順電性的亞晶相，在所述介電層中，所述亞晶相的分數小於所述第一晶相的分數及所述第二晶相的分數。
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