TWI833154B - 具有重分佈結構的半導體元件 - Google Patents

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TWI833154B TW111102231A TW111102231A TWI833154B TW I833154 B TWI833154 B TW I833154B TW 111102231 A TW111102231 A TW 111102231A TW 111102231 A TW111102231 A TW 111102231A TW I833154 B TWI833154 B TW I833154B
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黃則堯
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Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件包括一第一晶片，其包括：一第一中間介電層，位於一第一基板上；一插塞結構，位於該第一中間介電層中且電性耦合至該第一晶片的一功能單元；一第一重分佈層，位於該第一中間介電層上且遠離該插塞結構；一第一較低接合墊，位於該第一重分佈層上；以及一第二較低接合墊，位於該插塞結構上。該半導體元件還包括位於該第一晶片上的一第二晶片，其包括：一第一較高接合墊，位於該第一較低接合墊上；一第二較高接合墊，位於該第二較低接合墊上；以及複數個儲存單元，電性耦合至該第一較高接合墊和該第二較高接合墊。

Description

具有重分佈結構的半導體元件
本申請案主張美國第17/510,878號專利申請案(優先權日為「2021年10月26日」)的優先權及益處，該等美國申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有重分佈結構的半導體元件及其製備方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機、以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，而且這些問題還在不斷增加。因此，在達到提高品質、產率、性能、和可靠性以及降低複雜度方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露之一方面提供一種半導體元件，包括：一第一晶 片，其包括：一第一中間介電層，位於一第一基板上；一插塞結構，位於該第一中間介電層中且電性耦合至該第一晶片的一功能單元；一第一重分佈層，位於該第一中間介電層上且遠離該插塞結構；一第一較低接合墊，位於該第一重分佈層上；以及一第二較低接合墊，位於該插塞結構上。該半導體元件還包括位於該第一晶片上的一第二晶片，其包括：一第一較高接合墊，位於該第一較低接合墊上；一第二較高接合墊，位於該第二較低接合墊上；以及複數個儲存單元，電性耦合至該第一較高接合墊和該第二較高接合墊。
在一些實施例中，該第一晶片被配置為一邏輯晶片且該第二晶片被配置為一記憶體晶片。
在一些實施例中，該插塞結構包括位於該第一基板上的一底部插塞、位於該底部插塞上的一著陸墊、以及位於該著陸墊和該第二較低接合墊之間的一頂部插塞。
在一些實施例中，該半導體元件包括一第一障壁層，位於該頂部插塞和該第二較低接合墊之間。
在一些實施例中，該半導體元件包括一第二障壁層，位於該著陸墊和該頂部插塞之間。
在一些實施例中，該半導體元件包括位於該頂部插塞和該第二較低接合墊之間的一第三障壁層，以及位於該第一較低接合墊和該第一重分佈層之間的一第四障壁層。
在一些實施例中，該第三障壁層的一底表面位於低於該第一重分佈層的一頂表面的一垂直水平(vertical level)。
在一些實施例中，該第一晶片的一寬度和該第二晶片的一 寬度實質上(substantially)相同。
在一些實施例中，該底部插塞包括鋁、銅、或前述之組合，且該頂部插塞包括鎢。
在一些實施例中，該第三障壁層包括鈦和氮化鈦。
在一些實施例中，該些儲存單元被配置為一電容陣列或一浮動陣列(floating array)。
本揭露之另一方面提供一種半導體元件，包括：一第一晶片，其包括：一第一基板，包括一中心區域和圍繞該中心區域的一周圍區域；一第一中心接合墊，位於該第一基板的該中心區域上方；以及一第一周圍接合墊，位於該第一基板的該周圍區域上方。該半導體元件還包括位於該第一晶片上的一第二晶片，其包括：複數個周圍較高接合墊，位於該第二晶片的一周圍區域且分別位於該第一中心接合墊和該第一周圍接合墊上；複數個重分佈結構，分別位於該些周圍較高接合墊上且朝向該第二晶片的一中心區域延伸；複數個中心較低接合墊，位於該第二晶片的該中心區域且分別位於該些重分佈結構上；以及複數個儲存單元，電性耦合至該些中心較低接合墊。
在一些實施例中，該些重分佈結構包括：複數個重分佈層，分別位於該些周圍較高接合墊上，且分別從該第二晶片的該周圍區域朝向該第二晶片的該中心區域延伸；以及複數個重分佈插塞，位於該第二晶片的該中心區域，且分別且對應地位於該些中心較低接合墊和該些重分佈層之間。
在一些實施例中，該半導體元件包括複數個第一支撐插塞，分別位於該些重分佈層上，其中該些第一支撐插塞遠離該些重分佈插 塞且該些第一支撐插塞為浮動的(floating)。
在一些實施例中，該半導體元件包括複數個第二支撐插塞，分別位於該些重分佈層上，其中該些第二支撐插塞遠離該些第一支撐插塞且該些第二支撐插塞為浮動的。
在一些實施例中，相鄰對的該些重分佈插塞和該些第一支撐插塞之間的距離與相鄰對的該些第一支撐插塞和該些第二支撐插塞之間的距離實質上相同。
在一些實施例中，該半導體元件包括一模製(molding)層，位於該第一晶片上且覆蓋該第二晶片。
本揭露之另一方面提供一種半導體元件的製備方法，包括：提供一第一基板，包括一功能單元；形成一插塞結構於該第一基板上且電性耦合至該功能單元；形成一第一重分佈層於該第一基板上方；形成一第一較低接合墊於該第一重分佈層上；形成一第二較低接合墊於該插塞結構上，其中該第一基板、該插塞結構、該第一重分佈層、該第一較低接合墊、和該第二較低接合墊一起構成一第一晶片；以及接合一第二晶片至該第一晶片上。該第二晶片包括接合至該第一較低接合墊上的一第一較高接合墊、接合至該第二較低接合墊上的一第二較高接合墊、以及電性耦合至該第一較高接合墊和該第二較高接合墊的複數個儲存單元。
在一些實施例中，該第一晶片被配置為一邏輯晶片且該第二晶片被配置為一記憶體晶片，並且該些儲存單元被配置為一電容陣列或一浮動陣列。
在一些實施例中，該插塞結構包括形成於該第一基板上的一底部插塞、形成於該底部插塞上的一著陸墊、以及形成於該著陸墊上的 一頂部插塞。
由於本揭露之半導體元件的設計，數據訊號可以透過第一較高接合墊、第一較低接合墊、和第一重分佈層傳輸而不透過第一晶片的導電部件、插塞結構、和功能單元。其結果，可以縮小傳輸距離，從而可以提高半導體元件的性能。此外，由於傳輸距離較短，所以可以降低半導體元件的功耗。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1A:半導體元件
1B:半導體元件
1C:半導體元件
1D:半導體元件
1E:半導體元件
10:製備方法
20:製備方法
100:第一晶片
100FS:前表面
111:第一基板
113:第一中間介電層
115:底部介電層
117:頂部介電層
121:插塞結構
123:底部插塞
125:著陸墊
127:頂部插塞
131:第一重分佈層
131TS:頂表面
131BS:底表面
141:第一底部鈍化層
143:第一頂部鈍化層
145:襯墊開口
147:襯墊開口
151:第一較低接合墊
153:第二較低接合墊
155:突出部
161:第一障壁層
163:第二障壁層
165:第三障壁層
165-1:U形突起
165BS:底表面
167:第四障壁層
200:第二晶片
200FS:前表面
211:第二基板
213:第二中間介電層
221:儲存單元
231:第二頂部鈍化層
241:第一較高接合墊
243:第二較高接合墊
300:第三晶片
311:第三基板
313:第三底部中間介電層
315:內連線層
317:第三頂部中間介電層
321:儲存單元
331:第三底部鈍化層
333:第三頂部鈍化層
341:中心較低接合墊
343:周圍較高接合墊
351:重分佈結構
353:重分佈插塞
355:第二重分佈層
361:第一支撐插塞
363:第二支撐插塞
400:第四晶片
500:第五晶片
511:第五基板
513:第五中間介電層
533:第五頂部鈍化層
541:第五中心接合墊
543:第五周圍接合墊
611:模製層
CR1:中心區域
CR2:中心區域
D1:距離
D2:距離
PL1:周圍區域
PL2:周圍區域
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
S27:步驟
S29:步驟
S31:步驟
VL1:垂直水平
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
W6:寬度
W7:寬度
X:方向
Y:方向
Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。
圖1根據本揭露一實施例以流程圖的形式顯示出半導體元件的製備方法。
圖2到圖8根據本揭露一實施例以剖面示意圖顯示出半導體元件的製備流程。
圖9到圖11根據本揭露一些實施例以剖面示意圖顯示半導體元件。
圖12是流程圖，例示本揭露另一實施例的半導體元件的製備方法。
圖13根據本揭露另一實施例以俯視示意圖顯示出半導體元件的製備流程的一部分。
圖14是沿著圖13中線A-A’繪製的剖面示意圖。
圖15根據本揭露另一實施例以俯視示意圖顯示出半導體元件的製備流程的一部分。
圖16是沿著圖15中線A-A’繪製的剖面示意圖。
圖17根據本揭露另一實施例以俯視示意圖顯示出半導體元件的製備流程的一部分。
圖18是沿著圖17中線A-A’繪製的剖面示意圖。
圖19根據本揭露另一實施例以俯視示意圖顯示出半導體元件的製備流程的一部分。
圖20是沿著圖19中線A-A’繪製的剖面示意圖。
圖21到圖23根據本揭露另一實施例以剖面示意圖顯示出半導體元件的製備流程的一部分。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限 定所討論的不同實施例及/或結構之間的關係。
此外，此處用到與空間相關的用詞，例如：“在...下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接到”或“耦合到”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用第一、第二等用詞來描述各種元件，但是這些元件不應受到這些用詞的限制。除非另有說明，否則這些用詞僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分。
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”或“共平面”的用詞不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用詞“實質上(substantially)”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產 生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性來發揮功用的元件，並且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方(above)或上(up)對應於方向Z的箭頭方向，下方(below)或下(down)對應相反於方向Z的箭頭方向。
應注意的是，用詞“形成(forming)”、“形成(formed)”、和“形式(form)”可以表示並且包括創造、構建(building)、圖案化、植入、或沉積元件、摻雜物、或材料的任何方法。形成方法的示例可以包括但不限於原子層沉積(atomic layer deposition)、化學氣相沉積(chemical vapor deposition)、物理氣相沉積(physical vapor deposition)、濺鍍(sputtering)、共濺鍍(co-sputtering)、旋塗(spin coating)、擴散、沉積、生長、植入(implantation)、微影(photolithography)、乾蝕刻、和濕蝕刻。
應注意的是，在本揭露的描述中，在此提及的功能或步驟可以按照與圖式中提及的順序不同的順序出現。例如，根據所涉及的功能或步驟，連續顯示的兩個圖式實際上實質上可以同時進行或者有時可以依相反的順序進行。
圖1根據本揭露一實施例以流程圖的形式顯示出半導體元件1A的製備方法10。圖2到圖8根據本揭露一實施例以剖面示意圖顯示出半導體元件1A的製備流程。
參照圖1到圖4，在步驟S11，可以提供第一基板111，可以 形成第一重分佈層131於第一基板111上方，並且可以形成插塞結構121於第一基板111上。
參照圖2，在一些實施例中，第一基板111可以包括完全由至少一種半導體材料構成的塊狀半導體基板、複數個元件構件(為了清楚起見並未顯示)、複數個介電層(為了清楚起見並未顯示)、以及複數個導電部件(為了清楚起見並未顯示)。塊狀半導體基板可以包括例如元素半導體，像是矽或鍺；化合物半導體，像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他第III-V族化合物半導體或第II-VI族化合物半導體；或前述之組合。
在一些實施例中，第一基板111可以進一步包括絕緣體上半導體(semiconductor-on-insulator)結構，其從底部到頂部包括處理基板(handle substrate)、絕緣層、和最頂部的半導體材料層。處理基板和最頂部的半導體材料層可以包括與上述塊狀半導體基板相同的材料。絕緣層可以是結晶或非結晶介電材料，像是氧化物及/或氮化物。例如，絕緣層可以是介電氧化物，像是氧化矽。又例如，絕緣層可以是介電氮化物，像是氮化矽或氮化硼。再例如，絕緣層可以包括介電氧化物和介電氮化物的堆疊，像是氧化矽和氮化矽或氮化硼之任何順序的堆疊。絕緣層可以具有介於大約10nm至大約200nm之間的厚度。
應注意的是，在本揭露的敘述中，修飾本揭露所採用的成分、組分、或反應物之用量的用詞“約”是指例如透過用於製備濃縮液或溶液的典型測量和液體處理程序可能產生的數量變化。此外，可能由於測量程序的疏忽錯誤、製造組合物或實施方法所使用成分的製造、來源或純度上的差異而產生變化。一方面，用詞“大約”是指在報告數值的10%以 內。另一方面，用詞“大約”是指在報告數值的5%以內。又，另一方面，用詞“大約”是指在報告數值的10、9、8、7、6、5、4、3、2、或1%之內。
可以形成複數個元件構件於第一基板111上。複數個元件構件的一些部分可以形成於第一基板111中。複數個元件構件可以是電晶體，例如互補式金氧半電晶體(complementary metal-oxide-semiconductor transistors)、金氧半場效電晶體(metal-oxide-semiconductor field-effect transistors)、鰭狀場效電晶體(fin field-effect-transistors)、其類似物、或前述之組合。
複數個介電層可以形成於第一基板111上並覆蓋複數個元件構件。在一些實施例中，複數個介電層可以包括例如氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass)、未經摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)介電材料、其類似材料、或前述之組合。低介電常數介電材料可具有小於3.0或甚至小於2.5的介電常數。在一些實施例中，低介電常數介電材料可具有小於2.0的介電常數。複數個介電層的製作技術可以包括像是化學氣相沉積(chemical vapor deposition)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition)、或其類似技術。可以在沉積製程之後進行平坦化製程以移除多餘材料並為後續製程步驟提供實質上平坦的表面。
複數個導電部件可以包括內連線層(interconnect layer)、導電通孔(conductive vias)、和導電襯墊。內連線層可以彼此分離並且可以沿著方向Z水平地設置在複數個介電層中。在本實施例中，最頂部的 內連線層可以被指定為導電襯墊。導電通孔可以連接沿方向Z相鄰的內連線層、相鄰的元件構件和內連線層、以及相鄰的導電襯墊和內連線層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，複數個導電部件可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。可以在形成複數個介電層期間形成複數個導電部件。
複數個元件構件和複數個導電部件可以一起構成功能單元。在本揭露的描述中，功能單元通常是指為了功能目的而被劃分為不同單元的功能相關電路。在一些實施例中，功能單元通常可以是高度複雜的電路，例如處理器核心或加速器單元。在一些其他實施例中，功能單元的複雜性和功能性可以更加複雜或較不複雜。
參照圖2，可以形成底部介電層115於第一基板111上。在一些實施例中，底部介電層115可以包括例如氧化矽、硼磷矽玻璃、未經摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電材料、其類似材料、或前述之組合。底部介電層115的製作技術可以包括像是化學氣相沉積、電漿輔助化學氣相沉積、或其類似技術。可以在沉積製程之後進行平坦化製程以移除多餘材料並為後續製程步驟提供實質上平坦的表面。
參照圖2，底部插塞123可以沿著底部介電層115形成並且電性耦合至第一基板111中相應的一元件構件。換句話說，底部插塞123可以與第一基板111中的功能單元結合。在一些實施例中，底部插塞123可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化 物、或前述之組合。在本實施例中，底部插塞123可以包括鋁和銅的合金。
參照圖2，可以形成著陸墊125於底部插塞123上。著陸墊125的寬度W2可以大於底部插塞123的寬度W1。在一些實施例中，著陸墊125可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。在一些實施例中，著陸墊125的製作技術可以包括進行毯覆(blanket)沉積製程以及隨後的圖案化和蝕刻製程。
參照圖3，頂部介電層117可以形成於底部介電層115上並覆蓋著陸墊125。頂部介電層117可以包括與底部介電層115相同的材料，在此不再重複其描述。頂部介電層117的製作技術可以包括像是化學氣相沉積、電漿輔助化學氣相沉積、或其類似技術。可以在沉積製程之後進行平坦化製程以移除多餘材料並為後續製程步驟提供實質上平坦的表面。底部介電層115和頂部介電層117可以一起構成第一中間介電層(inter-dielectric layer)113。
參照圖3，可以形成第一重分佈層131於第一中間介電層113上。在一些實施例中，第一重分佈層131可以由例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。在一些實施例中，第一重分佈層131的製作技術可以包括進行毯覆沉積製程以及隨後的圖案化和蝕刻製程。應注意的是，第一重分佈層131不與第一基板111中的任何功能單元電性耦接。
參照圖4，可以形成第一底部鈍化層141於第一中間介電層 113上並覆蓋第一底部鈍化層141(Note：應為第一重分佈層131？)。在一些實施例中，第一底部鈍化層141可以包括例如氧化矽、矽氮化物、氧氮化矽、氧化氮化矽、氮化碳矽、其類似材料、或前述之組合。在一些實施例中，底部鈍化層141可以包括例如聚合物層，其包括聚醯亞胺、聚苯並噁唑、苯並環丁烯、環氧樹脂、聚矽氧(silicone)、丙烯酸酯(acrylates)、經奈米填充的酚醛樹脂(nano-filled phenoresin)、矽氧烷(siloxane)、氟化聚合物(fluorinated polymer)、聚降冰片烯(polynorbornene)、或其類似材料。可以進行平坦化製程直到暴露出第一重分佈層131的頂表面131TS以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。
應注意的是，在本揭露的描述中，元件(或部件)位於沿著方向Z之最高垂直水平(vertical level)的表面被稱為該元件(或部件)的頂表面。元件(或部件)位於沿著方向Z之最低垂直水平的表面被稱為元件(或部件)的底表面。
參照圖4，頂部插塞127可以沿著第一底部鈍化層141延伸到頂部介電層117，並且形成於著陸墊125上。頂部插塞127的寬度W3可以大於底部插塞123的寬度W1。頂部插塞127的寬度W3可以小於著陸墊125的寬度W2。在一些實施例中，頂部插塞127可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。可以使用遮蔽第一重分佈層131的罩幕層(為了清楚起見並未顯示)來進行圖案化製程，以形成插塞開口(為了清楚起見並未顯示)以暴露著陸墊125的一部分。可以進行隨後的沉積製程以沉積上述材料以填充該插塞開 口。可以進行平坦化製程直到暴露出第一重分佈層131的頂表面131TS以移除多餘的材料並同時形成頂部插塞127。在本實施例中，頂部插塞127可以包括鎢。
底部插塞123、著陸墊125、和頂部插塞127可以一起構成插塞結構121。插塞結構121可以電性耦合至第一基板111中相應的一元件構件。換句話說，插塞結構121可以與第一基板111中的功能單元結合。
參照圖1、圖5、和圖6，在步驟S13，可以形成第一較低接合墊151於第一重分佈層131上，且可以形成第二較低接合墊153於插塞結構121上，其中第一基板111、插塞結構121、第一重分佈層131、第一較低接合墊151、和第二較低接合墊153一起構成第一晶片100。
參照圖5，可以形成第一頂部鈍化層143於第一底部鈍化層141上。在一些實施例中，第一頂部鈍化層143可以包括像是聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素增建膜(ajinomoto buildup film)、銲錫光阻膜(solder resist film)、或其類似材料。聚合物材料(例如，聚醯亞胺)可以具有許多吸引人的特性，例如能夠填充高深寬比的開口、相對低的介電常數(大約3.2)、簡單的沉積製程、減少底層中銳利部件或步驟、以及固化後耐高溫。在一些實施例中，第一頂部鈍化層143的製作技術可以包括例如旋塗、層壓、沉積、或其類似技術。沉積可以包括化學氣相沉積，像是電漿輔助化學氣相沉積。電漿輔助化學氣相沉積的製程溫度可以介於大約350℃至大約450℃之間。電漿輔助化學氣相沉積的製程壓力可以介於大約2.0托至大約2.8托之間。電漿輔助化學氣相沉積的製程持續時間可以介於大約8秒至大約12秒之間。
參照圖5，在一些實施例中，可以沿著第一頂部鈍化層143 形成複數個襯墊開口145、147。可以透過襯墊開口145暴露出第一重分佈層131，且可以透過襯墊開口147暴露出頂部插塞127。複數個襯墊開口145、147的製作技術可以包括微影製程和後續的蝕刻製程。在一些實施例中，蝕刻製程可以是使用氬氣和四氟甲烷作為蝕刻劑的非等向性乾蝕刻製程。蝕刻製程的製程溫度可以介於大約120℃至大約160℃之間。蝕刻製程的製程壓力介於大約0.3托至大約0.4托之間。蝕刻製程的製程持續時間可以介於大約33秒至大約39秒之間。或者，在一些實施例中，蝕刻製程可以是使用氦氣和三氟化氮作為蝕刻劑的非等向性乾蝕刻製程。蝕刻製程的製程溫度可以介於大約80℃至大約100℃之間。蝕刻製程的製程壓力介於大約1.2托至大約1.3托之間。蝕刻製程的製程持續時間可以介於大約20秒至大約30秒之間。
參照圖6，可以形成導電材料以填充複數個襯墊開口145、147，以分別並相應地形成第一較低接合墊151和第二較低接合墊153。在一些實施例中，導電材料可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。在一些實施例中，可以透過濺鍍(sputtering)或無電電鍍(electroless plating)以導電材料依序填充複數個襯墊開口145、147。例如，當透過使用鋁銅材料作為來源的濺鍍來填充複數個襯墊開口145、147時，濺鍍的製程溫度可以介於大約100℃至大約400℃之間。濺鍍的製程壓力可以介於大約1毫托至大約100毫托之間。又例如，可以透過使用電鍍溶液的電鍍製程來填充複數個襯墊開口145、147。電鍍溶液可以包括硫酸銅、甲磺酸銅、葡萄糖酸銅、胺基磺酸銅、硝酸銅、磷酸銅、或氯化銅。電鍍溶液的pH值可以介 於大約2至大約6之間或介於大約3至大約5之間。電鍍製程的製程溫度可維持在大約40℃至大約75℃之間或大約50℃至大約70℃之間。
參照圖6，第一較低接合墊151可以形成於襯墊開口145中並且可以電性連接至第一重分佈層131。應注意的是，第一較低接合墊151不會電性連接至第一基板111中的任何功能單元。第二較低接合墊153可以形成於襯墊開口147中並且可以電性連接至頂部插塞127。也就是說，第二較低接合墊153可以透過插塞結構121與第一基板111中的功能單元結合。
參照圖6，第一基板111、第一中間介電層113、插塞結構121、第一重分佈層131、第一底部鈍化層141、第一頂部鈍化層143、第一較低接合墊151、和第二較低接合墊153一起構成第一晶片100。在一些實施例中，第一晶片100可以被配置為邏輯晶片。第一晶片100可以包括前表面100FS。應注意的是，在本揭露的描述中，用詞“前”表面是本技術用詞，暗示在其上形成元件構件和導電部件的結構的主表面。在本實施例中，第一晶片100的前表面100FS可以是第一頂部鈍化層143的頂表面。
參照圖1和圖7，在步驟S15，可以提供第二晶片200，其包括複數個儲存單元221、第一較高接合墊241、和第二較高接合墊243。
參照圖7，第二晶片200可以包括第二基板211、複數個第二元件構件(為了清楚起見並未顯示)、第二中間介電層213、複數個第二導電部件(為了清楚起見並未顯示)、複數個儲存單元221、第二頂部鈍化層231、第一較高接合墊241、和第二較高接合墊243。
參照圖7，在一些實施例中，第二基板211可以包括完全由至少一種半導體材料構成的塊狀半導體基板；塊狀半導體基板不包括任何 介電質、絕緣層、或導電部件。塊狀半導體基板可以包括例如元素半導體，像是矽或鍺；化合物半導體，像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他第III-V族化合物半導體或第II-VI族化合物半導體；或前述之組合。
在一些實施例中，第二基板211可以包括絕緣體上半導體結構，其從底部到頂部包括處理基板、絕緣層、和最頂部的半導體材料層。處理基板和最頂部的半導體材料層可以包括與上述塊狀半導體基板相同的材料。絕緣層可以是結晶或非結晶介電材料，像是氧化物及/或氮化物。例如，絕緣層可以是介電氧化物，像是氧化矽。又例如，絕緣層可以是介電氮化物，像是氮化矽或氮化硼。再例如，絕緣層可以包括介電氧化物和介電氮化物的堆疊，像是氧化矽和氮化矽或氮化硼之任何順序的堆疊。絕緣層可以具有介於大約10nm至大約200nm之間的厚度。
可以形成複數個第二元件構件於第二基板211上。複數個元件構件的一些部分可以形成於第二基板211中。複數個第二元件構件可以是電晶體，例如互補式金氧半電晶體、金氧半場效電晶體、鰭狀場效電晶體、其類似物、或前述之組合。
參照圖7，第二中間介電層213可以形成於第二基板211上並覆蓋複數個第二元件構件。第二中間介電層213可以是疊層結構。第二中間介電層213可以包括複數個絕緣子層(為了清楚起見並未顯示)。複數個絕緣子層中的每一個可以具有介於大約0.5微米至大約3.0微米之間的厚度。複數個絕緣子層可以包括例如氧化矽、硼磷矽酸鹽玻璃、未經摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數介電材料、其類似材料、或前述之組合。複數個絕緣子層可以包括不同的材料，但不限於此。
複數個第二導電部件可以包括內連線層、導電通孔、和導電襯墊。內連線層可以彼此分離並且可以沿著方向Z水平地設置在第二中間介電層213中。在本實施例中，最頂部的內連線層可以被指定為導電襯墊。導電通孔可以連接沿方向Z相鄰的內連線層、相鄰的第二元件構件和內連線層、以及相鄰的導電襯墊和內連線層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，複數個第二導電部件可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、鉭鎂碳化物)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。可以在形成第二中間介電層213期間形成複數個第二導電部件。
參照圖7，複數個儲存單元221可以形成於第二中間介電層213中並且可以電性耦合至複數個第二導電部件。在一些實施例中，複數個儲存單元221可以被配置為一電容陣列。在一些實施例中，複數個儲存單元221可以被配置為一浮動陣列。
參照圖7，可以形成第二頂部鈍化層231於第二中間介電層213上。在一些實施例中，第二頂部鈍化層231可以包括像是聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素增建膜、銲錫光阻膜、或其類似材料。聚合物材料(例如，聚醯亞胺)可以具有許多吸引人的特性，例如能夠填充高深寬比的開口、相對低的介電常數(大約3.2)、簡單的沉積製程、減少底層中銳利部件或步驟、以及固化後耐高溫。在一些實施例中，第二頂部鈍化層231的製作技術可以包括例如旋塗、層壓、沉積、或其類似技術。沉積可以包括化學氣相沉積，像是電漿輔助化學氣相沉積。電漿輔助化學氣相沉積的製程溫度可以介於約350℃至大約450℃之間。電漿 輔助化學氣相沉積的製程壓力可以介於大約2.0托至大約2.8托之間。電漿輔助化學氣相沉積的製程持續時間可以介於大約8秒至大約12秒之間。
參照圖7，可以形成第一較高接合墊241和第二較高接合墊243於第二頂部鈍化層231中。在一些實施例中，可以形成襯墊開口(圖7中未顯示)於第二頂部鈍化層231中並且可以形成導電材料以填充襯墊開口，以形成第一較高接合墊241和第二較高接合墊243。襯墊開口的製作技術可以包括微影製程和後續的蝕刻製程。在一些實施例中，蝕刻製程可以是使用氬氣和四氟甲烷作為蝕刻劑的非等向性乾蝕刻製程。蝕刻製程的製程溫度可以介於大約120℃至大約160℃之間。蝕刻製程的製程壓力介於大約0.3托至大約0.4托之間。蝕刻製程的製程持續時間可以介於大約33秒至大約39秒之間。或者，在一些實施例中，蝕刻製程可以是使用氦氣和三氟化氮作為蝕刻劑的非等向性乾蝕刻製程。蝕刻製程的製程溫度可以介於大約80℃至大約100℃之間。蝕刻製程的製程壓力介於大約1.2托至大約1.3托之間。蝕刻製程的製程持續時間可以介於大約20秒至大約30秒之間。在一些實施例中，導電材料可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物、或前述之組合。
在一些實施例中，可以透過濺鍍或無電電鍍以導電材料依序填充襯墊開口。例如，當透過使用鋁銅材料作為來源的濺鍍來填充襯墊開口時，濺鍍的製程溫度可以介於大約100℃至大約400℃之間。濺鍍的製程壓力可以介於大約1毫托至大約100毫托之間。又例如，可以透過使用電鍍溶液的電鍍製程來填充襯墊開口。電鍍溶液可以包括硫酸銅、甲磺酸銅、葡萄糖酸銅、胺基磺酸銅、硝酸銅、磷酸銅、或氯化銅。電鍍溶液 的pH值可以介於大約2至大約6之間或介於大約3至大約5之間。電鍍製程的製程溫度可維持在大約40℃至大約75℃之間或大約50℃至大約70℃之間。
在一些實施例中，第二晶片200可以被配置為記憶體晶片(memory chip)。第一較高接合墊241和第二較高接合墊243可以被配置為用作記憶體晶片的輸入/輸出。第二晶片200可以包括前表面200FS。在本實施例中，第二晶片200的前表面200FS可以是第二頂部鈍化層231的頂表面。
參照圖1和圖8，在步驟S17，可以將第二晶片200接合至第一晶片100上以形成半導體元件1A。
參照圖8，可以透過混合接合製程將第二晶片200以面對面配置接合至第一晶片100上。第二晶片200的前表面200FS可以接合至第一晶片100的前表面100FS上。在混合接合製程之後，第二晶片200(配置為記憶體晶片)和第一晶片100(配置為邏輯晶片)可以一起構成一個積體電路封裝。例如，第二較高接合墊243可以設置在第二較低接合墊153上。也就是說，第二較高接合墊243可以透過插塞結構121與第一晶片100的功能單元結合。訊號(像是控制訊號)可以透過插塞結構121、第二較低接合墊153、和第二較高接合墊243從第一晶片100傳輸到複數個儲存單元221。第一較高接合墊241可以設置在第一較低接合墊151上。訊號(像是數據訊號)可以透過第一較高接合墊241、第一較低接合墊151、和第一重分佈層131從複數個儲存單元221傳輸到外部讀取單元而不透過第一晶片100的導電部件、插塞結構121、和功能單元。
在一些實施例中，混合接合製程可以例如是熱壓接合 (thermo-compression bonding)、鈍化覆蓋層輔助接合(passivation-capping-layer assisted bonding)、或表面活化接合(surface activated bonding)。例如，混合接合製程可以包括活化第二晶片200的第二頂部鈍化層231和第一頂部鈍化層143的暴露表面(例如，在電漿製程中)，清洗活化後的第二頂部鈍化層231和第一頂部鈍化層143，使第二頂部鈍化層231的活化表面和第一頂部鈍化層143的活化表面接觸，並進行熱退火製程以加強第二頂部鈍化層231與第一頂部鈍化層143之間的接合。
在一些實施例中，混合接合製程的製程壓力可以介於大約100MPa至大約150MPa之間。在一些實施例中，混合接合製程的製程溫度可以介於大約室溫(例如，25℃)至大約400℃之間。在一些實施例中，表面處理(像是濕化學清洗和氣體/氣相熱處理)可用於降低混合接合製程的製程溫度或縮短混合接合製程的時間消耗。
在一些實施例中，混合接合製程可以包括介電質與介電質(dielectric-to-dielectric)接合、金屬與金屬(metal-to-metal)接合、和金屬與介電質(metal-to-dielectric)接合。介電質與介電質接合可以源自第二頂部鈍化層231與第一頂部鈍化層143之間的接合。金屬與金屬接合可以源自第一較高接合墊241與第一較低接合墊151之間、以及第二較高接合墊243和第二較低接合墊153之間的接合。金屬與介電質接合可以源自第一頂部鈍化層143與第一較高接合墊241和第二較高接合墊243之間、以及第二頂鈍化層231與第一較低接合墊151和第二較低接合墊153之間的接合。
在一些實施例中，當第一頂部鈍化層143和第二頂部鈍化層231包括例如氧化矽或氮化矽時，第一頂部鈍化層143和第二頂部鈍化層 231之間的接合可基於親水性接合機制。可以在接合之前將親水性表面改質應用於第一頂部鈍化層143和第二頂部鈍化層231。
在一些實施例中，當第一頂部鈍化層143和第二頂部鈍化層231包括聚合物黏合劑像是聚醯亞胺、苯並環丁烯、和聚苯並噁唑時，第一頂部鈍化層143和第二頂部鈍化層231之間的接合可以基於熱壓接合。
在一些實施例中，可以在接合製程之後進行熱退火製程以增強介電質與介電質接合並引起金屬與金屬接合的熱膨脹，從而進一步提高接合品質。
參照圖8，在一些實施例中，第一晶片100的寬度W4和第二晶片200的寬度W5可以實質上相同。
圖9到圖11根據本揭露一些實施例以剖面示意圖顯示半導體元件1B、1C、和1D。
參照圖9，半導體元件1B可以包括設置在第一頂部鈍化層143和第二較低接合墊153之間、頂部插塞127和第二較低接合墊153之間、以及第二較低接合墊153和第一底部鈍化層141之間的第一障壁層161。第一障壁層161可以包括例如鈦、氮化鈦、或前述之組合。第一障壁層161的製作技術可以包括例如原子層沉積(atomic layer deposition)、物理氣相沉積(physical vapor deposition)、化學氣相沉積(chemical vapor deposition)、或其他可應用的沉積製程。
參照圖10，半導體元件1C可以包括設置在第一底部鈍化層141和頂部插塞127之間、頂部介電層117和頂部插塞127之間、以及著陸墊125和頂部插塞127之間的第二障壁層163。第二障壁層163可以包括與第一障壁層161相同的材料，在此不再重複其描述。
參照圖11，在半導體元件1D中，第二障壁層163可以設置在第一底部鈍化層141和頂部插塞127之間、頂部介電層117和頂部插塞127之間、以及著陸墊125和頂部插塞127之間。在一些實施例中，第二障壁層163可以具有朝向著陸墊125延伸的U形剖面輪廓。第二障壁層163的頂表面和頂部插塞127的頂表面可以凹陷到第一重分佈層131的頂表面131TS和底表面131BS之間的垂直水平VL1。第三障壁層165可以共形地設置在第二較低接合墊153和頂部插塞127之間。在一些實施例中，第三障壁層165可以進一步包括朝向頂部插塞127延伸並設置在頂部插塞127的頂表面上的U形突起165-1。換句話說，U形突起165-1的底表面165BS(亦即，第三障壁層165的底表面)可以低於第一重分佈層131的頂表面131TS並且高於第一重分佈層131的底表面131BS。因此，第二較低接合墊153可以進一步包括突出部155，其朝向頂部插塞127延伸並設置在由U形突出部165-1構成的凹部中。在一些實施例中，U形突起165-1的底表面165BS可以是圓形的。在一些實施例中，U形突起165-1的底表面165BS可以是實質上平坦的。第四障壁層167可以共形地設置在第一較低接合墊151和第一重分佈層131之間。第三障壁層165和第四障壁層167可以包括與第一障壁層161相同的材料，在此不再重複描述。
圖12是流程圖，例示本揭露另一實施例的半導體元件的製備方法。圖13根據本揭露另一實施例以俯視示意圖顯示出半導體元件1E的製備流程的一部分。圖14是沿著圖13中線A-A’繪製的剖面示意圖。
參照圖13和圖14，可以提供第三基板311。第三基板311可以包括中心區域CR1和圍繞中心區域CR1的周圍區域PL1。可以形成第三底部中間介電層313於第三基板311上。可以形成複數個儲存單元321於第 三底部中間介電層313中。在一些實施例中，複數個儲存單元321可以被配置為電容陣列。在一些實施例中，複數個儲存單元321可以被配置為浮動陣列。複數個內連線層315可以形成於第三底部中間介電層313中並且可以電性耦合至複數個儲存單元321。可以形成第三底部鈍化層331於第三底部中間介電層313上。可分別且對應地形成複數個中心較低接合墊341於複數個內連線層315上。複數個中心較低接合墊341可以位於中心區域CR1處。
可以透過類似於第二基板211、第二中間介電層213、複數個儲存單元221、第二導電部件、第二頂部鈍化層231、和第一較高接合墊241的步驟分別且對應地形成第三基板311、第三底部中間介電層313、複數個儲存單元321、複數個內連線層315、第三底部鈍化層331、和複數個中心較低接合墊341，在此不再重複其描述。
圖15根據本揭露另一實施例以俯視示意圖顯示出半導體元件1E的製備流程的一部分。圖16是沿著圖15中線A-A’繪製的剖面示意圖。
參照圖15和圖16，可以形成第三頂部中間介電層317於第三底部鈍化層331上。可以分別且對應地形成複數個重分佈插塞353於複數個中心較低接合墊341上。複數個重分佈插塞353可以形成於第三頂部中間介電層317中並且可以位於中心區域CR1處。可以形成複數個第一支撐插塞361和複數個第二支撐插塞363於第三頂部中間介電層317中。
為了簡潔、清楚和方便描述，僅描述一個重分佈插塞353、一個第一支撐插塞361、和一個第二支撐插塞363。相鄰對的重分佈插塞353和第一支撐插塞361之間的距離D1大約與相鄰對的第一支撐插塞361和 第二支撐插塞363之間的距離D2相同。
可以透過與第三底部鈍化層331和頂部插塞127類似的步驟分別且對應地形成第三頂部中間介電層317、重分佈插塞353、第一支撐插塞361、和第二支撐插塞363，在此不再重複其描述。
圖17根據本揭露另一實施例以俯視示意圖顯示出半導體元件1E的製備流程的一部分。圖18是沿著圖17中線A-A’繪製的剖面示意圖。
參照圖17和圖18，可以形成複數個第二重分佈層355於第三頂部中間介電層317上。為了簡潔、清楚和方便描述，僅描述一個第二重分佈層355。可以形成第二重分佈層355於重分佈插塞353、第一支撐插塞361、和第二支撐插塞363上。重分佈插塞353和第二重分佈層355可以一起構成重分佈結構351。第一支撐插塞361和第二支撐塞363可以是浮動的。第一支撐插塞361和第二支撐插塞363可以在隨後的接合製程期間提供額外的支撐，如之後將說明的。可以藉由與第一重分佈層131類似的步驟形成第二重分佈層355，在此不再重複其描述。
圖19根據本揭露另一實施例以俯視示意圖顯示出半導體元件1E的製備流程的一部分。圖20是沿著圖19中線A-A’繪製的剖面示意圖。
參照圖19和圖20，第三頂部鈍化層333可以形成於第三頂部中間介電層317上以覆蓋複數個第二重分佈層355。可以分別且對應地形成複數個周圍較高接合墊343於複數個第二重分佈層355上。複數個周圍較高接合墊343可以形成於第三頂部鈍化層333中並且可以位於周圍區域PL1處。
第三基板311、第三底部中間介電層313、複數個內連線層315、第三頂部中間介電層317、複數個儲存單元321、第三底部鈍化層331、複數個中心較低接合墊341、複數個重分佈結構351、複數個第一支撐插塞361、複數個第二支撐插塞363、第三頂部鈍化層333、以及複數個周圍較高接合墊343一起構成第三晶片300。在一些實施例中，第三晶片300可以被配置為記憶體晶片。複數個周圍較高接合墊343可以被配置為第三晶片300的輸入/輸出。複數個重分佈結構351可結合複數個中心較低接合墊341以從中心區域CR2傳輸複數個儲存單元321的訊號至位於第三晶片300的周圍區域PL1的複數個周圍較高接合墊343。
圖21到圖23根據本揭露另一實施例以剖面示意圖顯示出半導體元件1E的製備流程的一部分。
參照圖21，可以提供第五晶片500。第五晶片500可以包括第五基板511、第五中間介電層513、第五頂部鈍化層533、複數個第五中心接合墊541、和複數個第五周圍接合墊543。第五基板511可以包括中心區域CR2和圍繞中心區域CR2的周圍區域PL2。第五中間介電層513可以形成於第五基板511上。第五頂部鈍化層533可以形成於第五中間介電層513上。複數個第五中心接合墊541和複數個第五周圍接合墊543可以形成於第五頂部鈍化層533中。複數個第五中心接合墊541可以位於中心區域CR2處，且複數個第五周圍接合墊543可以位於周圍區域PL2處。
可以透過與第一基板111、第一中間介電層113、第一頂部鈍化層143、和第一較低接合墊151類似的步驟分別且對應地形成第五基板511、第五中間介電層513、第五中間介電層513(Note：應為第五頂部鈍化層533？)、複數個第五中心接合墊541、和複數個第五周圍接合墊 543，在此不再重複其描述。在一些實施例中，第五晶片500可以被配置為邏輯晶片。
參照圖22，可以透過與第三晶片300類似的步驟形成第四晶片400，在此不再重複其描述。可以透過類似於圖8所示的混合接合製程將第三晶片300接合至第五晶片500上，在此不再重複其描述。在一些實施例中，第三晶片300的寬度W6小於第五晶片500的寬度W7。在接合製程之後，複數個周圍較高接合墊343可以分別且對應地接合至第五中心接合墊541和第五中心接合墊543上。可以透過與第三晶片300類似的步驟將第四晶片400接合至第五晶片500上，在此不再重複其描述。
參照圖23，可以形成模製層611於第五晶片500上以覆蓋第三晶片300和第四晶片400。在一些實施例中，模製層611可以包括模製化合物，像是聚苯並噁唑、聚醯亞胺、苯並環丁烯、環氧樹脂層積板(laminate)、或氟化氫銨(ammonium bifluoride)。模製層611的製作技術可以包括壓縮模製(compressive molding)、轉移模製(transfer molding)、液體密封劑模製、或其類似技術。例如，模製化合物可以以液體形式分配。隨後，進行固化製程以固化模製化合物。模製化合物的形成可能會溢出圖22所示的中間半導體元件，使得模製化合物可以完全覆蓋第三晶片300和第四晶片400。第三晶片300、第四晶片400、第五晶片500和模製層611一起構成半導體元件1E。
本揭露之一方面提供一種半導體元件，包括：一第一晶片，其包括：一第一中間介電層，位於一第一基板上；一插塞結構，位於該第一中間介電層中且電性耦合至該第一晶片的一功能單元；一第一重分佈層，位於該第一中間介電層上且遠離該插塞結構；一第一較低接合墊， 位於該第一重分佈層上；以及一第二較低接合墊，位於該插塞結構上。該半導體元件還包括位於該第一晶片上的一第二晶片，其包括：一第一較高接合墊，位於該第一較低接合墊上；一第二較高接合墊，位於該第二較低接合墊上；以及複數個儲存單元，電性耦合至該第一較高接合墊和該第二較高接合墊。
本揭露之另一方面提供一種半導體元件，包括：一第五晶片，其包括：一第五基板，包括一中心區域和圍繞該中心區域的一周圍區域；一第五中心接合墊，位於該第五基板的該中心區域上方；以及一第五周圍接合墊，位於該第五基板的該周圍區域上方。該半導體元件還包括位於該第五晶片上的一第三晶片，其包括：複數個周圍較高接合墊，位於該第三晶片的一周圍區域且分別位於該第五中心接合墊和該第五周圍接合墊上；複數個重分佈結構，分別位於該些周圍較高接合墊上且朝向該第三晶片的一中心區域延伸；複數個中心較低接合墊，位於該第三晶片的該中心區域且分別位於該些重分佈結構上；以及複數個儲存單元，電性耦合至該些中心較低接合墊。
本揭露之另一方面提供一種半導體元件的製備方法，包括：提供一第一基板，包括一功能單元；形成一插塞結構於該第一基板上且電性耦合至該功能單元；形成一第一重分佈層於該第一基板上方；形成一第一較低接合墊於該第一重分佈層上；形成一第二較低接合墊於該插塞結構上，其中該第一基板、該插塞結構、該第一重分佈層、該第一較低接合墊、和該第二較低接合墊一起構成一第一晶片；以及接合一第二晶片至該第一晶片上。該第二晶片包括接合至該第一較低接合墊上的一第一較高接合墊、接合至該第二較低接合墊上的一第二較高接合墊、以及電性耦合 至該第一較高接合墊和該第二較高接合墊的複數個儲存單元。
由於本揭露之半導體元件的設計，數據訊號可以透過第一較高接合墊241、第一較低接合墊151、和第一重分佈層131傳輸而不透過第一晶片100的導電部件、插塞結構121、和功能單元。其結果，可以縮小傳輸距離，從而可以提高半導體元件1A的性能。此外，由於傳輸距離較短，所以可以降低半導體元件1A的功耗。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件
100:第一晶片
100FS:前表面
111:第一基板
113:第一中間介電層
115:底部介電層
117:頂部介電層
121:插塞結構
123:底部插塞
125:著陸墊
127:頂部插塞
131:第一重分佈層
141:第一底部鈍化層
143:第一頂部鈍化層
151:第一較低接合墊
153:第二較低接合墊
200:第二晶片
200FS:前表面
211:第二基板
213:第二中間介電層
221:儲存單元
231:第二頂部鈍化層
241:第一較高接合墊
243:第二較高接合墊
W4:寬度
W5:寬度
Z:方向

Claims (9)

  1. 一種半導體元件，包括：一第一晶片，包括：一第一中間介電層，位於一第一基板上；一插塞結構，位於該第一中間介電層中且電性耦合至該第一晶片的一功能單元；一第一重分佈層，位於該第一中間介電層上且遠離該插塞結構；一第一較低接合墊，位於該第一重分佈層上；以及一第二較低接合墊，位於該插塞結構上；一第二晶片，位於該第一晶片上且包括：一第一較高接合墊，位於該第一較低接合墊上；一第二較高接合墊，位於該第二較低接合墊上；以及複數個儲存單元，電性耦合至該第一較高接合墊和該第二較高接合墊；其中該插塞結構包括位於該第一基板上的一底部插塞、位於該底部插塞上的一著陸墊、以及位於該著陸墊和該第二較低接合墊之間的一頂部插塞，該頂部插塞的一寬度大於該底部插塞的一寬度，且該頂部插塞的該寬度小於該著陸墊的一寬度；一第一障壁層，位於該頂部插塞和該第二較低接合墊之間，其中該第二較低接合墊包括一突出部，其朝向該頂部插塞延伸並設置在由該第一障壁層構成的一凹部中。
  2. 如請求項1所述之半導體元件，其中該第一晶片被配置為一邏輯晶片且該第二晶片被配置為一記憶體晶片。
  3. 如請求項1所述之半導體元件，更包括一第二障壁層，位於該著陸墊和該頂部插塞之間。
  4. 如請求項1所述之半導體元件，更包括位於該第一較低接合墊和該第一重分佈層之間的一第四障壁層。
  5. 如請求項4所述之半導體元件，其中該第一障壁層的一底表面位於低於該第一重分佈層的一頂表面的一垂直水平。
  6. 如請求項1所述之半導體元件，其中該第一晶片的一寬度和該第二晶片的一寬度實質上相同。
  7. 如請求項1所述之半導體元件，其中該底部插塞包括鋁、銅、或前述之組合，且該頂部插塞包括鎢。
  8. 如請求項5所述之半導體元件，其中該第三障壁層包括鈦和氮化鈦。
  9. 如請求項8所述之半導體元件，其中該些儲存單元被配置為一電容陣列或一浮動陣列。
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