TWI825707B - 具有多堆疊載體結構之半導體元件的製備方法 - Google Patents

具有多堆疊載體結構之半導體元件的製備方法 Download PDF

Info

Publication number
TWI825707B
TWI825707B TW111117363A TW111117363A TWI825707B TW I825707 B TWI825707 B TW I825707B TW 111117363 A TW111117363 A TW 111117363A TW 111117363 A TW111117363 A TW 111117363A TW I825707 B TWI825707 B TW I825707B
Authority
TW
Taiwan
Prior art keywords
layer
hole
passivation layer
passivation
insulating layer
Prior art date
Application number
TW111117363A
Other languages
English (en)
Other versions
TW202326804A (zh
Inventor
李維中
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/561,151 external-priority patent/US20230207453A1/en
Priority claimed from US17/560,548 external-priority patent/US20230207452A1/en
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202326804A publication Critical patent/TW202326804A/zh
Application granted granted Critical
Publication of TWI825707B publication Critical patent/TWI825707B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Stackable Containers (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本揭露提供一種半導體元件的製備方法。該製備方法包括：提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；形成一第一層於該中間介電層上，其中該第一層包括位於該中間介電層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置且電性連接至該導電襯墊；形成一第二層於該第一層上，其中該第二層包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及形成一第三層於該第二層上，其中該第三層包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。該第一層、該第二層、和該第三層一起構成一多堆疊載體結構。

Description

具有多堆疊載體結構之半導體元件的製備方法
本申請案主張美國第17/561,151及17/560,548號專利申請案之優先權（即優先權日為「2021年12月23日」），其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件的製備方法。特別是關於一種具有多堆疊載體結構之半導體元件的製備方法。
半導體元件已運用在各種電子應用上，像是個人電腦、手機、數位相機以及其他的電子設備。半導體元件的尺寸不斷微縮化，以滿足對不斷增長的計算能力之需求。但是，在微縮化的製程期間會出現各種問題，而且這些問題還在不斷增加。因此，在達到提高品質、產率、性能、和可靠性以及降低複雜度方面仍然存在挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露之一方面提供一種半導體元件，包括：一基板；一中間介電層，位於該基板上；一導電襯墊，位於該中間介電層中；以及一多堆疊載體結構。該多堆疊載體結構包括：一第一層，包括位於該中間介電層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置且電性連接至該導電襯墊；一第二層，位於該第一層上且包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及一第三層，位於該第二層上且包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。
本揭露之另一方面提供一種多堆疊載體結構，包括：一蝕刻停止層；一第一層，包括位於該蝕刻停止層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置；一第二層，位於該第一層上且包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及一第三層，位於該第二層上且包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。
本揭露之另一方面提供一種半導體元件的製備方法，包括：提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；形成一第一層於該中間介電層上，其中該第一層包括位於該中間介電層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置且電性連接至該導電襯墊；形成一第二層於該第一層上，其中該第二層包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及形成一第三層於該第二層上，其中該第三層包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。該第一層、該第二層、和該第三層一起構成一多堆疊載體結構。
本揭露之另一方面提供一種半導體元件的製備方法，包括：提供一犧牲載體；暫時附接一蝕刻停止層於該犧牲載體上；形成一多堆疊載體結構於該蝕刻停止層上，其中該多堆疊載體結構包括：一第一層，位於該蝕刻停止層上；一第二層，位於該第一層上；以及一第三層，位於該第二層上；提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；翻轉該多堆疊載體結構並接合該多堆疊載體結構至該中間介電層上；從該蝕刻停止層分離該犧牲層；以及薄化該基板。
由於本揭露之半導體元件的設計，多堆疊載體結構可以用作暫時載體以輔助基板的薄化製程。因此，在基板的薄化製程期間不需要載體。其結果，可以降低半導體元件的製造成本。此外，在薄化製程之後，多堆疊載體結構可以提供連接到半導體元件的元件構件的電性路徑。因此，在多堆疊載體結構存在的情況下，可以容易地分析半導體元件的性能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此限定本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間的關係。
此外，本文用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。
應理解的是，當一個元件或層被稱為“連接至”或“耦合至”另一個元件或層時，它可以是直接連接或耦合到另一個元件或層，或者可能存在中間元件或層。
應理解的是，儘管本文可以使用第一、第二等用詞來描述各種元件，但是這些元件不應受到這些用詞的限制。除非另有說明，否則這些用詞僅用於區分一個元件與另一個元件。因此，例如，在不脫離本揭露的教示的情況下，以下討論的第一元件、第一組件或第一部分可以被稱為第二元件、第二組件或第二部分
除非上下文另外指出，否則本文在提及方位、佈局、位置、形狀、尺寸、數量或其他量度時所使用像是“相同”、“相等”、“平面”、或“共平面”的用詞不一定表示完全相同的方位、佈局、位置、形狀、尺寸、數量或其他量度，而是旨在涵蓋在例如由於製造製程而產生的在可接受變化範圍內幾乎相同的方位、佈局、位置、形狀、尺寸、數量或其他量度。本文中可以使用用詞“實質上（substantially）”來反映此含義。舉例而言，被描述為“實質上相同”、“實質上相等”、或“實質上平面”的項目可以正好相同、相等或平面，或者在例如由於製造製程而產生的在可接受變化範圍內可相同、相等或平面。
在本揭露中，半導體元件通常是指可以透過利用半導體特性來發揮功用的元件，並且電光元件、發光顯示元件、半導體電路、和電子元件都包括在半導體元件的類別中。
應注意的是，在本揭露的描述中，上方（above）或上（up）對應於方向Z的箭頭方向，下方（below）或下（down）對應相反於方向Z的箭頭方向。
圖1根據本揭露一實施例顯示半導體元件1A的剖面示意圖。圖2根據本揭露一實施例顯示製備半導體元件1A的第一通孔215的特寫剖面示意圖。圖3到圖5根據本揭露一些實施例顯示半導體元件1B、1C、和1D的剖面示意圖。
參照圖1，半導體元件1A可以包括基板101、複數個元件構件（device elements）（為了清楚起見並未顯示）、中間介電層（inter-dielectric layer）103、複數個導電部件、和多堆疊載體結構200。
參照圖1，基板101可以包括完全由至少一種半導體材料構成的塊狀半導體基板。塊狀半導體基板可以包括例如元素半導體，像是矽或鍺；化合物半導體，像是矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、或其他第III-V族化合物半導體或第II-VI族化合物半導體、或前述之組合。
在一些實施例中，基板101的厚度T0可以小於約200 μm、小於約50 μm、或小於約10 μm。例如，基板101的厚度T0可為大約3 μm。
參照圖1，可以形成該些元件構件於塊狀半導體基板上。該些元件構件的一些部分可以形成於塊狀半導體基板中。該些元件構件可以是電晶體，像是互補式金氧半電晶體（complementary metal-oxide-semiconductor transistors）、金氧半場效電晶體（metal-oxide-semiconductor field-effect transistors）、鰭狀場效電晶體（fin field-effect-transistors）、其類似物、或前述之組合。
參照圖1，中間介電層103可以設置在基板101上。在一些實施例中，中間介電層103可以是一疊層結構。中間介電層103可以包括複數個絕緣子層。該些絕緣子層中的每一個可以具有介於大約0.5微米至大約3.0微米之間的厚度。該些絕緣子層可以包括例如氧化矽、硼磷矽酸鹽玻璃、未經摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、低介電常數（low-k）介電材料、其類似材料、或前述之組合。該些絕緣子層可以包括不同的材料，但不限於此。低介電常數介電材料可以具有小於3.0或甚至小於2.5的介電常數。在一些實施例中，低介電常數介電材料可以具有小於2.0的介電常數。該些介電層的製作技術可以包括像是化學氣相沉積（chemical vapor deposition）、電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition）、或其類似技術。可以在沉積製程之後進行平坦化製程以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。
應注意的是，在本揭露的描述中，修飾本揭露所採用的成分、組分、或反應物之用量的用詞“大約”是指例如透過用於製備濃縮液或溶液的典型測量和液體處理程序可能產生的數量變化。此外，可能由於測量程序的疏忽錯誤、製造組合物或實施方法所使用成分的製造、來源或純度上的差異而產生變化。一方面，用詞“大約”是指在報告數值的10%以內。另一方面，用詞“大約”是指在報告數值的5%以內。又，另一方面，用詞“大約”是指在報告數值的10、9、8、7、6、5、4、3、2、或1%之內。
參照圖1，該些導電部件可以設置在中間介電層103中。該些導電部件可以包括內連線層（interconnect layer）（為了清楚起見並未顯示）、導電通孔（conductive vias）（為了清楚起見並未顯示）、和複數個導電襯墊105。內連線層可以彼此分離並且可以沿著方向Z水平地設置在該些介電層中。在本實施例中，最頂部的內連線層可以被指定為導電襯墊105。該些導電襯墊105的頂表面和中間介電層103的頂表面可以是實質上共平面的。導電通孔可以連接沿方向Z相鄰的內連線層、相鄰的元件構件和內連線層、以及相鄰的導電襯墊105和內連線層。在一些實施例中，導電通孔可以改善散熱並且可以提供結構支撐。在一些實施例中，該些導電部件可以包括例如鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物（例如，碳化鉭、碳化鈦、碳化鉭鎂）、金屬氮化物（例如，氮化鈦）、過渡金屬鋁化物、或前述之組合。可以在形成該些介電層期間形成該些導電部件。
在一些實施例中，該些元件構件和該些導電部件可以一起構成半導體元件1A的功能單元。在本揭露的描述中，功能單元通常是指為了功能目的而被劃分為不同單元的功能相關電路。在一些實施例中，功能單元通常可以是高度複雜的電路，像是處理器核心或加速器單元。在一些其他實施例中，功能單元的複雜性和功能性可以更加複雜或較不複雜。
參照圖1，多堆疊載體結構200可以設置在中間介電層103上。多堆疊載體結構200可以包括第一層（tier）210、第二層220、第三層230、第四層240、第五層250、和頂部鈍化層203。在一些實施例中，多堆疊載體結構200的厚度TL可以大於約500微米。在一些實施例中，多堆疊載體結構200的厚度TL與基板101的厚度T0的厚度比可以介於大約180:1至大約50:1之間。
參照圖1，第一層210可以設置在中間介電層103上。第一層210可以包括第一鈍化層211、第一絕緣層213、和複數個第一通孔（vias）215。
參照圖1，第一鈍化層211可以設置在中間介電層103上。在一些實施例中，第一鈍化層211可以包括例如氧化物材料。在一些實施例中，第一鈍化層211可以包括例如氧化矽、硼磷矽酸鹽玻璃（borophosphosilicate glass）、未經摻雜的矽酸鹽玻璃（undoped silicate glass）、氟化矽酸鹽玻璃（fluorinated silicate glass）、其類似材料、或前述之組合。在一些實施例中，第一鈍化層211的厚度T1可以介於大約1 μm至大約2 μm之間。
參照圖1，第一絕緣層213可以設置在第一鈍化層211上。在一些實施例中，第一絕緣層213可以包括例如氧化物材料。在一些實施例中，第一絕緣層213可以包括與第一鈍化層211相同的材料。在一些實施例中，第一絕緣層213可以包括例如氧化矽、硼磷矽酸鹽玻璃、未經摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、其類似材料、或前述之組合。在一些實施例中，第一絕緣層213的厚度T2可以小於約200 μm。例如，第一絕緣層213的厚度T2可以介於大約150 μm至大約190 μm之間。
參照圖1和圖2，在一些實施例中，該些第一通孔215可以沿著第一絕緣層213和第一鈍化層211設置、設置在該些導電襯墊105上、且分別並對應地電性連接至該些導電襯墊105。
為了簡潔、清楚和方便描述，僅描述一個第一通孔215。
在一些實施例中，第一通孔215的側壁215SW可以是漸縮的（tapered）。第一通孔215的底表面215BS的寬度W0可以小於第一通孔215的頂表面215TS的寬度W1。在一些實施例中，第一通孔215可以包括填料層FL、種子層SL 、黏附層AL、障壁層BL、和隔離層IL。
應注意的是，在本揭露的描述中，元件（或部件）位於沿著方向Z之最高垂直水平（vertical level）的表面被稱為該元件（或部件）的頂表面。元件（或部件）位於沿著方向Z之最低垂直水平的表面被稱為元件（或部件）的底表面。
應注意的是，在本揭露的描述中，“寬度”是指在剖面透視圖中從元件（例如，層、插塞、溝槽、孔、開口等）的一側表面測量到一相對表面的元件尺寸。在指明處，用詞“厚度”可以代替“寬度”。
填料層FL可以沿著第一絕緣層213和第一鈍化層211設置，並且設置在導電襯墊105上。在一些實施例中，填料層FL可以具有介於大約1:2至大約1:35之間或介於大約1:10至大約1:25之間的深寬比。填料層FL可以包括例如經摻雜的多晶矽、鎢、銅、碳奈米管、或銲錫合金。
參照圖2，在一些實施例中，種子層SL可以具有U形剖面輪廓。種子層SL可以設置在填料層FL和第一絕緣層213之間、填料層FL和第一鈍化層211之間、以及填料層FL和導電襯墊105之間。在一些實施例中，種子層SL可以具有介於大約10 nm至大約40 nm之間的厚度。在一些實施例中，種子層SL可以包括例如銅。種子層SL可以在填料層FL的形成期間降低開口的電阻率。
在一些實施例中，黏附層AL可以具有U形剖面輪廓。黏附層AL可以設置在種子層SL和第一絕緣層213之間、種子層SL和第一鈍化層211之間、以及種子層SL和導電襯墊105之間。種子層SL可以包括例如鈦、鉭、鈦、鎢、或氮化錳。黏附層AL可以提高種子層SL和障壁層BL之間的黏附性。
在一些實施例中，障壁層BL可以具有U形剖面輪廓。障壁層BL可以位於黏附層AL和第一絕緣層213之間、黏附層AL和第一鈍化層211之間、以及黏附層AL和導電襯墊105之間。障壁層BL可以包括例如鉭、氮化鉭、鈦、氮化鈦、錸、硼化鎳、或氮化鉭/鉭雙層。障壁層BL可以抑制填料層FL的導電材料擴散至第一絕緣層213、第一鈍化層211、或中間介電層103中。
在一些實施例中，隔離層IL可以設置在障壁層BL和第一絕緣層213之間、以及障壁層BL和第一鈍化層211之間。在一些實施例中，隔離層IL可以包括例如氧化矽、氮化矽、氧氮化矽、或四乙氧基矽烷（tetra-ethyl ortho-silicate）。隔離層IL可以具有介於大約50 nm至大約200 nm之間的厚度。在一些實施例中，隔離層IL可以包括例如聚對二甲苯（parylene）、環氧樹脂、或聚（對二甲苯）（poly(p-xylene)）。隔離層IL可以具有介於大約1 μm至大約5 μm之間的厚度。隔離層IL可以保證填料層FL在第一絕緣層213和第一鈍化層211中電性隔離。
參照圖1，第二層220可以設置在第一層210上。第二層220可以包括第二鈍化層221、第二絕緣層223、和複數個第二通孔225。第二鈍化層221可以設置在第一絕緣層213上。第二絕緣層223可以設置在第二鈍化層221上。該些第二通孔225可以沿著第二絕緣層223和第二鈍化層221設置、設置在該些第一通孔215上、且分別並對應地電性連接至該些第一通孔215。第二鈍化層221、第二絕緣層223、和該些第二通孔225可以分別並對應地包括與第一鈍化層211、第一絕緣層213、和該些第一通孔215相同的材料，在此不再重複其描述。
參照圖1，第二通孔225的頂表面225TS的寬度W2可以大於第一通孔215的頂表面215TS的寬度W1。
參照圖1，第三層230可以設置在第二層220上。第三層230可以包括第三鈍化層231、第三絕緣層233、和複數個第三通孔235。第三鈍化層231可以設置在第二絕緣層223上。第三絕緣層233可以設置在第三鈍化層231上。該些第三通孔235可以沿著第三絕緣層233和第三鈍化層231設置、設置在該些第二通孔225上、且分別並對應地電性連接至該些第二通孔225。第三鈍化層231、第三絕緣層233、和該些第三通孔235可以分別並對應地包括與第一鈍化層211、第一絕緣層213、和該些第一通孔215相同的材料，在此不再重複其描述。
參照圖1，第三通孔235的頂表面235TS的寬度W3可以大於第二通孔225的頂表面225TS的寬度W2。
參照圖1，第四層240可以設置在第三層230上。第四層240可以包括第四鈍化層241、第四絕緣層243、和複數個第四通孔245。第四鈍化層241可以設置在第三絕緣層233上。第四絕緣層243可以設置在第四鈍化層241上。該些第四通孔245可以沿著第四絕緣層243和第四鈍化層241設置、設置在該些第三通孔上235上、且分別並對應地電性連接至該些第三通孔235。第四鈍化層241、第四絕緣層243、和該些第四通孔245可以分別並對應地包括與第一鈍化層211、第一絕緣層213、和該些第一通孔215相同的材料，在此不再重複其描述。
參照圖1，第四通孔245的頂表面245TS的寬度W4可以大於第三通孔235的頂表面235TS的寬度W3。
參照圖1，第五層250可以設置在第四層240上。第五層250可以包括第五鈍化層251、第五絕緣層253、和複數個第五通孔255。第五鈍化層251可以設置在第四絕緣層243上。第五絕緣層253可以設置在第五鈍化層251上。該些第五通孔255可以沿著第五絕緣層253和第五鈍化層251設置、設置在該些第四通孔上245上、且分別並對應地電性連接至該些第四通孔245。第五鈍化層251、第五絕緣層253、和該些第五通孔255可以分別並對應地包括與第一鈍化層211、第一絕緣層213、和該些第一通孔215相同的材料，在此不再重複其描述。
參照圖1，第五通孔255的頂表面255TS的寬度W5可以大於第四通孔245的頂表面245TS的寬度W4。
應注意的是，在本揭露的描述中，多堆疊載體結構200的層數僅用於說明目的。換句話說，多堆疊載體結構200的層數可以多於或少於五層。
參照圖1，頂部鈍化層203可以設置在最頂部絕緣層（亦即，第五層250的第五絕緣層253）上。頂部鈍化層203可以是單層結構或多層結構。在一些實施例中，頂部鈍化層203可以包括聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素增建膜（ajinomoto buildup film）、銲錫光阻膜（solder resist film）、或其類似材料、或前述之組合。在一些其他實施例中，頂部鈍化層203可以是介電層。介電層可以包括像是氮化矽的氮化物、像是氧化矽的氧化物、像是氮氧化矽的氮氧化物、氧化氮化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、經硼摻雜的磷矽酸鹽玻璃、其類似材料、或前述之組合。
應注意的是，在本揭露的描述中，氮氧化矽是指包含矽、氮和氧並且其中氧的比例大於氮的比例的物質。氧化氮化矽是指含有矽、氧和氮並且其中氮的比例大於氧的比例的物質。
參照圖1，複數個第一頂部開口203O可以沿著頂部鈍化層203設置以分別並對應地暴露出該些第五通孔255。暴露的第五通孔255可以電性耦合至用於電特性測試的探針。
在基板101的薄化製程期間，多層堆疊載體結構200可以作為暫時載體。在多層堆疊載體結構200的輔助下，可以分析包括小於10 μm的基板101之半導體元件1A的性能。相反地，包括小於10 μm的基板之傳統半導體元件被載體覆蓋，所以無法容易地分析其性能。
參照圖3，半導體元件1B的結構可以與圖1所示的結構相似。圖3中與圖1相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
參照圖3，複數個重分佈層205可以沿著頂部鈍化層203設置、設置在該些第五通孔255上、且分別並對應地電性連接至該些第五通孔255。該些重分佈層205可以重新佈線（re-route）該些第五通孔255以提供更彈性的配置和更多用於電特性測試的接觸面積。該些重分佈層205可以包括例如鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
參照圖4，半導體元件1C的結構可以與圖1所示的結構相似。圖4中與圖1相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
參照圖4，第五層250、第四層240、第三層230、第二層220、和第一層210可以依照與圖1所示的多堆疊載體結構200相反的順序設置在中間介電層103上。例如，第五絕緣層253設置在中間介電層103上、第五鈍化層251設置在第五絕緣層253上、第四絕緣層243設置在第五鈍化層251上、以及第四鈍化層241設置在第四絕緣層243上。
參照圖4，在一些實施例中，第一通孔215的側壁215SW可以是漸縮的。第一通孔215的底表面215BS的寬度W7可以大於第一通孔215的頂表面215TS的寬度W6。
參照圖4，在一些實施例中，一蝕刻停止層207可以設置在第一層210的第一絕緣層213上。在一些實施例中，蝕刻停止層207可以優選地包括蝕刻選擇性與相鄰層的蝕刻選擇性不同的介電材料。例如，蝕刻停止層207可以包括氮化矽、碳氮化矽、碳氧化矽、其類似材料、或前述之組合。複數個第二頂部開口207O可以沿著蝕刻停止層207設置以暴露出該些第一通孔215。暴露的第一通孔215可以電性耦合至用於電特性測試的探針。
參照圖5，半導體元件1D的結構可以與圖4所示的結構相似。圖5中與圖4相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
參照圖5，頂部鈍化層203可以設置在第一層210的第一絕緣層213上。頂部鈍化層203可以是單層結構或多層結構。在一些實施例中，頂部鈍化層203可以包括聚苯並噁唑、聚醯亞胺、苯並環丁烯、味之素增建膜、銲錫光阻膜、或其類似材料、或前述之組合。在一些其他實施例中，頂部鈍化層203可以是介電層。介電層可以包括像是氮化矽的氮化物、像是氧化矽的氧化物、像是氮氧化矽的氮氧化物、氧化氮化化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、經硼摻雜的磷矽酸鹽玻璃、其類似材料、或前述之組合。
參照圖5，該些重分佈層205可以沿著頂部鈍化層203設置、設置在該些第一通孔215上、且分別並對應地電性連接至該些第一通孔215。該些重分佈層205可以重新佈線該些第一通孔215以提供更彈性的配置和更多用於電特性測試的接觸面積。該些重分佈層205可以包括例如鎢、鈦、錫、鎳、銅、金、鋁、鉑、鈷、或前述之組合。
應注意的是，用詞“形成（forming）”、“形成（formed）”、和“形式（form）”可以表示並且包括創造、構建（building）、圖案化、植入、或沉積元件、摻雜物、或材料的任何方法。形成方法的示例可以包括但不限於原子層沉積（atomic layer deposition）、化學氣相沉積（chemical vapor deposition）、物理氣相沉積（physical vapor deposition）、濺鍍（sputtering）、共濺鍍（co-sputtering）、旋塗（spin coating）、擴散、沉積、生長、植入（implantation）、微影（photolithography）、乾蝕刻、和濕蝕刻。
應注意的是，在本揭露的描述中，在此提及的功能或步驟可以按照與圖式中提及的順序不同的順序出現。例如，根據所涉及的功能或步驟，連續顯示的兩個圖式實際上實質上可以同時進行或者有時可以依相反的順序進行。
圖6根據本揭露一實施例以流程圖的形式顯示半導體元件1A的製備方法10。圖7到圖21根據本揭露一實施例顯示半導體元件1A之製備流程的剖面示意圖。
參照圖6和圖7，在步驟S11，可以提供一基板101，且可以形成一中間介電層103於基板101上。
參照圖7，基板101的材料如圖1所示，在此不再重複其描述。在一些實施例中，基板101可以包括絕緣體上半導體結構，其從底部到頂部包括處理基板、絕緣層、和最頂部的半導體材料層。處理基板和最頂部的半導體材料層可以包括與上述塊狀半導體基板相同的材料。絕緣層可以是結晶或非結晶介電材料，像是氧化物及/或氮化物。例如，絕緣層可以是介電氧化物，像是氧化矽。又例如，絕緣層可以是介電氮化物，像是氮化矽或氮化硼。再例如，絕緣層可以包括介電氧化物和介電氮化物的堆疊，像是氧化矽和氮化矽或氮化硼之任何順序的堆疊。絕緣層可以具有介於大約10 nm至大約200 nm之間的厚度。應注意的是，在此階段，基板101的厚度T0可以大於700 μm或大於500 μm。
參照圖7，形成中間介電層103於基板101上的製作技術可以包括像是化學氣相沉積的沉積製程。可以進行像是化學機械研磨（chemical mechanical polishing）的平坦化製程以為後續製程步驟提供實質上平坦的表面。可以在形成中間介電層103期間形成元件構件（為了清楚起見並未顯示）和導電部件（為了清楚起見並未顯示）。形成該些導電襯墊105於中間介電層103中的製作技術可以包括例如鑲嵌製程。該些導電襯墊105的頂表面和中間介電層103的頂表面可以實質上共平面。
參照圖6和圖8到圖19，在步驟S13，可以形成一多堆疊載體結構200於中間介電層103上。
參照圖8，可以形成第一鈍化層211於中間介電層103上，且第三鈍化層231的製作技術可以包括例如化學氣相沉積、電漿輔助化學氣相沉積、或其他可應用的沉積製程。在一些實施例中，可以進行氧化物接合製程以形成第一絕緣層213於第一鈍化層211上。第一鈍化層211的材料如圖1所示，在此不再重複其描述。
參照圖9，可以形成一第一罩幕層510於第一絕緣層213上。第一罩幕層510可以包括複數個第一圖案化開口510O，其定義了該些第一通孔215的位置。第一圖案化開口510O可以具有寬度W8。第一圖案化開口510O的寬度W8可以大於導電襯墊105的寬度WC。
參照圖10，可以使用第一罩幕層510作為圖案引導來進行氧化物蝕刻製程以移除第一絕緣層213的一部分和第一鈍化層211的一部分，並同時形成複數個第一通孔開口215O。在一些實施例中，該些第一通孔開口215O的側壁可以是漸縮的。在氧化物蝕刻製程之後，可以移除第一罩幕層510。
參照圖11，形成該些第一通孔215於該些第一通孔開口215O中的製作技術可以包括例如化學氣相沉積、物理氣相沉積、蒸發、濺射、電鍍、或前述之組合。可以進行像是化學機械研磨的平坦化製程以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。該些第一通孔215的材料和結構如圖1和圖2所示，在此不再重複其描述。第一鈍化層211、第一絕緣層213、和該些第一通孔215一起構成第一層210。
參照圖12，可以形成第二鈍化層221於第一絕緣層213上，可以形成第二絕緣層223於第二鈍化層221上，並且可以形成第二罩幕層520於第二絕緣層223上。第二鈍化層221的材料和第二絕緣層223的材料如圖1所示，在此不再重複其描述。可以透過與圖8到圖11所示的第一層210類似的步驟形成第二鈍化層221、第二絕緣層223、和第二罩幕層520，在此不再重複其描述。第二罩幕層520可以包括複數個第二圖案化開口520O，其定義了該些第二通孔225的位置。第二圖案化開口520O的寬度W9可以大於第一圖案化開口510O的寬度W8。
參照圖13，可以使用第二罩幕層520作為圖案引導來進行氧化物蝕刻製程以移除第二絕緣層223的一部分和第二鈍化層221的一部分，並同時形成複數個第二通孔開口225O。在一些實施例中，該些第二通孔開口225O的側壁可以是漸縮的。在氧化物蝕刻製程之後，可以移除第二罩幕層520。
參照圖14，可以透過與該些第一通孔215類似的製程形成該些第二通孔225於該些第二通孔開口225O中，在此不再重複其描述。可以進行像是化學機械研磨的平坦化製程以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。第二鈍化層221、第二絕緣層223、和該些第二通孔225一起構成第二層220。
第二圖案化開口520O的更大寬度可以轉移到第二通孔開口225O，然後由第二通孔225繼承。第二通孔225的更大寬度可以為後續微影製程（例如，第三通孔235的微影製程）提供更大的容差窗口（tolerance window）。其結果，可以提高半導體元件1A的產率。
參照圖15，可以形成第三鈍化層231於第二絕緣層223上，可以形成第三絕緣層233於第三鈍化層231上，以及可以形成第三罩幕層530於第三絕緣層233上。第三鈍化層231的材料和第三絕緣層233的材料如圖1所示，在此不再重複其描述。可以透過與圖8到圖11所示的第一層210類似的步驟形成第三鈍化層231、第三絕緣層233、和第三罩幕層530，在此不再重複其描述。第三罩幕層530可以包括複數個第三圖案化開口530O，其定義了該些第三通孔235的位置。第三圖案化開口530O的寬度W10可以大於第二圖案化開口520O的寬度W9。
參照圖16，可以使用第三罩幕層530作為圖案引導來進行氧化物蝕刻製程以移除第三絕緣層233的一部分和第三鈍化層231的一部分，並同時形成複數個第三通孔開口235O。在一些實施例中，該些第三通孔開口235O的側壁可以是漸縮的。在氧化物蝕刻製程之後，可以移除第三罩幕層530。
參照圖17，可以透過與該些第一通孔215類似的步驟形成該些第三通孔235於該些第三通孔開口235O中，在此不再重複其描述。可以進行像是化學機械研磨的平坦化製程以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。第三鈍化層231、第三絕緣層233、和該些第三通孔235一起構成第三層230。
應注意的是，第三通孔235看似沿方向Z偏離第二通孔225，以強調透過第二通孔225的較寬寬度獲得之微影製程的較大容差窗口的益處。也就是說，即使微影製程的對準產生偏移，通孔225、235仍然可以正常電性連接。
參照圖18，可以透過與圖8到圖11所示的第一層210類似的步驟形成第四層240和第五層250，在此不再重複其描述。
參照圖19，可以形成頂部鈍化層203於第五層250上。頂部鈍化層203的製作技術可以包括例如旋塗、層壓、沉積、或其類似技術。沉積可以包括化學氣相沉積。頂部鈍化層203的材料如圖1所示，在此不再重複其描述。層210、220、230、240、250和頂部鈍化層203一起構成多堆疊載體結構200。
在一些實施例中，在基板101的薄化製程之前，多堆疊載體結構200的厚度TL與基板101的厚度T0的厚度比可以介於大約5:7至大約1:之間、或介於大約1:1至大約7:5之間。
參照圖6、圖20、和圖21，在步驟S15，可以薄化基板101並且可以沿著多堆疊載體結構200的頂部鈍化層203形成複數個第一頂部開口203O。
參照圖20，可以透過使用晶圓研磨（wafer grinding）、機械磨耗（mechanical abrasion）、研磨（polishing）、或其類似技術、或使用像是濕蝕刻的化學移除的薄化製程來薄化基板101。應注意的是，在薄化製程期間不需要載體。多堆疊載體結構200可以用作暫時載體以輔助基板101的薄化製程。
參照圖20，在薄化製程之後，多層堆疊載體結構200的厚度TL與基板101的厚度T0的厚度比可以介於大約180:1至大約50:1之間。
參照圖21，可以沿著頂部鈍化層203形成該些第一頂部開口203O以分別並對應地暴露出該些第五通孔255。暴露的第五通孔255可以電性耦合至用於電特性測試的探針。也就是說，可以容易地分析基板經薄化後之半導體元件1A的性能。
圖22根據本揭露另一實施例顯示半導體元件1B之製備流程的剖面示意圖。
參照圖22，半導體元件1B的結構可以與圖21所示的結構相似。圖22中與圖21相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
在半導體元件1B中，可以分別並對應地形成該些重分佈層205於該些第五通孔255上。在一些實施例中，該些重分佈層205的形成可以包括使用任何合適的方法（例如，旋塗技術、濺射、其類似的技術）形成一個或多個絕緣層（亦即，頂部鈍化層203）以及形成導電部件（亦即，該些重分佈層205）於絕緣層中。導電部件的形成可以包括圖案化絕緣層（例如，使用微影及/或蝕刻製程）以及形成導電部件於圖案化的絕緣層中（例如，透過使用罩幕層來定義導電部件的形狀，並使用無電/電化學電鍍製程來沉積種子層）。例如，該些第一頂部開口203O可以定義該些重分佈層205的圖案。可以形成該些重分佈層205於該些第一頂部開口203O中。
圖23根據本揭露另一實施例以流程圖的形式顯示半導體元件1C的製備方法20。圖24到圖32根據本揭露另一實施例顯示半導體元件1C之製備流程的剖面示意圖。
參照圖23到圖27，在步驟S21，可以提供一犧牲載體401，並且可以暫時形成一多堆疊載體結構200於犧牲載體401上。
參照圖24，可以形成一蝕刻停止層207於犧牲載體401上。一般來說，蝕刻停止層207可以在形成導電部件時提供停止蝕刻製程的機制。蝕刻停止層207可以優選地包括蝕刻選擇性與相鄰層的蝕刻選擇性不同的介電材料。例如，蝕刻停止層207可以包括氮化矽、碳氮化矽、碳氧化矽、或其類似材料，且可以透過化學氣相沈積或電漿輔助化學氣相沉積來沈積蝕刻停止層207。
參照圖24，形成一第一絕緣層213於蝕刻停止層207上的製作技術可以包括例如像是化學氣相沉積或電漿輔助化學氣相沉積的沉積製程。第一絕緣層213的材料如圖1所示，在此不再重複其描述。可以形成第一罩幕層510於第一絕緣層213上。第一罩幕層510可以包括一圖案，其定義了複數個第一通孔215的位置。
參照圖25，可以使用第一罩幕層510作為圖案引導來進行氧化物蝕刻製程以移除第一絕緣層213的一部分，並同時形成該些第一通孔開口215O。可以透過該些第一通孔開口215O暴露出蝕刻停止層207的一部分。在氧化物蝕刻製程期間，第一絕緣層213與蝕刻停止層207的蝕刻速率比可以介於大約100:1至大約1.05:1之間、介於大約15:1至大約2:1之間、或介於大約10:1至大約2:1之間。在氧化物蝕刻製程之後，可以移除第一罩幕層510。
參照圖26，可以形成複數個第一通孔215於該些第一通孔開口215O中。可以進行像是化學機械研磨的平坦化製程直到暴露出第一絕緣層213的頂表面以移除多餘的材料並為後續處理步驟提供實質上平坦的表面。該些第一通孔215的材料如圖1所示，在此不再重複其描述。第一絕緣層213和該些第一通孔215一起構成第一層210。
參照圖27，可以透過類似於圖12到圖19所示的步驟形成第二層220、第三層230、第四層240、和第五層250，在此不再重複其描述。第一層210、第二層220、第三層230、第四層240、第五層250、和蝕刻停止層207一起構成多堆疊載體結構200。
參照圖23、圖28、和圖29，在步驟S23，可以提供一基板101，可以形成一中間介電層103於基板101上，可以形成複數個導電襯墊105於中間介電層103中，以及可以將多堆疊載體結構200接合至中間介電層103上。
參照圖28，可以透過與圖1和圖7所示類似的步驟形成基板101、中間介電層103、和該些導電襯墊105，在此不再重複其描述。
參照圖29，可以將多堆疊載體結構200翻轉並接合至中間介電層103上。在一些實施例中，可以透過混合接合製程將多堆疊載體結構200接合至中間介電層103上。在一些實施例中，混合接合製程可以包括像是熱壓接合（thermo-compression bonding）、鈍化覆蓋層輔助接合（passivation-capping-layer assisted bonding）、或表面活化接合。在一些實施例中，混合接合製程的製程壓力可以介於大約100MPa至大約150MPa之間。在一些實施例中，混合接合製程的製程溫度可以介於大約室溫（例如，25℃）至大約400℃之間。在一些實施例中，表面處理（像是濕化學清洗和氣體/氣相熱處理）可用於降低混合接合製程的製程溫度或縮短混合接合製程的時間消耗。在一些實施例中，混合接合製程可以包括例如介電質與介電質（dielectric-to-dielectric）接合、金屬與金屬（metal-to-metal）接合、和金屬與介電質（metal-to-dielectric）接合。在一些實施例中，可以在接合製程之後進行熱退火製程以增強介電質與介電質接合並引起金屬與金屬接合的熱膨脹，從而進一步提高接合品質。
參照圖30，在基板101的薄化製程之前，在一些實施例中，多堆疊載體結構200的厚度TL與基板101的厚度T0的厚度比可以介於大約5:7至大約1:1之間、或介於大約1:1至大約7:5之間。
參照圖23和圖30到圖32，在步驟S25，可以分離犧牲載體401，可以薄化基板101，並且可以沿著多堆疊載體結構200的蝕刻停止層207形成複數個第二頂部開口207O。
如圖30所示，可以從蝕刻停止層207分離犧牲載體401。
參照圖31，可以透過使用晶圓研磨、機械磨耗、研磨、或其類似技術、或使用像是濕蝕刻的化學移除的薄化製程來薄化基板101。應注意的是，在薄化過程期間不需要載體。多堆疊載體結構200可以用作暫時載體以輔助基板101的薄化製程。
參照圖31，在基板101的薄化製程之後，多堆疊載體結構200的厚度TL與基板101的厚度T0的厚度比可以介於大約180:1至大約50:1之間。
參照圖32，可以沿著蝕刻停止層207形成複數個第二頂部開口207O以分別並對應地暴露出該些第一通孔215。暴露的第一通孔215可以電性耦合至用於電特性測試的探針。也就是說，可以容易地分析基板經薄化後之半導體元件1C的性能。
圖33根據本揭露另一實施例顯示半導體元件1D之製備流程的剖面示意圖。
參照圖33，半導體元件1D的結構可以與圖31所示的結構相似。圖33中與圖31相同或相似的元件，已以類似的參照符號標記並且省略重複的描述。
在半導體元件1D中，可以完全移除蝕刻停止層207。可以透過類似於圖19所示的步驟形成頂部鈍化層203於第一層210上，在此不再重複其描述。複數個重分佈層205可以沿著頂部鈍化層203形成並分別並對應地形成於該些第一通孔215上。該些重分佈層205可以重新佈線該些第一通孔215以提供更彈性的配置和更多用於電特性測試的接觸面積。該些重分佈層205的材料如圖3所示，在此不再重複其描述。
本揭露之一方面提供一種半導體元件，包括：一基板；一中間介電層，位於該基板上；一導電襯墊，位於該中間介電層中；以及一多堆疊載體結構。該多堆疊載體結構包括：一第一層，包括位於該中間介電層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置且電性連接至該導電襯墊；一第二層，位於該第一層上且包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及一第三層，位於該第二層上且包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。
本揭露之另一方面提供一種多堆疊載體結構，包括：一蝕刻停止層；一第一層，包括位於該蝕刻停止層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置；一第二層，位於該第一層上且包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及一第三層，位於該第二層上且包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。
本揭露之另一方面提供一種半導體元件的製備方法，包括：提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；形成一第一層於該中間介電層上，其中該第一層包括位於該中間介電層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置且電性連接至該導電襯墊；形成一第二層於該第一層上，其中該第二層包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及形成一第三層於該第二層上，其中該第三層包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔。該第一層、該第二層、和該第三層一起構成一多堆疊載體結構。
本揭露之另一方面提供一種半導體元件的製備方法，包括：提供一犧牲載體；暫時附接一蝕刻停止層於該犧牲載體上；形成一多堆疊載體結構於該蝕刻停止層上，其中該多堆疊載體結構包括：一第一層，位於該蝕刻停止層上；一第二層，位於該第一層上；以及一第三層，位於該第二層上；提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；翻轉該多堆疊載體結構並接合該多堆疊載體結構至該中間介電層上；從該蝕刻停止層分離該犧牲層；以及薄化該基板。
由於本揭露之半導體元件的設計，多堆疊載體結構200可以用作暫時載體以輔助基板101的薄化製程。因此，在基板101的薄化製程期間不需要載體。其結果，可以降低半導體元件1A的製造成本。此外，在薄化製程之後，多堆疊載體結構200可以提供連接到半導體元件1A的元件構件的電性路徑。因此，在多堆疊載體結構200存在的情況下，可以容易地分析半導體元件1A的性能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1A:半導體元件 1B:半導體元件 1C:半導體元件 1D:半導體元件 10:方法 20:方法 101:基板 103:中間介電層 105:導電襯墊 200:多堆疊載體結構 203:頂部鈍化層 203O:第一頂部開口 205:重分佈層 207:蝕刻停止層 207O:第二頂部開口 210:第一層 211:第一鈍化層 213:第一絕緣層 215:第一通孔 215BS:底表面 215O:第一通孔開口 215SW:側壁 215TS:頂表面 220:第二層 221:第二鈍化層 223:第二絕緣層 225:第二通孔 225O:第二通孔開口 225TS:頂表面 230:第三層 231:第三鈍化層 233:第三絕緣層 235:第三通孔 235O:第三通孔開口 235TS:頂表面 240:第四層 241:第四鈍化層 243:第四絕緣層 245:第四通孔 245TS:頂表面 250:第五層 251:第五鈍化層 253:第五絕緣層 255:第五通孔 255TS:頂表面 401:犧牲層 510:第一罩幕層 510O:第一圖案化開口 520:第二罩幕層 520O:第二圖案化開口 530:第三罩幕層 530O:第三圖案化開口 AL:黏附層 BL:障壁層 FL:填料層 IL:隔離層 SL:種子層 S11:步驟 S13:步驟 S15:步驟 S21:步驟 S23:步驟 S25:步驟 T0:厚度 T1:厚度 T2:厚度 TL:厚度 W0:寬度 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 W6:寬度 W7:寬度 W8:寬度 W9:寬度 W10:寬度 WC:寬度 Z:方向
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1根據本揭露一實施例顯示半導體元件的剖面示意圖。 圖2根據本揭露一實施例顯示製備半導體元件的第一通孔的特寫剖面示意圖。 圖3到圖5根據本揭露一些實施例顯示半導體元件的剖面示意圖。 圖6根據本揭露一實施例以流程圖的形式顯示半導體元件的製備方法。 圖7到圖21根據本揭露一實施例顯示半導體元件之製備流程的剖面示意圖。 圖22根據本揭露另一實施例顯示半導體元件之製備流程的剖面示意圖。 圖23根據本揭露另一實施例以流程圖的形式顯示半導體元件的製備方法。 圖24到圖32根據本揭露另一實施例顯示半導體元件之製備流程的剖面示意圖。 圖33根據本揭露另一實施例顯示半導體元件之製備流程的剖面示意圖。
1A:半導體元件
101:基板
103:中間介電層
105:導電襯墊
200:多堆疊載體結構
203:頂部鈍化層
203O:第一頂部開口
210:第一層
211:第一鈍化層
213:第一絕緣層
215:第一通孔
215BS:底表面
215SW:側壁
215TS:頂表面
220:第二層
221:第二鈍化層
223:第二絕緣層
225:第二通孔
225TS:頂表面
230:第三層
231:第三鈍化層
233:第三絕緣層
235:第三通孔
235TS:頂表面
240:第四層
241:第四鈍化層
243:第四絕緣層
245:第四通孔
245TS:頂表面
250:第五層
251:第五鈍化層
253:第五絕緣層
255:第五通孔
255TS:頂表面
T0:厚度
T1:厚度
T2:厚度
TL:厚度
W0:寬度
W1:寬度
W2:寬度
W3:寬度
W4:寬度
W5:寬度
Z:方向

Claims (10)

  1. 一種半導體元件的製備方法，包括：提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；形成一第一層於該中間介電層上，其中該第一層包括位於該中間介電層上的一第一鈍化層、位於該第一鈍化層上的一第一絕緣層、以及一第一通孔，其中該第一通孔沿著該第一鈍化層和該第一絕緣層設置且電性連接至該導電襯墊；形成一第二層於該第一層上，其中該第二層包括位於該第一絕緣層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及一第二通孔，其中該第二通孔沿著該第二鈍化層和該第二絕緣層設置且電性連接至該第一通孔；以及形成一第三層於該第二層上，其中該第三層包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及一第三通孔，其中該第三通孔沿著該第三鈍化層和該第三絕緣層設置且電性連接至該第二通孔；其中該第一層、該第二層、和該第三層一起構成一多堆疊載體結構。
  2. 如請求項1所述之半導體元件的製備方法，其中形成該第一層於該中間介電層上包括： 形成該第一鈍化層於該中間介電層上；形成該第一絕緣層於該第一鈍化層上；形成包括一第一圖案化開口的一第一罩幕層於該第一絕緣層上；沿著該第一絕緣層和該第一鈍化層形成一第一通孔開口以暴露出該導電襯墊；移除該第一罩幕層；以及形成該第一通孔於該第一通孔開口中。
  3. 如請求項2所述之半導體元件的製備方法，更包括形成一頂部鈍化層於該第三層上。
  4. 如請求項3所述之半導體元件的製備方法，其中該第一鈍化層包括一氧化物材料，該第一絕緣層包括一氧化物材料，並進行一氧化物接合製程以形成該第一絕緣層於該第一鈍化層上。
  5. 如請求項4所述之半導體元件的製備方法，其中進行一氧化物蝕刻製程以沿著該第一絕緣層和該第一鈍化層形成該第一通孔開口。
  6. 如請求項5所述之半導體元件的製備方法，其中該第一圖案化開口的一寬度大於該導電襯墊的一寬度。
  7. 如請求項6所述之半導體元件的製備方法，更包括形成一重分佈層於該第三層上。
  8. 一種半導體元件的製備方法，包括：提供一犧牲載體；暫時附接一蝕刻停止層於該犧牲載體上；形成一多堆疊載體結構於該蝕刻停止層上，其中該多堆疊載體結構包括：一第一層，位於該蝕刻停止層上；一第二層，位於該第一層上；以及一第三層，位於該第二層上；提供一基板；形成一中間介電層於該基板上；形成一導電襯墊於該中間介電層中；翻轉該多堆疊載體結構並接合該多堆疊載體結構至該中間介電層上；從該蝕刻停止層分離該犧牲載體；以及薄化該基板。
  9. 如請求項8所述之半導體元件的製備方法，其中形成該多堆疊載體結構包括：形成該第一層於該蝕刻停止層上，其中該第一層包括位於該蝕刻停止層上的一第一絕緣層和沿著該第一絕緣層設置且位於該蝕刻停止層上的一第一通孔；形成一第二層於該第一層上，其中該第二層包括位於該第一絕緣 層上的一第二鈍化層、位於該第二鈍化層上的一第二絕緣層、以及沿著該第二鈍化層和該第二絕緣層的一第二通孔；以及形成一第三層於該第二層上，其中該第三層包括位於該第二絕緣層上的一第三鈍化層、位於該第三鈍化層上的一第三絕緣層、以及沿著該第三鈍化層和該第三絕緣層的一第三通孔。
  10. 如請求項9所述之半導體元件的製備方法，其中該第一通孔的一側壁是漸縮的且該第一通孔的一頂表面的一寬度小於該第一通孔的一底表面的一寬度。
TW111117363A 2021-12-23 2022-05-09 具有多堆疊載體結構之半導體元件的製備方法 TWI825707B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US17/561,151 US20230207453A1 (en) 2021-12-23 2021-12-23 Semiconductor device with multi-stacking carrier structure
US17/560,548 US20230207452A1 (en) 2021-12-23 2021-12-23 Multi-stacking carrier structure and method for fabricating the same
US17/561,151 2021-12-23
US17/560,548 2021-12-23

Publications (2)

Publication Number Publication Date
TW202326804A TW202326804A (zh) 2023-07-01
TWI825707B true TWI825707B (zh) 2023-12-11

Family

ID=86875314

Family Applications (2)

Application Number Title Priority Date Filing Date
TW111117363A TWI825707B (zh) 2021-12-23 2022-05-09 具有多堆疊載體結構之半導體元件的製備方法
TW111117362A TWI803312B (zh) 2021-12-23 2022-05-09 具有多堆疊載體結構之半導體元件

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW111117362A TWI803312B (zh) 2021-12-23 2022-05-09 具有多堆疊載體結構之半導體元件

Country Status (2)

Country Link
CN (2) CN116344500A (zh)
TW (2) TWI825707B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202105629A (zh) * 2019-07-18 2021-02-01 台灣積體電路製造股份有限公司 封裝元件及封裝方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210249296A1 (en) * 2010-12-16 2021-08-12 Monolithic 3D Inc. 3d semiconductor device and structure
US10811058B2 (en) * 2019-02-06 2020-10-20 Sandisk Technologies Llc Bonded assembly containing memory die bonded to integrated peripheral and system die and methods for making the same
CN112614831B (zh) * 2019-04-15 2023-08-08 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
TW202115869A (zh) * 2019-10-14 2021-04-16 大陸商長江存儲科技有限責任公司 具有可程式設計邏輯元件和nand快閃記憶體的接合半導體裝置及其形成方法
US11362035B2 (en) * 2020-03-10 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for conductive via to decrease contact resistance
US11948877B2 (en) * 2020-03-31 2024-04-02 Qualcomm Incorporated Hybrid package apparatus and method of fabricating

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202105629A (zh) * 2019-07-18 2021-02-01 台灣積體電路製造股份有限公司 封裝元件及封裝方法

Also Published As

Publication number Publication date
CN116344500A (zh) 2023-06-27
TWI803312B (zh) 2023-05-21
TW202326804A (zh) 2023-07-01
TW202327049A (zh) 2023-07-01
CN116344353A (zh) 2023-06-27

Similar Documents

Publication Publication Date Title
JP5651168B2 (ja) 半導体構造体及びその形成方法
TWI411084B (zh) 半導體元件與其形成方法
TWI821444B (zh) 形成自動對準通孔之方法
TW202125756A (zh) 半導體結構
US7833899B2 (en) Multi-layer thick metallization structure for a microelectronic device, intergrated circuit containing same, and method of manufacturing an integrated circuit containing same
TWI707440B (zh) 積體電路結構及其製造方法
US11587901B2 (en) Semiconductor device with redistribution structure and method for fabricating the same
TW202324663A (zh) 具有整合對準標記與去耦合特徵的半導體元件及其製備方法
TWI803157B (zh) 具有對準標記的半導體元件及其製備方法
KR100840665B1 (ko) 반도체 소자의 제조방법 및 이를 이용한 시스템 인 패키지
US20200312775A1 (en) Semiconductor device having a barrier layer made of two dimensional materials
US20240047448A1 (en) Semiconductor device with redistribution structure and method for fabricating the same
US20230207452A1 (en) Multi-stacking carrier structure and method for fabricating the same
TW202211332A (zh) 互連結構及其形成方法
TWI825707B (zh) 具有多堆疊載體結構之半導體元件的製備方法
TWI802998B (zh) 具有阻障層的半導體元件及其製備方法
TWI828985B (zh) 完全自對準減法蝕刻
US20230207453A1 (en) Semiconductor device with multi-stacking carrier structure
TWI794043B (zh) 具有重分佈結構的半導體元件
TWI803207B (zh) 具有重分佈結構的半導體元件
TWI825906B (zh) 具有重佈線插塞的半導體元件
US20240047286A1 (en) Semiconductor device with cushion structure and method for fabricating the same
US20230395489A1 (en) Semiconductor device with redistribution plugs
US20230395427A1 (en) Method for fabricating semiconductor device with redistribution plugs
TW202339158A (zh) 具有複合導電特徵的半導體元件及其製備方法