TWI824928B - 薄膜電晶體及其製造方法 - Google Patents

Abstract

一種薄膜電晶體包含基板、第一及第二閘極層、第一及第二絕緣層、半導體層、介電層、平坦層、汲極層及源極層。由下而上依序為基板、第一閘極層、第一絕緣層、半導體層、第二絕緣層、第二閘極層、介電層及平坦層。汲極層及源極層分別位於第二閘極層之相對二側的汲極開口及源極開口，且源極層投影重疊於第一閘極層，以使汲極層歐姆連接半導體層且源極層肖特基連接半導體層。

Description

薄膜電晶體及其製造方法

本發明涉及一種薄膜電晶體及其製造方法，尤其是一種具有雙閘極之薄膜電晶體及其製造方法。

為因應電子元件的尺寸微縮而可進一步應用於高解析的電子產品，電子元件之薄膜電晶體(thin-film transistor, TFT)的尺寸也勢必需要微縮。基此，薄膜電晶體的通道長度也必須隨之縮減。然而，由於縮減該通道長度將衍生各種問題（統稱為短通道效應(short channel effects)），因此，為避免短通道效應，該通道長度僅能縮減至一定長度而無法無限制地縮減。

有鑑於此，一些實施例提出一種薄膜電晶體，其包含基板、第一閘極層、第一絕緣層、半導體層、第二絕緣層、第二閘極層、介電層、平坦層、汲極層以及源極層。第一閘極層位於基板上，第一閘極層具有第一端及第二端。第一絕緣層位於基板及第一閘極層上。半導體層位於第一絕緣層上。第二絕緣層位於半導體層上。第二閘極層位於第二絕緣層上介電層位於第二絕緣層及第二閘極層上。平坦層位於介電層上。第二絕緣層、介電層及平坦層具有源極開口及汲極開口。源極開口及汲極開口分別位於第二閘極層之相對二側，以暴露部分之半導體層。汲極層位於汲極開口，汲極層歐姆連接(Ohmic contact)半導體層。源極層位於源極開口，源極層投影重疊於第一閘極層之第一端及第二端之間，源極層肖特基連接(Schottky contact)半導體層。

依據一些實施例，第二閘極層投影重疊於第一閘極層之第一端及第二端之間。

依據一些實施例，汲極層具有第一端，汲極層之第一端靠近第一閘極層之第一端，第一閘極層之第一端及第二端之間具有第一距離，第一閘極層之第一端與汲極層之第一端之間具有第二距離，且第二距離大於第一距離。

依據一些實施例，源極層具有源極層接觸半導體層之接觸電阻值，汲極層具有汲極層接觸半導體層之接觸電阻值，且源極層之接觸電阻值大於汲極層之接觸電阻值。

依據一些實施例，源極層之接觸電阻值等於或大於5×10 ¹⁰Ω/m ²，汲極層之接觸電阻值為500~1500 Ω/m ²。

除此之外，一些實施例還提出一種薄膜電晶體之製造方法，其包含以下步驟：形成第一閘極層於基板上；形成第一絕緣層於基板及第一閘極層上；形成半導體層於第一絕緣層上；形成第二絕緣層於半導體層上；形成第二閘極層於第二絕緣層上，且第二閘極層投影重疊於第一閘極層之第一端及第二端之間；表面處理第二絕緣層；形成介電層於第二絕緣層及第二閘極層上；形成平坦層於介電層上；及形成源極層及汲極層，以連接源極層與半導體層且連接汲極層與半導體層。

依據一些實施例，在形成第二閘極層之步驟中，更形成第二閘極層之第二閘極延伸部於第二絕緣層上，且第二閘極層及第二閘極延伸部投影重疊於第一閘極層之第一端及第二端之間；及在表面處理該第二絕緣層之步驟中，更表面處理第二閘極延伸部。

依據一些實施例，在表面處理第二絕緣層之步驟後，更包含以下步驟：移除第二閘極延伸部，以暴露第二絕緣層。

依據一些實施例，在形成源極層及汲極層之步驟後，源極層具有源極層接觸半導體層之接觸電阻值，汲極層具有汲極層接觸半導體層之接觸電阻值，源極層之接觸電阻值大於汲極層之接觸電阻值。

請參考圖1，圖1繪示依據一些實施例，薄膜電晶體1之成品的剖面結構示意圖。在圖1，一種薄膜電晶體1包含基板10、第一閘極層11、第一絕緣層12、半導體層13、第二絕緣層14、第二閘極層15、介電層18、平坦層19、汲極層17及源極層16。第一閘極層11位於基板10上，第一閘極層11具有第一端110及第二端111。第一絕緣層12位於基板10及第一閘極層11上。半導體層13位於第一絕緣層12上。第二絕緣層14位於半導體層13上。第二閘極層15位於第二絕緣層14上。介電層18位於第二絕緣層14及第二閘極層15上。平坦層19位於介電層18上。第二絕緣層14、介電層18及平坦層19具有源極開口141及汲極開口142，源極開口141及汲極開口142分別位於第二閘極層之相對二側，以暴露部分之半導體層13（容待後述）。汲極層17位於汲極開口142，汲極層17歐姆連接(Ohmic contact)半導體層13（容後詳述）。源極層16位於源極開口141，源極層16投影重疊於第一閘極層11之第一端110及第二端111之間，源極層16肖特基連接（或稱蕭特基接觸，Schottky contact）半導體層13（容待後述）。透過肖特基連接方式連接源極層16與半導體層13，可使源極層16與半導體層13之間形成肖特基位能障（進而形成源閘極電晶體(source-gated transistor, SGT)），有效地改善短通道效應及降低飽和電壓。

需說明的是，本文中所述的「投影重疊」係指二元件之間無論是否直接或間接連接，其中一元件之面積至少於一投影方向上重疊於另一元件之面積。例如A投影重疊於B，即表示A之面積至少於一投影方向上一部分地或全部地重疊於B之面積，且無論A是否實質連接B。

請同時參考圖1及圖2A，圖2A繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2A，基板10之材料可為各種硬質材料，例如塑膠、玻璃或其組合，並未限制。基板10之尺寸並未限制。

請繼續參考圖1及圖2A，在圖2A，第一閘極層11位於基板10上，第一閘極層11具有第一端110及第二端111，第一端110及第二端111分別位於第一閘極層11之相對二端而彼此遠離。第一端110與第二端111之間的距離為第一距離L1（即第一閘極層11於圖2A之Y方向上的長度）。第一閘極層11之材料可為各種導電材料，例如金屬，並未限制；舉例而言，第一閘極層11為鈦、鋁、鉬、銅或其合金。第一閘極層11之尺寸並未限制；舉例而言，第一閘極層11之第一距離L1為約10~20 μm，於圖2A之Z方向上的厚度為約200~500 nm。在一些實施例中，第一閘極層11為下底較寬、上底較窄的梯形凸部（見於圖2A）。由於汲極層17並未投影重疊於第一閘極層11之第一端110及第二端111之間，因此可避免在短通道的情況下，增加源極層16及汲極層17與第一閘極層11之間的寄生電容，進而可避免第一閘極層11與源極層16及汲極層17之間形成短路及降低電晶體電性等不良影響。

請同時參考圖1及圖2B，圖2B繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2B，第一絕緣層12位於基板10及第一閘極層11上。第一絕緣層12之材料可為各種金屬化合物，例如金屬氧化物及金屬氮化物，並未限制；舉例而言，第一絕緣層12為氧化矽 (SiO _x)、氮化矽(SiN _x)或其組合。第一絕緣層12之尺寸並未限制；舉例而言，第一絕緣層12於圖2B之Z方向上的厚度為約200~400 nm。在一些實施例中，第一絕緣層12係完全覆蓋於基板10及第一閘極層11，以避免暴露基板10及第一閘極層11。透過第一絕緣層12，可進一步保護基板10及第一閘極層11免受損傷或擊穿。

在一些實施例中，第一絕緣層12具有第一絕緣凸部120。在圖2B，第一絕緣凸部120位於第一絕緣層12之遠離基板10及第一閘極層11的一側，且第一絕緣凸部120之一部分或全部投影重疊於第一閘極層11之第一端110及第二端111之間。在一些實施例中，第一絕緣凸部120係對應於第二閘極層15之位置設置，例如第二閘極層15投影重疊於第一絕緣凸部120內部。在一些實施例中，第一絕緣凸部120為下底較寬、上底較窄的梯形凸部（見於圖2B）。透過第一絕緣凸部120，可自第一絕緣層12之表面沿圖2B之+Z方向延伸形成一凸起厚度，以更有效地保護基板10及第一閘極層11。

請同時參考圖1及圖2C，圖2C繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2C，半導體層13位於第一絕緣層12上。半導體層13之材料可為各種金屬氧化物，並未限制；舉例而言，半導體層13為氧化銦錫(ITO)、氧化銦鋅(IZO)、氧化銦鎵鋅(IGZO)或其組合，較佳地為IGZO。半導體層13之尺寸並未限制；舉例而言，半導體層13於圖2C之Z方向上的厚度為約10~60 nm。在一些實施例中，半導體層13完全覆蓋於第一絕緣層12。

在一些實施例中，半導體層13具有半導體凸部130。在圖2C，半導體凸部130位於半導體層13之遠離第一絕緣層12的一側，且半導體凸部130之一部分或全部投影重疊於第一閘極層11之第一端110及第二端111之間。在一些實施例中，半導體凸部130係對應於第二閘極層15之位置設置，例如第二閘極層15投影重疊於半導體凸部130內部。在一些實施例中，半導體凸部130為下底較寬、上底較窄的梯形凸部（見於圖2C）。透過半導體凸部130，可自半導體層13之表面沿圖2C之+Z方向延伸形成一凸起厚度。

請同時參考圖1及圖2D，圖2D繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2D，第二絕緣層14位於半導體層13上。第二絕緣層14之材料可為各種金屬化合物，例如金屬氧化物及金屬氮化物，並未限制；舉例而言，第二絕緣層14為氧化矽、氮化矽或其組合。此外，第二絕緣層14與第一絕緣層12之材料可為實質相同或不同之材料，並未限制。第二絕緣層14之尺寸並未限制；舉例而言，第二絕緣層14於圖2D之Z方向上的厚度為約50~150 nm。透過第二絕緣層14，可進一步保護半導體層13免受損傷或擊穿。

在一些實施例中，第二絕緣層14具有第二絕緣凸部140。在圖2D，第二絕緣凸部140位於第二絕緣層14之遠離半導體層13的一側，且第二絕緣凸部140之一部分或全部投影重疊於第一閘極層11之第一端110及第二端111之間。在一些實施例中，半導體凸部130係對應於第二閘極層15之位置設置，例如第二閘極層15投影重疊於第二絕緣凸部140內部。在一些實施例中，第二絕緣凸部140為下底較寬、上底較窄的梯形凸部（見於圖2D）。透過第二絕緣凸部140，可自第二絕緣層14之表面沿圖2D之+Z方向延伸形成一凸起厚度，以更有效地保護半導體層13。

請同時參考圖1及圖2E，圖2E繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2E，第二閘極層15位於第二絕緣層14上且投影重疊於第一閘極層11之第一端110及第二端111之間。第二閘極層15具有第一端151及第二端152，第一端151及第二端152分別位於第二閘極層15之相對二端而彼此遠離。其中，第二閘極層15之第一端151為靠近第一閘極層11之第一端110的一端，第二閘極層15之第二端152為遠離第一閘極層11之第一端110的一端。第二閘極層15之第一端151與第二端152之間的距離為第二閘極寬度W（即第二閘極層15於圖2E之Y方向上的長度）。在一些實施例中，第二閘極寬度W小於第一距離L1（見於圖1）。第二閘極層15之材料可為各種導電材料，例如金屬，並未限制；舉例而言，第二閘極層15為鈦、鋁、鉬、銅或其合金。此外，第二閘極層15與第一閘極層11之材料可為實質相同或不同之材料，並未限制。第二閘極層15之尺寸並未限制；舉例而言，第二閘極層15之第二閘極寬度W為約1~10 μm，於圖2E之Z方向上的厚度為約500~600 nm。在一些實施例中，第二閘極層15為下底較寬、上底較窄的梯形凸部（見於圖2E）。藉此，薄膜電晶體1至少包含第一閘極層11及第二閘極層15二個閘極結構，而形成具有雙閘極(dual gate)的薄膜電晶體1。

請同時參考圖1及圖2G，圖2G繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2G，介電層18位於第二絕緣層14及第二閘極層15上。介電層18之材料可為各種金屬化合物，例如金屬氧化物及金屬氮化物，並未限制；舉例而言，介電層18為氧化矽、氮化矽或其組合。此外，介電層18與第一絕緣層12及/或第二絕緣層14之材料可為實質相同或不同之材料，並未限制。介電層18之尺寸並未限制；舉例而言，介電層18於圖2G之Z方向上的厚度為約200~300 nm。透過介電層18，可進一步保護第二絕緣層14及第二閘極層15免受損傷或擊穿。

在一些實施例中，介電層18具有介電凸部180。在圖2G，介電凸部180位於介電層18之遠離第二絕緣層14及第二閘極層15的一側，且介電凸部180之一部分或全部投影重疊於第一閘極層11之第一端110及第二端111之間。在一些實施例中，介電凸部180係對應於第二閘極層15之位置設置，例如第二閘極層15投影重疊於介電凸部180內部。在一些實施例中，介電凸部180為下底較寬、上底較窄的梯形凸部（見於圖2G）。透過介電凸部180，可自介電層18之表面沿圖2G之+Z方向延伸形成一凸起厚度，以更有效地保護第二絕緣層14及第二閘極層15。

請同時參考圖1及圖2H，圖2H繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖2H，平坦層19位於介電層18上。平坦層19之材料可為各種有機材料，並未限制。平坦層19之尺寸未限制；舉例而言，平坦層19於圖2H之Z方向上的厚度為約1000~2000 nm。透過平坦層19，可進一步保護介電層18免受損傷或擊穿。

請再參考圖1，在第二閘極層15之相對二側中，靠近第一閘極層11的一側具有源極開口141，源極開口141貫穿第二絕緣層14、介電層18及平坦層19且投影重疊於第一閘極層11，並暴露一部分的半導體層13；遠離第一閘極層11的一側具有汲極開口142，汲極開口142貫穿第二絕緣層14、介電層18及平坦層19，並暴露一部分的半導體層13。在一些實施例中，源極開口141及汲極開口142均為下底（即靠近第二絕緣層14的一側）較窄、上底（即靠***坦層19的一側）較寬的開口。

在圖1，源極層16及汲極層17分別位於源極開口141及汲極開口142，並分別電性接觸半導體層13。源極層16及汲極層17之材料可獨立地為各種導電材料，例如金屬，並未限制；舉例而言，源極層16及汲極層17可獨立地為鈦、鋁、鉬、銅或其合金。此外，源極層16及汲極層17之材料可為實質相同或不同之材料，並未限制。源極層16及汲極層17之尺寸並未限制；舉例而言，源極層16及汲極層17於圖2A之Z方向上的厚度可獨立地為約400~500 nm。

在圖1，位於汲極開口142的汲極層17具有相對二端，汲極層17之靠近第一閘極層11的一端與第一閘極層11之第一端110之間的距離為第二距離L2，且第二距離L2實質大於第一距離L1（即第一閘極層11之第一端110與第二端111之間的距離）。因此，汲極層17並未投影重疊於第一閘極層11。相對地，位於源極開口141的源極層16則實質投影重疊於第一閘極層11。而由於汲極層17並未投影重疊於第一閘極層11之第一端110及第二端111之間，因此可避免在短通道的情況下，增加源極層16及汲極層17與第一閘極層11之間的寄生電容。

在一些實施例中，源極層16具有源極伸入部160及源極接面164，源極接面164連接源極伸入部160。在圖1，源極伸入部160自平坦層19延伸地位於源極開口141，源極層16之源極伸入部160透過源極接面164直接或間接肖特基連接半導體層13。上述「肖特基連接」是指二元件間的連接將實質造成所施加的電壓與其對應的電流之間為非線性曲線關係的連接。上述「直接」連接是指源極層16係直接透過源極接面164連接半導體層13，而在源極層16與半導體層13之間無其他層或元件作為連接媒介。相反地，上述「間接」連接是指源極層16係在源極層16與半導體層13之間還包含其他層或元件，以作為連接媒介。藉此，源極層16與半導體層13之間將形成肖特基位能障（或稱肖特基勢壘，Schottky barrier）。

在一些實施例中，汲極層17具有汲極伸入部170及汲極接面174，汲極接面174連接汲極伸入部170。在圖1，汲極伸入部170自平坦層19延伸地位於汲極開口142，汲極層17之汲極伸入部170透過汲極接面174直接或間接歐姆連接半導體層13。上述「歐姆連接」是指二元件間的連接，係將實質造成所施加的電壓與其對應的電流之間為線性曲線關係的連接。在一些實施例中，汲極層17具有汲極層17接觸半導體層13之接觸電阻值，源極層16具有源極層16接觸半導體層13之接觸電阻值，且源極層16之接觸電阻值大於汲極層17之接觸電阻值；例如，源極層16之接觸電阻值等於或大於5×10 ¹⁰Ω/m ²，汲極層17之接觸電阻值為500~1500 Ω/m ²。

在通常情況下，若施加於汲極層17的電壓持續增加，將使得汲極層17的位能障（或稱勢壘，barrier）降低，電子因而容易自源極層16經半導體層13所形成的通道而進入到汲極層17，造成漏電流上升。此種情況稱為汲極引發位能障下降 (drain induced barrier lowering, DIBL)，且此種情況在短通道元件下，將更為明顯且嚴重。而當DIBL愈小，即表示元件的閘極控制能力愈強，因此應盡可能地降低DIBL。有鑑於此，透過在源極接面164形成肖特基位能障，且使得源極層16之接觸電阻值實質大於汲極層17之接觸電阻值，可抑制電子再自源極層16經半導體層13所形成的通道而進入到汲極層17，即可抑制漏電流的上升，進而改善DIBL所產生的短通道效應。此外，由於源極層16與半導體層13之間的界面（即源極接面164）實質上為肖特基界面，而會形成具有順向電壓低及空乏層寬度相當薄的肖特基二極體(Schottky diode)特性；因此，在反向偏壓的操作下，肖特基二極體會相對傳統元件更容易使其載子被空乏（夾止），進而達到較低的飽和電壓。基此，透過使投影重疊於第一閘極層11的源極接面164與半導體層13之間形成肖特基位能障（進而形成源閘極電晶體(SGT)），可有效改善短通道效應及降低飽和電壓。

在一些實施例中，源極層16及汲極層17更位於平坦層19上。在圖1，源極層16及汲極層17分別具有源極平坦部161及汲極平坦部171。源極平坦部161位於平坦層19上且投影重疊於第一閘極層11之第一端110及第二端111之間。源極平坦部161連接源極伸入部160且具有第一端162及第二端163。源極平坦部161之第一端162為靠近第一閘極層11之第一端110的一端，第二端163為遠離第一閘極層11之第一端110的一端。汲極平坦部171位於平坦層19上且連接汲極伸入部170，汲極伸入部170具有第一端172及第二端173。汲極平坦部171之第一端172為靠近第一閘極層11之第一端110的一端，第二端173為遠離第一閘極層11之第一端110的一端。汲極層17之第一端172與第一閘極層11之第一端110之間的距離為第二距離L2，且第二距離L2實質大於第一距離L1（即第一閘極層11之第一端110與第二端111之間的距離）。因此，汲極層17並未投影重疊於第一閘極層11；相對地，位於源極開口141的源極層16則實質投影重疊於第一閘極層11。而由於汲極層17並未投影重疊於第一閘極層11之第一端110及第二端111之間，因此可避免在短通道的情況下，增加源極層16及汲極層17與第一閘極層11之間的寄生電容。

另一方面，請同時參考圖4A、圖1及圖2A至圖2H，圖4A繪示依據一些實施例，薄膜電晶體1之製造方法3a的流程示意圖，圖2F繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖4A，一種薄膜電晶體1之製造方法3a包含以下步驟。於步驟S30，形成第一閘極層11於基板10上（見於圖2A）。於步驟S31，形成第一絕緣層12於基板10及第一閘極層11上（見於圖2B）。於步驟S32，形成半導體層13於第一絕緣層12上（見於圖2C）。於步驟S33，形成第二絕緣層14於半導體層13上（見於圖2D）。於步驟S34a，形成第二閘極層15於第二絕緣層14上（見於圖2E），且第二閘極層15投影重疊於第一閘極層11之第一端110及第二端111之間（見於圖2E）。於步驟S35，表面處理第二絕緣層14（見於圖2F）。於步驟S37，形成介電層18於第二絕緣層14及第二閘極層15上（見於圖2G）。於步驟S38，形成平坦層19於介電層18上（見於圖2H）。於步驟S39，形成源極層16及汲極層17，以連接源極層16與半導體層13且連接汲極層17與半導體層13（見於圖1）。藉此，透過上述製造方法3a可製造得到如圖1所示之薄膜電晶體1，且所得到的薄膜電晶體1可有效避免短通道效應，進而提供電性更優異的薄膜電晶體1。

請同時參考圖4A及圖2A，於步驟S30，形成第一閘極層11於基板10上。上述第一閘極層11可透過沉積而形成於基板10上，並對未圖案化的第一閘極層11進行圖案化處理（例如濕式蝕刻），以得到圖案化的第一閘極層11。第一閘極層11之沉積方式可為直流濺鍍沉積 (DC sputtering deposition)，並未限制。基板10及第一閘極層11之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖2B，於步驟S31，形成第一絕緣層12於基板10及第一閘極層11上。上述第一絕緣層12可透過沉積而形成於基板10及第一閘極層11上。第一絕緣層12之沉積方式可為電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition, PECVD)，並未限制。第一絕緣層12之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖2C，於步驟S32，形成半導體層13於第一絕緣層12上。上述半導體層13可透過沉積而形成於第一絕緣層12上，並對未圖案化的半導體層13進行圖案化處理（例如濕式蝕刻），以得到圖案化的半導體層13。半導體層13之沉積方式可為直流濺鍍沉積，並未限制。半導體層13之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖2D，於步驟S33，形成第二絕緣層14於半導體層13上。上述第二絕緣層14可透過沉積而形成於半導體層13上。第二絕緣層14之沉積方式可為電漿輔助化學氣相沉積，並未限制。第二絕緣層14之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖2E，於步驟S34a，形成第二閘極層15於第二絕緣層14上，且第二閘極層15投影重疊於第一閘極層11之第一端110及第二端111之間，並對未圖案化的第二閘極層15進行圖案化處理（例如濕式蝕刻），以得到圖案化的第二閘極層15。第二閘極層15之沉積方式可為直流濺鍍沉積，並未限制。第二閘極層15之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖2F，於步驟S35，表面處理第二絕緣層14。第二絕緣層14之表面處理2的方式可為各種電漿處理，並未限制；例如，於半導體層13之材料包含IGZO時，第二絕緣層14可透過氫電漿(hydrogen plasma, H ₂plasma)進行表面處理2。藉此，經過電漿處理或氫電漿處理第二絕緣層14，第二絕緣層14下的半導體層13的電子濃度將大於電洞濃度。在一些實施例之步驟S35中，可僅對一部分的第二閘極層15進行表面處理2。例如，在圖2F，由於第二絕緣層14之遠離第一閘極層11的一側預計設置汲極層17，因此僅需透過表面處理2（包含第一表面處理20）在對應汲極層17的第二絕緣層14，進行一部分的表面處理2，以使對應汲極層17的第二絕緣層14下的半導體層13具有較高的電子濃度（及較低的電洞濃度）。換句話說，在圖2F，一些實施例之步驟S35應盡量避免針對對應汲極層17以外的第二絕緣層14進行表面處理2（例如避免針對對應源極層16的第二絕緣層14進行表面處理2），以確保能使源極層16及汲極層17二位置之間的第二絕緣層14下的半導體層13具有明顯的電子及電洞濃度差異。透過僅表面處理對應汲極層17的第二絕緣層14下的半導體層13，可抑制源極層16與汲極層17之間的漏電流上升，進而改善DIBL所產生的短通道效應。此外，亦可更有效地在源極接面164形成肖特基位能障，進而改善短通道效應及降低飽和電壓。

請同時參考圖4A及圖2G，於步驟S37，形成介電層18於第二絕緣層14及第二閘極層15上。上述介電層18可透過沉積而形成於半導體層13上。介電層18之沉積方式可為電漿輔助化學氣相沉積，並未限制。介電層18之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖2H，於步驟S38，形成平坦層19於介電層18上。上述平坦層19可透過沉積而形成於半導體層13上。平坦層19之沉積方式可為旋轉塗佈(spin coating)，並未限制。平坦層19之實施態樣請參如前述，在此不再詳述。

請同時參考圖4A及圖1，於步驟S39，形成源極層16及汲極層17，以連接源極層16與半導體層13且連接汲極層17與半導體層13。其中，源極層16及汲極層17分別形成於第二閘極層15之相對二側，且源極層16投影重疊於第一閘極層11之第一端110及第二端111之間。第一閘極層11之第一端110與汲極層17之第一端172之間的距離為第二距離L2，且第二距離L2大於第一距離L1（即第一閘極層11之第一端110與第二端111之間的距離）。上述源極層16及汲極層17可透過沉積而形成於半導體層13上。源極層16及汲極層17之沉積方式可為直流濺鍍沉積，並未限制。源極層16及汲極層17之實施態樣請參如前述，在此不再詳述。於此，所形成的源極層16及汲極層17分別具有源極層16接觸半導體層13之接觸電阻值及汲極層17接觸半導體層13之接觸電阻值，且源極層16之接觸電阻值大於汲極層17之接觸電阻值；例如，源極層16之接觸電阻值等於或大於5×10 ¹⁰Ω/m ²，汲極層17之接觸電阻值為500~1500 Ω/m ²。透過上述製造方法3a可製造得到如圖1所示之薄膜電晶體1，且所得到的薄膜電晶體1為源閘極電晶體(SGT)，而可有效改善短通道效應，進而提供電性更優異的薄膜電晶體1及其組件。

另外，請再同時參考圖4A及圖4B，圖4B繪示依據一些實施例，薄膜電晶體1之製造方法3b的流程示意圖。在圖4B，更提供另一種薄膜電晶體1之製造方法3b。相較於圖4A所示的薄膜電晶體1之製造方法3a，圖4B所示的薄膜電晶體1之製造方法3b至少在步驟S34b及S35不同於製造方法3a之步驟S34a及S35，且製造方法3b還包含步驟S36。

具體地，請同時參考圖4B、圖1、圖2A至圖2D、圖2G至圖2H、圖3A至圖3C，圖3A至圖3C分別繪示如圖1所示，薄膜電晶體1之半成品的剖面結構示意圖。在圖4B，一種薄膜電晶體1之製造方法3b，其包含以下步驟。於步驟S30，形成第一閘極層11於基板10上（見於圖2A）。於步驟S31，形成第一絕緣層12於基板10及第一閘極層11上（見於圖2B）。於步驟S32，形成半導體層13於第一絕緣層12上（見於圖2C）。於步驟S33，形成第二絕緣層14於半導體層13上（見於圖2D）。於步驟S34b，形成第二閘極層15及其第二閘極延伸部153於第二絕緣層14上（見於圖3A，容後詳述），且第二閘極層15及其第二閘極延伸部153均投影重疊於第一閘極層11之第一端110及第二端111之間（見於圖3A）。於步驟S35，表面處理第二絕緣層14（見於圖3B）。於步驟S36，移除第二閘極延伸部153（見於圖3C）。於步驟S37，形成介電層18於第二絕緣層14及第二閘極層15上（見於圖2G）。於步驟S38，形成平坦層19於介電層18上（見於圖2H）。於步驟S39，形成源極層16及汲極層17，以連接源極層16與半導體層13且連接汲極層17與半導體層13（見於圖1）。藉此，透過另一種製造方法3b亦可製造得到如圖1所示之薄膜電晶體1，且所得到的薄膜電晶體1亦可有效避免短通道效應，進而提供電性更優異的薄膜電晶體1。

在圖4B，其步驟S30至步驟S33基本上相同於圖4A之步驟S30至步驟S33，而可參如前述，故在此不再詳述。

接著，請同時參考圖4B及圖3A，相較於步驟S34a（見於圖4A），於步驟S34b，更形成第二閘極層15之第二閘極延伸部153於第二絕緣層14上（即於步驟S34b，形成第二閘極層15及第二閘極延伸部153於第二絕緣層14上），並對未圖案化的第二閘極層15進行圖案化處理（例如濕式蝕刻），以得到圖案化的第二閘極層15。第二閘極層15（例如包含第二閘極凸部150及第二閘極延伸部153）之沉積方式可為直流濺鍍沉積，並未限制。在圖3A，第二閘極層15包含第二閘極凸部150及第二閘極延伸部153。第二閘極凸部150投影重疊於第一閘極層11之第一端110及第二端111之間，且位於第二絕緣層14（例如第二絕緣凸部140）上。第二閘極延伸部153連接第二閘極凸部150並朝靠近第一閘極層11之第一端110延伸於第二絕緣層14上，並投影重疊於第一閘極層11之第一端110及第二端111之間。在包含第二閘極凸部150及第二閘極延伸部153的第二閘極層15，其第一端151’與第二端152之間的距離為第二閘極寬度W’（即第二閘極層15於圖3A之Y方向上的長度）。在一些實施例中，第二閘極寬度W’小於或等於第一距離L1（見於圖1）。第二閘極凸部150及第二閘極延伸部153之材料可為各種導電材料，例如金屬，並未限制；舉例而言，第二閘極凸部150及第二閘極延伸部153為鈦、鋁、鉬、銅或其合金。此外，第二閘極凸部150及第二閘極延伸部153與第一閘極層11之材料可為實質相同或不同之材料，並未限制。第二閘極凸部150及第二閘極延伸部153之尺寸並未限制；舉例而言，於圖3A之Z方向上的厚度為約500~600 nm。藉此，透過第二閘極凸部150及第二閘極延伸部153，可保護投影重疊於第二閘極凸部150及第二閘極延伸部153的第二絕緣層14免受損害。

請同時參考圖4B及圖3B，於步驟S35，表面處理第二絕緣層14。第二絕緣層14之表面處理2的方式可為各種電漿處理，並未限制；例如，於半導體層13之材料包含IGZO時，第二絕緣層14可透過氫電漿進行表面處理2。藉此，經過電漿處理或氫電漿處理第二絕緣層14，第二絕緣層14下的半導體層13的電子濃度將大於電洞濃度。在一些實施例之步驟S35，可僅對一部分的第二閘極層15進行表面處理2，例如僅對第二絕緣層14之遠離第一閘極層11的一側（預計設置汲極層17的一側）進行表面處理2。或者，在一些實施例之步驟S35，由於第二閘極延伸部153延伸於第二絕緣層14上，而可保護被第二閘極延伸部153覆蓋的第二絕緣層14免受損害，因此可對第二絕緣層14的所有或大部分區域進行表面處理2。例如，在圖3B，透過表面處理2（包含第一表面處理20及第二表面處理21）分別針對位於第二閘極凸部150之相對二側的第二絕緣層14（其上具有第二閘極凸部150及第二閘極延伸部153）進行表面處理2。而由於第二閘極層15之遠離第一閘極層11的一側（預計設置汲極層17的一側）並無第二閘極延伸部153的保護，因此在表面處理2後，相較於源極層16的第二絕緣層14下的半導體層13，對應汲極層17的第二絕緣層14下的半導體層13會具有較高的電子濃度（及較低的電洞濃度）。因此，透過表面處理2，可抑制源極層16與汲極層17之間的漏電流上升，進而改善DIBL所產生的短通道效應。此外，亦可更有效地在源極接面164形成肖特基位能障，進而改善短通道效應及降低飽和電壓。

請同時參考圖4B及圖3C，於步驟S36，移除第二閘極延伸部153，以暴露於步驟S35被第二閘極延伸部153覆蓋的第二絕緣層14，並保留位於第二絕緣凸部140（其標示可見於圖2D）上的第二閘極凸部150（例如，相當於如圖2F所示具有第二閘極寬度W之第二閘極層15）。第二閘極延伸部153之移除方式可為乾式蝕刻等圖案化處理，並未限制。

在圖4B，其步驟S37至步驟S39基本上相同於圖4A之步驟S37至步驟S39，故請參如前述，在此不再詳述。基此，透過另一種不同於製造方法3a之製造方法3b，亦可製造得到如圖1所示之薄膜電晶體1，且所得到的薄膜電晶體1亦可有效避免短通道效應，進而提供電性更優異的薄膜電晶體1。

綜合以上，透過投影重疊於第一閘極層的源極層並使該源極層肖特基連接半導體層，一些實施例的薄膜電晶體可形成肖特基二極體，進而抑制源極層與汲極層之間的漏電流上升，改善DIBL所產生的短通道效應。此外，透過未投影重疊於第一閘極層的汲極層並使該汲極層歐姆連接半導體層，一些實施例的薄膜電晶體因而可更有效地改善短通道效應及降低飽和電壓。藉此，透過改善短通道效應，進而提供具有尺寸微縮的短通道、但其電性表現仍保持優異的薄膜電晶體及其組件。

1:薄膜電晶體 10:基板 11:第一閘極層 110:第一端 111:第二端 12:第一絕緣層 120:第一絕緣凸部 13:半導體層 130:半導體凸部 14:第二絕緣層 140:第二絕緣凸部 141:源極開口 142:汲極開口 15:第二閘極層 150:第二閘極凸部 151,151’:第一端 152:第二端 153:第二閘極延伸部 16:源極層 160:源極伸入部 161:源極平坦部 162:第一端 163:第二端 164:源極接面 17:汲極層 170:汲極伸入部 171:汲極平坦部 172:第一端 173:第二端 174:汲極接面 18:介電層 180:介電凸部 19:平坦層 2:表面處理 20:第一表面處理 21:第二表面處理 3a,3b:薄膜電晶體之製造方法 L1:第一距離 L2:第二距離 S30~S33,S34a,S34b,S35~S39:步驟 W,W’:第二閘極寬度 X:座標之X軸 Y:座標之Y軸 Z:座標之Z軸

圖1繪示依據一些實施例，薄膜電晶體之成品的剖面結構示意圖。 圖2A繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2B繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2C繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2D繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2E繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2F繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2G繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖2H繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖3A繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖3B繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖3C繪示如圖1所示，薄膜電晶體之半成品的剖面結構示意圖。 圖4A繪示依據一些實施例，薄膜電晶體之製造方法的流程示意圖。 圖4B繪示依據一些實施例，薄膜電晶體之製造方法的流程示意圖。

1:薄膜電晶體

10:基板

11:第一閘極層

110:第一端

111:第二端

12:第一絕緣層

13:半導體層

14:第二絕緣層

141:源極開口

142:汲極開口

15:第二閘極層

16:源極層

160:源極伸入部

161:源極平坦部

162:第一端

163:第二端

164:源極接面

17:汲極層

170:汲極伸入部

171:汲極平坦部

172:第一端

173:第二端

174:汲極接面

18:介電層

19:平坦層

L1:第一距離

L2:第二距離

X:座標之X軸

Y:座標之Y軸

Z:座標之Z軸

Claims (10)

1. 一種薄膜電晶體，包含：一基板；一第一閘極層，位於該基板上，該第一閘極層具有一第一端及一第二端；一第一絕緣層，位於該基板及該第一閘極層上；一半導體層，位於該第一絕緣層上；一第二絕緣層，位於該半導體層上；一第二閘極層，位於該第二絕緣層上；一介電層，位於該第二絕緣層及該第二閘極層上；一平坦層，位於該介電層上，該第二絕緣層、該介電層及該平坦層具有一源極開口及一汲極開口，該源極開口及該汲極開口分別位於該第二閘極層之相對二側，以暴露部分之該半導體層；一汲極層，位於該汲極開口，該汲極層歐姆連接(Ohmic contact)該半導體層；及一源極層，位於該源極開口，該源極層投影重疊於該第一閘極層之該第一端及該第二端之間，該源極層肖特基連接(Schottky contact)該半導體層；其中，該汲極層具有一第一端，該汲極層之該第一端靠近該第一閘極層之該第一端，該第一閘極層之該第一端及該第二端之間具有一第一距離，該第一閘極層之該第一端與該汲極層之該第一端之間具有一第二距離，該第二距離大於該第一距離。
2. 如請求項1所述的薄膜電晶體，其中，該第二閘極層投影重疊於該第一閘極層之該第一端及該第二端之間。
3. 如請求項1所述的薄膜電晶體，其中，該源極層具有該源極層接觸該半導體層之一接觸電阻值，該汲極層具有該汲極層接觸該半導體層之一接觸電阻值，該源極層之該接觸電阻值大於該汲極層之該接觸電阻值。
4. 如請求項3所述的薄膜電晶體，其中，該源極層之該接觸電阻值等於或大於5×10¹⁰Ω/m²，該汲極層之該接觸電阻值為500~1500Ω/m²。
5. 如請求項1所述的薄膜電晶體，其中，該源極層及該汲極層更位於該平坦層上。
6. 如請求項1所述的薄膜電晶體，其中，該半導體層之材料包含氧化銦鎵鋅(IGZO)。
7. 一種如請求項1所述的薄膜電晶體之製造方法，包含以下步驟：形成該第一閘極層於該基板上；形成該第一絕緣層於該基板及該第一閘極層上；形成該半導體層於該第一絕緣層上；形成該第二絕緣層於該半導體層上；形成該第二閘極層於該第二絕緣層上，且該第二閘極層投影重疊於該第一閘極層之該第一端及該第二端之間；表面處理該第二絕緣層； 形成該介電層於該第二絕緣層及該第二閘極層上；形成該平坦層於該介電層上；及形成該源極層及該汲極層，以連接該源極層與該半導體層且連接該汲極層與該半導體層。
8. 如請求項7所述的薄膜電晶體之製造方法，其中：在形成該第二閘極層之步驟中，更形成該第二閘極層之一第二閘極延伸部於該第二絕緣層上，且該第二閘極層及該第二閘極延伸部投影重疊於該第一閘極層之該第一端及該第二端之間；及在表面處理該第二絕緣層之步驟中，更表面處理該第二閘極延伸部。
9. 如請求項8所述的薄膜電晶體之製造方法，其中，在表面處理該第二絕緣層之步驟後，更包含以下步驟：移除該第二閘極延伸部，以暴露該第二絕緣層。
10. 如請求項7所述的薄膜電晶體之製造方法，其中，在形成該源極層及該汲極層之步驟後，該源極層具有該源極層接觸該半導體層之一接觸電阻值，該汲極層具有該汲極層接觸該半導體層之一接觸電阻值，該源極層之該接觸電阻值大於該汲極層之該接觸電阻值。

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