TWI824877B - 半導體裝置 - Google Patents

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Abstract

半導體裝置可包括：包括在第一連接區與第二連接區之間的記憶體單元區的基板、在第一方向上延伸且包括在第一連接區上具有階梯結構的第一接墊區的閘極電極、在閘極電極之間並在與第一方向相反的方向上延伸的背閘極電極、在垂直方向上延伸且在基板的記憶體單元區上在第一方向上彼此間隔開的垂直導電圖案、以及在基板的記憶體單元區上閘極電極與背閘極電極之間的主動層。主動層可在與第一方向相交的第二方向上延伸，且可電性連接到垂直導電圖案。背閘極電極可包括在第二連接區上具有階梯結構的第二接墊區。

Description

半導體裝置
[相關申請的交叉引用]
本申請主張於2022年3月29日在韓國智慧財產局提交的韓國專利申請第10-2022-0039089號的優先權權益，所述申請的揭露內容以全文引用的方式併入本文中。
本發明構思是關於一種半導體裝置。
隨著電子工業的發展及使用者的需求，電子裝置已減小尺寸並已以更高的性能實施。因此，可能需要在電子裝置中使用的半導體裝置是高度積體的並且具有高性能。為了製造高度縮放的半導體裝置，已經進行了各種研究。
發明構思的一個方面是提供一種具有改善的電特性及積體度的半導體裝置。
根據本發明構思的實施例，一種半導體裝置可包括：基板，包括第一連接區、第二連接區以及在所述第一連接區與所述第二連接區之間的記憶體單元區；閘極電極，堆疊在所述基板上，所述閘極電極彼此間隔開並在第一方向上延伸，所述第一方向平行於所述基板的上表面，所述閘極電極包括在所述第一連接區上具有第一階梯結構的第一接墊區；背閘極電極，在所述閘極電極之間，所述背閘極電極在與所述第一方向相反的方向上延伸，所述背閘極電極包括在所述第二連接區上具有第二階梯結構的第二接墊區；垂直導電圖案，在垂直方向上延伸，所述垂直方向垂直於所述基板的所述上表面，且所述垂直導電圖案在所述基板的所述記憶體單元區上在所述第一方向上彼此間隔開；主動層，在所述基板的所述記憶體單元區上所述閘極電極與所述背閘極電極之間，所述主動層在第二方向上延伸，所述第二方向與所述第一方向相交且平行於所述基板的所述上表面，且所述主動層電性連接到所述垂直導電圖案；以及資料儲存結構，電性連接到所述主動層。
根據本發明構思的實施例，一種半導體裝置可包括：基板；多個結構與多個第一層間絕緣層，交替地堆疊在所述基板上；垂直導電圖案，在所述基板上，所述垂直導電圖案在第一方向上延伸，所述第一方向垂直於所述基板的上表面；以及資料儲存結構，在所述基板上，所述資料儲存結構接觸所述多個結構與所述多個第一層間絕緣層。所述多個結構中的每一者可包括：第一閘極電極、在所述第一閘極電極上的背閘極電極、在所述背閘極電極上的第二閘極電極、在所述第一閘極電極與所述背閘極電極之間的第一主動層及在所述第二閘極電極與所述背閘極電極之間的第二主動層。所述第一主動層及所述第二主動層可在第二方向上延伸。所述第二方向可平行於所述基板的所述上表面。所述第一主動層及所述第二主動層可電性連接到所述垂直導電圖案。所述第一主動層及所述第二主動層分別可包括在所述第一方向上與所述背閘極電極重疊的區。
根據本發明構思的實施例，一種半導體裝置可包括：基板，包括第一連接區、第二連接區以及在所述第一連接區與所述第二連接區之間的記憶體單元區；第一主動層及第二主動層，在所述基板的所述記憶體單元區上，所述第一主動層及所述第二主動層在第一方向上延伸，所述第一方向平行於所述基板的上表面；閘極結構，與所述第一主動層及所述第二主動層相交，所述閘極結構在第二方向上延伸，所述第二方向平行於所述基板的所述上表面；以及垂直導電圖案，連接到所述第一主動層及所述第二主動層。所述垂直導電圖案可在第三方向上延伸。所述第三方向可垂直於所述基板的所述上表面。所述閘極結構可包括：在所述第一主動層與所述第二主動層之間的背閘極電極；在所述第一主動層下方的第一閘極電極；以及在所述第二主動層上的第二閘極電極。所述背閘極電極及所述第二閘極電極在所述第一連接區上各自可延伸成比所述第一閘極電極更短，且所述第二閘極電極在所述第二連接區上可延伸成比所述背閘極電極更短。
在下文中，將參照附圖描述本發明構思的示例實施例。
圖1是繪示根據示例實施例的半導體裝置的記憶體單元陣列的簡化電路圖。
參照圖1，根據示例實施例的半導體裝置的記憶體單元陣列可以包括多個子單元陣列SCA。多個子單元陣列SCA可在X方向上排列。多個子單元陣列SCA中的每一者可包括多個位元線BL、多個字元線WL、多個背閘極線BG及多個記憶體單元MC。記憶體單元MC可包括記憶體單元電晶體MCT及資料儲存元件DS。一個記憶體單元MC可設置在一個字元線WL與一個位元線BL之間。半導體裝置的單元陣列可對應於動態隨機存取記憶體（dynamic random access memory，DRAM）裝置的記憶體單元陣列。
字元線WL可在Y方向上延伸。一個子單元陣列SCA中的字元線WL可在Z方向上彼此間隔開。位元線BL可在Z方向上延伸。一個子單元陣列SCA中的位元線BL可在Y方向上彼此間隔開。字元線WL及位元線BL可為設置在基板（圖3的101）上並在一個方向上延伸的導電圖案（例如，金屬線）。
記憶體單元電晶體MCT可包括閘極、源極及汲極。閘極可連接到字元線WL，源極可連接到位元線BL，及汲極可連接到資料儲存元件DS。資料儲存元件DS可包括電容器，電容器包括下部電極及上部電極以及介電層。
一個背閘極線BG可設置在兩個相鄰的字元線WL之間。例如，兩個相鄰的字元線WL可共用一個背閘極線BG。與施加到字元線WL的電壓不同的電壓可施加到背閘極線BG。作為記憶體單元電晶體MCT的通道的通道區（圖3A的130c）可為浮體，並且由於背閘極線BG可具有積累在通道區（圖3A的130c）中的電荷（例如電洞）。可限制及/或抑製或控制浮體效應，並且可限制及/或防止記憶體單元電晶體MCT的閾值電壓被改變。因此，背閘極線BG可改善記憶體單元電晶體MCT的電特性。
在示例實施例中，考慮到設置在每一層中的記憶體單元電晶體MCT的層間特性分佈，背閘極線BG可被獨立且單獨地控制。在示例實施例中，背閘極線BG中的至少一些可彼此電連接並一起控制。
根據本發明構思的實施例，圖1的電路圖可實施為例如參照圖2到圖4所描述的半導體裝置。
圖2是根據示例實施例的半導體裝置的示意性平面圖。圖2繪示參考圖1描述的子單元陣列的結構。
圖3A及圖3B是根據示例實施例的半導體裝置的示意性剖面圖。圖3A是圖2的半導體裝置沿線I-I'截取的剖面圖，及圖3B是圖2的半導體裝置沿切線II-II’截取的剖面圖。
圖4是根據示例實施例的半導體裝置的局部放大圖。圖4是圖3A的區域「A」的放大圖。
參照圖2至圖4，半導體裝置100包括基板101、交替地堆疊在基板101上的結構LS及第一層間絕緣層121、在Z方向上延伸的垂直導電圖案160、電容器結構CAP及接觸插塞180。
結構LS中的每一者可包括在X方向上延伸的主動層130、與主動層130相交並在Y方向上延伸的閘極結構140及150、閘極介電質145及155、第一封蓋層123及124、第二封蓋層148及158、分離絕緣層126及127、以及第二層間絕緣層122。閘極結構140及150可包括閘極電極140及背閘極電極150。
電容器結構CAP可包括第一電極171、第二電極172以及在第一電極171與第二電極172之間的電容器介電質175。電容器結構CAP可提供多個資料儲存元件DS。X方向及Y方向可各自為平行於基板101的上表面的方向，Z方向可為垂直於基板101的上表面的方向。
半導體裝置100可包括例如DRAM的單元陣列。垂直導電圖案160可對應於圖1的位元線BL，閘極電極140可對應於圖1的字元線WL，背閘極電極150可對應於圖1的背閘極線BG，且電容器結構CAP可對應於圖1的資料儲存元件DS。
基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。例如，IV族半導體可包括矽、鍺或矽-鍺。基板101可更包括雜質。基板101可包括矽基板、絕緣體上矽（silicon on insulator，SOI）基板、鍺基板、絕緣體上鍺（germanium on insulator，GOI）基板、矽-鍺基板或磊晶層。
基板101可包括記憶體單元區MCR、第一連接區IR1及第二連接區IR2。記憶體單元區MCR可設置在第一連接區IR1與第二連接區IR2之間。閘極電極140的接墊區140P可設置在第一連接區IR1上，背閘極電極150的接墊區150P可設置在第二連接區IR2上。
多個第一層間絕緣層121及多個結構LS可堆疊在基板101上以形成堆疊結構。結構LS及第一層間絕緣層121可交替地堆疊。多個結構LS可藉由多個第一層間絕緣層121在Z方向上彼此間隔開。第一層間絕緣層121可包括絕緣材料，例如，氧化矽、氮化矽、氮氧化矽及碳氧化矽中的至少一種。
主動層130可設置在基板101上並且可在X方向上水平延伸。多個主動層130可在Z方向上堆疊成彼此間隔開並且可在Y方向上佈置成多個。第二層間絕緣層122可設置在沿Y方向上佈置的主動層130之間。主動層130可具有與閘極結構140及150相交並在X方向上延伸的線形狀、條形狀或柱形狀。在示例實施例中，主動層130可包括半導體材料，例如矽、鍺或矽-鍺。
主動層130中的每一者可包括第一區130a、第二區130b及通道區130c。通道區130c可設置在第一區130a與第二區130b之間。第一區130a可與垂直導電圖案160接觸以電性連接到垂直導電圖案160。第二區130b可與電容器結構CAP的第一電極171接觸並且可電性連接到第一電極171。第一區130a在X方向上的長度及第二區130b在X方向上的長度可彼此不同或相同。通道區130c可在Z方向上與閘極結構140及150重疊。當主動層130由半導體材料形成時，第一區130a及第二區130b可分別包括雜質，並且雜質可具有N型或P型導電性。
第一區130a的至少一部分可對應於圖1的記憶體單元電晶體MCT的第一源極/汲極區，並且第二區130b的至少一部分可對應於圖1的記憶體單元電晶體MCT的第二源極/汲極區。通道區130c的至少一部分可對應於圖1的記憶體單元電晶體MCT的通道。第一區130a可提供用於將記憶體單元電晶體MCT直接連接到位元線BL的區，第二區130b可提供用於將記憶體單元電晶體MCT直接連接到資料儲存元件DS的區。
在另一示例中，主動層130可包括氧化物半導體，例如氧化鉿矽（hafnium-silicon oxide，HSO）、氧化鉿鋅（hafnium-zinc oxide，HZO）、氧化銦鋅（indium-zinc oxide，IZO）、氧化銦鎵（indium-gallium oxide，IGO）、氧化銦錫（indium-tin oxide，ITO）、氧化銦鎵鋅（indium-gallium-zinc oxide，IGZO）及氧化銦錫鋅（indium-tin-zinc oxide，ITZO）。
在另一示例中，主動層130可包括其中原子可形成期望的晶體結構並形成電晶體的通道的二維（2D）材料。二維材料層可包括過渡金屬二硫化物（transition metal dichalcogenide，TMD）材料層、黑磷材料層及六方氮化硼（hexagonal boron-nitride，hBN）材料層中的至少一種。例如，二維材料層可包括BiOSe、CrI 3、WSe 2、MoS 2、TaS、WS、SnSe、ReS、β-SnTe、MnO、AsS、P（黑）、InSe、h-BN、GaSe、GaN、SrTiO、MXene及Janus二維材料中的至少一種。
在另一示例中，結構LS可更包括從主動層130生長並分別連接到主動層130的第一區130a及第二區130b的磊晶層。
閘極電極140可設置在基板101上並且可在Y方向上水平延伸。多個閘極電極140可在Z方向上堆疊並且彼此間隔開並且可佈置在X方向上。閘極電極140可設置在主動層130的通道區130c及第一層間絕緣層121之間。閘極電極140可具有與垂直導電圖案160相交並在Y方向上延伸的線形狀、條形狀或柱形狀。
閘極電極140可在Y方向上延伸成具有不同的長度以提供接觸區，在接觸區中，在一個子單元陣列中在Z方向上堆疊的多個閘極電極140中的每一者的上表面被暴露。例如，如圖2及圖3B所示，閘極電極140可在第一連接區IR1上提供具有階梯結構的第一接墊區140P。第一接墊區140P可為閘極電極140提供階梯結構，並且上部第二閘極電極140可延伸成比下部第一閘極電極140更短，使得下部第一閘極電極140的上表面可暴露。
閘極電極140可包括導電材料，導電材料可包括以下中的至少一種：摻雜半導體材料（例如摻雜矽、摻雜鍺等）、導電金屬氮化物（例如氮化鈦、氮化鉭、氮化鎢等）、金屬（例如鎢、鈦、鉭、鈷、鋁、釕等）、及金屬半導體化合物（例如矽化鎢、矽化鈷、矽化鈦等）。閘極電極140可為參照圖1描述的字元線WL。
背閘極電極150可設置在閘極電極140之間。例如，在一個結構LS中，一個背閘極電極150可設置在至少兩個閘極電極140之間。多個背閘極電極150可在Z方向上堆疊且彼此間隔開並且可佈置在X方向上。背閘極電極150在一個結構LS中可設置在兩個主動層130的通道區130c之間。背閘極電極150也可具有在Y方向上延伸的線形狀、條形狀或柱形狀。
背閘極電極150可在Y方向上延伸成具有不同的長度以提供接觸區，在接觸區中，在一個子單元陣列中在Z方向上堆疊的背閘極電極150中的每一者的上表面被暴露。例如，如圖2及圖3B所示，背閘極電極150可在第二連接區IR2上在與Y方向相反的方向延伸以提供具有階梯結構的第二接墊區150P。第二接墊區150P可為背閘極電極150提供階梯結構，並且上部第二背閘極電極150可延伸成比下部第一背閘極電極150更短，使得下部第一背閘極電極150的上表面可暴露。
背閘極電極150可包括導電材料，例如，與閘極電極140的材料相同的材料。
參照圖4，第一背閘極電極150可設置在在Z方向上彼此間隔開的第一閘極電極141a與第二閘極電極141b之間。第一主動層131a可設置在第一閘極電極141a與第一背閘極電極150之間，第二主動層131b可設置在第二閘極電極141b與第一背閘極電極150之間。在示例實施例中，第一背閘極電極150的垂直厚度Tb可不同於第一閘極電極141a的垂直厚度T1a及第二閘極電極141b的垂直厚度T1b，例如，第一背閘極電極150的垂直厚度Tb可大於第一閘極電極141a的垂直厚度T1a。
參照圖3B，在第二連接區IR2上，第一閘極電極141a的第二端部表面P2a與第一背閘極電極150的第二端部表面P2c可共面，並且在第一連接區IR1上，第二閘極電極141b的第一端部表面P1b與第一背閘極電極150的第一端部表面P1c可共面。第一背閘極電極150可在第二連接區IR2上延伸成具有比第二閘極電極141b的長度長的長度以提供接墊區150P。第一背閘極電極150及第二閘極電極141b可在第一連接區IR1上延伸成比第一閘極電極141a更短。
連接到第一閘極電極141a的第一接觸插塞180A可與第一背閘極電極150的第一端部表面P1c相鄰，連接到第一背閘極電極150的第二接觸插塞180B可與第一背閘極電極150的第二端部表面P2c相鄰。第二閘極電極141b的第一端部表面P1b可面對連接到第一閘極電極141a的第一接觸插塞180A，第二閘極電極141b的第二端部表面P2b可面對連接到第一背閘極電極150的第二接觸插塞180B。
根據示例實施例，藉由在兩個閘極電極140之間設置一個背閘極電極150，可提供由兩個字元線WL共享的一個背閘極線BG。
可通過背閘極電極150向與背閘極電極150相鄰的主動層130的通道區130c施加電壓，使得可控制記憶體單元電晶體MCT的閾值電壓並且可限制及/或抑制浮體效應。因此，可改善半導體裝置的電特性及可靠性。
在Z方向上堆疊的記憶體單元電晶體MCT可具有層間特性分佈。藉由監測這種層間特性分佈，施加到存在於每個結構LS中的背閘極電極150的電壓條件可被設置為不同以限制及/或最小化記憶體單元電晶體MCT的層間特性分佈。根據示例實施例，藉由針對半導體記憶體裝置的每個區塊、組或晶片監測記憶體單元電晶體MCT的特性分佈，施加到各個背閘極電極150的電壓條件也可被設置為不同。
同時，與具有雙閘極結構（其中設置在一個主動層130的上方及下方的閘極電極140提供一個字元線WL）的記憶體裝置相比，在示例實施例中，實施與雙閘極結構相同的堆疊記憶體單元MC所需的記憶體單元結構的堆疊高度可相對較低。例如，具有雙閘極結構的記憶體裝置需要兩個主動層及四個閘極層來提供兩個堆疊的記憶體單元電晶體，但是本發明構思的結構需要兩個主動層及三個閘極層（位於頂部及底部的兩個閘極層及位於中間的一個背閘極電極層）。此處，閘極層可以堆疊在記憶體單元結構的剖面圖中的層的形式來計算。因此，根據示例實施例，即使使用與具有雙閘極結構的記憶體裝置相同的製程，更多的記憶體單元可佈置在具有相同堆疊高度的記憶體單元結構中，使得可改進半導體裝置的積體度。
閘極介電質145及155可包括覆蓋閘極電極140中的每一者的上表面及下表面的閘極介電層145以及覆蓋背閘極電極150中的每一者的上表面及下表面的背閘極介電層155。
閘極介電層145可設置在閘極電極140與主動層130之間、閘極電極140與第一層間絕緣層121之間以及閘極電極140與第一封蓋絕緣層123之間。閘極介電層145可延伸到垂直導電圖案160。閘極介電層145可包括氧化矽、氮化矽、低k材料及高k材料中的至少一種。高k材料可指介電常數比氧化矽高的介電材料，及低k材料可指介電常數比氧化矽低的介電材料。高k材料可為例如金屬氧化物或金屬氮氧化物。高k材料可為例如以下中的任一者：氧化鋁（Al 2O 3）、氧化鉭（Ta 2O 3）、氧化鈦（TiO 2）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化矽鋯（ZrSi xO y）、氧化鉿（HfO 2）、氧化鉿矽（HfSi xO y）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAl xO y）、氧化鑭鉿（LaHf xO y）、氧化鉿鋁（HfAl xO y）及氧化鐠（Pr 2O 3）。閘極介電層145可由單層或多層上述材料形成。
背閘極介電層155可設置在背閘極電極150與主動層130之間以及背閘極電極150與第二封蓋絕緣層124之間。背閘極介電層155可延伸到垂直導電圖案160。背閘極介電層155可包括與閘極介電層145的材料相同的材料。
第一封蓋層123及124可包括第一封蓋絕緣層123及第二封蓋絕緣層124。第一封蓋絕緣層123可設置在閘極電極140與電容器結構CAP的第一電極171之間。第二封蓋絕緣層124可設置在背閘極電極150與電容器結構CAP的第一電極171之間。第一封蓋層123及124可包括與第一層間絕緣層121的材料不同的材料。第一封蓋層123及124可包括絕緣材料，例如，氮化矽、氮氧化矽及碳氧化矽中的至少一種。第一封蓋層123及124可在Z方向上與主動層130的第一區130a重疊。
第二封蓋層148及158可包括閘極封蓋層148及背閘極封蓋層158。閘極封蓋層148可設置在閘極電極140與垂直導電圖案160之間。閘極封蓋層148的上表面及下表面可被閘極介電層145覆蓋。背閘極封蓋層158可設置在背閘極電極150與垂直導電圖案160之間。背閘極封蓋層158的上表面及下表面可被背閘極介電層155覆蓋。第二封蓋層148及158可包括與第一層間絕緣層121的材料不同的材料。第二封蓋層148及158可包括絕緣材料，例如，氮化矽、氮氧化矽及碳氧化矽中的至少一種。第二封蓋層148及158可在Z方向上與主動層130的第二區130b重疊。
分離絕緣層126及127可設置在第一電極171之間並且可包括交替地堆疊的第一分離絕緣層126及第二分離絕緣層127。第一分離絕緣層126可從第一層間絕緣層121在X方向上延伸，並且可具有小於第一層間絕緣層121的厚度的厚度。第二分離絕緣層127可連接到第二封蓋絕緣層124，並且可具有小於第二封蓋絕緣層124的厚度的厚度。分離絕緣層126及127可包括絕緣材料，例如氧化矽。
第二層間絕緣層122可設置為在閘極電極140與背閘極電極150之間接觸主動層130的側表面。例如，第二層間絕緣層122可設置在兩個閘極電極140與其間的背閘極電極150之間。第二層間絕緣層122的厚度可小於第一層間絕緣層121的厚度，但不限於此。第二層間絕緣層122可包括絕緣材料，例如，氧化矽、氮化矽、氮氧化矽及碳氧化矽中的至少一種。
垂直導電圖案160可在Z方向上在基板101上垂直延伸。多個垂直導電圖案160可佈置在Y方向上。在Z方向上堆疊的多個主動層130可電性連接到一個垂直導電圖案160。垂直導電圖案160可具有在Z方向上延伸的線形狀、條形狀或柱形狀。垂直導電圖案160可包括摻雜半導體材料、導電金屬氮化物、金屬及金屬-半導體化合物中的至少一種。垂直導電圖案160可對應於參照圖1描述的位元線BL。
電容器結構CAP可設置為與主動層130的第二區130b相鄰。電容器結構CAP可包括第一電極171、第一電極171上的電容器介電質175及電容器介電質175上的第二電極172。如圖2及圖3A所示，第一電極171可具有圓柱形狀，但不限於此，並且在實施例中可具有柱形狀。
第一電極171可處於節點在分離絕緣層126及127上分離的狀態。第一電極171可被稱為「儲存節點電極」。第一電極171可包括摻雜半導體材料、導電金屬氮化物、金屬及金屬-半導體化合物中的至少一種。
電容器介電質175可共形地覆蓋第一電極171。電容器介電質175可包括例如諸如氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或氧化鉿（Hf 2O 3）的高k材料中的至少一種。
第二電極172可覆蓋電容器介電質175並且可在Y方向上延伸。第二電極172可稱為「板電極」。第二電極172可包括摻雜半導體材料、導電金屬氮化物、金屬及金屬-半導體化合物中的至少一種。
接觸插塞180可在Z方向上延伸以電性連接到閘極結構140及150。接觸插塞180可具有相對於基板101的上表面傾斜的側表面。接觸插塞180可包括設置在第一連接區IR1上的第一接觸插塞180A及設置在第二連接區IR2上的第二接觸插塞180B。第一接觸插塞180A可連接到第一接墊區140P，第二接觸插塞180B可連接到第二接墊區150P。接觸插塞180中的每一者可包括障壁層182及插塞層185，並且障壁層182可覆蓋插塞層185的側表面及下表面。障壁層182可包括例如導電金屬氮化物，並且插塞層185可包括金屬材料。
圖5A至圖5D是根據示例實施例的半導體裝置的局部放大圖。圖5A至圖5D繪示對應於圖4的區。
參照圖5A，在半導體裝置100a中，背閘極介電層155a的厚度Tbd可不同於第一閘極介電層145的厚度Td1a及第二閘極介電層145的厚度Td1b。例如，背閘極介電層155a的厚度Tbd可大於第一閘極介電層145的厚度Td1a。
參照圖5B，在半導體裝置100b中，主動層130的第一區130a及第二區130b的部分可在Z方向上與閘極電極140及背閘極電極150重疊。例如，第一主動層131a的第一區130a的部分及第二區130b的部分可在Z方向上與第一閘極電極141a重疊，第二主動層131b的部分及第二主動層131b的第二區130b可在Z方向上與第二閘極電極141b重疊。
參照圖5C，在半導體裝置100c中，主動層130的通道區130c可包括在Z方向上不與閘極電極140及背閘極電極150重疊的部分。例如，第一主動層131a的通道區130c的部分可在X方向上延伸得更遠，並且第一區130a及第二區130b可在X方向上延伸得更短。
參照圖5D，在半導體裝置100d中，背閘極電極150'的厚度Tb'可實質上等於第一閘極電極141a的厚度T1a及/或第二閘極電極141b的厚度T1b。
在本揭露中，「實質相同」是指相同或存在於製造過程中發生的偏差範圍中的差異的情況，即使省略「實質」的表述，也可解釋為具有同樣的意思。
圖6是根據示例實施例的半導體裝置的局部放大圖。圖6是圖2的半導體裝置中包括兩個結構LS的區的放大圖。
參照圖6，在半導體裝置100e中，第二結構LS_2可設置在第一結構LS_1上，第一結構LS_1可包括第一及第二閘極電極141a及141b、第一及第二主動層131a及131b以及第一背閘極電極151a且第二結構LS_2可包括第三及第四閘極電極142a及142b、第三及第四主動層132a及132b以及第二背閘極電極151b。第一背閘極電極151a的厚度Tba可實質上等於或不同於第二背閘極電極151b的厚度Tbb。考慮到第一結構LS_1中設置的記憶體單元電晶體及第二結構LS_2中設置的記憶體單元電晶體的層間特性分佈，可將施加到第一背閘極電極151a及第二背閘極電極151b的電壓條件設置為不同或者背閘極介電層155的厚度可形成為不同的。
圖7至圖16是繪示製造根據示例實施例的半導體裝置的方法的剖面圖。
參照圖7，可藉由在Z方向上將第一材料層110及第二材料層130Pa及130Pb交替地堆疊在基板101上形成堆疊結構，可在基板101上進行圖案化製程以形成穿過第一材料層110及第二材料層130Pa及130Pb並在Y方向上延伸的溝槽，溝槽可填充有絕緣材料層，並且可形成犧牲圖案SP。接下來，可形成穿過第一材料層110及第二材料層130Pa及130Pb的第一開口OP1。
第一材料層110可由與第二材料層130Pa及130Pb的材料不同的材料形成。例如，第二材料層130Pa及130Pb可由矽形成，第一材料層110可由矽-鍺、氧化矽、氮化矽、碳化矽或氮氧化矽形成。第二材料層130Pa及130Pb可包括具有不同厚度的第一層130Pa及第二層130Pb。第二層130Pb的厚度可小於第一層130Pa的厚度，並且兩個第一層130Pa及一個第二層130Pb可重複堆疊，但是本發明構思不限於此。
圖案化製程可包括在堆疊結構上形成單獨的遮罩圖案、使用遮罩圖案作為蝕刻遮罩來蝕刻堆疊結構以及移除遮罩圖案。犧牲圖案SP可由填充溝槽及堆疊結構的絕緣材料層形成。第一開口OP1可以通孔或溝槽的形式形成。
參照圖8，可相對於第二材料層130Pa及130Pb選擇性地移除通過第一開口OP1暴露的第一材料層110。當移除第一材料層110時，第二材料層130Pa及130Pb可由犧牲圖案SP及其他附近的絕緣層支撐。
參照圖9，可執行用於減小相對厚的第一層130Pa的厚度的蝕刻製程以形成初始主動層130Pa'，並且可在初始主動層130Pa'之間形成初始封蓋層123'及124'以及第一層間絕緣層121。在此製程中，可移除相對薄的第二層130Pb，因此，可在Z方向上以不同間隔設置初始主動層130Pa'。
第一初始封蓋層123'可在Z方向上以寬間隔在初始主動層130Pa'之間的空間共形地形成為具有期望的及/或備選地預定的厚度，且第一初始封蓋層123'的內部空間中可填充有第一層間絕緣層121。第一層間絕緣層121可與犧牲圖案SP間隔開。在Z方向上以窄間隔在初始主動層130Pa'之間的空間可填充有第二初始封蓋層124'。
一起參照圖1及圖3B，在除了記憶體單元區MCR之外的連接區IR1及IR2上，用於提供閘極結構140及150的具有階梯結構的接墊區的蝕刻製程可在多層結構上執行多次，但不限於此。
參照圖10，可藉由從第一開口OP1部分地移除初始封蓋層123'及124'來形成第一間隙區G1a及G1b。可相對於初始主動層130Pa'及第一層間絕緣層121選擇性地移除初始封蓋層123'及124'。在第一間隙區G1a及G1b中，初始主動層130Pa'之間的間隙區G1b可具有相對寬的空間，但不限於此。
參照圖11，閘極介電質145及155以及閘極結構140及150可形成在第一間隙區G1a及G1b中。
閘極介電質145及155可共形地形成在第一間隙區G1a及G1b中，可用導電材料填充第一間隙區G1a及G1b的內部空間，然後可從由第一開口OP1暴露的側表面部分地移除導電材料以形成閘極結構140及150。
參照圖12，可形成第二封蓋層148及158，可對通過第一開口OP1暴露的初始主動層130Pa'的部分區執行離子摻雜製程以形成第一區130a，垂直導電圖案160可形成，並且可移除犧牲圖案SP以形成第二開口OP2。
第二封蓋層148及158可形成在第一間隙區G1a及G1b的內部空間中導電材料被部分移除的區中。可藉由離子摻雜製程從初始主動層130Pa'的端部部分植入雜質，並且可藉由熱處理製程擴散植入的雜質。例如，離子摻雜製程可為橫向離子植入製程。導電材料可沉積在第一開口OP1中以形成垂直導電圖案160。第二開口OP2可具有在Y方向上延伸的溝槽形狀，並且可通過第二開口OP2暴露初始主動層130Pa'以及初始封蓋層123'及124'的側表面。
參照圖13，可相對於初始封蓋層123'及124'選擇性地移除通過第二開口OP2暴露的初始主動層130Pa'的部分。
參照圖14，可對初始封蓋層123'及124'執行蝕刻製程以形成第二間隙區G2及暴露於第二間隙區G2的初始主動層130Pa'，並且可對暴露於第二間隙區G2的初始主動層130Pa'的部分區執行離子摻雜製程以形成第二區130b。
執行蝕刻製程可包括執行多個濕蝕刻製程。例如，藉由第一濕蝕刻製程，可移除由氮化矽形成的初始封蓋層123'及124'中覆蓋第一層間絕緣層121的第一初始封蓋層123'，並且可減少厚的第二初始封蓋層124’的厚度。接下來，藉由第二濕蝕刻製程，可減少由氧化矽形成的第一層間絕緣層121的部分區的厚度。因此，可形成第一封蓋絕緣層123及第一分離絕緣層126。
可藉由離子摻雜製程從初始主動層130Pa'的端部部分植入雜質，並且可藉由熱處理製程擴散植入的雜質。例如，離子摻雜製程可為橫向離子植入製程。因此，可形成包括第一區130a、第二區130b及通道區130c的主動層130。
參照圖15，第一電極171可形成在第二間隙區G2中。
在導電材料共形地形成於所述第二間隙區G2中後，可移除覆蓋第一分離絕緣層126的端部部分及第二初始封蓋層124'的端部部分的導電材料的部分以形成節點-分開（node-separated）的第一電極171。
參照圖16，在選擇性地移除第二初始封蓋層124'之後，可形成第二分離絕緣層127。
之後，參照圖3A及圖3B，藉由在第一電極171上共形地形成電容器介電質175並且在電容器介電質175上形成第二電極172，可形成電容器結構CAP。接下來，可形成連接到閘極結構140及150的接觸插塞180以製造半導體裝置100。
藉由在閘極電極之間設置背閘極電極，可提供具有改進的電特性及改進的積體度的半導體裝置。
雖然上文已經說明及描述了示例實施例，但是對於發明所屬技術領域具有通常知識者來說明顯可在不脫離由所附申請專利範圍定義的本發明構思的範圍的情況下進行修改及變化。
100、100a、100b、100c、100d、100e:半導體裝置 101:基板 110:第一材料層 121:第一層間絕緣層 122:第二層間絕緣層 123:第一封蓋層/第一封蓋絕緣層 123':初始封蓋層/第一初始封蓋層 124:第一封蓋層/第二封蓋絕緣層 124':初始封蓋層/第二初始封蓋層 126:分離絕緣層/第一分離絕緣層 127:分離絕緣層/第二分離絕緣層 130:主動層 130a:第一區 130b:第二區 130c:通道區 130Pa:第二材料層/第一層 130Pa':初始主動層 130Pb:第二材料層/第二層 131a:第一主動層 131b:第二主動層 132a:第三主動層 132b:第四主動層 140:閘極結構/閘極電極 140P:接墊區/第一接墊區 141a:第一閘極電極 141b:第二閘極電極 142a:第三閘極電極 142b:第四閘極電極 145:閘極介電質/閘極介電層 148:第二封蓋層/閘極封蓋層 150:閘極結構/背閘極電極 150':背閘極電極 150P:接墊區 151a:第一背閘極電極 151b:第二背閘極電極151b 155:閘極介電質/背閘極介電層 155a:背閘極介電層 158:第二封蓋層/背閘極封蓋層 160:垂直導電圖案 171:第一電極 172:第二電極 175:電容器介電質 180:接觸插塞 180A:第一接觸插塞 180B:第二接觸插塞 182:障壁層 185:插塞層 A:區域 BG:背閘極線 BL:位元線 CAP:電容器結構 DS:資料儲存元件DS G1a:第一間隙區 G1b:第一間隙區/間隙區 G2:第二間隙區 I-I':線 II-II':切線 IR1:第一連接區/連接區 IR2:第二連接區/連接區 LS:結構 LS_1:第一結構 LS_2:第二結構 MC:記憶體單元 MCR:記憶體單元區 MCT:記憶體單元電晶體 OP1:第一開口 OP2:第二開口 P1a、P1b、P1c:第一端部表面 P2a、P2b、P2c:第二端部表面 SCA:子單元陣列 SP:犧牲圖案 T1a、T1b、T2a、T2b、Tb、Tb'、Tba、Tbb、Tbd、Td1a、Td1b:厚度 WL:字元線 X、Y、Z:方向
本發明構思的上述及其他方面、特徵及優點將從以下結合附圖的詳細描述中得到更清楚的理解，其中：
圖1是繪示根據示例實施例的半導體裝置的記憶體單元陣列的簡化電路圖。
圖2是根據示例實施例的半導體裝置的示意性平面圖。
圖3A及圖3B是根據示例實施例的半導體裝置的示意性剖面圖。
圖4是根據示例實施例的半導體裝置的局部放大圖。
圖5A至圖5D是根據示例實施例的半導體裝置的局部放大圖。
圖6是根據示例實施例的半導體裝置的局部放大圖。
圖7至圖16是繪示製造根據示例實施例的半導體裝置的方法的剖面圖。
100:半導體裝置 101:基板 121:第一層間絕緣層 123:第一封蓋層/第一封蓋絕緣層 124:第一封蓋層/第二封蓋絕緣層 126:分離絕緣層/第一分離絕緣層 127:分離絕緣層/第二分離絕緣層 130:主動層 130a:第一區 130b:第二區 130c:通道區 140:閘極結構/閘極電極 145:閘極介電質/閘極介電層 148:第二封蓋層/閘極封蓋層 150:閘極結構/背閘極電極 155:閘極介電質/背閘極介電層 158:第二封蓋層/背閘極封蓋層 160:垂直導電圖案 171:第一電極 172:第二電極 175:電容器介電質 A:區域 BG:背閘極線 BL:位元線 CAP:電容器結構 DS:資料儲存元件DS I-I':線 LS:結構 MCR:記憶體單元區 WL:字元線 X、Y、Z:方向

Claims (10)

  1. 一種半導體裝置，包括：基板，包括第一連接區、第二連接區以及在所述第一連接區與所述第二連接區之間的記憶體單元區；閘極電極，堆疊在所述基板上，所述閘極電極彼此間隔開並在第一方向上延伸，所述第一方向平行於所述基板的上表面，所述閘極電極包括在所述第一連接區上具有第一階梯結構的第一接墊區；背閘極電極，在所述閘極電極之間，所述背閘極電極在與所述第一方向相反的方向上延伸，所述背閘極電極包括在所述第二連接區上具有第二階梯結構的第二接墊區；垂直導電圖案，在垂直方向上延伸，所述垂直方向垂直於所述基板的所述上表面，且所述垂直導電圖案在所述基板的所述記憶體單元區上在所述第一方向上彼此間隔開；主動層，在所述基板的所述記憶體單元區上所述閘極電極與所述背閘極電極之間，所述主動層在第二方向上延伸，所述第二方向與所述第一方向相交且平行於所述基板的所述上表面，且所述主動層電性連接到所述垂直導電圖案；以及資料儲存結構，電性連接到所述主動層。
  2. 如請求項1所述的半導體裝置，其中所述閘極電極包括在所述垂直方向上彼此間隔開的第一閘極電極及第二閘極電極，所述背閘極電極包括第一背閘極電極，所述第一背閘極電極在所述第一閘極電極與所述第二閘極電極之間，且 所述主動層包括在所述第一閘極電極與所述第一背閘極電極之間的第一主動層以及在所述第二閘極電極與所述第一背閘極電極之間的第二主動層。
  3. 如請求項2所述的半導體裝置，更包括：第一接觸插塞，在所述第一連接區上連接到所述第一閘極電極；第二接觸插塞，在所述第一連接區上連接到所述第二閘極電極；以及第三接觸插塞，在所述第二連接區上連接到所述第一背閘極電極。
  4. 如請求項2所述的半導體裝置，其中在所述第一連接區上所述第二閘極電極的端部表面與所述第一背閘極電極的第一端部表面共面。
  5. 如請求項4所述的半導體裝置，其中在所述第二連接區上所述第一閘極電極的端部表面與所述第一背閘極電極的第二端部表面共面。
  6. 如請求項2所述的半導體裝置，其中所述第一背閘極電極的垂直厚度不同於所述第一閘極電極的垂直厚度。
  7. 如請求項2所述的半導體裝置，更包括：閘極介電層，覆蓋所述閘極電極中的每一者的上表面及下表面；以及背閘極介電層，覆蓋所述背閘極電極中的每一者的上表面及下表面，其中所述閘極介電層包括在所述第一閘極電極與所述第一主動層 之間的第一閘極介電層以及在所述第二閘極電極與所述第二主動層之間的第二閘極介電層，且所述背閘極介電層包括在所述第一背閘極電極與所述第一主動層之間以及在所述第一背閘極電極與所述第二主動層之間的第一背閘極介電層。
  8. 一種半導體裝置，包括：基板；多個結構與多個第一層間絕緣層，交替地堆疊在所述基板上；垂直導電圖案，在所述基板上，所述垂直導電圖案在第一方向上延伸，所述第一方向垂直於所述基板的上表面；資料儲存結構，在所述基板上，所述資料儲存結構接觸所述多個結構與所述多個第一層間絕緣層；以及背閘極介電層，其中所述多個結構中的每一者包括：第一閘極電極、在所述第一閘極電極上的背閘極電極、在所述背閘極電極上的第二閘極電極、在所述第一閘極電極與所述背閘極電極之間的第一主動層及在所述第二閘極電極與所述背閘極電極之間的第二主動層，所述背閘極介電層覆蓋所述背閘極電極的上表面及下表面，所述背閘極介電層包括：第一背閘極介電層，在所述背閘極電極與所述第一主動層之間，及第二背閘極介電層，在所述背閘極電極與所述第二主動層之間，所述第一主動層及所述第二主動層在第二方向上延伸，所述 第二方向平行於所述基板的所述上表面，所述第一主動層及所述第二主動層電性連接到所述垂直導電圖案，且所述第一主動層及所述第二主動層分別包括在所述第一方向上與所述背閘極電極重疊的區。
  9. 如請求項8所述的半導體裝置，其中所述第一閘極電極在第三方向上延伸且包括第一接墊區，所述第三方向與所述第二方向相交，所述第二閘極電極在所述第三方向上延伸以在所述第三方向上比所述第一閘極電極更短，所述第二閘極電極包括第二接墊區，所述背閘極電極在與所述第三方向相反的方向上延伸，所述背閘極電極比所述第二閘極電極延伸得更長，並且所述背閘極電極包括第三接墊區。
  10. 一種半導體裝置，包括：基板，包括第一連接區、第二連接區以及在所述第一連接區與所述第二連接區之間的記憶體單元區；第一主動層及第二主動層，在所述基板的所述記憶體單元區上，所述第一主動層及所述第二主動層在第一方向上延伸，所述第一方向平行於所述基板的上表面；閘極結構，與所述第一主動層及所述第二主動層相交，所述閘極結構在第二方向上延伸，所述第二方向平行於所述基板的所述上表面；以及垂直導電圖案，連接到所述第一主動層及所述第二主動層， 所述垂直導電圖案在第三方向上延伸，所述第三方向垂直於所述基板的所述上表面，其中所述閘極結構包括：在所述第一主動層與所述第二主動層之間的背閘極電極、在所述第一主動層下方的第一閘極電極以及在所述第二主動層上的第二閘極電極，所述背閘極電極及所述第二閘極電極在所述第一連接區上各自延伸成比所述第一閘極電極更短，且所述第二閘極電極在所述第二連接區上延伸成比所述背閘極電極更短。
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